DE2417149A1 - Dynamische, logische zaehlschaltung - Google Patents

Description

Böblingen, C. /pril 1974 heb-oh

Anmelderin: International Business Machines

Corporation, Armonk, K.Y. 10504

Ämtl. Aktenzeichen- Neuanmelöung

Älctenzeichen der Anmelderin: KI 972 029

Dynamische, logische Zählschaltung

Die Erfindung betrifft eine neuartige, dynamische, logische Zählschaltung. Digitale Zählschaltungen v/erden meist unter Verwendung von bistabilen Schaltkreisen aufgebaut, die kettenartig zusammengeschaltet sind, so daß immer dann, wenn eine der Stufen von einer logischen 1 auf eine logische 0 umschaltet, die nächstnachfolgende Stufe ihren Zustand ändert. Eine andere allgemein übliche Ausführungsform für digitale Zählschaltungen verwendet Addierschaltungen, in denen der Betrag zum augenblicklichen Zählerstand hinzuaddiert wird, um die der Zähler v/eitergeschaltet werden soll.

Keine dieser bekannten Zählschaltungen läßt sich jedoch leicht mit Hilfe von dynamischen, logischen Schaltkreisen aufbauen, da jede dynamische, logische Torschaltung eine beträchtliche Zeit braucht, um eine Entscheidung auszuführen. Aus diesem Grund arbeiten in Kettenschaltung mit bistabilen Schaltkreisen aufgebaute Zählschaltungen, wenn man sie mit dynamischen, logischen Schaltkreisen aufbaut, nur mit sehr geringen Geschwinüxgkeiten. Obgleich mit Addierschaltungen aufgebaute Zähler oft schneller arbeiten als diese Kettenschaltungen, so sind diese Schaltungen immer noch langsamer als gewünscht und erfordern eine wesentlich höhere Anzahl von logischen Schaltkreisen und benötigen dabei in integrierten Schaltungen wesentlich mehr Raum als opti-. mal erwünscht ist.

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Eine dritte bekannte Art dynamischer, logischer Zählschaltungen enthält eine ziemlich komplexe logische Steuerschaltung, die Eingangssignale von allen Zählstufen aufnimmt und daraus parallele logische Entscheidungen ableitet und damit den Zustand der richtigen Zählstufen ändert und somit den Zähler in seine nächste Zählstufe weiterschaltet. Da alle logischen Entscheidungen im wesentlichen parallel zueinander getroffen werden und daher während des gleichen Zeitintervalls stattfinden, kann ein solcher durch eine Steuerschaltung gesteuerter Zähler für eine Fortschaltung relativ wenig Zeit benötigen. Ein Ausführungsbeispiel einer solchen Zählschaltung ist in der US-Patentschrift 3 654 441 offenbart. Der durch eine logische Steuerschaltung gesteuerte Zähler hat jedoch den ganz wesentlichen Nachteil, daß er sehr komplexe logische Schaltkreise benötigt. Außerdem können Zähler, die eine sehr große Anzahl von Zählstufen aufweisen, nicht gebaut werden, da die maximale Anzahl von Eingängen für UND-Torschaltungen oder ODER-Torschaltungen, die für eine bestimmte Familie von dynamischen, logischen Schaltkreisen festgelegt ist, sehr rasch überschritten wird, wenn man dynamische, logische Schaltkreise so miteinander verbindet, daß alle logischen Entscheidungen während der gleichen Zeit getroffen werden können. Die maximale Anzahl von Eingängen, die mit einem logischen Schaltkreis verbunden werden können, bestimmt sich natürlich im wesentlichen aus Überlegungen in bezug auf die Reihenimpedanz, die Kapazität und ähnlicher Eigenschaften des Schaltkreises.

Es ist somit Aufgabe der Erfindung, die Zähl- oder Schaltgeschwindigkeit eines dynamischen, logischen Digitalzählers zu verbessern, während gleichzeitig die für den Aufbau eines solchen Zählers erforderliche Anzahl von dynamischen, logischen Schaltkreisen möglichst klein gehalten wird.

Insbesondere soll bei dem neuartigen,dynamischen, logischen Zähler die einem dynamischen, logischen Schaltkreis eigene Exgenverzogerung benutzt werden, um eine logische Entscheidung herbeizuführen, und zwar in Schiebestufen oder Schieberegister-

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stufen, die das Signal zum Fortschalten des Zählers innerhalb der Zählschaltung weiterschalten, synchron mit dem Umlauf des Inhalts jeder dynamischen, logischen Umlaufspeicherstufe des Zählers.

Vor allen Dingen soll dabei die an sich hohe Geschwindigkeit von durch Steuerschaltungen gesteuerten Zählschaltungen ausgenutzt werden, während gleichzeitig deren Nachteile dadurch überwunden werden, daß man solche Zähler als Speicherstufen mit mehreren Betrieb szuständen oder Unterzählerschaltungen in Kombination mit dynamischen, logischen Schieberegisterschaltungen für die Fortschaltung des Zustandes oder des Zählerstandes eines nächstnachfolgenden Unterzählers verwendet, wenn der entsprechende Unterzähler der Schieberegisterschaltung einen vorbestimmten Zählerstand oder Zustand erreicht hat.

Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen näher beschrieben. Die unter Schutz zu stellenden Merkmale der Erfindung sind in den Patentansprüchen im einzelnen angegeben.

In den Zeichnungen zeigt:

Fig. 1 die ersten drei Stufen einer Zählschaltung ge

mäß einer bevorzugten Ausführungsform der Erfindung als logisches Blockschaltbild;

Fig. 2 Impulsdiagramme der an den verschiedenen Knoten

punkten der Schaltung in Fig. 1 auftretenden Spannungen;

Fig. 3 ein logisches Blockschaltbild einer logischen

UKD/ODER/UND/Inverterstufe, wie sie in den Ausführungsformen der Figuren 1, 5,6 und 7 benutzt wird;

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Fig. 4 die Einzelheiten einer mit Feldeffekttransistoren

aufgebauten Ausfuhrungsform des logischen Blockschaltbildes in Fig. 3;

Fig. 5 ein Blockschaltbild einer weiteren Ausführungs-

form der Erfindung;

Fig. 6 ein logisches Blockschaltbild der Schiebere

gisterschaltungen in Fig. 5; und

Fig. 7 ein logisches Blockschaltbild eines 3-stufigen

Unterzählers, von dem fünf insgesamt in Fig. 5 verwendet werden.

Da die bevorzugten Ausführungsformen der vorliegenden Erfindung unter Verwendung von dynamischen, logischen Schaltkreisen mit Feldeffekttransistoren aufgebaut werden soll, erscheint es für ein gutes Verständnis der Erfindung zweckmäßig zu sein, zunächst anhand der Figuren 3 und 4 die hier verwendeten dynamischen, logischen, mit Feldeffekttransistoren aufgebauten Schaltkreise zu erläutern. Diese Schaltkreise für sich allein stellen noch nicht die Erfindung dar. Die Verwendung ihrer Eigenverzögerung, wenn sie entsprechend der noch zu beschreibenden Anordnung miteinander verbunden werden, ergibt die wesentlichen Vorteile, die für die vorliegende Erfindung in Anspruch genommen werden. Selbstverständlich ist dem Fachmann ohne weiteres klar, daß für die anschließend beschriebenen dynamischen, logischen Schaltkreise auch andere Schaltkreise ausgewählt werden können, ohne daß man sich dabei vom Wesen oder Anwendungsbereich der Erfindung abwendet.

Jeder dynamische, logische Schaltkreis enthält mindestens drei Feldeffekttransistoren, von denen mindestens zwei mit verschiedenen von vier sich nicht überlappenden phasenverschobenen Taktsignalen angesteuert werden, die mit Q1, Q2, Q3 und Q4 bezeichnet sind. Beispielsweise besteht die Inverterstufe 305 der Fig. 3

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gemäß Fig. 4 aus einem Feldeffekttransistor 451, dessen Drain-Elektrode mit einer positiven Spannungsquelle +V und dessen Source-Elektrode mit einem Knotenpunkt 452 verbunden sind, während die Gate-Elektrode mit dem Taktsignal der Phase 03 verbunden ist. Der Transistor 451 lädt zunächst den Knotenpunkt 452 während jedes durch die Phase 3 gegebenen Zeitintervalls auf eine positive Spannung auf. Die Transistoren 453 und 455 sind zwischen dem Knotenpunkt 452 und dem Erdbezugspotentialpunkt in Fig. 4 in Reihe eingeschaltet. Wenn daher ein Signal F mit positiver Spannung an der Gate-Elektrode des Transistors 453 auftritt, wird dieser leitend und entlädt den Knotenpunkt 452 während der Zeit der Phase 4 als Entscheidungsintervall über den Transistor 455 nach Erdbezugspotential, wobei während dieser Zeit der Transistor 455 leitend ist. Während der nachfolgenden Intervalle für die Phase 1 und 2 tritt ein Signal G luit niedrigem Potential am Knotenpunkt 452 auf, da ein Signal F mit hohem Potential während des vorhergegangenen Zeitintervalls der Phase 4 am Knotenpunkt 444 aufgetreten war. Auf diese Weise invertiert die Inverterstufe 350 das durchlaufende Signal und verzögert es gleichzeitig.

In gleicher Weise sind Transistoren 441 und 443 mit Drain-Source-Elektrodenkopplung zwischen die positive Spannungsquelle tind den Knotenpunkten 446 bzw. 444 eingeschaltet. Während des Zeitintervalls der Phase 1 werden die Knotenpunkte 446 und 444 auf eine positive Spannung aufgeladen. Ebenso sind die Transistoren 445 und 449 mit Drain-Source-Elektrodenkopplung zwischen die Knotenpunkte 444 und 446 bzw. 448 und Erdbezugspotential eingeschaltet, so daß die Ladung am Knotenpunkt 444 und 446 während dem Entscheidungsintervall der Phasenzeit 2 nach Erdbezugspotential abgeleitet wird, wenn die zwischen Knotenpunkt 446 und 448 liegenden Transistoren alle leitend sind. Die zwischen den Knotenpunkten 446 und 448 liegenden Transistoren bilden die logischen UND-Torschaltungen bzw. UND-Glieder 320 und 330 sowie die logische ODER-Schaltung bzw. das ODER-Glied 310. Werden beispielsweise positive Signale A und B den Gate-Elektroden der Transistoren 43.1 und 433 zugeleitet, dann werden diese leitend und eine Strombahn

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v/ird zwischen dem Knotenpunkt 445 und dem Knotenpunkt 448 entsprechend einer UND-Verknüpfung aufgebaut. Wenn in gleicher Weise ein positives Signal C und entweder eine positive Spannung als Signal D, oder eine positive Spannung als Signal E dem Transistor 321 und ara Transistor 411 bzw. 413 zugeführt wird, wird eine zweite Strombahn vorn Knotenpunkt 446 nach dem Knotenpunkt 448 hergestellt, die ebenfalls die logische UND-Verknüpfung der Torschaltung 320 darstellt und die ODER-Funktion der ODER-Inverterterstufe 340. Dadurch, daß entweder der Transistor 411 oder aber der Transistor 413 einen leitenden Stromkreis zwischen Knotenpunkt 412 und Knotenpunkt 448 herstellen kann, wird die ODSR-Verknüpfung der ODER-Torschaltung 310 hergestellt. Während der folgenden Zeitintervalle der Phase 3 und der Phase 4 wird dann ein Signal F mit hohen. Potential erzeugt, wenn weder die UND-Torschaltung 320 noch 33O_f die mit der ODER-Inverterstufe 340 verbunden sind, den oben beschriebenen leitenden Stromkreis zwischen Knotenpunkt 446 und Knotenpunkt 448 bilden.

Im nachfolgenden wird eine bevorzugte Ausführungsform der Erfindung beschrieben. Drei Stufen eines gemäß der Erfindung aufgebauten BinärZählers sind in Fig. 1 dargestellt. Der Zähler in Fig. 1 enthält eine Anzahl als dynamische, logische Umlaufspeicherstuf en aufgebaute Stufen, die als Verriegelungsschaltungen mit der logischen Funktion UKD, ODER und IiTVERTIEREK mit den Eezugszeichen 11, 33 und 39 bezeichnet sind. Die Verriegelungsschaltung jeder Speicherstufe enthält wahre Ausgangsleitungen, die mit +BIT 1, +BIT 2 und +BIT 3 bezeichnet sind, sowie invertierte Ausgänge, die mit -BIT 1, -BIT 2 und -BIT 3 bezeichnet sind. Die Verriegelungsschaltung jeder Speicherstufe enthält außerdem nach Art eines Umlaufspeichers einen invertierten Eingang zur Aufnahme eines Fortschaltesignals sowie einen gleichartig aufgebauten Sperreingang für die Aufnahme eines Rückstellsignals. Im vorliegenden Fall sind die wahren und invertierten Ausgänge der Verriegelungsschaltung 11 mit 13 bzw. 15 bezeichnet, während die nach Art eines Umlaufspeichers geschalteten invertierten und der Sperrung dienenden wahren Eingänge mit 17 bzw. 19 bezeichnet sind.

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Jede der oben beschriebenen Verriegelungsschaltungen besteht aus einer UND/ODER-Torschaltung und zwei Inverterstufen. Beispielsweise besteht die Verriegelungsschaltung der Speicherstufe 11 aus einer UND/ODER-Torschaltung mit den UND-Torschaltungen 43 und 45, deren Ausgänge mit der ODER/Inverterstufe 41 verbunden sind. Der Ausgang der ODER/Inverterstufe 41 ist mit dem Eingang einer Inverter stufe 47 verbunden. Der Ausgang der Inverterstufe 47 ist der wahre Ausgang der Verriegelungsschaltung 11, der mit einem Eingang der UND-Torschaltung 43 verbunden ist, so daß ein durchschaltbarer positiver Rückkopplungs-Stromkreis besteht, wodurch sich diese Schaltung verriegeln läßt. Der Ausgang der Inverterstufe 47 ist mit dem Eingang einer Inverterstufe 49 verbunden, deren Ausgang als invertierter Ausgang der Verriegelungsschaltung der Speicherstufe 11 gilt. Der Ausgang der Inverterstufe 49 ist mit einem Eingang der üND-Torschaltung 45 verbunden und ergibt einen invertierten Rückkopplungs-Stromkreis zur Änderung des Zustandes der Verriegelungsschaltung 11, wenn ein aktives Fortschaltsignal am Eingang 17 aufgenommen wird und die UKD-Torschaltung 45 einstellt und ein aktives Rückstellsignal am Eingang 19 aufgenommen wird, das die UED-Torschaltung 43 sperrt und dadurch den positiven Rückkopplungs-Stromkreis einschaltet und gleichzeitig den negativen Rückkopplungs-Stromkreis sperrt.

Jede der soeben erwähnten Speicherstufen wirkt als Speicher für einen Binärwert (eine logische 1 oder eine logische 0) einer Bitposition mit der Wertigkeit 1, 2, 4, 8 usw. einer Binärzahl, wie dies ganz allgemein bekannt ist.

Die durch-die Erfindung bewirkte Abweichung vom Stand der Technik liegt nunmehr im wesentlichen darin, wie ein in den zuvor genannten Speicherstufen gespeicherter Zählerstand fortgeschaltet wird.

Jede Speicherstufe des in Fig. 1 dargestellten Zählers hat für die Weiterschaltung des in dem Zähler eingespeicherten Zählerstandes zur entsprechenden Änderung des Zustandes der jeweiligen

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richtigen Speicherstufe eine zugeordnete Verschiebestufe. Beispielsweise ist der Verriegelungsschaltung 33 in Bitposition 1 eine Verschiebestufe 35 zugeordnet, der Verriegelungsschaltung in Bitposition 2 ist eine Verschiebestufe 21 und der Verriegelungsschaltung 39 eine Verschiebestufe 37 zugeordnet. Jede dieser Verschiebestufen hat einen Fortschalteingang ADV zur Aufnahme eines Fortschaltsignals für den Zähler. Der Fortschalteingang für die Verschiebestufe 21 ist mit 23 bezeichnet. Jede Verschiebestufe enthält dynamische, logische Schaltkreise zur Verzögerung des Fortschalt-Eingangssignals und unter entsprechenden Umständen zum Sperren des Fortschalt-Eingangssignals. Wenn keine Sperrung vorgenommen wird, wird das verzögerte Fortschalt-Eingangssignal als Fortschalt-Ausgangssignal auf eine Ausgangsleitung 25 gegeben und stellt ein rückgekoppeltes invertiertes Signal für die zugehörige Verriegelungsschaltung dar und schließt den Rückkopplungs-Stromkreis vom invertierten Ausgang der Verriegelungsschaltung, so daß diese ihren Zustand von einer logischen 1 nach einer logischen 0, oder von einer logischen 0 nach einer logischen 1 ändert. Die Änderung des Zustandes der Verriegelungsschaltung einer mit einer Verschiebestufe verbundenen Speicherstufe wird dadurch vervollständigt, daß der Rückkopplungs-Stromkreis vom wahren Ausgang der Verriegelungsschaltung mit einem Rückstellsignal von einem Ausgang, wie z.B. Ausgang 27 der Verschiebestufe, gesperrt wird.

Jede Verschiebestufe ändert nicht nur den Zustand der zugeordneten Speicherstufe, sondern schaltet auch das aufgenommene Fortschaltsignal nach einer Verzögerung um die Zeit weiter, die für die Rückkopplung der dynamischen, logischen Verriegelungsschaltung erforderlich ist. Auf diese Weise wird das Fortschaltsignal der nächstfolgenden Verschiebestufe zugeführt. Jede Verschiebestufe, beispielsweise die Stufe 21, hat außerdem einen Sperreingang, wie z.B. den Sperreingang 31, der mit dem wahren Ausgang der vorhergehenden Speicherstufe verbunden ist. Ein Sperreingangssignal verhindert bei jeder Verschiebestufe die zuvor beschriebenen Schritte, wie Fortschalten, Rückstellen oder

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Weitersehalten der Fortschalt-Ausgangssignale von einer Verschiebestufe, wenn immer eine vorhergehende Speicherstufe, mit der die Verschiebestufe verbunden ist, vor der Fortschaltung eine logische 0 enthält. Auf diese Weise wird dann, wenn eine Speicherstufe einer Bitposition von einer logischen 0 nach einer logischen 1 durch ihre entsprechende Verschiebestufe geändert wurde, das weiterübertragene Fortschaltsignal daran gehindert, den Zustand nachfolgender Speicherstufen höherwertiger Bitpositionen zu ändern.

In Fig. 1 ist ein vollständiges logisches Schaltbild innerhalb der gestrichelten Linie 21 der der Verriegelungsschaltung 11 zugeordneten Verschiebestufe dargestellt. Das zuvor erwähnte Fortschaltsignal wird einem Eingang einer logischen UND-Torschaltung 51 zugeleitet, während das zuvor erwähnte Sperreingangssignal 31 dem anderen Eingang der UND-Torschaltung 51 über eine Inverterstufe 53 zugeführt wird. Wenn immer an dem Sperreingang kein Signal anliegt, wird die UND-Torschaltung 51 betätigt und liefert an ihrem Ausgang ein Fortschaltsignal, das sowohl dem Ausgang 25 als auch dem Eingang der Inverterstufen 55 und 57 zugeführt wird. Der Ausgang der Inverterstufe 57 ist am Ausgang 27 angeschlossen und liefert ein Rückstellsignal, während der Ausgang der Inverterstufe 55 mit dem Ausgang 29 verbunden ist und dort ein verzögertes und weiterübertragenes Fortschaltsignal zur Verwendung durch die nächstfolgende Verschiebestufe, wie z.B. die Stufe 37, liefert .

Arbeitsweise einer bevorzugten Ausfuhrungsform der Erfindung

Im Zusammenhang mit Fig. 2 soll eine Beschreibung der Arbeitsweise des Zählers in Fig. 1, Schritt für Schritt, gegeben werden. Dabei soll zunächst angenommen werden, daß der Zähler in Fig. 1 die Binärzahl 100 gespeichert enthält. Das heißt, in Bitposition 1 liegt eine logische 1, während in den Bitpositionen 2 und 3 logische Nullen gespeichert sind. Wie zuvor im Zusammenhang mit ' den dynamischen, logischen Schaltkreisen der Fig. 3 und Fig. 4

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beschrieben wurde, arbeitet jeder dynamischer, logischer Schaltkreis während wiederholter Folgen sich nicht überlappender Phasenzeitabschnitte 1 bis 4. Der in Fig. 2 mit +BIT 1 bezeichnete Impuls zeigt, wie der Inverter 61 in Fig. 1 ständig die +BIT 1-Leitung während der Zeit der Phase 3 auf eine positive Spannung auflädt. Aus diesem Grund erscheint die Zahl 3 innerhalb des Blocks des Inverters 61. Da angenommen wurde, daß die Verriegelungsschaltung 33 eingestellt ist und eine logische 1 enthält, folgt daraus, daß der Ausgang des Inverters 61 während des Entscheidungsintervalls 202 in der Phase 4 nicht entladen wird, so daß ein positives Signal am Ausgang +BIT 1 der Verriegelungsschaltung 33 der Fig. 1 während der folgenden Phasenintervalle 1 und 2 zur Verfügung steht. Da angenommen war, daß die Verriegelungsschaltung 11 eine logische 0 enthält, zeigt das Impulsdiagramm von +BIT 2 in Fig. 2, daß der Ausgang +BIT 2 während des Zeitintervalls der Phase 3 auf eine positive Spannung aufgeladen wird und während der Entscheidungszeitintervalle 202 und 206 während der Phase 4 auf Erdpotential entladen wird. Somit liegt also das Impulsdiagramm für +BIT 2 während der Phasenintervalle 1 und 2 auf Erdbezugspotential. In gleicher Weise werden die Impulsdiagramme -BIT 1 und -BIT 2 in Fig. 2 durch Invertieren erhalten und sind gegenüber +BIT 1 bzw. +BIT 2 um ein Phasenzeitintervall verzögert. Wegen der fortgesetzten Rückführung von logischen Einsen und Nullen innerhalb der Verriegelungsschaltungen 33 und 11, wie dies in Fig. 2 gezeigt ist, sei auf das Impulsdiagramm "Fortsehalten BIT 1" in Fig. 2 verwiesen, das Ausgangssignal der Schieberegisterstufe 35. Da die Schieberegisterstufe 35 die erste Stufe des Zählers ist, muß der Zustand der Verriegelungsschaltung 33 jedesmal geändert v/erden, wenn ein Fortschaltimpuls aufgenommen wird. Es wird daher kein Sperreingang und keine logische Sperrtorschaltung benötigt und der Fortschalteingang kann unmittelbar als Fortschalte BIT 1-Ausgang benutzt werden, solange sein Entscheidungsintervall während der Taktzeit der Phase 4 auftritt. Weil der Impuls "Schalten BIT 1" während der Phasenzeit 1 (203) einen positiven Spannungswert aufweist, geht der Rückstellimpuls BIT 1 am Ausgang vom Inverter 67 in

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Fig. 1 auf Erdbezugspotential über. Somit sind also die Signale "Schalten BIT 1" und "Rückstellen BIT 1" in Fig. 2 während der Phase 2 im Taktintervall 204 auf positiver Spannung bzw. auf Erdpotential, wobei der Taktzeitraum 204 das erste wichtige Entscheidungsintervall in bezug auf den Zähler in Fig. 1 ist.

Das Signal "Schalten BIT 1" in Fig. 2 wirkt auf die UED-Torschaltung 73 ein, die während dem Entscheidungsintervall 204 im Phasenintervall 2 vom invertierten Ausgang -BIT 1 der dynamischen, logischen Verriegelungsschaltung 33 einen Rückkopplungs-Stromkreis herstellt. Gleichzeitig wird der Rückkopplungs-Stromkreis vom wahren Ausgang +BIT 1 während des zweiten Phasenzeitintervalls und dem Entscheidungsintervall 204 an der ÜKD-Torschaltung 71 dadurch gesperrt, daß der Impuls "Rückstellen BIT 1" auf Erdbezugspotential liegt. Daher bleibt das Ausgangssignal der UHD/ ODER-Torschaltung 63, welches mit 3IT 1 TOR bezeichnet ist, während der Zeitintervalle 205 bzw. 206 im Phasenzeitintervall 3 bzw. 4 auf positivem Potential, da weder die UKD-Torschaltung 71 noch die UND-Torschaltung 73 während des Entscheidungsintervalls 204 und des Phasenintervalls 2 leitend sind. Damit beginnt die Verriegelungschaltung 33 ihren Zustand von einer logischen 1 nach einer logischen 0 zu ändern.

Obgleich die Verriegelungsschaltung 33 im Entscheidungsintervall 2O4 damit begonnen hat, ihren Zustand zu ändern, sind ihre Ausgangssignale +BIT 1 und -BIT 1 immer noch positiv bzw. auf Erdbezugspotential. Daher kann während des ersten Entscheidungsintervalls 204 die Inverterstufe 53 der Verschiebestufe 21 das positive Potential am wahren Ausgang der ersten Speieherstufe 33 invertieren und liefert dabei eine negative Spannung, die das Fortschaltesignal über die invertierende ODER-Torschaltung 51 der Verschiebestufe 21 weiterüberträgt. Das Fortschaltesignal wird während des gleichen, ersten Entscheidungsintervalls 204 durch die Inverterstufe 69 an die Verschiebestufe 21 abgegeben. Da die Inverterschaltung 53 und die Inverterstufe 69 während des Entscheidungsintervalls 204 positive Signalpegel an ihren Eingängen aufweisen, treten an den Ausgängen der Inverterstufen 53 und 69

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während der Phase 3 (Entscheiclungsintervall 205) und der Taktphase 4 (206) negative Erabezugspotentiale auf, wie dies in Fiq.2 auf der Zeile "Sperren" angegeben ist.

Bas 2v?eite wichtige Entscheidungsintervall für den Zähler in Fig. 1 ist die Phasenzeit 4 (206). Während des Intervalls 206 bleibt der Ausgang der ODER-Torschaltung 51 auf positiver Spannung, da an keinem ihrer Eingänge eine positive Spannung anliegt, so daß dadurch die Impulsform "Schalten. BIT 2" erzeugt wird. Dieser Impuls "Schalten BIT 2" in Fig. 2 wird durch die Inverterstufe 57 wehrend des dritten wichtigen üntscheidungsintervalls invertiert, d.h. während der.Phasenintervallzeit 1

(207) und liefert die Impulsform "Rückstellen BIT 2" in Fig. Man sieht daher aus Fig. 2, daß die Signale ^l!Schalten BIT 2^I! und "'Rückstellen BIT 2" während des vierten, für den Zähler in Fig. wichtigen Entscheidungsintervalls auf einer positiven Spannung bzw. auf Erdbezugspotential liegen, nämlich in der Phasenzeit

(208) . Diese Impulse oder Signale stehen daher zur Verfügung, ui?· einen Rückkopplungsstromkreis vom invertierten Ausgang -BIT 2 der Stufe 11 über UKD-TorSchaltung 45 aufzubauen und einen Rückkopplungs-Stromkreis vom wahren oder +BIT 2-Ausgang über UND-Torschaltung 43 während des vierten Entscheidungsintervalls 208 zu sperren. In gleicher Weise, wie das binäre 1-BIT, das in der Verriegelungsstufe 33 als eingespeichert angenoramen war,- ermöglicht hat, das übertragene Fortschaltesignal von der Verschiebestufe 35 nach der Verschiebestufe 21 während des gleichen Entscheidungsintervalls 204 durchzuschalten, indem die Verriegelungsschaltung 33 vom Einspeichern einer binären 1 nach einer binären 0 umgeschaltet wurde, verhindert auch die gemäß der Annahme in der Verriegelungsschaltung 11 eingespeicherte binäre die Ueiterübertragung des Fortschaltesignals nach der Verschiebestufe 37 während des gleichen vierten Entscheidunysintervalls 2C8, wenn die Verriegelungsstufe 11 zur Speicherung einer binären 1 fortgeschaltet wird. Das Fortschaltesignal wird aus der Verschiebestufe 21 heraus über die Inverterstufe 55 weiterübertregen, wird jedoch dadurch daran gehindert, den Sustand der Speicherstuf c mit ihrer Verriegelungsschaltung 39 zu ändern, daß die

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Inverterstufe 71 ein positives Potential liefert, das die Leitung "Schalten BIT 3" während des fünften Entscheidungsintervalls nach Erdbezugspotential entlädt.

Obgleich die Verriegelungsstufe 11 begonnen hat, während des vierten Entscheidungsintervalls 208 ihren Sustand zu ändern, so wird sie doch diesen Zustand erst bis zum sechsteh und siebten Entscheidungsintervall vollständig geändert haben, wenn die neuen +BIT 2 und -BIT 2-Ausgangssignale zur Verfügung stehen, da der neue Speicherinhalt der Verriegelungsschaltung 11 rückgeleitet wird. Man sieht, daß es ungefähr vier Phasenzeiten oder einen vollen Taktzyklus dauert, um den Sustand jeder Stufe eines Sählers gemäß der vorliegenden Erfindung zu ändern.

Für einen dreistufigen Zähler dauert es daher 10 Phasenzeiten oder 2 1/2 Taktzyklen, um den Zähler mit den beiden ersten Stufen von 100 nach 010 weiterzuschalten. Für einen 14-stufigen Zähler würde man 14 1/2 Taktzyklen von je vier Phasen zur Minderung des Sustandes aller Stufen benötigen.

Obgleich man mehr als einen Taktzyklus nit vier Phasenzeiten benötigt, um einen mehrstufigen Zähler weiterzuschalten, ist es doch nicht erforderlich, daß alle Stufen ihren Zustand geändert haben, bis der Zähler wiederum weiter- oder fortgeschaltet werden kann. Das ist auf die Art und Weise der Signalübertragung durch die Verschiebestufen zurückzuführen, durch die der Zähler gemäß der vorliegenden Erfindung angehalten wird. Solange die Zählerstufe niedrigster Wertigkeit ihren Sustand vollständig geändert hat, kann der Zähler fortgeschaltet werden. Somit ist also eine Fortschaltgeschwindigkeit von einer Fortschaltung je Taktzyklus mit einem mehrstufigen Zähler beliebiger Länge möglich. Alle Ausgangssignale eines solchen mehrstufigen Zählers sind natürlich nicht gültig, bis der letzte Fortschaltimpuls durchgelaufen ist und durch diejenige Stufe gesperrt wird, die eine binäre 0 enthält, die in einen binären 1-Zustand umgekippt wird.

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Nunmehr soll eine weitere Ausführungsform der Erfindung, nämlich eine noch schnellere, dynamische, logische Zählschaltung beschrieben werden, die nicht nur die logischen Verschiebestufen gemäß der bevorzugten Ausführungsform der Erfindung, sondern diese in Kombination mit durch logische Steuerschaltungen gesteuerten Unterzählern einsetzt. Diese v/eitere Ausfuhrungsform der Erfindung ist viel weniger kompliziert aufgebaut und man kann auf diese Weise Zähler mit praktisch unbegrenzter Anzahl von Zählerstufen aufbauen, während man gleichzeitig gegenüber der bevorzugten Äusführungsform der Erfindung eine noch größere Arbeitsgeschwindigkeit erhält.

Zur Erläuterung der Erfindung sei angenommen, daß diese zweite Ausführungsforia der Erfindung ein Befehlszähler sein soll, wie er beispielsweise in vielen digitalen Datenverarbeitungsanlagen unter Verwendung von dynamischen, logischen Schaltkreisen verwendet werden kann. Das Signal STEP IC bedeutet dabei "Fortschalten Bef ehlszähler^!i. In gleicher Keise wird auch hier das Signal "Sperren Fortschalten" mit aufgeführt, um zu zeigen, wie ein erfindungsgemäß aufgebauter Zähler tatsächlich in Verbindung mit anderen dynamischen, logischen Schaltkreisen benutzt werden kann, wobei Entscheidungen oft nur herbeigeführt v/erden, um dann im letzten möglichen Entscheidungsintervall gesperrt zu werden. Die Technik, zunächst eine logische Entscheidung herbeizuführen und sie anschließend zu sperren, ist besonders nützlich und brauchbar für dynamische, logische Schaltungen, da dynamische, logische Schaltungen allgemein langsamer sind als andere digitale, logische Schaltkreise.

In Fig. 5 sind durch eine dreistufige Steuerschaltung gesteuerte ünterzähler 501 bis 509 dargestellt, deren invertierte Ausgänge vom niedrigsten bis zum höchsten Wert mit -IC-14 bis -IC-O bezeichnet sind. Als Beispiel ist in Fig. 7 eine durch eine dreistufige Steuerschaltung gesteuerte ünterzählerschaltung 509 dargestellt. Fig. 5 enthält fünf solcher ünterzähler. Der einzige Unterschied zwischen den Unterzählern 501 bis 509 liegt in den

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Taktphasenzeiten, während der ihre dynamischen, logischen Schaltkreise ihre logischen Entscheidungen durchführen. Somit liefern die invertierenden UND/ODER-Torschaltungen 701, 711 und 721 in Fig. 7 ihre logischen Entscheidungen während der Taktzeitphase In diesem Zusammenhang wird wiederum auf die Figuren 3 und 4 und deren Beschreibung verwiesen, um zu zeigen, daß die Torschaltungen 713, 715 und 731 mit der invertierenden Torschaltung 711 zusammenarbeiten und tatsächlich ein Teil dieser Schaltung sind, so daß alle diese Schaltkreise während der Taktzeitphase 2 logische Entscheidungen ausführen. Die gleiche Rückbeziehung gilt für die Torschaltungen 703, 705 und 723, 725 und 733, die alle den ULm'D/ODER-Torschaltungen 701 bzw. 721 zugeordnet sind und einen Teil derselben bilden.

In gleicher I-jfeise führen die Inverter stufen 707, 717 und 727 während der Phasentaktzeit 4 und die Inverterstufen 709, 719 und 729 während der Phasentaktzeit 1 logische Entscheidungen durch. Die dynamischen, logischen Schaltkreise beider Unterzähler 501 und 509 treffen ihre logischen Entscheidungen während der in Fig. 7 angedeuteten Taktphasenzeiten. Zur besseren Lrläuterung wird die Phasentaktzeit 2, während der die invertierenden UND/ ODER-Torschaltungen des Unterzählers 501 ihre logischen Entscheidungen treffen, anschließend als Takt 2 Phase 2 oder als vierte Entscheidungszeit bezeichnet. In gleicher Weise wird die Phasentaktzeit 2, während der die invertierenden UKD/ODER-Torschaltungen des Unterzählers 509 ihre logischen Entscheidungen treffen, später als Takt 3 Phase 2 oder achte Entscheidungszeit bezeichnet.

Unter weiterer Bezugnahme auf Fig. 7 treffen die invertierenden UHD/ODER-Torschaltungen des Unterzählers 503 ihre locrischen Entscheidungen während des fünften Entscheidungsintervalls, nämlich Takt 2 Phase 3. Die invertierenden UI'D/ODER-Torschaltungen des Unterzählers 5O5 treffen ihre logischen Entscheidungen während der sechsten Entscheidungszeit Takt 2 Phase 4, und die invertierenden UHD/ODER-Torschaltungen des Unterzählers 507 treffen ihre logischen Entscheidungen während der siebten Entscheidungszeit Takt 3 Phase 1. Genau wie die Inverterstufen 707 und 709

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des Zählers 509 ihre logischen Entscheidungen zwei und drei Phasenzeiten nach der Entscheidungszeit der invertierenden UKD/ ODER-Torschaltung 701 treffen, so werden die Entscheidungszeiten der Invertierstuferi der Zähler 501 bis 507 gegenüber ihren invertierenden UIiD/ODER-Torschaltungs-Entscheidungszeiten verzögert, um eine Rückkopplung zur Verriegelung der Speicherstufe zu erzielen. Für einen Fachmann mit Kenntnissen auf dem Gebiet der dynamischen, logischen Schaltkreise und nach Kenntnisnahme der vorangegangenen Beschreibung würde es lediglich eine unnötige Wiederholung darstellen, die Einzelheiten der Unterzähler 501 bis 509 darzulegen, vielleicht mit der Ausnahme, daß die vorher erwähnten Steuerschaltungen hier als ODER-Torschaltungen 731 und 733 sov/ie UKD-Torschaltungen 715 und 725 dienen, die, wie in Fig. 7 gezeigt, angeschlossen sind.

Um den Inhalt eines ersten Unterzählers 501 während eines ersten Zeitintervalls festzustellen, wird auf Fig. 6 verwiesen, in der die Verschiebelogik 503 in Fig. 5 etwas genauer und doch noch schematisch dargestellt ist. In Fig. 6 sind für die Abtastung dynamische, logische, invertierende ODER-Torschaltungen 601 bis 607 vorgesehen. Jede der Torschaltungen 601 bis 607 weist drei Eingänge auf, die mit den drei invertierten Ausgängen jedes der niedrigwertigeren vier Unterzähler 501 bis 507 verbunden ist. Somit sind also die Eingänge der ODER-Torschaltungen 601 mit den Ausgängen -IC-12, -IC-I3 und -IC-14 des Unterzählers 501 verbunden. Wenn daher der Unterzähler 501 eine vorbestimmte binäre Zahl von sieben enthält, dann sind die invertierten Ausgänge IC-12 bis IC-14 des Unterzählers 501 alle auf logisch 0, d.h. auf Erdbezugspotential. Somit steht am Eingang der ODER-Torschaltung 601 kein Eingangssignal zur Verfügung, das eine Entladung seines Ausgangsknotenpunkfces während eines ersten Zeitintervalls ermöglichen würde, das hier genauer als Takt 1 Phase 3-Intervall bezeichnet ist und damit wird am Ausgang der Inverterstufe 611 während des dritten und vierten Zeitintervalls, d.h. bei Takt Phase 1 und 2, ein Übertragungs-Sperrsignal erzeugt, das eine Weiterübertragung eines Fortschaltsignals erlaubt. Die Abtast-

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Torschaltungen 603 bis 607 und ihre entsprechenden Inverterstufen 613 bis 617 sind in entsprechender Weise, wie in Fig. 6 gezeigt, miteinander und den Sählern 503 bis 507 in Fig. 5 verbunden.

Zum Fortschalten des ersten Unterzählers 501 in Abhängigkeit von einem Fortschaltsignal +STEP IC ist eine invertierende ODER-Torschaltung 621 und eine Inverterstufe 623 vorgesehen. Das Ausgangssignal der ODER-Torschaltung 621 ist mit Einstellen G1 bezeichnet und entspricht der Signalleitung mit der gleichen Bezeichnung in Fig. 5. Der Ausgang der ODER-Torschaltung 621 ist außerdem mit dem Eingang der Inverterstufe 623 verbunden, dessen Ausgangssignal das Rückstellen G1-Signal in Fig. 5 ist.

Damit die Arbeitsgeschwindigkeit dieser weiteren Ausführungsform der Erfindung noch weiter verbessert werden kann, wird das Fortschaltesignal durch die Verschiebelogik 511 in zwei parallelen Stromkreisen weiterübertragen, wobei jeder dieser Stromkreise dynamische, logische, invertierende ODER-Schaltungen und Inverterstufen enthält, die die Unterzählerstufen 501 bis 509 in ansteigender Numiaernfolge sequentiell fortschreitend steuern.

Das Fortschaltsignal +STEP IC wird an den Eingängen der Inverterstufen 619 und 625 aufgenommen. Die Inverterstufen 619 und 625 liefern die richtige zeitliche Zuordnung, so daß aas Fortschaltsignal in der Lage ist, die Torschaltung 621 während des zweiten Zeitintervalls Takt 1 Phase 4 und die Torschaltung 627 während des dritten Seitintervalls Takt 2 Phase 1 zu steuern. Zu diesem Zweck sind natürlich die Inverterstufen 619 und 625 mit den Eingängen der invertierenden ODER-Schaltungen 621 und 627 verbunden.

Der Ausgang der invertierenden ODER-Schaltung 621 ist mit dem Eingang der Inverterstufe 641 am äußersten rechten Ende der Fig. 6 in, Reihe über die Inverterstufe 623, die invertierende ODER-Schaltung 631, die Inverterstufen 633 und die invertierende ODER-Schaltung 639 verbunden und steuert die Unterzähler 501,

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und 509 während des vierten, sechsten bzw. achten Zeitintervalls. Diese Intervalle entsprechen den Zeiten Takt 2 Phase 2, Takt 2 Phase 4 und Takt 3 Phase 2. In gleicher Weise ist der Ausgang der Inverterstufe 625 über die invertierende ODER-Schaltung 627, Inverterstufe 629 und invertierende ODER-Schaltung 635 mit dem Eingang der Inverterstufe 637 verbunden und steuert die Unterzähler 503 und 507 während des fünften und siebten Seitintervalls, die den Zeiten Takt 2 Phase 3 bzw. Takt 3 Phase 1 entsprechen .

Arbeitsweise der zweiten Ausführungsform der Erfindung:

Die folgende Beschreibung der Arbeitsweise der Zähler gemäß Fig. 5, 6 und 7 wird in tabellarischer Form in einzelnen Absätzen gegeben. Jeder Absatz bezieht sich auf eine Entscheidungszeit der Ablaufzeitfolge und gibt die durch einen oder mehrere wichtige Entscheidungsblocks der Zählschaltung durchgeführten logischen Entscheidungen an. Für die vorliegende Beschreibung sei angenommen, daß der Zähler die Binärzahl 000001111111111 in den Stufen IC-O bis IC-14 enthält, und daß ein einziger Impuls STEP IC als Fortschaltsignal zum Fortschalten des Zählers aufgenommen wird. Daher ist es nur erforderlich, daß die Unterzähler 501, 503, 505 und 507 ihren Zustand ändern.

Erste Entscheidungszeit - Takt 1 Phase 3:

Die Torschaltungen 601 und 603 ermitteln den Inhalt der Unterzähler 501 und 503 und finden in jedem Zähler äen vorbestimmten Zählerstand von binär 7, was für dieses Beispiel angenommen war.

Unterzähler 503 führt mit seinen invertierenden UND/ODER-Schaltungen logische Entscheidungen zum Umlauf des wahren Wertes aus.

Zweite Entscheidungszeit - Takt 1 Phase 4:

Die Torschaltung 621 führt in Abhängigkeit vom Fortschaltesignal KI 972 029

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+STEP IC eine logische Entscheidung aus und schaltet den Unterzähler 501 vjährend der vierten Entscheidungszeit fort, wenn das Signal "+Sperren Fortschalten" nicht anwesend ist.

Die Inverterstufe 611 liefert eine logische Entscheidung und gibt als Ausgangssignal während der dritten und vierten Entscheidungszeit ein Erdbezugspotential ab, wodurch die Weiterübertragung des Fortschaltesignals nicht gesperrt wird.

Die Inverterstufen 707, 717 und 729 der Unterzähler 501 und 509 liefern eine logische Entscheidung und erzeugen wahre Ausgangssignale ihrer jeweiligen Verriegelungsschaltungen während der dritten und vierten Entscheidungszeit, d.h., daß die Knotenpunkte +10-14, +IC-13 und +IC-12 nicht nach Erdbezugspotential entladen werden, daß jedoch die Knotenpunkte +IC-2, +IC-1 und +IC-O entladen werden.

Die Inverterstufen 709, 719 und 729 des Unterzählers 507 liefern logische Entscheidungen und erzeugen invertierte Ausgangssignale an ihren jeweiligen Verriegelungsschaltungen während der dritten und vierten Entscheidungszeit, d.h. der Knotenpunkt -IC-5, jedoch nicht die Knotenpunkte -IC-4 und -IC-3, wird nach Erdbezugspotential entladen.

Dritte Entscheidungszeit - Takt 2 Phase 1;

Die Torschaltungen 6O5 und 607 tasten die Unterzählern 505 bzw. 507 ab und finden dabei den vorbestimmten Zählerstand von 7 im Unterzähler 5, jedoch weniger als 7 im Unterzähler 507.

Die Inverterstufe 613 liefert eine logische Entscheidung und gibt am Ausgang während der vierten und fünften Entscheidungszeit Erdbezugspotential ab, so daß die Ueiterübertragung des Fortschaltsignals nicht gesperrt wird.

Inverterstufe 623 liefert eine logische Entscheidung und gibt ausgangsseitig während der vierten Entscheidungszeit Erdbezugs-

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potential ab und sperrt damit die Rückkopplung der wahren Ausgänge jeder Verriegelungsschaltung des Zählers 501 und damit auch die Weiterübertragung des Fortschaltsignals.

Die invertierende ODER-Schaltung 627 liefert eine logische Entscheidung und am Ausgang eine positive Spannung während, der vierten und fünften Entscheidungszeit und schaltet den Zähler dadurch weiter, daß während der fünften Entscheidungszeit das invertierte Ausgangssignal rückgekoppelt wird.

Vierte Entscheidungszeit - Takt 2 Phase 2;

Unterzähler 501 schaltet von einen Zählerstand 7 nach Zählerstand 0 weiter_f indem alle seine Verriegelungsschaltungen ihre invertierten Ausgangssignale rückführen.

Das Fortschaltsignal wird durch die Torschaltung 631 weiterübertragen, die als logische Entscheidung am Ausgang während der fünften und sechsten Entscheidungszeit eine positive Spannung abgibt und den Unterzähler 505 während der sechsten Entscheidungszeit weitersehaltet.

Die Inverterstufen 615 und 617 liefern als logische Entscheidungen Erdbezugspotential bzw. ein positives Ausgangssignal während der fünften und sechsten Entscheidungszeit, wodurch die Torschaltung 635 nicht gesperrt, die Torschaltung 639 jedoch gesperrt wird, wodurch die Weiterübertragung des Fortschaltesignals über die Torschaltung 639 verhindert wird.

Fünfte Entscheidungszeit - Takt 2 Phase 3:

Unterzähler 503 schaltet von einem Zählerstand 7 auf einen Zählerstand 0 weiter, indem alle seine Verriegelungsschaltungen ihre invertieren Ausgangssignale zurückführen.

Das Fortschaltesignal wird durch die Torschaltung 635 v/eiterübertragen, die als logische Entscheidung am Ausgang während der

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sechsten und siebten Entscheidungszeit eine positive Ausgangsspannung abgibt und den Unter zähler 507 während eier siebten Entscheidungszeit weiterschaltet.

Die Inverterstufen 709, 719 und 729 des Unterzählers 505 erzeugen als logische Entscheidungen die invertierten Ausgangssignale -IC-8, -10-7 und -IC-6 während der sechsten und siebten Entscheidungszeit und entladen diese Ausgänge auf Erdbezugspotential.

Die Inverterstufen 7G7, 717 und 727 des Unterzählers 507 erzeugen als logische Entscheidungen während der sechsten und siebten Entscheidungszeit wahre Ausgangssignale +IC-5, +IC-4 und +IC-3 dadurch, daß der Ausgang der Stufe 707 nicht entladen wird, jedoch die Ausgänge der Stufen 717 und 727 entladen werden.

Sechste Entscheidungszeit - Takt 2 Phase 4.·

Unterzähler 505 schaltet von einem Zählerstand 7 auf einen Zählerstand 0 weiter.

Das Fortschaltsignal wird an einer Weiterübertragung über die Torschaltung 639 durch das Ausgangssignal der Inverterstufe gehindert, weil die Abtast-Torschaltung 607 festgestellt hat, daß im ünterzähler 7 ein Zählerstand von weniger als 7 eingespeichert ist.

Die Inverterstufen 709, 719 und 729 des Unterzählers 507 erzeugen während der siebten und achten Entscheidungszeit als Folge von logischen Entscheidungen die invertierten Ausgangssignale -IC-5, -IC-4 und -IC-3, indem sie den Ausgang der Stufe 709, jedoch nicht den Ausgang der Stufen 719 und 729 entladen.

Die Inverterstufen 707, 717 und 727 der Unterzähler 501 und erzeugen während der siebten und achten Entscheidungszeit als Ergebnis logischer Entscheidungen wahre Ausgangssignale +IC-14," +IC-13 und +IC-12 und außerdem +IC-2, +IC-1 und +IC-O. Da wäh-

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rend der vierten Entscheidungszeit der Unterzähler 501 nach 0 weitergeschaltet wurde, entladen die Inverterstufen 707, 717 und 727 ihre Ausgänge alle nach Lrdbezugspotential.

Es sei festzustellen, daß die'Torschaltung 621 voraufgeladen ist und zu dieser Entscheidungszeit ein zweites Fortschaltsignal aufnehmen könnte, wodurch der Zähler in Fig. 5 für jeden Taktzyklus einmal v/eitergeschaltet werden könnte, ohne daß sich dabei eine Leeinträchtigung durch vorher gegebene Fortschaltimpulse einstellen kennte, die im Augenblick in höherwertigen Unterzählern weiterübertragen werden.

Siebte Entscheidungszeit - Takt 3 Phase 1:

Der Unterzähler 507 schaltet an seinen Ausgängen +IC-5, +IC-4 und +IC~3 von einem binären Sählerstand 1 auf einen binären Zählerstand 2 weiter. Dies wird dadurch erreicht, daß das invertierte Ausgangssignal -IC-5 über die UKD-Torschaltung 705 zurückgeführt wird, während die Rückführung des wahren Ausgangssignals +IC-5 über die UKD-Torschaltung 703 verhindert wird. In gleicher Weise wird, v/eil der invertierte Ausgang --IC-4 auf logisch 1 liegt, eine positive Spannung durch die UKD-Torschaltung 715 weiterübertragen, weil sowohl das Signal IC-5 als auch das Signal STEP G4 auf einer positiven Spannung liegen. Da weder -IC-5 noch das Signal Rückstellen G4 ein positives Potential aufweisen, stellt die ODER-Schaltung 731 keinen leitenden Stromkreis mit der UKD-Torschaltung 713 dar. Daher wird das wahre Ausgangssignal +IC-4 an einer Rückführung gehindert. Um das Verständnis des bisher Beschriebenen zu erleichtern, wird erneut auf Figuren 3 und 4 und die entsprechende Beschreibung verwiesen, die dort als Beispiel für dynamische, logische Schaltkreise gegeben wurde. Dabei soll darauf hingewiesen werden, daß die Steuerschaltungen und 733 verhindern, daß die UKD/ODER-Schaltung 721 das an ihrem invertierten Ausgang -IC-3 liegende Signal zurückführt, so daß die Verriegelungsschaltung dieses UnterZählers 507 höchster Ordnung ihren Zustand nicht ändert.

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Die Inverterstufen 709, 719 und 729 der Unterzähler 501 und erzeugen als Ergebnis logischer Entscheidungen während der achten und neunten Entscheidungszeit positive Ausgangssignale -10-14, -IC-13, -IC-12, -IC-2, -IC~1 bzv7. -IC-O.

In gleicher Weise erzeugen die Inverterstufen 707, 717 und 727 des Unterzählers 503 als Ergebnis logischer Entscheidungen während der achten und neunten Entscheidungszeit Ausgangssignale mit Erdbezugspotential auf +IC-11, +IC-10 und +IC-9, da Unterzähler 503 nach dem Zählerstand 0 weitergeschaltet worden ist.

Achte Entscheidungszeit - Takt 3 Phase 2:

Der Unterzähler 509 schaltet nicht weiter, v/eil das Fortschaltsignal nicht über die Torschaltung 639 weiterübertragen wurde.

Die Inverterstufen 707, 717 und 727 entladen ihre Ausgänge +IC-3, +IC-7 und +IC-6 nach Erdbezugspotential, so daß der neue Zählerstand 0 im Unterzähler 505 während der neunten Entscheidungszeit zum ersten Mal an den Ausgängen zur Verfügung steht.

Die Inverterstufen 709, 719 und 729 des Unterzählers 503 entladen ihre Ausgänge -IC-H, -IC-10 und -IC-9 nicht, so daß der invertierte Wert des neuen Zählerstandes 0 im Unterzähler 503 zum ersten Mal während der neunten Entscheidungszeit zur Verfügung steht.

Neunte Entscheidungszeit - Takt 3 Phase 3:

Die Inverterstufen 707, 727 und 737 des Unterzählers 507 entladen nunmehr ihre Ausgänge +IC-5 und +IC-3, entladen jedoch nicht +IC-4 und liefern somit wahre Ausgangssignale des Unterzählers 507 während der 10. und 11. Entscheidungszeit.

10. Entscheidunqszeit - Takt 3 Phase 4:

Die Inverterstufen 707, 717 und 727 entladen nunmehr ihre Aus-KI 972 029

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gänge +IC-2, +IC-1 und +IC-O des Unterzählers 509 und liefern wahre Ausgangssignale des UnterZählers 509 während der 11. und 12. Entscheidungszeit.

Die vorangegangene Beschreibung einer beispielsweisen Arbeitsweise der zweiten Ausführungsform der Erfindung macht klar, daß der Zähler in Fig. 5 durch ein Fortschaltsignal bis zum Auftreten der Ausgangssignale am Unterzähler höchster Ordnung innerhalb 2 1/2 Taktzyklen zu je vier Phasen fortgeschaltet werden kann.

Der Fachmann auf dem Gebiet dynamischer, logischer Schaltungen erkennt sofort, daß sich die bevorzugte Ausführungsform mit Verschiebestufen, die in Reihe hintereinander angeordnet sind, auch auf die Schaltung mit Unterzählern der zweiten Ausführungsform anwenden läßt, so daß sich dadurch eine Zählschaltung ergibt, die bei einer Geschwindigkeit betrieben werden kann, die zwischen den beiden Ausführungsformen liegt. In gleicher Weise ergibt sich ohne weiteres, daß sich auch die Anzahl paralleler Übertragungsstromkreise aus in Serie verbundenen Verschiebestufen oder Schieberegisterstufen erhöhen läßt, um noch höhere Arbeitsgeschwindigkeiten zu erzielen. Zu diesem Zweck braucht man nur die in Fig. und 7 gezeigten Schaltungen so zu erweitern, daß die maximale Anzahl von Eingängen benutzt wird, die für dynamische, logische UKD-Torschaltungen und ODER-Schaltungen zulässig ist im Hinblick auf die Impedanzen und Kapazitäten der einzelnen Schaltkreise. Man kann beispielsweise drei Übertragungs-Stromkreise für Fortschaltesignale vorsehen, die zur Fortschaltung binär codierter Dezimalunterzähler dienen, die jeweils aus vier mit Verriegelungsschaltungen aufgebauten Speicherstufen bestehen, wobei eine solche Anordnung leicht gemäß den Lehren der vorgenannten Beschreibung in Kombination mit bekannten Techniken der BCD-Codierung ausgeführt werden kann.

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Claims (7)

1. PATEKTA Ι-ί S P R ti C K E

   Dynamische, logische Zählschaltung, dadurch gekennzeichnet, daß jede Stufe der Zählschaltung aus einer in ihrem Zustand verriegelbaren Speicherstufe (11, 33, 39) mit einem wahren Ausgang (13) , einem invertierten Ausgang (15) und einem invertierten Rückkopplungseingang (17) sowie aus je einer Verschiebestufe (21, 35, 37) mit einem Fortschalteingang (23) besteht, wobei der Durchlauf eines Fortschaltsignals durch die Verschiebestufe mit der Rückkopplung in der entsprechenden Speicherstufe synchronisiert ist,

   daß die Verschiebestufe (21, 35, 39) einen Fortschaltausgang (25) aufweist, der mit dem invertierten Rückkopplungseingang (17) der entsprechenden Speicherstufe verbunden ist, und

   daß die Verschiebestufe ferner einen verzögerten Fortschaltausgang (29) zum Anschluß an den Fortschalteingang der nächsten Verschiebestufe, und einen Sperreingang (31) zum Anschluß an den wahren Ausgang der vorhergehenden Speicherstufe zum Sperren des Fortschalt~Eingangssignals aufweist und damit ein Fortschalten und die Abgabe verzögerter Ausgangs-Fortschaltsignale verhindert, wenn die vorhergehende Zählerstufe vor dem Fortschalten eine logische Null enthält.
2. 2. Zählschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede Speicherstufe (11, 33, 39) einen wahren Sperr-Rückkopplungsexngang (19) aufweist, und daß jede Verschiebestufe einen Rückstellausgang (27) besitzt, der mit dem wahren Sperr-Rückkopplungseingang (19) der entsprechenden Speicherstufe verbünden ist.

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3. 3. Zählschaltung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß jede Speicherstufe ein UND/ODER-Glied (43, 45, 41) für logische Entscheidungen während einer ersten Taktzeit auf v/eist, deren erstes UND-Glied (43) der Rückkopplung des wahren Ausgangs (13) dient und außerdem rait dem Rückstellausgang (27) der zugehörigen Verschiebestufe verbunden ist,

   aaß das zweite ÜKD-Glied (45) der Rückkopplung des invertierten Ausgangs (15) dient und mit dem Fortschaltausgang (25) der zugehörigen Verschiebestufe verbunden ist,

   daß ferner eine erste Inverterstufe (41) vorgesehen ist, die eingangsseitig mit den Ausgängen der beiden UND-Glieder (43, 45) verbunden ist und ausgangsseitig den wahren Ausgang (13) bildet, und

   daß schließlich eine zweite Inverterstufe (49) an die erste Inverterstufe zur Bildung des invertierten Ausgangs (15) für logische Entscheidungen während eines dritten Zeitintervalls angeschlossen ist.
4. 4. Zählschaltung nach Anspruch 2, dadurch gekennzeichnet, daß jede Verschiebestufe (21, 35, 37) ein erstes UND-Glied (51) für logische Entscheidungen in einem zweiten Zeitintervall enthält, das an den Fortschalteingang (23) angeschlossen ist,

   daß ferner eine erste Inverterstufe (53) vorgesehen ist, die für eine logische Entscheidung während eines ersten Zeitintervalls eingangsseitig mit dem Sperreingang (31) und ausgangsseitig mit dem UND-Glied (51) verbunden ist, und damit den Sperreingang mit dem Fortschaltsignal synchronisiert,

   daß ferner das logische UND-Glied (51) ausgangsseitig mit dem Fortschalteingang (17) sowie mit zwei weiteren Inverterstufen (55, 57) verbunden ist, die logische Entscheidungen während des ersten bzw. dritten Zeitinter-

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   valls ausführen, und

   daß schließlich die zweite Inverter stufe (55) den verzögerten Fortschaltausgang (29) bildet, während die dritte Inverterstufe (57) ausgangsseitig mit dem Rückstelleingang (27) verbunden ist.
5. 5. Dynamische, logische Zählschaltung nach Anspruch 1 bis 4, bei der eine Anzahl mehrstufiger, dynamischer, logischer Zählschaltungen als Unterzähler durch eine gemeinsame Steuerschaltung steuerbar sind und die Verschiebelogik einen Fortschalteingang zur Aufnahme eines Fortschaltsignals aufweist, dadurch gekennzeichnet,

   daß eine erste Abtastlogik (601, 611) vorgesehen ist, die zum Ermitteln des Inhalts eines ersten Unterzählers (501) mit dessen Ausgängen (-IC-14, -IC-13, -IC-12) verbunden ist,

   daß eine erste Schrittschaltlogik (621, 623) mit einem Eingang für ein Fortsehaltsignal und einem mit einem Eingang des ersten Unterzählers (501) verbundenen Ausgang (STEP G1) verbunden ist, welche mit den dynamischen, logischen Speicherstufen des ersten Unterzählers (501) zum Fortschalten dieses Unterzählers in Abhängigkeit von einem Fortschaltsignal synchronisiert und dieses Fortschaltsignal weiterzuübertragen in der Lage ist,

   daß eine zweite Schrittschaltlogik (627, 629) eingangsseitig das Fortschaltsignal aufnimmt und einen mit dem Ausgang der ersten Abtastlogik (601, 611) verbundenen Eingang und einen mit einem Eingang eines zweiten Unterzählers (503) verbundenen Ausgang (STEP G2) aufweist,

   und daß die zweite Schrittschaltlogik (627, 629) mit den dynamischen, logischen Speicherstufen ües zweiten Unter-Zählers (503) zum Weiterschalten dieses Zählers und zum Weiterübertragen des Fortschaltsignals verbunden ist, wenn der abgefühlte Zählerstand des ersten Unterzählers (501) einen vorgegebenen VJert (7) erreicht hat.

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6. 6. Sählschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die erste und die zweite Schrittschaltlogik (621, 623, 627, 629) sur Aufnahme des Fortschaltsignals mit dem Fortschalteingang der Verschiebelogik (511) verbunden sind,

   daß eine dritte Schrittschaltlogik (631 , 633) eingangsseitig mit dein Ausgang der ersten Schrittschaltlogik (621, 623) zur Übernahme des Fortschaltsignals verbunden ist, wobei die dritte Schrittschaltlogik (631, 633) zum synchronen Fortschalten mit den dynamischen, logischen Speicherstufen eines dritten UnterZählers (5C5) verbunden ist,

   daß ferner eine zweite Abtastlogik (603, 613) vorgesehen ist, die der Abtastung des Zählerstandes ues zweiten Unterzählers (503) dient, bevor dessen Ausgänge (-IC-II, -IC-10, -1-9) ihren Zustand verändern,

   und daß ein Ausgang der zweiten Abtastlogik (603, 613) mit einem Eingang der dritten Schrittschaltlogik (631, 633) verbunden ist und damit das Weiterschalten des dritten Unterzählers (505) verhindert, wenn der abgetastete Sählerstand des zweiten UnterZählers (503) nicht einem vorgegebenen Zählerstand entspricht.
7. 7. Zählschaltung nach Anspruch 6, dadurch gekennzeichnet, daß die Verschiebelogik (511) eine dritte Abtastlogik (605, 615) enthält, deren Eingänge (-IC-8, -IC-7, -IC-6) zum Abtasten des Zählerstandes des dritten Unterzählers (505) mit dessen Ausgängen verbunden sind, bevor diese in Abhängigkeit von einem Signal von der dritten Schrittschaltlogik (631, 633) ihren Zustand geändert haben,

   daß eine vierte Schrittschaltlogik (635, 637) eingangsseitig mit einem Ausgang der zweiten Schrittschaltlogik (627, 629) zur Aufnahme des Fortschaltsignals und mit einem Ausgang der dritten Abtastlogik (605, 615) verbunden ist und die Weiterschaltung der Unterzähler höherer

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   Ordnung (507, 509) sperrt, wenn der Zählerstand des uritten Unterzählers (505) nicht einem vorgegebenen Uert entspricht,

   daß ferner die vierte Schrittschaltlogih (635, 637) ausgangsseitig jsit einem Eingang des vierten Unterzählers (507) verbunden ist,

   und daß die vierte Schrittschaltlogik (635, 637) den vierten Unterzähler (5O7) weiter schaltet, wenn der J'JDtastwert des dritten UnterZählers (505) einem vorgegebenen Zählerstand entspricht.

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