JPS5932229A - カウンタ - Google Patents
カウンタInfo
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- JPS5932229A JPS5932229A JP13530483A JP13530483A JPS5932229A JP S5932229 A JPS5932229 A JP S5932229A JP 13530483 A JP13530483 A JP 13530483A JP 13530483 A JP13530483 A JP 13530483A JP S5932229 A JPS5932229 A JP S5932229A
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- Prior art keywords
- counter
- circuit
- output
- logic
- invert
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
- H03K23/44—Out-of-phase gating or clocking signals applied to counter stages using field-effect transistors
Landscapes
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
- Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
- Lubrication Of Internal Combustion Engines (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
デジタル言1数回路は大抵の場合、成る語数段が(以下
余白) 論理的″1”から”0″へ切換える麻にその次の計数段
の状態が変わる様忙状昨が次々と伝播するリング状につ
ながれたクリップ・フロップを用いて実親づ+′!2I
II デジタル計数回路の仙の一般的なf+l if 、カウ
ンタが進ヌられるべきにをカウンタ内の用件のカウント
値に加神する加W器を用いる例である。 しかしこわら周知の計数回路は帥押決定を行たうのに各
ダイナミック論刊゛グート内でかなりの時間を必要と+
ふためにダイナミック論世回路を用いた回路例にけ鏑さ
ない。フリップ・フロップ・リングカウンタを上述のダ
イナミック論理回路に用いた場合、枠めて低速度でしか
動作しない。上述の加a器式のカウンタはリング式カウ
ンタよりしばしば速く動作しうるが、そ?f本所望の伸
度よりもしげしげ遅い事があり、又相当多数の論理決定
回路を必要とし、従って所望のものより県かに冬〈の領
域を集積回路チップ内で占める。 この分野において知られている第3拍目のダイナミック
論理カウンタは、適切な計′P1段の状態を変えてカウ
ンタを次のカウント1直へイ(ぬるために並列的な論p
H決定を用油ならしめるよう全ての削数段からの入力を
有するイ4]当?j* Js+なステアリングミρ理回
路を用いている。 全ての、!11理決宇は実質的に並列的になさ力、?+
Yつてはlqy回時n)1内になされるので、ステアリ
ング回路でfli制御されるカウンタは歩進!lIh作
に対
余白) 論理的″1”から”0″へ切換える麻にその次の計数段
の状態が変わる様忙状昨が次々と伝播するリング状につ
ながれたクリップ・フロップを用いて実親づ+′!2I
II デジタル計数回路の仙の一般的なf+l if 、カウ
ンタが進ヌられるべきにをカウンタ内の用件のカウント
値に加神する加W器を用いる例である。 しかしこわら周知の計数回路は帥押決定を行たうのに各
ダイナミック論刊゛グート内でかなりの時間を必要と+
ふためにダイナミック論世回路を用いた回路例にけ鏑さ
ない。フリップ・フロップ・リングカウンタを上述のダ
イナミック論理回路に用いた場合、枠めて低速度でしか
動作しない。上述の加a器式のカウンタはリング式カウ
ンタよりしばしば速く動作しうるが、そ?f本所望の伸
度よりもしげしげ遅い事があり、又相当多数の論理決定
回路を必要とし、従って所望のものより県かに冬〈の領
域を集積回路チップ内で占める。 この分野において知られている第3拍目のダイナミック
論理カウンタは、適切な計′P1段の状態を変えてカウ
ンタを次のカウント1直へイ(ぬるために並列的な論p
H決定を用油ならしめるよう全ての削数段からの入力を
有するイ4]当?j* Js+なステアリングミρ理回
路を用いている。 全ての、!11理決宇は実質的に並列的になさ力、?+
Yつてはlqy回時n)1内になされるので、ステアリ
ング回路でfli制御されるカウンタは歩進!lIh作
に対
【7て極めて短時間しか必要としjlい、この様々
第3のものの例とl、ては、米国特¥T第365444
1号がある。しかしf7がら、ステアリング回路で4制
御iれるカウンタは衿雛な論F!’ li]l路を必乃
−・々→−Aμいう市大方欠点があみr、摂(F多種、
゛のi+’1lll(+・ を・・−jl、カウンタは
製作不rjl 能fp+る。なぜ々ら、全ての帥ト11
決定が同時にな式〕するように、ダイナミック論理回路
を接続“tハば、使用上方るダイナミック論理回路ファ
ミリーに割尚てら引たアンド・ゲート入力及びオア・ゲ
ート入力の最大数を十ぐに超えてしまうからであ不。W
るj冷刊′回路に接縛i[能な入力の最大数は勿論デバ
イスの直列インピーダンスデバイスの容暫等を=il[
l、て決定さflみ。 本発明の目的は、ダイナミック論理デジタルカウンタの
計数連麻を高めると共に、カウンタを構成するに必要な
ダイナミック論理回路の数を借小眼に維持するにある。 本発明の他の目的は、カウンタ内のカウント値を前進さ
せるだめの信号をカウンタの各ダイナミック論理再循環
メモリ殺の内容の循I!と回期して伝播させみシフト段
忙おいて、ダイナミック論理回路が論理決定を行なうの
して゛必卯な固有の遅れ時間を利用すふにあ、2I。 本発明の他の目的は、ステアリング回路で1ttll
ff1lされるカウンタの速度を高めると共に%多段式
メモリ段若しくけ補助カウンタの如きカウンタを、ダイ
ナミック論理シフト回路と絹合わせて用い、シフ) 1
Fil路の千J1ぞれの補助カウンタ4・;所望の状態
即もプ1ウント値に達したjl古、V慴の準■ハカウン
タの状態即ちカウント値を進めるようニ十フことによυ
この種のカウンタの欠点を克服す乙にある。 本発明の上記及びその仙の目的は、シフト回路に関連す
る夫すの記憶段のガウント値が助字の値に等しくなった
時に前進信号を後絣の記18段へ伝播さすよう忙ダイナ
ミック論理シフト回路をダイナミック論理記憶段と同期
して一目つ並列動作でInいる事で達成さ!しる。 本発明の良好な実施例は軍界効果トランジスタのダイナ
ミック論理回路を用いているので、711界効果トラン
ジスタのダイナミック論理回路の一例を示す第3及び竿
4図を弦11((→−不11により本発明を一層明白に
理解する車が7′きよう。こilらの回路そのものけ木
兄りqを構成するものではない。しかし、これらが本発
明の回路につなかiまた」14.合、これら回路固有の
遅延、+i:Ie慴が利点をもだら−J−0下配に述べ
らJlているダイナミックi!a理回路に対する稗りの
代案が本発明から逸脱することなく避択可能なことけ高
業者にとって明らかであろう。 ダイナミックFef回路は夫h#少3つの′?[−界タ
ノを果トランジスタデバイスを有し、そilらのうちの
少なくとも2つけ4つの重複しない位相のクロッ241
号QI%Qt、Qs及びQ、のいず)1.かにつ々がれ
ている1例えば、第4図に7Fさhたが31留のインバ
ーター350け、ドレイン及びソースが正の1F源市王
+V及び接続点452に失につながれ、ゲートが第3位
相クロックパルスψ3につながf]ている電界効果トラ
ンジスタ451を有すふ。 トランジスタ451け、各りの第6位1しくルヌψ6の
1υ1n1(中接続点452を正常位に予め充M7す石
。 トランジスタ453及び455け第4図に示されみよう
に、接続点452とア、−ス雷位のIl、+1で直列に
つ0がれている。かくて、正1W位の信号Fがトランジ
スタ453のゲートにあられ)すると、トランジスタ4
551d導通され、第4位相時間の除狸決宇バハ間中、
接続点452をトランジスタ455を通してアース電位
に放電し、この期間中トランジスタ455は導通する8
次の第1及びtjχ2位相時位相時間10間の第4位相
時間中に接続点444に坊われだアップ・レベル信号F
によって、ダウン・レベル信号Gが接続点452に現わ
fする。この様にして、インバーター350Il−1(
ii−号φ(そこを)rI過する時にその信号を反転啓
せ且つ;戸−延させる同様に、トランジスタ441及び
445け、正の乍・源と接続点446汲び444の夫り
の間にドレインとソースをつfxがhてい2.f、よっ
て第1位413パルスψ1の期間中、接イギ、Ii!5
.Ad6及び444け正■9位に充電される。同t、1
に、トランジスタ445及び449け夫り接続点444
及び446の間、()pびに4・48汲ひアニンのll
−1にドレインとソースをつながれていみ。その結果、
もし接続点446汲び448の間のトランジスタが↑I
・路を刀よる庁らは第2位相パルスψ2の)′= pp
沖定時1」1のlil接坪点4447i!!び446の
重荷V1、アース正(iiに漕かれる。接続点446と
448の間のトランジスタは、論理アンド回路320及
び360 ’x11;ひに論理オア回路310を悟酸す
る。例えばs 、1FWf洋iの信号A及びBをトラン
ジスタ431及び43ろのゲートに印加−Fふと、これ
らのトランジスタは導通状伸になり、接続点446と接
続点44Bの1’MIlc市路力2¥成さhs アンド
枦6Iテが達D1される。 同様に、正電位の信号C及び正1ト位の(P升り若しく
け正常位の信号Eをトランジスタ321及びトランジス
タ411若しくけトランジスタ413の各すに印加する
と、接続点446から接続点448に卯2の電路が形成
され、千〕1によって回路320の論理アンド機能汲び
オア・インバート回路310のオア・インバート機能が
達成さiする。トランジスタ411若しくHトランジス
タ413が接続点412と接トX点448の1lil
Kさ通路を形成することによってオア・ゲート310の
オアイ律能が遂行さh7−1もしオア・インバート回路
340につ力がiまたアンド回路520も330も先に
述べた接続点446と接続点448の曲に導通路を形成
しない外らば、次の第5〃び第4r(7相バルヌψ3及
びψ4の時間の間アップ・レベル信−¥:8.Fが発生
さiする。 本発明に従って、作らhた319の2進カウンタがpP
、1図に示されている。 卯1Mのカウンタけ、論理アンド、オア、インバートラ
ッチ回路を用める複数個のダイブミック論理循環記憶段
1.只、63及び69゛よりなる。。各々の記憶段のラ
ンチは真数出力「+ビット1」、「+ビット2」及び「
+ピット3」を有すみ、同様に、各りのラッチ回路−1
袖数出力「−ヒツト1」、「−ビット2」及び「−ビッ
ト6」を冶+る。各りの記憶段のラッチ回路は、歩進イ
言号を受取るための循環補数入力と、リセット信呆を受
慶Z・ための再循環禁止真砂入力を有する。ラッチ11
の古砂及び補数出力は夫h13〃ひ15で示され、再循
環titl数人カ汲ひ再循環禁止真砂入力は失/717
及び19ず示ζhる。 上述のラッチ回路の各すけ、アンド/オア・ゲート回路
と2つのインバート1ijl略て4’l:1−成さ)す
る。 例としてげ、Me憶段11のラッチ回路は出力がオア/
インバート回路41の入力につながJまたアンド回路4
3及び45赤らなZ、アンド/オア・ゲート回路を含む
。オア/インバート回路41の出力は、インバート回路
47の入力につかがノ1ふ。インバート1印路47の出
力はラッチ11のfIt、数串力であり1、これはアン
ド回路43へつただれてゲート付き正帰還路を構byシ
、これによりラッチ榊(1”を遂行する。インバート回
路47の出力は、インバート回M、490入力へったが
)1、その出力El’nr:慎段11のラッチ回路の補
数出力である。インバート巨1路49の出力はアンド回
路45の入力へつガがノ1、これtel’ 、アンド回
路45をつ一件付けるためのrjt須II的な歩進信号
が入力、17に管lnvらil、月つアンド回路430
条件イづけを解除+Z、ためのM+? !+1目的なリ
セットイド−号が入力1qK;’p−けJfvられた時
に、ラッチ11の状態を変え不たV)の仙痛11′1路
を形成すR,こ11によシ正帰還路を開くと共に負帰還
路を閉じる。 土WL”の各々の賃1億段はこの分野で周知のように、
276fuの1.2.4.8勢の桁値を有するビット位
置の2進数値を貯R−する働きを子る。4発明が先行技
術とn外る主な点け、上述の■1〕倍役に貯蔵されたカ
ウント値を歩進させ不点にある、8F1図のカウンタ内
に貯蔵さノ1だカウント値を歩進するよう遭切な配慎段
の状ji3tを変化させるだめに、各りの記憶段U関連
するシフト段をイ1する。 f+1をあげノ1ば、ビット位置1のラッチ回1−δ3
31門連+るシフト段35を有し、ラッチ回路IH:I
W1連するシフトf!/21を、ラッチ回路39は閏述
するシフト段37を不する。各りのシフトf9t」、カ
ウンタを進め2+ためのイ娼しを受JIWるためのFi
t 11j:入力を持っている0例をあげノアはシフト
段21への^IT進入力&:t 25で示さJ+Z+6
各りのシフトl’4111前進入力信一群を1芋らせ月
つ適当なΦイ/1のもとで611進入力信号を禁止する
だめのダイナミック論理回路を含んでいるe遅延さhた
jif+ ’(f(入カイへ千二が4,14 JJ。 され庁い片合、こ〕1け出力25の如き歩イf出力へ伊
、舵さノ1.1IT1に目ψin又9信只をその四辺「
−トるラッチ回路へカメ−で、ラッチ回路の袖it出力
からの帰i1;l路を完成し2、論理的”1”から”0
”へ又にビ0”から1″へ状ζjt、)−変化させる。 模るシフト段に関連するメモリ吟めラッチ回l□<の4
ノ:01iljの・ギ化V1、シフト段の出力、例えば
出力27からのり七ット信丑により、ラッチの吉数串力
からのゲζn崩路を禁止するととKより完成さノする・ 各シフト段は、そjl Ic関連するnc: (0段の
ご(大朝を変化させふのに加えて、そσ)スカに−けI
ヤt、刊た1sil 1m M兵をダイヲ°ミ゛ツク除
卯4・フチ1凸1ト吃の1マリJに必要外時間だけ迎ら
せた徒に出力へ伝ヌZ1この様な方法で前進信号け、次
のシフト段へと伝播さilみ、各々のシフト段、例えば
シフト段21け入力31の如き禁止入力を1つ前の記1
a股33の真数出力につながれている。各りのシフト段
に対する禁止人力け、その前段の記慎段が歩進前に論理
的“0″を含んでいる時には、シフト段からの歩進、リ
セット及び前進伝播の各出力を禁止する。 この455!7!L方法により、成るビット位置のn1
1偵段が夫りのシフト段によりI!1fil狸的′″0
′″から論理的11”[2化されると、伝播さiまた前
進信、iH1次に高位のビット位置の!!e憧段の状態
を変化させることを禁止される。 再度第1図をか照十乙に、ラッチ11に関連すみシフト
段の詳細な論理回路が破線21の内部に示さり、る。r
l(+述の前進信呆はオア・インバート・ゲート51の
一方の入力へつながill、又前進の禁止人力31けイ
ンバート回路53を介してオア・インバート・ゲート5
1の他方の入力へつ々かれる。オア・インバート・ゲー
ト51への2つの入力が共忙負の場合、即ち2進n O
wのjl、合、オア・インバート・ゲート5HJ正の即
ち2 ’)(t”1″の出力を歩進信号として発/:1
;す/−0この出力H1紳25及びインバータ回路55
.570入力へつながっている。インバータ回P、’<
57の出力は紳27につながれてリセットイβ号を伝
えると共に、インバート回路550出力1J’J’i’
29へったが自で、次段のシフト段、 911えげシ
フト段37で使7111−Z。 ための遅延さJ]た伝播さ、l]だ前進(i号を力λム
。 第2図1を勾Iでしながら、竿1図のカウンタのI小作
を11「に開明する。Rυ明上P1図のカウンタVj2
進数100を有してい不ものと仮定+i1ば、ビット位
置1は論理的″1”を含み、ビット位fil ’)及び
3け論理的に0″を合む6征13汲びIIA/11ζ゛
ノlのダイナミック瞼P11回路の倒に関して、先に述
べたように各りのダイナミックjfg (411回路t
;1反ft11−てLl・しる一連の非ft複的位相時
間1乃至4の用1IIil+作−V石、pP2F!2+
の波形「+ビット1」をψI6干不と、第1図のインバ
ータ61け、位相時間3の間′ν(ぐに「+ビット1」
ラインを正の11f位に弁T/l、ている。 このため、インバータ61のブロック線図K ):L
抹’y字3が示さノ1ている。ラッチ回路33が論理的
11″を含むようにセットさノ1.ていると仮定しだの
で、インバータ61の出力は位411時間4の論理決定
時間202の間は敵軍されず、よって次の位相時間1及
び2の1111、第1図のラッチ回路33の「+ビット
1」出力ラインに正のイト号≠ζ得らノする。 ラッチ回路111ct ” O”を含X7でいZ・もの
と仮定したので、矩2図の「+ビット2」の波形は、各
りの位tJIIt;7ni15の間圧の重付に充電さす
また出力を寿え、又位相時間4の論1P決定11」1間
202Etび206の°間け、アース重付へ放↑「さi
tた出力を力えふ。よって、次の位相時Ill′11及
び20間、「+ビット2」の波形はアース電位にある。 l?旧・11に卯2図の「−ビット1」及び「−ビッ
ト2」の波形は夫h「+ピット1」及び「+ビット2」
の波形に対して反転さh且つ1位相時間だけ迎延さり、
ている、I第2図に示さノするようにラッチ回路33及
び11内で論理的″′1”と”0″が可jlP的に循環
さ1]Lことに留−i:1〜て、シフト段35からの出
力である第2図の「ビット1歩進」f!石波形に注目し
よう。シフトl’931、カウンタのIt 1 ’76
0の段であるので、ラッチ回路3ろの状仙i−1nll
:+Ift /<ルスが受け19らiする度に変化す
み。よって、情止入力若しく kl禁止ゲートは不9!
でちり、前進入力は位相時間40間に瞼胛決定I+、I
I間が牛しる限すシ1「ビット1歩進」小力Jニして直
接に使I[1き)する。位相時間1の時間2050間「
ビット1歩/r、」のj1&形が正の重付(である結果
、舘1し1のインバータ67からの出力[ビット1リセ
ツトJ):t−r−ヌ11 (H’、r IFさ)1.
2’、、よって2n21シ1の1ビツト1歩jイ゛」及
び「ビット1リセツト」は位相n’、、[l+12の時
間204の間、夫り正電イ1γ及びアース11v位にあ
る。このIFF’?間゛204け第1F沼のカウンタ(
τ閂干る臼11の論理決定時間である。 第2図の「ビット1歩j1(」の波形tit 、アンド
回路73に作用して位相時間2のn、す11決定時間2
04の…1、再循環ダイナミック論理ラッチ回路ろ6の
補数出力「−ビット1」からの・帰還路を完成すZ、。 真数出力「」−ビット1」からのdil: nJ路C1
、位相時間2の論理決定時間2071の間、波形[ビッ
ト1リセツト」がアース電位にあるだめ、アンド回路7
1において禁止さiする。従って、第2図に「ビット1
ゲート」と示されるオア・ゲート63の出力け、位相時
間3及び4の夫にのQ5i 1’jl決定時間205及
び206の間け、アンド1i″!1路71もアンド回路
73も位相時間2の論理決定時間204の間に導電路を
与えなかったので、正レベルに留まる。よってラッチ回
路55は、論理的″1′″からIIaF的“0”の状?
!l Kg:化tはじめていLラッチ回路33け、P初
の論理決定IL’i口11204のrlJIにvコ卵を
変化しけじめだプバ、その出カイ「呆である「+ビット
1」及び「−ビット1」d夫す依然として正市位及びア
ース重付にある。よって、この同じ最初の論理決定時間
204の間シフト段21のインバート回路53け、第−
tti:惧&′33からの141位の真数出力を反転し
5、角↑ff (Vが発注きれ、これにより前逆信呆が
シフトI’921のオア・インバート・ゲート51を通
って伝1゛−さiする。この同じ最初の論陣決定時rH
I 204の11.1.シフト段21に対してインバー
ト回路69によってr’H1+進信会が与えらiLる6
論理決定時間2040間、インバート回路55及び69
はその入力に正TIf位レベルの信号を有する結果印2
図の「伝播禁止」外Z、波J1りにより示さiするよう
にインバート回路53及び69の出カシ」、位相時間3
の時nll 205 )HE位相時間4の時間2060
間アース矩f’r V jr乙。 第1図のカウンタに関−1−る第2の4β理決定時聞は
位411時1114の時間206で心Z・。この時間2
06中オア・インバート・ゲート51の入力i1いずi
l、も止レベルにないので、オア・インバート・ゲート
51の出力d1正軍位レベルに留まり、千J1によって
第2図に示さJ!るように[ビット2 :lID il
N Jの波形が発生さiする。i¥1′2図1の「ビッ
ト2歩声゛」の波形は第3の給押決定時間の間、即ち位
nl lI+、’、 Illの時間207の間インバー
ト回路57によって反転されて第2図の「ビット2リセ
ツト」たる波形を発生す211I第2図を殊照−,!−
it iJ’明らか外ように、「ビット2歩進」及び「
ビット2リセツト」の波形け、第1図のカウンタに対す
る8I+4の前押決定時間、即ち位相時間2のクロック
時間208の間夫ル正■位乃び負■位にホ)Z−0従っ
て、そノ1らの波形は、第4論即゛淡定時間20Bの聞
役11の補数出力である「−ビット2」出力からアンド
・ゲート45を通る帰還路を完成−′t′ると共に、真
む出力〒あふ「+ビット2」出カブI)らアンド・ゲー
ト43を通不帰還略を禁止−Fる状つ1eにある。ラッ
チ回路36が2進″12から2進″o″へ歩進さノ1ふ
のと同じ第1論JIT+決定時間204の間に1ラッチ
回路33VCIti!蔵づ牙1ていた2進”1”ビット
が伝播さヲ・たQ進?号をシフト段35がらシフト段2
1ヘゲート+ると、I!:ができたのと丁度同じように
、ラッチ段11’f2イじ1”K歩イ6さJするのと同
じ第4論理決定時p1tの間ラッチ段11に貯足さり、
ていた2進″0′ビツトは前進信号がシフト段37へ伝
播中るのを禁止する。前ill信号はシフト段21から
インバート回路55を経て伝播され石が、第5論理決定
時間210の間「ビット3歩進jラインをアースT位に
放電させZ、インバート回路71により力見られる正M
C句レベルの信号により、記慎段のラッチ39の状態変
化を禁止すラッチ段11シ1第4論狸決定1ν+’1l
JI 20 Bの1111に状態の変化をしけじめてい
るが、第6及び?、F−7論理決定時間寸でけ完全には
状fjl f変化1ない。この第6及びvL7j会理決
宇時出1でt;1、着iしい「+ピット2」及び「−ビ
ット2」出力がラッチ11の新しい内容が循環さノする
にっれて出方プノする。本発明のこの?施例の各”(7
)19の状9Iを変化さくjl、1cl−1,約4ft
′1相11冒111即ち1つの完全なりロックパす゛イ
クルが必v’t *ことがわか不。プク)〈て1・ζハ
示の3段カウンタ釦対して、や初の2段f 1 (1(
+がら010に歩進さ1トるのに10位相時間即ち2.
5クロツク・ザイクルをq!′−t−る、14段カウン
タに苅してυ、全ての吟の1に卵を変えるのK 14.
5クロツク・ザイクル(各−リ゛イクルし14イ〜゛2
相時ll1l)を要するゎIII段のカウンタを完全に
−II’進智せるの1711.1クロツク・ザイクル(
4位相時曲より成る)、1′り多く必翌であAが、カウ
ンタがr+Tび歩Jf+きノする寸でに全ての状態変化
さhなぐてもよい、これし1本発明のカウンタを歩イ(
させムシフト段により−りえらり、る伝播機構のためで
ある。号下位段が冗全に状態変化している限り、カウン
タは再び前進されふことができる。かくて任童の活計の
rη防殴カウンタで1クロツク・°す゛イクルで1回の
歩進率が可能であみ。勿論、そのような↑μ数段カウン
タの全ての出力は坐後の前jrパルスが伝ti式さ)1
、こh−が2進″0”を含む段に出〈わしたその段を2
M6“1″に切換えAオでは有効にkらない。 更に高速のダイナミック#Pipyrt数回路を以下に
駁明す不。こノ1は前述の実施例のシフト論押段とステ
アリングや埋り路でl1lII御さitた神助カウンタ
との絹合わせを用いたものである。本発明のこの変更例
即ち第2実施例は複郊さを減少させる利点をもち、且つ
7!!−質的に1限の計む股を布中るカウンタの使用を
可能に+ふと同時に前途の実施例のカウンタを上まわる
動作速度を有する。 単なる例にすぎないが、この変更例はダイナミック論理
回路を用いた多数のデジタルカウンタで用いられるよう
な命令カウンタ(IC)であると考える。よって信置「
10歩進」け[命令カウンタ前進」と回期している。同
(2)に、信号「歩進禁止」d%俊後の利用可能な論理
決定時間で禁止さノするような論F1!決定がしげしげ
なさノ1.るダイナミック論理回路と共に、本発明のカ
ウンタが51−117こに使用これる様子を駁明−ト不
ために、駁11[1中に入)1られている。論Jl11
法定を行ない、こノ1.を什に禁止中る手法V′、j1
ダイナミック論押回路がもノーもと仙の形式のデジタル
論理p1略より作いことからダイナミック論理回M:<
においては、lll・に有Jl+でも不。 第5図を、り]I((干るに、ステアリング回路でfl
ll ilさ〕する3段の補助カウンタ501乃至50
’l:l’−IC−14乃至−IC−oで定式Jする7
C!−1’:イi’l佑から最高位桁′オでの夫りの袖
グシ出力を有−する。例として、卯7図に、おいてステ
アリング回路で卸制御さiする3段の補助カウンタ5.
Q9が示されていZ・。 v5図は5つのそのような補助カウンタによって措成さ
h A 、 tin助カウy夕5 II 1 乃至50
9 if、そノ1らのダイナミック1)^押回路が論理
法定をtr −tクロック時間位′413のみが赤tっ
ている。よって印7図のアンド・オア・インバート・ゲ
ート701、711及び721は位相時間2のクロック
時l)↓1の1111論理決定を行疫う。よって、第3
、亀4図及びソノ1らに間中る前述の説明をか照−1−
2)と、ゲート716.715及び761けオア・イン
バート・ゲート711と関連して動作する。よって、位
相時間2の11;1にこhらの全てが論J+l′法定を
j・子。同イj′!8に、 ゲー ト 703. 70
5ノψび 723、 725、埒4け各hオア・インバ
ート・ゲー)7013び721と関連り、て動作する。 回仲にインバート101路707.71フルひ727針
1、位相時r11140間肋埋決定をたし、インバート
回路709.719及び729け、位相口;?114N
の問診理決定をなす、第7図中に示さり、たクロック位
ir1時間中、補助カウンタ501及び509のダイナ
ミック1埋回路が腔:f’!’ ?jW定をな−t、視
、明を簡単に干るために、ネ…助カウンタ501のアン
ド/オア・インバート・ゲートが論理決定をなす時間で
ある位相時間2 iJ以後クロック2、(1″r4(1
2、若しくけ第4番目の論理法定時0■と呼ばり、ム。 同様に、補助カウンタ509のアンド/オア・インバー
ト・ゲートが論理汁定をルナI!、1−IIIである(
1’r相時間2 r、l以後クロック6、位イ112、
若しくけ第8番目の論理決定時間と吋げil、 Z、。 1151’34=に更[頌聞−j−るに、tifi助カ
ウンタ503のアンド/オア・インバート・ゲートif
、?P、 5Mr目の馳M11法定n4間、即ちクロ
ック2、位−il+ 31晴間の問診理決宇を?−1.
補助カウンタ505のアンド/オア・インバート・グー
トシ1、江16腸口の論J!l’ 沙?時間クロック2
、イ1゛・相4の問診T!I’ fh yi4 f 1
−j−e 神助カウンタ507の丁ンド/メア・インバ
ート・ゲート1%m7番目の絵刀11法定Iff 11
11のクロック3位卯10間、論理決定をな+。カウン
タ509のインバート回路707と709がアンド/オ
ア・インバート・ゲート701のスフ■甲ハ1定ブ・、
ら夫h 2 It ヒ3 Rr 41111511rl
Fl K ソノ1−ら)QiTh +”Ii’J’
5i−ヲp寸のと同じく、カウンタ501乃至507の
インバート回路の論理決定]1.1!間は、百循バ(ラ
ッチtt+’lLN段の動作を達成させるようにアンド
/オア・インバート・ゲートの論PII決定Itδj1
11から、Nらさiする。 ダイナミック論理回路の分野の通常の技術知識を考えれ
ば、補助カウンタ501乃至509の詳細を述べること
け無、獣であろう。世し、前に述べたステアリング回路
は第7図でけオア・ゲート731ルび733並びにアン
ド・、ゲート715及び725の形で図示のように接続
さilて示き)7てい不。 第1時間間隔の間、fP1補助カウンタ501の内容を
ザンプルすることにつ1ハてけ、第5図のシフト倫理回
路511の詳細を示+卯6図をfi照してN’l明すZ
、。第6図において、ダイナミック論理ノア・ゲート6
01乃至607よりなるザンプリンググートゾバ設けら
れてい7・、ゲー)601乃至607の各りの入力け、
下位4桁の補助カウンタ501乃至507の各りの3つ
の補f&出力につながれている。よってオア・ゲート6
01の入力は補助カウンタ501の出力−IC−12、
−IC−13及び−IC−14につ々がノIJeかくて
、ガ11助カウンタ501が7な石所定の2i(’lj
!jカウント値を有する場合、神助カウンタ501の補
数出力である一IC−12乃至−IC−14は、全て論
J’!I”O”状iJ即ちアース電位にネ)る。よって
、第1時間1111rAの1111、即ちクロック1、
位相5の時間中、オア・ゲート601の出力接続点を放
11(させる入力はオア・ゲート(501V+、!方え
らl L l t/−1eよって、アースi11位の[
伝播禁止J (u号が第3及び印4の時間囲障中、即ち
クロック2、イ\゛l相1及び2の1■インバ一ト回路
611の出力に!μ生さi1前進信号が伝播される。ザ
ンプリングゲート6[]5)5”+5607及び夫りの
インバータ616乃至617け第6図に示さノ1.たの
と回様な方法で互いに対して及び第5図のカウンタ50
3乃至507につながれている。 r−1−I C歩yへ」と示さノする前lCE信肘にL
ト、じて、第1補助カウンタ5017!r前ifAさせ
るたM)に、ノアゲート621及びインバート回路62
3が設置tらノ1.ていA、ノアゲート621の出力は
r01歩進」と呼ばれ第5図中の同様の名称の伊41i
i紳に対応すみ。ノアゲート621の出力kl又・イン
バート回路623の入力につながJl、インバート回路
623の出力日第5図に示−Thる「G1りナツト」信
号である。本発明のこの変更例の動作速m′を町に改良
+るため、il+l併進はシフト論11回路511を通
って2つの並列電路中を伝播される。各1y路は漸次高
位桁に向う補助カウンタ段501乃至509を逐次的伝
播方式でflI制御するためのダイナミック論理ノア回
路及びインバート回路を含む。 r+IC歩進」前進信号がインバータ619及び625
の入力に受取られる。インバータ619及び625け、
前進信号が?!’: 2 N?r間間隔であるクロック
1、位相4の間ゲート621をf!ill Il]L、
、そしてHp、 3時間間隔であふクロック2、位f1
11の間ゲート627を制御+不ように適171なタイ
ミング関−係を与える。この目的のために、インバータ
回路619及び625の出力は当然ノアゲート621及
び627につながっている。 ノアゲート621の出力は、第6図の右・1Mのインバ
ート回路641の入力へ、インバート回路625、ノア
ゲート6′51、インバート回路633及びノアゲート
639を16列に通って接けされ、第4、第6、第8時
間間隔の間、神助カウンタ501.505及び509を
制御する。これらの時rH1間隔はクロック2イi′ξ
112、クロック2位相4及びクロック3位相2に対応
−f Z、 、同種に、インバート回路625の出力は
ノアゲート627、インバート回路629、ノアゲート
6ろ5をjr、i列Vr曲りインバート回路637の入
力につながれ、卯、5及び第7時間間隔の間神助カウン
タ50ろ及び507を1lill ?flll してい
る、 1−れらの時1111間閘、 ld 、各hクロ
ック2位4113及びクロック3fI′r相1とV対応
す2・。 第5、;i6、trt、 71ヅ1のカウンタ回路に門
−1,不以下駁明はjfj目別でなされる。各りのJn
は論理決定時間で見出しをつけられ、カウンタ回路の后
要な論理が定ブロックに上りhすれる論理沖宇がJべら
ノビrいる。この説明の目的と[、て、カランタケIC
−0,tすI C14OR” )i4j数9rに、2進
「1数値000001111111111を各り含み、
1it−の「工C歩進」たるJail 1lfi但口が
カウンタを前進させるように受■〜1らi″I/−もの
とする。イイ゛つて、神助カウンタ5(Jl、503.
505Iシび507のみが状岬変化を心肝とざ力る。 第1論理決定時間−クロック1、位相5ゲート601及
び603け神助カウンタ501及び503をサンプルし
、この例で仮定したように各々の補助カウンタ内に2進
の7々る所2りのカウント値を見出−t。 補助カウンタ503のアンド/オ丁・インバート・ゲー
トは給理決宇を行ないN−数を循環させる。 ゲート621け前進信号であふ「→−工C歩進」に応答
して、もし「十歩進禁止」信置が存在しなければ、第4
除理決定時間の間、1理決定をなし補助カウンタ501
を歩進さぜ−る。 インバート回路611け第3及びpα4論理決定時間の
間t!fiii理決定を行ない、アースi′TI位出力
信号を発生す石、これにより、前進信号の伝隅は禁止さ
れない。 補助カウンタ501及び509のインバート回路707
.717及び727す、第3及び第4の除理決定時間の
問診胛決定を行たい、各々のラッチの戸数1い力を発生
させる。即ち、接続点+l6−14.4−IC−1’3
及び−1−I C−12をアース下位に放雷させず、→
−I C−2、−11C−1、−トIC−0を放雷づせ
る・ 補助カウンタ507のインバート回路709.719及
び729 trt、第3及びM’−A F63” 沃9
1+!1間の問診理決定を行外い、各すのラップ・のt
i9数出力を発生させる。即ち、接続点−IC−5を丁
−ス拒イr7 VCf)Ir T11’ iせ、−I
C−4A’rび−TC3を丁−スr位に方V1[「させ
々い。 ゲート605及び607け夫h f1n助カウンタ50
5及び507をサンプルし、補助カウンタ505にけ7
なるr9i定のカウント75;存在するが、神助カウン
タ507にけ7より小づいカウントが存在することを見
出+。 インバート回路615け、1−4 、MびFr15 ’
i= F”決定時間の問診理決定を行ないアース■位出
力を発牛する。これにより、前進信号の伝播は禁止され
ない。 インバート回路625け第4論理決定111i間の間除
理決定を行ないアースηを位出力を発生し、よってカウ
ンタ501の各りのラッチの!(数出力の再循y、1を
禁止し、11つ611顎i信号を伝播させる。 ノアゲート627 kl第4及び第54卯即決定時間の
間眸理決定を;&1..正の重付1(1力を発生し、第
5論理決定時rIJ+の間者ラッチのill f<+出
力を11循環させろことによりカウンタ503をIII
lf+させる。 t+H+H中ンタ501け各ラッチの補数出力を循環さ
せ不ことによυカウント値7からカウント値0へ前進9
−る6 前進信号はゲート651を通って伝播さil、ゲ−)6
31シ;!pi5/Jび第64、シ理決定時間の間i「
W’(iyの出力を発生し、eI+6論理決定時ful
lの間神助カウンタ505を歩進させる。 インバート回路615及び617け第5及び第6瞼理決
定時間の間除理決定を外し、夫す丁−ス正位及び正常位
の出力を発4目−ゲー) 635を禁止ぜず、ゲート6
−ろ9を禁止−j−、;、、こノ1匠、1゛す^((進
信号がゲート6ろ9をj15つて伝播−i7・のが禁止
される。 ti1i助カウンタ503い、カウント5167より力
1゛2ント値Oへ歩進L2、そのう゛ソチの神器91い
力V1全て循バ1式れ7:、e 前進化−F+はゲー) 65−15を通って伝播され、
ゲ−)<S55+」第6乃び氾7論理2々定時間の間゛
、r、理決定全決定、正]\位出力を発L1゛(〜、g
l′I、 7 :”M 311’ fメ:定時間の間補
助カウンタ507を川;、 ;(fiさぜム。 補助カウンタ505のインバート回1i1と709.7
19E!び729はm 6 M ヒ9V 7 N麻J甲
決5:コIli+11” (1)間除理決定をなし、補
数出力−IC−(3、−IC−7及び−IC−6を発/
4;シとれらσ)111力を丁−スπ位へ7+++ ’
m寧ぜる。 神助カウンタ507のインバート回路707.717P
び727は第6及びff+: 7 i! 即決定時11
0間論3l11決定を外し、J’L D出力+IC−5
、−1−I C−4及び+IC−3を発生し、これによ
り回路707の出力を放正プせず、回路717汲び72
7の出力をカレmさせる。 補助カウンタ505超カウント値77′I・らカウント
値0へ歩進する・ 神助カウンタ507が値7より小さいカウント(#を介
むことをサンプリングゲート60フ/バ検知+占れ1.
果、歩進信号はインバート回路617の出力によりゲー
ト639を通って伝播+ZIのを禁止される8補助カウ
ンタ507のインバート回路709.719及び729
け第7及びart a論理決定時間の間tlAl法理を
なし、捕数出カーIC−5、−IC−471!!び−I
C−3を発生し、こitにより回路709の出力を放軍
させ、回路719及び729の出力を散型させたい。 神助カウンタ501及び509のインバート回路707
.717及び7271d第7及び2118帥、1”11
決定時間の間瞼押決定をなし、め数出力十IC−14、
→−IC−13及び+IC−12並ひに十IC−2、+
IC−Jrl−IC−0を発生−12−7補助カウンタ
501け8I)4二jA 、ll+田シ定11″1曲の
間にOに歩進さノ】またので両tli’助カウンタ回P
g 7 o 7、/17及び727の出力は全てアース
η(位FC9(/’Ilf −J/−2 ゲート62H;![兄に充1さhでJ−リ、この、j4
ガ1甲tJi定時間にd卯2のfill進信丹ムク・け
入るyiが用fit’であり、よって第5図のカウンタ
を、■【1在高G!’4fiの補助カウンタへ伝!?1
i叡)1ているグ、″行う゛不β1「/Cパルスを妨げ
ることカく、各ザイクルに1回の一1ill自で歩進き
せる。 補助カウンタ5071d1その出力→−IC−5、−ト
IC−4及び・トIC−3の各hVC丸・いて2進カウ
ント値1からカウント値2に歩イ(+ −J−7,。と
の歩進け、アンド回路703を通り、てのん数出力十■
C−5の再循fftを防止すると共にアンド回路7゜5
を通じて補数出力−IC−5を出循j1;(づせる車に
よりな【7とけられる。同様に、論理的”1″の正常位
K 8 A ’rrn数出カーI C=、11、十I
C−5とrG4歩進」の信+−′?が両方とも1F畢位
であZ、という車中により、アンド回路715を介して
ゲート−さり、札−IC−5信按も「”G4リセット」
信号も正常位にけたいので、オア回路7焉1け了ンドI
?jl路711に、直列導軍路を烏えkい。よっで、直
t′O出力+IC−,!Iけ再循バ1するのを禁止され
ふ。 上述のhq明を3111f、:+る手助けとして、M[
2Fr3図及び紺4IIz″I−余照→−る。スデアリ
ング回路725EiU755けアンド・オア・インバー
ト・ケート721が補数出力−IC−3を再循環さJJ
7外込ようにし、よって補助カウンタ507の最高位桁
段のラッチけその状lアを変化しない。 補助カウンタ501及び509のインバート回路709
.719汲び729け第8及びpa9給理決定nN l
i+の間除理決定をなし、正市位出カーIC−14、−
IC−15、−IC−12及び−IC−2、−IC−1
、−IC−[]を]夫/−発生−t−、b同様に、補助
カウンタ5oろのインバート回路707、717/6び
7 2 711’−’ 8ゾ1%0’ 2p、 9
”# J’+’ 2ノ2定時fly 0間M Jl
j+決定を行拾い、t+fl[+#力!> ンタ5 f
16けOVC歩准歩進1ているので、アース↑I’ (
!7出刃+IC−11、+IC−10及び+IC−9を
夫り発生する。 nll If’、イ巨−けがゲート639をJ山って伝
播さ)1ゾかったので補助カウンタはj=ir++−な
い。 補助カウンタ505のイア /< −) 1ril I
′R7[17,717及び727けぞの出カ十tc−6
、+IC−7及び+IC−6をアースへ)i(/Ti?
させ、l’> 9 %67゜理沖定時間の最初の間t1
n助カウンタ5o5内の新しいカウント値aを出力−す
る。 補助カウンタ503のインバート回路709.719及
び729けそil、らσ)串カーIC−11、−IC−
10,λ′び−IC−9−1方シ’tf+’させず、1
っ”C第9 nh FU fk定11.’r jH’l
tDノrJ初ノIHI jin助カウンタ50δ内の
新しいカウント値0の補数ヲ出カすふ。 補助カウンタ507のインバート回路707.727汲
び717は、この時夫り出力+IC−5、+IC−3を
放電させており、+IC−4は放電しておらず、第10
Elび第11論理決定時間の間補助カウンタ507の真
数出方が発41;される。 補助カウンタ509のインバート回路707.717及
び727けこの時夫り串カ+IC−2、十IC−IMU
+IC−[1を放電゛させており、第11及び8rL
12論理決定時間の間jm助カウンタ5090有数出力
を桿供干る。 上述の変更実施例の動作例の説明より明らかiよりに、
pjR5図のカウンタけ2.5りbツク・ザイクル(各
ザイクルは4位相よシガる)内で最高位補助カウンタに
出力を発生させるように、前進(i号で完全に歩進され
る。 ダイナミック論理股側の分野に粕通しだ人にとって明白
なように、III、−のinn列状状つながり1だシフ
ト段を示ずpI!、 1実施例の’+!’、+1!lが
第2実施例の補助カウンタの思11’JK摘用さiした
…合、第1実帷例と第2実施例の中間の速度で動作【7
りるカウンタを提供→−ることができる。同様に、尚り
一・者にとって明らかなようVr%直列接に1さ)1.
たシフト段よりなる並列路の数をl(Q l、、第2′
JT施例に1俵jl−で十に示ζ)1.たものより更に
速度を1く・・大させることができ不。当f:名kl
岸にスイッチング・デバイス・インピーダンス及びキャ
パシタンスに関1.てタ゛イナミツク論Ftlアンド回
路及び37回路に−/ニアえ百りる入力の最大数を知っ
て、第6及び第7図に示づれた教えに従うのみでよい。 例えば、失h4つのラッチ記憶段をもっている2進化1
0:Jt:式袖港9カウンタを歩進させるようFli!
+作する3つの前進信号伝播通路は周知の2進化10進
シヌプム技術と前述の教えを組み自わせる事で容易に実
施でf1ム。
第3のものの例とl、ては、米国特¥T第365444
1号がある。しかしf7がら、ステアリング回路で4制
御iれるカウンタは衿雛な論F!’ li]l路を必乃
−・々→−Aμいう市大方欠点があみr、摂(F多種、
゛のi+’1lll(+・ を・・−jl、カウンタは
製作不rjl 能fp+る。なぜ々ら、全ての帥ト11
決定が同時にな式〕するように、ダイナミック論理回路
を接続“tハば、使用上方るダイナミック論理回路ファ
ミリーに割尚てら引たアンド・ゲート入力及びオア・ゲ
ート入力の最大数を十ぐに超えてしまうからであ不。W
るj冷刊′回路に接縛i[能な入力の最大数は勿論デバ
イスの直列インピーダンスデバイスの容暫等を=il[
l、て決定さflみ。 本発明の目的は、ダイナミック論理デジタルカウンタの
計数連麻を高めると共に、カウンタを構成するに必要な
ダイナミック論理回路の数を借小眼に維持するにある。 本発明の他の目的は、カウンタ内のカウント値を前進さ
せるだめの信号をカウンタの各ダイナミック論理再循環
メモリ殺の内容の循I!と回期して伝播させみシフト段
忙おいて、ダイナミック論理回路が論理決定を行なうの
して゛必卯な固有の遅れ時間を利用すふにあ、2I。 本発明の他の目的は、ステアリング回路で1ttll
ff1lされるカウンタの速度を高めると共に%多段式
メモリ段若しくけ補助カウンタの如きカウンタを、ダイ
ナミック論理シフト回路と絹合わせて用い、シフ) 1
Fil路の千J1ぞれの補助カウンタ4・;所望の状態
即もプ1ウント値に達したjl古、V慴の準■ハカウン
タの状態即ちカウント値を進めるようニ十フことによυ
この種のカウンタの欠点を克服す乙にある。 本発明の上記及びその仙の目的は、シフト回路に関連す
る夫すの記憶段のガウント値が助字の値に等しくなった
時に前進信号を後絣の記18段へ伝播さすよう忙ダイナ
ミック論理シフト回路をダイナミック論理記憶段と同期
して一目つ並列動作でInいる事で達成さ!しる。 本発明の良好な実施例は軍界効果トランジスタのダイナ
ミック論理回路を用いているので、711界効果トラン
ジスタのダイナミック論理回路の一例を示す第3及び竿
4図を弦11((→−不11により本発明を一層明白に
理解する車が7′きよう。こilらの回路そのものけ木
兄りqを構成するものではない。しかし、これらが本発
明の回路につなかiまた」14.合、これら回路固有の
遅延、+i:Ie慴が利点をもだら−J−0下配に述べ
らJlているダイナミックi!a理回路に対する稗りの
代案が本発明から逸脱することなく避択可能なことけ高
業者にとって明らかであろう。 ダイナミックFef回路は夫h#少3つの′?[−界タ
ノを果トランジスタデバイスを有し、そilらのうちの
少なくとも2つけ4つの重複しない位相のクロッ241
号QI%Qt、Qs及びQ、のいず)1.かにつ々がれ
ている1例えば、第4図に7Fさhたが31留のインバ
ーター350け、ドレイン及びソースが正の1F源市王
+V及び接続点452に失につながれ、ゲートが第3位
相クロックパルスψ3につながf]ている電界効果トラ
ンジスタ451を有すふ。 トランジスタ451け、各りの第6位1しくルヌψ6の
1υ1n1(中接続点452を正常位に予め充M7す石
。 トランジスタ453及び455け第4図に示されみよう
に、接続点452とア、−ス雷位のIl、+1で直列に
つ0がれている。かくて、正1W位の信号Fがトランジ
スタ453のゲートにあられ)すると、トランジスタ4
551d導通され、第4位相時間の除狸決宇バハ間中、
接続点452をトランジスタ455を通してアース電位
に放電し、この期間中トランジスタ455は導通する8
次の第1及びtjχ2位相時位相時間10間の第4位相
時間中に接続点444に坊われだアップ・レベル信号F
によって、ダウン・レベル信号Gが接続点452に現わ
fする。この様にして、インバーター350Il−1(
ii−号φ(そこを)rI過する時にその信号を反転啓
せ且つ;戸−延させる同様に、トランジスタ441及び
445け、正の乍・源と接続点446汲び444の夫り
の間にドレインとソースをつfxがhてい2.f、よっ
て第1位413パルスψ1の期間中、接イギ、Ii!5
.Ad6及び444け正■9位に充電される。同t、1
に、トランジスタ445及び449け夫り接続点444
及び446の間、()pびに4・48汲ひアニンのll
−1にドレインとソースをつながれていみ。その結果、
もし接続点446汲び448の間のトランジスタが↑I
・路を刀よる庁らは第2位相パルスψ2の)′= pp
沖定時1」1のlil接坪点4447i!!び446の
重荷V1、アース正(iiに漕かれる。接続点446と
448の間のトランジスタは、論理アンド回路320及
び360 ’x11;ひに論理オア回路310を悟酸す
る。例えばs 、1FWf洋iの信号A及びBをトラン
ジスタ431及び43ろのゲートに印加−Fふと、これ
らのトランジスタは導通状伸になり、接続点446と接
続点44Bの1’MIlc市路力2¥成さhs アンド
枦6Iテが達D1される。 同様に、正電位の信号C及び正1ト位の(P升り若しく
け正常位の信号Eをトランジスタ321及びトランジス
タ411若しくけトランジスタ413の各すに印加する
と、接続点446から接続点448に卯2の電路が形成
され、千〕1によって回路320の論理アンド機能汲び
オア・インバート回路310のオア・インバート機能が
達成さiする。トランジスタ411若しくHトランジス
タ413が接続点412と接トX点448の1lil
Kさ通路を形成することによってオア・ゲート310の
オアイ律能が遂行さh7−1もしオア・インバート回路
340につ力がiまたアンド回路520も330も先に
述べた接続点446と接続点448の曲に導通路を形成
しない外らば、次の第5〃び第4r(7相バルヌψ3及
びψ4の時間の間アップ・レベル信−¥:8.Fが発生
さiする。 本発明に従って、作らhた319の2進カウンタがpP
、1図に示されている。 卯1Mのカウンタけ、論理アンド、オア、インバートラ
ッチ回路を用める複数個のダイブミック論理循環記憶段
1.只、63及び69゛よりなる。。各々の記憶段のラ
ンチは真数出力「+ビット1」、「+ビット2」及び「
+ピット3」を有すみ、同様に、各りのラッチ回路−1
袖数出力「−ヒツト1」、「−ビット2」及び「−ビッ
ト6」を冶+る。各りの記憶段のラッチ回路は、歩進イ
言号を受取るための循環補数入力と、リセット信呆を受
慶Z・ための再循環禁止真砂入力を有する。ラッチ11
の古砂及び補数出力は夫h13〃ひ15で示され、再循
環titl数人カ汲ひ再循環禁止真砂入力は失/717
及び19ず示ζhる。 上述のラッチ回路の各すけ、アンド/オア・ゲート回路
と2つのインバート1ijl略て4’l:1−成さ)す
る。 例としてげ、Me憶段11のラッチ回路は出力がオア/
インバート回路41の入力につながJまたアンド回路4
3及び45赤らなZ、アンド/オア・ゲート回路を含む
。オア/インバート回路41の出力は、インバート回路
47の入力につかがノ1ふ。インバート1印路47の出
力はラッチ11のfIt、数串力であり1、これはアン
ド回路43へつただれてゲート付き正帰還路を構byシ
、これによりラッチ榊(1”を遂行する。インバート回
路47の出力は、インバート回M、490入力へったが
)1、その出力El’nr:慎段11のラッチ回路の補
数出力である。インバート巨1路49の出力はアンド回
路45の入力へつガがノ1、これtel’ 、アンド回
路45をつ一件付けるためのrjt須II的な歩進信号
が入力、17に管lnvらil、月つアンド回路430
条件イづけを解除+Z、ためのM+? !+1目的なリ
セットイド−号が入力1qK;’p−けJfvられた時
に、ラッチ11の状態を変え不たV)の仙痛11′1路
を形成すR,こ11によシ正帰還路を開くと共に負帰還
路を閉じる。 土WL”の各々の賃1億段はこの分野で周知のように、
276fuの1.2.4.8勢の桁値を有するビット位
置の2進数値を貯R−する働きを子る。4発明が先行技
術とn外る主な点け、上述の■1〕倍役に貯蔵されたカ
ウント値を歩進させ不点にある、8F1図のカウンタ内
に貯蔵さノ1だカウント値を歩進するよう遭切な配慎段
の状ji3tを変化させるだめに、各りの記憶段U関連
するシフト段をイ1する。 f+1をあげノ1ば、ビット位置1のラッチ回1−δ3
31門連+るシフト段35を有し、ラッチ回路IH:I
W1連するシフトf!/21を、ラッチ回路39は閏述
するシフト段37を不する。各りのシフトf9t」、カ
ウンタを進め2+ためのイ娼しを受JIWるためのFi
t 11j:入力を持っている0例をあげノアはシフト
段21への^IT進入力&:t 25で示さJ+Z+6
各りのシフトl’4111前進入力信一群を1芋らせ月
つ適当なΦイ/1のもとで611進入力信号を禁止する
だめのダイナミック論理回路を含んでいるe遅延さhた
jif+ ’(f(入カイへ千二が4,14 JJ。 され庁い片合、こ〕1け出力25の如き歩イf出力へ伊
、舵さノ1.1IT1に目ψin又9信只をその四辺「
−トるラッチ回路へカメ−で、ラッチ回路の袖it出力
からの帰i1;l路を完成し2、論理的”1”から”0
”へ又にビ0”から1″へ状ζjt、)−変化させる。 模るシフト段に関連するメモリ吟めラッチ回l□<の4
ノ:01iljの・ギ化V1、シフト段の出力、例えば
出力27からのり七ット信丑により、ラッチの吉数串力
からのゲζn崩路を禁止するととKより完成さノする・ 各シフト段は、そjl Ic関連するnc: (0段の
ご(大朝を変化させふのに加えて、そσ)スカに−けI
ヤt、刊た1sil 1m M兵をダイヲ°ミ゛ツク除
卯4・フチ1凸1ト吃の1マリJに必要外時間だけ迎ら
せた徒に出力へ伝ヌZ1この様な方法で前進信号け、次
のシフト段へと伝播さilみ、各々のシフト段、例えば
シフト段21け入力31の如き禁止入力を1つ前の記1
a股33の真数出力につながれている。各りのシフト段
に対する禁止人力け、その前段の記慎段が歩進前に論理
的“0″を含んでいる時には、シフト段からの歩進、リ
セット及び前進伝播の各出力を禁止する。 この455!7!L方法により、成るビット位置のn1
1偵段が夫りのシフト段によりI!1fil狸的′″0
′″から論理的11”[2化されると、伝播さiまた前
進信、iH1次に高位のビット位置の!!e憧段の状態
を変化させることを禁止される。 再度第1図をか照十乙に、ラッチ11に関連すみシフト
段の詳細な論理回路が破線21の内部に示さり、る。r
l(+述の前進信呆はオア・インバート・ゲート51の
一方の入力へつながill、又前進の禁止人力31けイ
ンバート回路53を介してオア・インバート・ゲート5
1の他方の入力へつ々かれる。オア・インバート・ゲー
ト51への2つの入力が共忙負の場合、即ち2進n O
wのjl、合、オア・インバート・ゲート5HJ正の即
ち2 ’)(t”1″の出力を歩進信号として発/:1
;す/−0この出力H1紳25及びインバータ回路55
.570入力へつながっている。インバータ回P、’<
57の出力は紳27につながれてリセットイβ号を伝
えると共に、インバート回路550出力1J’J’i’
29へったが自で、次段のシフト段、 911えげシ
フト段37で使7111−Z。 ための遅延さJ]た伝播さ、l]だ前進(i号を力λム
。 第2図1を勾Iでしながら、竿1図のカウンタのI小作
を11「に開明する。Rυ明上P1図のカウンタVj2
進数100を有してい不ものと仮定+i1ば、ビット位
置1は論理的″1”を含み、ビット位fil ’)及び
3け論理的に0″を合む6征13汲びIIA/11ζ゛
ノlのダイナミック瞼P11回路の倒に関して、先に述
べたように各りのダイナミックjfg (411回路t
;1反ft11−てLl・しる一連の非ft複的位相時
間1乃至4の用1IIil+作−V石、pP2F!2+
の波形「+ビット1」をψI6干不と、第1図のインバ
ータ61け、位相時間3の間′ν(ぐに「+ビット1」
ラインを正の11f位に弁T/l、ている。 このため、インバータ61のブロック線図K ):L
抹’y字3が示さノ1ている。ラッチ回路33が論理的
11″を含むようにセットさノ1.ていると仮定しだの
で、インバータ61の出力は位411時間4の論理決定
時間202の間は敵軍されず、よって次の位相時間1及
び2の1111、第1図のラッチ回路33の「+ビット
1」出力ラインに正のイト号≠ζ得らノする。 ラッチ回路111ct ” O”を含X7でいZ・もの
と仮定したので、矩2図の「+ビット2」の波形は、各
りの位tJIIt;7ni15の間圧の重付に充電さす
また出力を寿え、又位相時間4の論1P決定11」1間
202Etび206の°間け、アース重付へ放↑「さi
tた出力を力えふ。よって、次の位相時Ill′11及
び20間、「+ビット2」の波形はアース電位にある。 l?旧・11に卯2図の「−ビット1」及び「−ビッ
ト2」の波形は夫h「+ピット1」及び「+ビット2」
の波形に対して反転さh且つ1位相時間だけ迎延さり、
ている、I第2図に示さノするようにラッチ回路33及
び11内で論理的″′1”と”0″が可jlP的に循環
さ1]Lことに留−i:1〜て、シフト段35からの出
力である第2図の「ビット1歩進」f!石波形に注目し
よう。シフトl’931、カウンタのIt 1 ’76
0の段であるので、ラッチ回路3ろの状仙i−1nll
:+Ift /<ルスが受け19らiする度に変化す
み。よって、情止入力若しく kl禁止ゲートは不9!
でちり、前進入力は位相時間40間に瞼胛決定I+、I
I間が牛しる限すシ1「ビット1歩進」小力Jニして直
接に使I[1き)する。位相時間1の時間2050間「
ビット1歩/r、」のj1&形が正の重付(である結果
、舘1し1のインバータ67からの出力[ビット1リセ
ツトJ):t−r−ヌ11 (H’、r IFさ)1.
2’、、よって2n21シ1の1ビツト1歩jイ゛」及
び「ビット1リセツト」は位相n’、、[l+12の時
間204の間、夫り正電イ1γ及びアース11v位にあ
る。このIFF’?間゛204け第1F沼のカウンタ(
τ閂干る臼11の論理決定時間である。 第2図の「ビット1歩j1(」の波形tit 、アンド
回路73に作用して位相時間2のn、す11決定時間2
04の…1、再循環ダイナミック論理ラッチ回路ろ6の
補数出力「−ビット1」からの・帰還路を完成すZ、。 真数出力「」−ビット1」からのdil: nJ路C1
、位相時間2の論理決定時間2071の間、波形[ビッ
ト1リセツト」がアース電位にあるだめ、アンド回路7
1において禁止さiする。従って、第2図に「ビット1
ゲート」と示されるオア・ゲート63の出力け、位相時
間3及び4の夫にのQ5i 1’jl決定時間205及
び206の間け、アンド1i″!1路71もアンド回路
73も位相時間2の論理決定時間204の間に導電路を
与えなかったので、正レベルに留まる。よってラッチ回
路55は、論理的″1′″からIIaF的“0”の状?
!l Kg:化tはじめていLラッチ回路33け、P初
の論理決定IL’i口11204のrlJIにvコ卵を
変化しけじめだプバ、その出カイ「呆である「+ビット
1」及び「−ビット1」d夫す依然として正市位及びア
ース重付にある。よって、この同じ最初の論理決定時間
204の間シフト段21のインバート回路53け、第−
tti:惧&′33からの141位の真数出力を反転し
5、角↑ff (Vが発注きれ、これにより前逆信呆が
シフトI’921のオア・インバート・ゲート51を通
って伝1゛−さiする。この同じ最初の論陣決定時rH
I 204の11.1.シフト段21に対してインバー
ト回路69によってr’H1+進信会が与えらiLる6
論理決定時間2040間、インバート回路55及び69
はその入力に正TIf位レベルの信号を有する結果印2
図の「伝播禁止」外Z、波J1りにより示さiするよう
にインバート回路53及び69の出カシ」、位相時間3
の時nll 205 )HE位相時間4の時間2060
間アース矩f’r V jr乙。 第1図のカウンタに関−1−る第2の4β理決定時聞は
位411時1114の時間206で心Z・。この時間2
06中オア・インバート・ゲート51の入力i1いずi
l、も止レベルにないので、オア・インバート・ゲート
51の出力d1正軍位レベルに留まり、千J1によって
第2図に示さJ!るように[ビット2 :lID il
N Jの波形が発生さiする。i¥1′2図1の「ビッ
ト2歩声゛」の波形は第3の給押決定時間の間、即ち位
nl lI+、’、 Illの時間207の間インバー
ト回路57によって反転されて第2図の「ビット2リセ
ツト」たる波形を発生す211I第2図を殊照−,!−
it iJ’明らか外ように、「ビット2歩進」及び「
ビット2リセツト」の波形け、第1図のカウンタに対す
る8I+4の前押決定時間、即ち位相時間2のクロック
時間208の間夫ル正■位乃び負■位にホ)Z−0従っ
て、そノ1らの波形は、第4論即゛淡定時間20Bの聞
役11の補数出力である「−ビット2」出力からアンド
・ゲート45を通る帰還路を完成−′t′ると共に、真
む出力〒あふ「+ビット2」出カブI)らアンド・ゲー
ト43を通不帰還略を禁止−Fる状つ1eにある。ラッ
チ回路36が2進″12から2進″o″へ歩進さノ1ふ
のと同じ第1論JIT+決定時間204の間に1ラッチ
回路33VCIti!蔵づ牙1ていた2進”1”ビット
が伝播さヲ・たQ進?号をシフト段35がらシフト段2
1ヘゲート+ると、I!:ができたのと丁度同じように
、ラッチ段11’f2イじ1”K歩イ6さJするのと同
じ第4論理決定時p1tの間ラッチ段11に貯足さり、
ていた2進″0′ビツトは前進信号がシフト段37へ伝
播中るのを禁止する。前ill信号はシフト段21から
インバート回路55を経て伝播され石が、第5論理決定
時間210の間「ビット3歩進jラインをアースT位に
放電させZ、インバート回路71により力見られる正M
C句レベルの信号により、記慎段のラッチ39の状態変
化を禁止すラッチ段11シ1第4論狸決定1ν+’1l
JI 20 Bの1111に状態の変化をしけじめてい
るが、第6及び?、F−7論理決定時間寸でけ完全には
状fjl f変化1ない。この第6及びvL7j会理決
宇時出1でt;1、着iしい「+ピット2」及び「−ビ
ット2」出力がラッチ11の新しい内容が循環さノする
にっれて出方プノする。本発明のこの?施例の各”(7
)19の状9Iを変化さくjl、1cl−1,約4ft
′1相11冒111即ち1つの完全なりロックパす゛イ
クルが必v’t *ことがわか不。プク)〈て1・ζハ
示の3段カウンタ釦対して、や初の2段f 1 (1(
+がら010に歩進さ1トるのに10位相時間即ち2.
5クロツク・ザイクルをq!′−t−る、14段カウン
タに苅してυ、全ての吟の1に卵を変えるのK 14.
5クロツク・ザイクル(各−リ゛イクルし14イ〜゛2
相時ll1l)を要するゎIII段のカウンタを完全に
−II’進智せるの1711.1クロツク・ザイクル(
4位相時曲より成る)、1′り多く必翌であAが、カウ
ンタがr+Tび歩Jf+きノする寸でに全ての状態変化
さhなぐてもよい、これし1本発明のカウンタを歩イ(
させムシフト段により−りえらり、る伝播機構のためで
ある。号下位段が冗全に状態変化している限り、カウン
タは再び前進されふことができる。かくて任童の活計の
rη防殴カウンタで1クロツク・°す゛イクルで1回の
歩進率が可能であみ。勿論、そのような↑μ数段カウン
タの全ての出力は坐後の前jrパルスが伝ti式さ)1
、こh−が2進″0”を含む段に出〈わしたその段を2
M6“1″に切換えAオでは有効にkらない。 更に高速のダイナミック#Pipyrt数回路を以下に
駁明す不。こノ1は前述の実施例のシフト論押段とステ
アリングや埋り路でl1lII御さitた神助カウンタ
との絹合わせを用いたものである。本発明のこの変更例
即ち第2実施例は複郊さを減少させる利点をもち、且つ
7!!−質的に1限の計む股を布中るカウンタの使用を
可能に+ふと同時に前途の実施例のカウンタを上まわる
動作速度を有する。 単なる例にすぎないが、この変更例はダイナミック論理
回路を用いた多数のデジタルカウンタで用いられるよう
な命令カウンタ(IC)であると考える。よって信置「
10歩進」け[命令カウンタ前進」と回期している。同
(2)に、信号「歩進禁止」d%俊後の利用可能な論理
決定時間で禁止さノするような論F1!決定がしげしげ
なさノ1.るダイナミック論理回路と共に、本発明のカ
ウンタが51−117こに使用これる様子を駁明−ト不
ために、駁11[1中に入)1られている。論Jl11
法定を行ない、こノ1.を什に禁止中る手法V′、j1
ダイナミック論押回路がもノーもと仙の形式のデジタル
論理p1略より作いことからダイナミック論理回M:<
においては、lll・に有Jl+でも不。 第5図を、り]I((干るに、ステアリング回路でfl
ll ilさ〕する3段の補助カウンタ501乃至50
’l:l’−IC−14乃至−IC−oで定式Jする7
C!−1’:イi’l佑から最高位桁′オでの夫りの袖
グシ出力を有−する。例として、卯7図に、おいてステ
アリング回路で卸制御さiする3段の補助カウンタ5.
Q9が示されていZ・。 v5図は5つのそのような補助カウンタによって措成さ
h A 、 tin助カウy夕5 II 1 乃至50
9 if、そノ1らのダイナミック1)^押回路が論理
法定をtr −tクロック時間位′413のみが赤tっ
ている。よって印7図のアンド・オア・インバート・ゲ
ート701、711及び721は位相時間2のクロック
時l)↓1の1111論理決定を行疫う。よって、第3
、亀4図及びソノ1らに間中る前述の説明をか照−1−
2)と、ゲート716.715及び761けオア・イン
バート・ゲート711と関連して動作する。よって、位
相時間2の11;1にこhらの全てが論J+l′法定を
j・子。同イj′!8に、 ゲー ト 703. 70
5ノψび 723、 725、埒4け各hオア・インバ
ート・ゲー)7013び721と関連り、て動作する。 回仲にインバート101路707.71フルひ727針
1、位相時r11140間肋埋決定をたし、インバート
回路709.719及び729け、位相口;?114N
の問診理決定をなす、第7図中に示さり、たクロック位
ir1時間中、補助カウンタ501及び509のダイナ
ミック1埋回路が腔:f’!’ ?jW定をな−t、視
、明を簡単に干るために、ネ…助カウンタ501のアン
ド/オア・インバート・ゲートが論理決定をなす時間で
ある位相時間2 iJ以後クロック2、(1″r4(1
2、若しくけ第4番目の論理法定時0■と呼ばり、ム。 同様に、補助カウンタ509のアンド/オア・インバー
ト・ゲートが論理汁定をルナI!、1−IIIである(
1’r相時間2 r、l以後クロック6、位イ112、
若しくけ第8番目の論理決定時間と吋げil、 Z、。 1151’34=に更[頌聞−j−るに、tifi助カ
ウンタ503のアンド/オア・インバート・ゲートif
、?P、 5Mr目の馳M11法定n4間、即ちクロ
ック2、位−il+ 31晴間の問診理決宇を?−1.
補助カウンタ505のアンド/オア・インバート・グー
トシ1、江16腸口の論J!l’ 沙?時間クロック2
、イ1゛・相4の問診T!I’ fh yi4 f 1
−j−e 神助カウンタ507の丁ンド/メア・インバ
ート・ゲート1%m7番目の絵刀11法定Iff 11
11のクロック3位卯10間、論理決定をな+。カウン
タ509のインバート回路707と709がアンド/オ
ア・インバート・ゲート701のスフ■甲ハ1定ブ・、
ら夫h 2 It ヒ3 Rr 41111511rl
Fl K ソノ1−ら)QiTh +”Ii’J’
5i−ヲp寸のと同じく、カウンタ501乃至507の
インバート回路の論理決定]1.1!間は、百循バ(ラ
ッチtt+’lLN段の動作を達成させるようにアンド
/オア・インバート・ゲートの論PII決定Itδj1
11から、Nらさiする。 ダイナミック論理回路の分野の通常の技術知識を考えれ
ば、補助カウンタ501乃至509の詳細を述べること
け無、獣であろう。世し、前に述べたステアリング回路
は第7図でけオア・ゲート731ルび733並びにアン
ド・、ゲート715及び725の形で図示のように接続
さilて示き)7てい不。 第1時間間隔の間、fP1補助カウンタ501の内容を
ザンプルすることにつ1ハてけ、第5図のシフト倫理回
路511の詳細を示+卯6図をfi照してN’l明すZ
、。第6図において、ダイナミック論理ノア・ゲート6
01乃至607よりなるザンプリンググートゾバ設けら
れてい7・、ゲー)601乃至607の各りの入力け、
下位4桁の補助カウンタ501乃至507の各りの3つ
の補f&出力につながれている。よってオア・ゲート6
01の入力は補助カウンタ501の出力−IC−12、
−IC−13及び−IC−14につ々がノIJeかくて
、ガ11助カウンタ501が7な石所定の2i(’lj
!jカウント値を有する場合、神助カウンタ501の補
数出力である一IC−12乃至−IC−14は、全て論
J’!I”O”状iJ即ちアース電位にネ)る。よって
、第1時間1111rAの1111、即ちクロック1、
位相5の時間中、オア・ゲート601の出力接続点を放
11(させる入力はオア・ゲート(501V+、!方え
らl L l t/−1eよって、アースi11位の[
伝播禁止J (u号が第3及び印4の時間囲障中、即ち
クロック2、イ\゛l相1及び2の1■インバ一ト回路
611の出力に!μ生さi1前進信号が伝播される。ザ
ンプリングゲート6[]5)5”+5607及び夫りの
インバータ616乃至617け第6図に示さノ1.たの
と回様な方法で互いに対して及び第5図のカウンタ50
3乃至507につながれている。 r−1−I C歩yへ」と示さノする前lCE信肘にL
ト、じて、第1補助カウンタ5017!r前ifAさせ
るたM)に、ノアゲート621及びインバート回路62
3が設置tらノ1.ていA、ノアゲート621の出力は
r01歩進」と呼ばれ第5図中の同様の名称の伊41i
i紳に対応すみ。ノアゲート621の出力kl又・イン
バート回路623の入力につながJl、インバート回路
623の出力日第5図に示−Thる「G1りナツト」信
号である。本発明のこの変更例の動作速m′を町に改良
+るため、il+l併進はシフト論11回路511を通
って2つの並列電路中を伝播される。各1y路は漸次高
位桁に向う補助カウンタ段501乃至509を逐次的伝
播方式でflI制御するためのダイナミック論理ノア回
路及びインバート回路を含む。 r+IC歩進」前進信号がインバータ619及び625
の入力に受取られる。インバータ619及び625け、
前進信号が?!’: 2 N?r間間隔であるクロック
1、位相4の間ゲート621をf!ill Il]L、
、そしてHp、 3時間間隔であふクロック2、位f1
11の間ゲート627を制御+不ように適171なタイ
ミング関−係を与える。この目的のために、インバータ
回路619及び625の出力は当然ノアゲート621及
び627につながっている。 ノアゲート621の出力は、第6図の右・1Mのインバ
ート回路641の入力へ、インバート回路625、ノア
ゲート6′51、インバート回路633及びノアゲート
639を16列に通って接けされ、第4、第6、第8時
間間隔の間、神助カウンタ501.505及び509を
制御する。これらの時rH1間隔はクロック2イi′ξ
112、クロック2位相4及びクロック3位相2に対応
−f Z、 、同種に、インバート回路625の出力は
ノアゲート627、インバート回路629、ノアゲート
6ろ5をjr、i列Vr曲りインバート回路637の入
力につながれ、卯、5及び第7時間間隔の間神助カウン
タ50ろ及び507を1lill ?flll してい
る、 1−れらの時1111間閘、 ld 、各hクロ
ック2位4113及びクロック3fI′r相1とV対応
す2・。 第5、;i6、trt、 71ヅ1のカウンタ回路に門
−1,不以下駁明はjfj目別でなされる。各りのJn
は論理決定時間で見出しをつけられ、カウンタ回路の后
要な論理が定ブロックに上りhすれる論理沖宇がJべら
ノビrいる。この説明の目的と[、て、カランタケIC
−0,tすI C14OR” )i4j数9rに、2進
「1数値000001111111111を各り含み、
1it−の「工C歩進」たるJail 1lfi但口が
カウンタを前進させるように受■〜1らi″I/−もの
とする。イイ゛つて、神助カウンタ5(Jl、503.
505Iシび507のみが状岬変化を心肝とざ力る。 第1論理決定時間−クロック1、位相5ゲート601及
び603け神助カウンタ501及び503をサンプルし
、この例で仮定したように各々の補助カウンタ内に2進
の7々る所2りのカウント値を見出−t。 補助カウンタ503のアンド/オ丁・インバート・ゲー
トは給理決宇を行ないN−数を循環させる。 ゲート621け前進信号であふ「→−工C歩進」に応答
して、もし「十歩進禁止」信置が存在しなければ、第4
除理決定時間の間、1理決定をなし補助カウンタ501
を歩進さぜ−る。 インバート回路611け第3及びpα4論理決定時間の
間t!fiii理決定を行ない、アースi′TI位出力
信号を発生す石、これにより、前進信号の伝隅は禁止さ
れない。 補助カウンタ501及び509のインバート回路707
.717及び727す、第3及び第4の除理決定時間の
問診胛決定を行たい、各々のラッチの戸数1い力を発生
させる。即ち、接続点+l6−14.4−IC−1’3
及び−1−I C−12をアース下位に放雷させず、→
−I C−2、−11C−1、−トIC−0を放雷づせ
る・ 補助カウンタ507のインバート回路709.719及
び729 trt、第3及びM’−A F63” 沃9
1+!1間の問診理決定を行外い、各すのラップ・のt
i9数出力を発生させる。即ち、接続点−IC−5を丁
−ス拒イr7 VCf)Ir T11’ iせ、−I
C−4A’rび−TC3を丁−スr位に方V1[「させ
々い。 ゲート605及び607け夫h f1n助カウンタ50
5及び507をサンプルし、補助カウンタ505にけ7
なるr9i定のカウント75;存在するが、神助カウン
タ507にけ7より小づいカウントが存在することを見
出+。 インバート回路615け、1−4 、MびFr15 ’
i= F”決定時間の問診理決定を行ないアース■位出
力を発牛する。これにより、前進信号の伝播は禁止され
ない。 インバート回路625け第4論理決定111i間の間除
理決定を行ないアースηを位出力を発生し、よってカウ
ンタ501の各りのラッチの!(数出力の再循y、1を
禁止し、11つ611顎i信号を伝播させる。 ノアゲート627 kl第4及び第54卯即決定時間の
間眸理決定を;&1..正の重付1(1力を発生し、第
5論理決定時rIJ+の間者ラッチのill f<+出
力を11循環させろことによりカウンタ503をIII
lf+させる。 t+H+H中ンタ501け各ラッチの補数出力を循環さ
せ不ことによυカウント値7からカウント値0へ前進9
−る6 前進信号はゲート651を通って伝播さil、ゲ−)6
31シ;!pi5/Jび第64、シ理決定時間の間i「
W’(iyの出力を発生し、eI+6論理決定時ful
lの間神助カウンタ505を歩進させる。 インバート回路615及び617け第5及び第6瞼理決
定時間の間除理決定を外し、夫す丁−ス正位及び正常位
の出力を発4目−ゲー) 635を禁止ぜず、ゲート6
−ろ9を禁止−j−、;、、こノ1匠、1゛す^((進
信号がゲート6ろ9をj15つて伝播−i7・のが禁止
される。 ti1i助カウンタ503い、カウント5167より力
1゛2ント値Oへ歩進L2、そのう゛ソチの神器91い
力V1全て循バ1式れ7:、e 前進化−F+はゲー) 65−15を通って伝播され、
ゲ−)<S55+」第6乃び氾7論理2々定時間の間゛
、r、理決定全決定、正]\位出力を発L1゛(〜、g
l′I、 7 :”M 311’ fメ:定時間の間補
助カウンタ507を川;、 ;(fiさぜム。 補助カウンタ505のインバート回1i1と709.7
19E!び729はm 6 M ヒ9V 7 N麻J甲
決5:コIli+11” (1)間除理決定をなし、補
数出力−IC−(3、−IC−7及び−IC−6を発/
4;シとれらσ)111力を丁−スπ位へ7+++ ’
m寧ぜる。 神助カウンタ507のインバート回路707.717P
び727は第6及びff+: 7 i! 即決定時11
0間論3l11決定を外し、J’L D出力+IC−5
、−1−I C−4及び+IC−3を発生し、これによ
り回路707の出力を放正プせず、回路717汲び72
7の出力をカレmさせる。 補助カウンタ505超カウント値77′I・らカウント
値0へ歩進する・ 神助カウンタ507が値7より小さいカウント(#を介
むことをサンプリングゲート60フ/バ検知+占れ1.
果、歩進信号はインバート回路617の出力によりゲー
ト639を通って伝播+ZIのを禁止される8補助カウ
ンタ507のインバート回路709.719及び729
け第7及びart a論理決定時間の間tlAl法理を
なし、捕数出カーIC−5、−IC−471!!び−I
C−3を発生し、こitにより回路709の出力を放軍
させ、回路719及び729の出力を散型させたい。 神助カウンタ501及び509のインバート回路707
.717及び7271d第7及び2118帥、1”11
決定時間の間瞼押決定をなし、め数出力十IC−14、
→−IC−13及び+IC−12並ひに十IC−2、+
IC−Jrl−IC−0を発生−12−7補助カウンタ
501け8I)4二jA 、ll+田シ定11″1曲の
間にOに歩進さノ】またので両tli’助カウンタ回P
g 7 o 7、/17及び727の出力は全てアース
η(位FC9(/’Ilf −J/−2 ゲート62H;![兄に充1さhでJ−リ、この、j4
ガ1甲tJi定時間にd卯2のfill進信丹ムク・け
入るyiが用fit’であり、よって第5図のカウンタ
を、■【1在高G!’4fiの補助カウンタへ伝!?1
i叡)1ているグ、″行う゛不β1「/Cパルスを妨げ
ることカく、各ザイクルに1回の一1ill自で歩進き
せる。 補助カウンタ5071d1その出力→−IC−5、−ト
IC−4及び・トIC−3の各hVC丸・いて2進カウ
ント値1からカウント値2に歩イ(+ −J−7,。と
の歩進け、アンド回路703を通り、てのん数出力十■
C−5の再循fftを防止すると共にアンド回路7゜5
を通じて補数出力−IC−5を出循j1;(づせる車に
よりな【7とけられる。同様に、論理的”1″の正常位
K 8 A ’rrn数出カーI C=、11、十I
C−5とrG4歩進」の信+−′?が両方とも1F畢位
であZ、という車中により、アンド回路715を介して
ゲート−さり、札−IC−5信按も「”G4リセット」
信号も正常位にけたいので、オア回路7焉1け了ンドI
?jl路711に、直列導軍路を烏えkい。よっで、直
t′O出力+IC−,!Iけ再循バ1するのを禁止され
ふ。 上述のhq明を3111f、:+る手助けとして、M[
2Fr3図及び紺4IIz″I−余照→−る。スデアリ
ング回路725EiU755けアンド・オア・インバー
ト・ケート721が補数出力−IC−3を再循環さJJ
7外込ようにし、よって補助カウンタ507の最高位桁
段のラッチけその状lアを変化しない。 補助カウンタ501及び509のインバート回路709
.719汲び729け第8及びpa9給理決定nN l
i+の間除理決定をなし、正市位出カーIC−14、−
IC−15、−IC−12及び−IC−2、−IC−1
、−IC−[]を]夫/−発生−t−、b同様に、補助
カウンタ5oろのインバート回路707、717/6び
7 2 711’−’ 8ゾ1%0’ 2p、 9
”# J’+’ 2ノ2定時fly 0間M Jl
j+決定を行拾い、t+fl[+#力!> ンタ5 f
16けOVC歩准歩進1ているので、アース↑I’ (
!7出刃+IC−11、+IC−10及び+IC−9を
夫り発生する。 nll If’、イ巨−けがゲート639をJ山って伝
播さ)1ゾかったので補助カウンタはj=ir++−な
い。 補助カウンタ505のイア /< −) 1ril I
′R7[17,717及び727けぞの出カ十tc−6
、+IC−7及び+IC−6をアースへ)i(/Ti?
させ、l’> 9 %67゜理沖定時間の最初の間t1
n助カウンタ5o5内の新しいカウント値aを出力−す
る。 補助カウンタ503のインバート回路709.719及
び729けそil、らσ)串カーIC−11、−IC−
10,λ′び−IC−9−1方シ’tf+’させず、1
っ”C第9 nh FU fk定11.’r jH’l
tDノrJ初ノIHI jin助カウンタ50δ内の
新しいカウント値0の補数ヲ出カすふ。 補助カウンタ507のインバート回路707.727汲
び717は、この時夫り出力+IC−5、+IC−3を
放電させており、+IC−4は放電しておらず、第10
Elび第11論理決定時間の間補助カウンタ507の真
数出方が発41;される。 補助カウンタ509のインバート回路707.717及
び727けこの時夫り串カ+IC−2、十IC−IMU
+IC−[1を放電゛させており、第11及び8rL
12論理決定時間の間jm助カウンタ5090有数出力
を桿供干る。 上述の変更実施例の動作例の説明より明らかiよりに、
pjR5図のカウンタけ2.5りbツク・ザイクル(各
ザイクルは4位相よシガる)内で最高位補助カウンタに
出力を発生させるように、前進(i号で完全に歩進され
る。 ダイナミック論理股側の分野に粕通しだ人にとって明白
なように、III、−のinn列状状つながり1だシフ
ト段を示ずpI!、 1実施例の’+!’、+1!lが
第2実施例の補助カウンタの思11’JK摘用さiした
…合、第1実帷例と第2実施例の中間の速度で動作【7
りるカウンタを提供→−ることができる。同様に、尚り
一・者にとって明らかなようVr%直列接に1さ)1.
たシフト段よりなる並列路の数をl(Q l、、第2′
JT施例に1俵jl−で十に示ζ)1.たものより更に
速度を1く・・大させることができ不。当f:名kl
岸にスイッチング・デバイス・インピーダンス及びキャ
パシタンスに関1.てタ゛イナミツク論Ftlアンド回
路及び37回路に−/ニアえ百りる入力の最大数を知っ
て、第6及び第7図に示づれた教えに従うのみでよい。 例えば、失h4つのラッチ記憶段をもっている2進化1
0:Jt:式袖港9カウンタを歩進させるようFli!
+作する3つの前進信号伝播通路は周知の2進化10進
シヌプム技術と前述の教えを組み自わせる事で容易に実
施でf1ム。
第1図は論耶ブロック紳図型式による本発明の良好な実
施例に従ったカウンタの峙初の3段を示すり1、第2図
は第1図の縮図の関連する回路接続点のFF:F、の波
形を示す図、第3Mは第1.5.6及び7図に具体的に
用いられている論理的アンド・オア・インバート回路の
例を示十図、!4図は第3図の斡・環ブロック線図を電
界効果トランジスタを用いて構成した詳細図式回路図、
vLS図は本発明の第2の実樒例のブロック線図、第6
図は第5図のシフト回路の論理的ブロック線図、第7図
は3段補助カウンタの論理的ブロック線図である。 21.35.37・・・・ダイナミック論理シフト段、
11.33.39・・・・ダイナミック給胛循環記憶段
。 出願人インター六シ既わυ・ビジネス・マシーンズ・コ
4し纂ンヨン代理人 弁理士 小 野 廣
司第3図 第5図 第7図
施例に従ったカウンタの峙初の3段を示すり1、第2図
は第1図の縮図の関連する回路接続点のFF:F、の波
形を示す図、第3Mは第1.5.6及び7図に具体的に
用いられている論理的アンド・オア・インバート回路の
例を示十図、!4図は第3図の斡・環ブロック線図を電
界効果トランジスタを用いて構成した詳細図式回路図、
vLS図は本発明の第2の実樒例のブロック線図、第6
図は第5図のシフト回路の論理的ブロック線図、第7図
は3段補助カウンタの論理的ブロック線図である。 21.35.37・・・・ダイナミック論理シフト段、
11.33.39・・・・ダイナミック給胛循環記憶段
。 出願人インター六シ既わυ・ビジネス・マシーンズ・コ
4し纂ンヨン代理人 弁理士 小 野 廣
司第3図 第5図 第7図
Claims (1)
- 【特許請求の範囲】 下肥構成を有するカウンタ。 (イ)ダイナミック論理配憶段金有する複数個の補助カ
ウンタ。 (ロ) −1−、記カウンタを前進させるためのIM
iJ進化号を受取る入力を備えた、下記(Al fx、
いしくC)の構成を有するシフト論理回路。 (A) l記複数個の補助カウンタのうちの第1補助
カウンタの出力状態が変化する前に上記第1補助カウン
タの内容をサンプリングするfCめに、上記第1補助カ
ウンタの出力へ接続される入力を有する第1サンプリン
グ論理回路。 CB) 上記前進信号を受取る入力及び上記第1袖助
カウンタの入力へ接続される出カケ有し、」二記前進信
号に応答して上記第1補助カウンタを歩進させると共に
、」二記前進信号を伝播させる様に」二記第1袖助カウ
ンタのダイナミック論理記憶段と同期される第1歩進論
理回路。 (C) 上記前進信号を受取る入力、土dc:第1ザ
ンプリング論理回路の出力に接続さ肛る入力兼ひに第2
補助カウンタの入力へ接続される出力全有し、上記第1
袖助カウンタの上記サンプルされた内容が所定のカウン
トに噌しい場合に」二記第2補助カウンクを歩進ζせる
と共に、上記前進信号を伝播させる様VC1−記第2補
助カウンタのダイブ′ミック論J411記憶段と同期さ
れる第2歩進論理回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US36902273A | 1973-06-11 | 1973-06-11 | |
US369022 | 1973-06-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5932229A true JPS5932229A (ja) | 1984-02-21 |
JPS6028166B2 JPS6028166B2 (ja) | 1985-07-03 |
Family
ID=23453733
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5679874A Expired JPS5854531B2 (ja) | 1973-06-11 | 1974-05-22 | カウンタ |
JP13530483A Expired JPS6028166B2 (ja) | 1973-06-11 | 1983-07-26 | カウンタ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5679874A Expired JPS5854531B2 (ja) | 1973-06-11 | 1974-05-22 | カウンタ |
Country Status (4)
Country | Link |
---|---|
JP (2) | JPS5854531B2 (ja) |
DE (1) | DE2417149C2 (ja) |
FR (1) | FR2232885B1 (ja) |
GB (1) | GB1460788A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4214173A (en) * | 1978-03-03 | 1980-07-22 | Standard Microsystems Corp. | Synchronous binary counter utilizing a pipeline toggle signal propagation technique |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL207281A (ja) * | 1955-05-21 | |||
GB1213384A (en) * | 1968-02-16 | 1970-11-25 | Associated Semiconductor Mft | Four-phase logic systems |
US3679913A (en) * | 1970-09-14 | 1972-07-25 | Motorola Inc | Binary flip-flop employing insulated gate field effect transistors and suitable for cascaded frequency divider operation |
US3654441A (en) * | 1970-11-16 | 1972-04-04 | Rca Corp | Four-phase high speed counter |
-
1974
- 1974-03-29 FR FR7411899A patent/FR2232885B1/fr not_active Expired
- 1974-04-09 DE DE19742417149 patent/DE2417149C2/de not_active Expired
- 1974-05-10 GB GB2066174A patent/GB1460788A/en not_active Expired
- 1974-05-22 JP JP5679874A patent/JPS5854531B2/ja not_active Expired
-
1983
- 1983-07-26 JP JP13530483A patent/JPS6028166B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
DE2417149A1 (de) | 1975-01-02 |
FR2232885A1 (ja) | 1975-01-03 |
JPS5854531B2 (ja) | 1983-12-05 |
FR2232885B1 (ja) | 1976-06-25 |
JPS6028166B2 (ja) | 1985-07-03 |
DE2417149C2 (de) | 1982-04-15 |
JPS5023764A (ja) | 1975-03-14 |
GB1460788A (en) | 1977-01-06 |
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