JPS5932229A - カウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

デジタル言１数回路は大抵の場合、成る語数段が（以下
余白） 論理的″１”から”０″へ切換える麻にその次の計数段
の状態が変わる様忙状昨が次々と伝播するリング状につ
ながれたクリップ・フロップを用いて実親づ＋′！２Ｉ
ＩＩ デジタル計数回路の仙の一般的なｆ＋ｌ　ｉｆ　、カウ
ンタが進ヌられるべきにをカウンタ内の用件のカウント
値に加神する加Ｗ器を用いる例である。 しかしこわら周知の計数回路は帥押決定を行たうのに各
ダイナミック論刊゛グート内でかなりの時間を必要と＋
ふためにダイナミック論世回路を用いた回路例にけ鏑さ
ない。フリップ・フロップ・リングカウンタを上述のダ
イナミック論理回路に用いた場合、枠めて低速度でしか
動作しない。上述の加ａ器式のカウンタはリング式カウ
ンタよりしばしば速く動作しうるが、そ？ｆ本所望の伸
度よりもしげしげ遅い事があり、又相当多数の論理決定
回路を必要とし、従って所望のものより県かに冬〈の領
域を集積回路チップ内で占める。 この分野において知られている第３拍目のダイナミック
論理カウンタは、適切な計′Ｐ１段の状態を変えてカウ
ンタを次のカウント１直へイ（ぬるために並列的な論ｐ
Ｈ決定を用油ならしめるよう全ての削数段からの入力を
有するイ４］当？ｊ＊　Ｊｓ＋なステアリングミρ理回
路を用いている。 全ての、！１１理決宇は実質的に並列的になさ力、？＋
Ｙつてはｌｑｙ回時ｎ）１内になされるので、ステアリ
ング回路でｆｌｉ制御されるカウンタは歩進！ｌＩｈ作
に対

【７て極めて短時間しか必要としｊｌい、この様々
第３のものの例とｌ、ては、米国特￥Ｔ第３６５４４４
１号がある。しかしｆ７がら、ステアリング回路で４制
御ｉれるカウンタは衿雛な論Ｆ！’　ｌｉ］ｌ路を必乃
−・々→−Ａμいう市大方欠点があみｒ、摂（Ｆ多種、
゛のｉ＋’１ｌｌｌ（＋・　を・・−ｊｌ、カウンタは
製作不ｒｊｌ　能ｆｐ＋る。なぜ々ら、全ての帥ト１１
決定が同時にな式〕するように、ダイナミック論理回路
を接続“ｔハば、使用上方るダイナミック論理回路ファ
ミリーに割尚てら引たアンド・ゲート入力及びオア・ゲ
ート入力の最大数を十ぐに超えてしまうからであ不。Ｗ
るｊ冷刊′回路に接縛ｉ［能な入力の最大数は勿論デバ
イスの直列インピーダンスデバイスの容暫等を＝ｉｌ［
ｌ、て決定さｆｌみ。 本発明の目的は、ダイナミック論理デジタルカウンタの
計数連麻を高めると共に、カウンタを構成するに必要な
ダイナミック論理回路の数を借小眼に維持するにある。 本発明の他の目的は、カウンタ内のカウント値を前進さ
せるだめの信号をカウンタの各ダイナミック論理再循環
メモリ殺の内容の循Ｉ！と回期して伝播させみシフト段
忙おいて、ダイナミック論理回路が論理決定を行なうの
して゛必卯な固有の遅れ時間を利用すふにあ、２Ｉ。 本発明の他の目的は、ステアリング回路で１ｔｔｌｌ　
ｆｆ１ｌされるカウンタの速度を高めると共に％多段式
メモリ段若しくけ補助カウンタの如きカウンタを、ダイ
ナミック論理シフト回路と絹合わせて用い、シフ）　１
Ｆｉｌ路の千Ｊ１ぞれの補助カウンタ４・；所望の状態
即もプ１ウント値に達したｊｌ古、Ｖ慴の準■ハカウン
タの状態即ちカウント値を進めるようニ十フことによυ
この種のカウンタの欠点を克服す乙にある。 本発明の上記及びその仙の目的は、シフト回路に関連す
る夫すの記憶段のガウント値が助字の値に等しくなった
時に前進信号を後絣の記１８段へ伝播さすよう忙ダイナ
ミック論理シフト回路をダイナミック論理記憶段と同期
して一目つ並列動作でＩｎいる事で達成さ！しる。 本発明の良好な実施例は軍界効果トランジスタのダイナ
ミック論理回路を用いているので、７１１界効果トラン
ジスタのダイナミック論理回路の一例を示す第３及び竿
４図を弦１１（（→−不１１により本発明を一層明白に
理解する車が７′きよう。こｉｌらの回路そのものけ木
兄りｑを構成するものではない。しかし、これらが本発
明の回路につなかｉまた」１４．合、これら回路固有の
遅延、＋ｉ：Ｉｅ慴が利点をもだら−Ｊ−０下配に述べ
らＪｌているダイナミックｉ！ａ理回路に対する稗りの
代案が本発明から逸脱することなく避択可能なことけ高
業者にとって明らかであろう。 ダイナミックＦｅｆ回路は夫ｈ＃少３つの′？［−界タ
ノを果トランジスタデバイスを有し、そｉｌらのうちの
少なくとも２つけ４つの重複しない位相のクロッ２４１
号ＱＩ％Ｑｔ、Ｑｓ及びＱ、のいず）１．かにつ々がれ
ている１例えば、第４図に７Ｆさｈたが３１留のインバ
ーター３５０け、ドレイン及びソースが正の１Ｆ源市王
＋Ｖ及び接続点４５２に失につながれ、ゲートが第３位
相クロックパルスψ３につながｆ］ている電界効果トラ
ンジスタ４５１を有すふ。 トランジスタ４５１け、各りの第６位１しくルヌψ６の
１υ１ｎ１（中接続点４５２を正常位に予め充Ｍ７す石
。 トランジスタ４５３及び４５５け第４図に示されみよう
に、接続点４５２とア、−ス雷位のＩｌ、＋１で直列に
つ０がれている。かくて、正１Ｗ位の信号Ｆがトランジ
スタ４５３のゲートにあられ）すると、トランジスタ４
５５１ｄ導通され、第４位相時間の除狸決宇バハ間中、
接続点４５２をトランジスタ４５５を通してアース電位
に放電し、この期間中トランジスタ４５５は導通する８
次の第１及びｔｊχ２位相時位相時間１０間の第４位相
時間中に接続点４４４に坊われだアップ・レベル信号Ｆ
によって、ダウン・レベル信号Ｇが接続点４５２に現わ
ｆする。この様にして、インバーター３５０Ｉｌ−１（
ｉｉ−号φ（そこを）ｒＩ過する時にその信号を反転啓
せ且つ；戸−延させる同様に、トランジスタ４４１及び
４４５け、正の乍・源と接続点４４６汲び４４４の夫り
の間にドレインとソースをつｆｘがｈてい２．ｆ、よっ
て第１位４１３パルスψ１の期間中、接イギ、Ｉｉ！５
．Ａｄ６及び４４４け正■９位に充電される。同ｔ、１
に、トランジスタ４４５及び４４９け夫り接続点４４４
及び４４６の間、（）ｐびに４・４８汲ひアニンのｌｌ
−１にドレインとソースをつながれていみ。その結果、
もし接続点４４６汲び４４８の間のトランジスタが↑Ｉ
・路を刀よる庁らは第２位相パルスψ２の）′＝　ｐｐ
沖定時１」１のｌｉｌ接坪点４４４７ｉ！！び４４６の
重荷Ｖ１、アース正（ｉｉに漕かれる。接続点４４６と
４４８の間のトランジスタは、論理アンド回路３２０及
び３６０　’ｘ１１；ひに論理オア回路３１０を悟酸す
る。例えばｓ　、１ＦＷｆ洋ｉの信号Ａ及びＢをトラン
ジスタ４３１及び４３ろのゲートに印加−Ｆふと、これ
らのトランジスタは導通状伸になり、接続点４４６と接
続点４４Ｂの１’ＭＩｌｃ市路力２￥成さｈｓ　アンド
枦６Ｉテが達Ｄ１される。 同様に、正電位の信号Ｃ及び正１ト位の（Ｐ升り若しく
け正常位の信号Ｅをトランジスタ３２１及びトランジス
タ４１１若しくけトランジスタ４１３の各すに印加する
と、接続点４４６から接続点４４８に卯２の電路が形成
され、千〕１によって回路３２０の論理アンド機能汲び
オア・インバート回路３１０のオア・インバート機能が
達成さｉする。トランジスタ４１１若しくＨトランジス
タ４１３が接続点４１２と接トＸ点４４８の１ｌｉｌ　
Ｋさ通路を形成することによってオア・ゲート３１０の
オアイ律能が遂行さｈ７−１もしオア・インバート回路
３４０につ力がｉまたアンド回路５２０も３３０も先に
述べた接続点４４６と接続点４４８の曲に導通路を形成
しない外らば、次の第５〃び第４ｒ（７相バルヌψ３及
びψ４の時間の間アップ・レベル信−￥：８．Ｆが発生
さｉする。 本発明に従って、作らｈた３１９の２進カウンタがｐＰ
、１図に示されている。 卯１Ｍのカウンタけ、論理アンド、オア、インバートラ
ッチ回路を用める複数個のダイブミック論理循環記憶段
１．只、６３及び６９゛よりなる。。各々の記憶段のラ
ンチは真数出力「＋ビット１」、「＋ビット２」及び「
＋ピット３」を有すみ、同様に、各りのラッチ回路−１
袖数出力「−ヒツト１」、「−ビット２」及び「−ビッ
ト６」を冶＋る。各りの記憶段のラッチ回路は、歩進イ
言号を受取るための循環補数入力と、リセット信呆を受
慶Ｚ・ための再循環禁止真砂入力を有する。ラッチ１１
の古砂及び補数出力は夫ｈ１３〃ひ１５で示され、再循
環ｔｉｔｌ数人カ汲ひ再循環禁止真砂入力は失／７１７
及び１９ず示ζｈる。 上述のラッチ回路の各すけ、アンド／オア・ゲート回路
と２つのインバート１ｉｊｌ略て４’ｌ：１−成さ）す
る。 例としてげ、Ｍｅ憶段１１のラッチ回路は出力がオア／
インバート回路４１の入力につながＪまたアンド回路４
３及び４５赤らなＺ、アンド／オア・ゲート回路を含む
。オア／インバート回路４１の出力は、インバート回路
４７の入力につかがノ１ふ。インバート１印路４７の出
力はラッチ１１のｆＩｔ、数串力であり１、これはアン
ド回路４３へつただれてゲート付き正帰還路を構ｂｙシ
、これによりラッチ榊（１”を遂行する。インバート回
路４７の出力は、インバート回Ｍ、４９０入力へったが
）１、その出力Ｅｌ’ｎｒ：慎段１１のラッチ回路の補
数出力である。インバート巨１路４９の出力はアンド回
路４５の入力へつガがノ１、これｔｅｌ’　、アンド回
路４５をつ一件付けるためのｒｊｔ須ＩＩ的な歩進信号
が入力、１７に管ｌｎｖらｉｌ、月つアンド回路４３０
条件イづけを解除＋Ｚ、ためのＭ＋？　！＋１目的なリ
セットイド−号が入力１ｑＫ；’ｐ−けＪｆｖられた時
に、ラッチ１１の状態を変え不たＶ）の仙痛１１′１路
を形成すＲ，こ１１によシ正帰還路を開くと共に負帰還
路を閉じる。 土ＷＬ”の各々の賃１億段はこの分野で周知のように、
２７６ｆｕの１．２．４．８勢の桁値を有するビット位
置の２進数値を貯Ｒ−する働きを子る。４発明が先行技
術とｎ外る主な点け、上述の■１〕倍役に貯蔵されたカ
ウント値を歩進させ不点にある、８Ｆ１図のカウンタ内
に貯蔵さノ１だカウント値を歩進するよう遭切な配慎段
の状ｊｉ３ｔを変化させるだめに、各りの記憶段Ｕ関連
するシフト段をイ１する。 ｆ＋１をあげノ１ば、ビット位置１のラッチ回１−δ３
３１門連＋るシフト段３５を有し、ラッチ回路ＩＨ：Ｉ
Ｗ１連するシフトｆ！／２１を、ラッチ回路３９は閏述
するシフト段３７を不する。各りのシフトｆ９ｔ」、カ
ウンタを進め２＋ためのイ娼しを受ＪＩＷるためのＦｉ
ｔ　１１ｊ：入力を持っている０例をあげノアはシフト
段２１への＾ＩＴ進入力＆：ｔ　２５で示さＪ＋Ｚ＋６
各りのシフトｌ’４１１１前進入力信一群を１芋らせ月
つ適当なΦイ／１のもとで６１１進入力信号を禁止する
だめのダイナミック論理回路を含んでいるｅ遅延さｈた
ｊｉｆ＋　’（ｆ（入カイへ千二が４，１４　ＪＪ。 され庁い片合、こ〕１け出力２５の如き歩イｆ出力へ伊
、舵さノ１．１ＩＴ１に目ψｉｎ又９信只をその四辺「
−トるラッチ回路へカメ−で、ラッチ回路の袖ｉｔ出力
からの帰ｉ１；ｌ路を完成し２、論理的”１”から”０
”へ又にビ０”から１″へ状ζｊｔ、）−変化させる。 模るシフト段に関連するメモリ吟めラッチ回ｌ□＜の４
ノ：０１ｉｌｊの・ギ化Ｖ１、シフト段の出力、例えば
出力２７からのり七ット信丑により、ラッチの吉数串力
からのゲζｎ崩路を禁止するととＫより完成さノする・ 各シフト段は、そｊｌ　Ｉｃ関連するｎｃ：　（０段の
ご（大朝を変化させふのに加えて、そσ）スカに−けＩ
ヤｔ、刊た１ｓｉｌ　１ｍ　Ｍ兵をダイヲ°ミ゛ツク除
卯４・フチ１凸１ト吃の１マリＪに必要外時間だけ迎ら
せた徒に出力へ伝ヌＺ１この様な方法で前進信号け、次
のシフト段へと伝播さｉｌみ、各々のシフト段、例えば
シフト段２１け入力３１の如き禁止入力を１つ前の記１
ａ股３３の真数出力につながれている。各りのシフト段
に対する禁止人力け、その前段の記慎段が歩進前に論理
的“０″を含んでいる時には、シフト段からの歩進、リ
セット及び前進伝播の各出力を禁止する。 この４５５！７！Ｌ方法により、成るビット位置のｎ１
１偵段が夫りのシフト段によりＩ！１ｆｉｌ狸的′″０
′″から論理的１１”［２化されると、伝播さｉまた前
進信、ｉＨ１次に高位のビット位置の！！ｅ憧段の状態
を変化させることを禁止される。 再度第１図をか照十乙に、ラッチ１１に関連すみシフト
段の詳細な論理回路が破線２１の内部に示さり、る。ｒ
ｌ（＋述の前進信呆はオア・インバート・ゲート５１の
一方の入力へつながｉｌｌ、又前進の禁止人力３１けイ
ンバート回路５３を介してオア・インバート・ゲート５
１の他方の入力へつ々かれる。オア・インバート・ゲー
ト５１への２つの入力が共忙負の場合、即ち２進ｎ　Ｏ
ｗのｊｌ、合、オア・インバート・ゲート５ＨＪ正の即
ち２　’）（ｔ”１″の出力を歩進信号として発／：１
；す／−０この出力Ｈ１紳２５及びインバータ回路５５
．５７０入力へつながっている。インバータ回Ｐ、’＜
　５７の出力は紳２７につながれてリセットイβ号を伝
えると共に、インバート回路５５０出力１Ｊ’Ｊ’ｉ’
　２９へったが自で、次段のシフト段、　９１１えげシ
フト段３７で使７１１１−Ｚ。 ための遅延さＪ］た伝播さ、ｌ］だ前進（ｉ号を力λム
。 第２図１を勾Ｉでしながら、竿１図のカウンタのＩ小作
を１１「に開明する。Ｒυ明上Ｐ１図のカウンタＶｊ２
進数１００を有してい不ものと仮定＋ｉ１ば、ビット位
置１は論理的″１”を含み、ビット位ｆｉｌ　’）及び
３け論理的に０″を合む６征１３汲びＩＩＡ／１１ζ゛
ノｌのダイナミック瞼Ｐ１１回路の倒に関して、先に述
べたように各りのダイナミックｊｆｇ　（４１１回路ｔ
；１反ｆｔ１１−てＬｌ・しる一連の非ｆｔ複的位相時
間１乃至４の用１ＩＩｉｌ＋作−Ｖ石、ｐＰ２Ｆ！２＋
の波形「＋ビット１」をψＩ６干不と、第１図のインバ
ータ６１け、位相時間３の間′ν（ぐに「＋ビット１」
ラインを正の１１ｆ位に弁Ｔ／ｌ、ている。 このため、インバータ６１のブロック線図Ｋ　）：Ｌ　
抹’ｙ字３が示さノ１ている。ラッチ回路３３が論理的
１１″を含むようにセットさノ１．ていると仮定しだの
で、インバータ６１の出力は位４１１時間４の論理決定
時間２０２の間は敵軍されず、よって次の位相時間１及
び２の１１１１、第１図のラッチ回路３３の「＋ビット
１」出力ラインに正のイト号≠ζ得らノする。 ラッチ回路１１１ｃｔ　”　Ｏ”を含Ｘ７でいＺ・もの
と仮定したので、矩２図の「＋ビット２」の波形は、各
りの位ｔＪＩＩｔ；７ｎｉ１５の間圧の重付に充電さす
また出力を寿え、又位相時間４の論１Ｐ決定１１」１間
２０２Ｅｔび２０６の°間け、アース重付へ放↑「さｉ
ｔた出力を力えふ。よって、次の位相時Ｉｌｌ′１１及
び２０間、「＋ビット２」の波形はアース電位にある。 　ｌ？旧・１１に卯２図の「−ビット１」及び「−ビッ
ト２」の波形は夫ｈ「＋ピット１」及び「＋ビット２」
の波形に対して反転さｈ且つ１位相時間だけ迎延さり、
ている、Ｉ第２図に示さノするようにラッチ回路３３及
び１１内で論理的″′１”と”０″が可ｊｌＰ的に循環
さ１］Ｌことに留−ｉ：１〜て、シフト段３５からの出
力である第２図の「ビット１歩進」ｆ！石波形に注目し
よう。シフトｌ’９３１、カウンタのＩｔ　１　’７６
０の段であるので、ラッチ回路３ろの状仙ｉ−１ｎｌｌ
　：＋Ｉｆｔ　／＜ルスが受け１９らｉする度に変化す
み。よって、情止入力若しく　ｋｌ禁止ゲートは不９！
でちり、前進入力は位相時間４０間に瞼胛決定Ｉ＋、Ｉ
Ｉ間が牛しる限すシ１「ビット１歩進」小力Ｊニして直
接に使Ｉ［１き）する。位相時間１の時間２０５０間「
ビット１歩／ｒ、」のｊ１＆形が正の重付（である結果
、舘１し１のインバータ６７からの出力［ビット１リセ
ツトＪ）：ｔ−ｒ−ヌ１１　（Ｈ’、ｒ　ＩＦさ）１．
２’、、よって２ｎ２１シ１の１ビツト１歩ｊイ゛」及
び「ビット１リセツト」は位相ｎ’、、［ｌ＋１２の時
間２０４の間、夫り正電イ１γ及びアース１１ｖ位にあ
る。このＩＦＦ’？間゛２０４け第１Ｆ沼のカウンタ（
τ閂干る臼１１の論理決定時間である。 第２図の「ビット１歩ｊ１（」の波形ｔｉｔ　、アンド
回路７３に作用して位相時間２のｎ、す１１決定時間２
０４の…１、再循環ダイナミック論理ラッチ回路ろ６の
補数出力「−ビット１」からの・帰還路を完成すＺ、。 真数出力「」−ビット１」からのｄｉｌ：　ｎＪ路Ｃ１
、位相時間２の論理決定時間２０７１の間、波形［ビッ
ト１リセツト」がアース電位にあるだめ、アンド回路７
１において禁止さｉする。従って、第２図に「ビット１
ゲート」と示されるオア・ゲート６３の出力け、位相時
間３及び４の夫にのＱ５ｉ　１’ｊｌ決定時間２０５及
び２０６の間け、アンド１ｉ″！１路７１もアンド回路
７３も位相時間２の論理決定時間２０４の間に導電路を
与えなかったので、正レベルに留まる。よってラッチ回
路５５は、論理的″１′″からＩＩａＦ的“０”の状？
！ｌ　Ｋｇ：化ｔはじめていＬラッチ回路３３け、Ｐ初
の論理決定ＩＬ’ｉ口１１２０４のｒｌＪＩにｖコ卵を
変化しけじめだプバ、その出カイ「呆である「＋ビット
１」及び「−ビット１」ｄ夫す依然として正市位及びア
ース重付にある。よって、この同じ最初の論理決定時間
２０４の間シフト段２１のインバート回路５３け、第−
ｔｔｉ：惧＆′３３からの１４１位の真数出力を反転し
５、角↑ｆｆ　（Ｖが発注きれ、これにより前逆信呆が
シフトＩ’９２１のオア・インバート・ゲート５１を通
って伝１゛−さｉする。この同じ最初の論陣決定時ｒＨ
Ｉ　２０４の１１．１．シフト段２１に対してインバー
ト回路６９によってｒ’Ｈ１＋進信会が与えらｉＬる６
論理決定時間２０４０間、インバート回路５５及び６９
はその入力に正ＴＩｆ位レベルの信号を有する結果印２
図の「伝播禁止」外Ｚ、波Ｊ１りにより示さｉするよう
にインバート回路５３及び６９の出カシ」、位相時間３
の時ｎｌｌ　２０５　）ＨＥ位相時間４の時間２０６０
間アース矩ｆ’ｒ　Ｖ　ｊｒ乙。 第１図のカウンタに関−１−る第２の４β理決定時聞は
位４１１時１１１４の時間２０６で心Ｚ・。この時間２
０６中オア・インバート・ゲート５１の入力ｉ１いずｉ
ｌ、も止レベルにないので、オア・インバート・ゲート
５１の出力ｄ１正軍位レベルに留まり、千Ｊ１によって
第２図に示さＪ！るように［ビット２　：ｌＩＤ　ｉｌ
Ｎ　Ｊの波形が発生さｉする。ｉ￥１′２図１の「ビッ
ト２歩声゛」の波形は第３の給押決定時間の間、即ち位
ｎｌ　ｌＩ＋、’、　Ｉｌｌの時間２０７の間インバー
ト回路５７によって反転されて第２図の「ビット２リセ
ツト」たる波形を発生す２１１Ｉ第２図を殊照−，！−
ｉｔ　ｉＪ’明らか外ように、「ビット２歩進」及び「
ビット２リセツト」の波形け、第１図のカウンタに対す
る８Ｉ＋４の前押決定時間、即ち位相時間２のクロック
時間２０８の間夫ル正■位乃び負■位にホ）Ｚ−０従っ
て、そノ１らの波形は、第４論即゛淡定時間２０Ｂの聞
役１１の補数出力である「−ビット２」出力からアンド
・ゲート４５を通る帰還路を完成−′ｔ′ると共に、真
む出力〒あふ「＋ビット２」出カブＩ）らアンド・ゲー
ト４３を通不帰還略を禁止−Ｆる状つ１ｅにある。ラッ
チ回路３６が２進″１２から２進″ｏ″へ歩進さノ１ふ
のと同じ第１論ＪＩＴ＋決定時間２０４の間に１ラッチ
回路３３ＶＣＩｔｉ！蔵づ牙１ていた２進”１”ビット
が伝播さヲ・たＱ進？号をシフト段３５がらシフト段２
１ヘゲート＋ると、Ｉ！：ができたのと丁度同じように
、ラッチ段１１’ｆ２イじ１”Ｋ歩イ６さＪするのと同
じ第４論理決定時ｐ１ｔの間ラッチ段１１に貯足さり、
ていた２進″０′ビツトは前進信号がシフト段３７へ伝
播中るのを禁止する。前ｉｌｌ信号はシフト段２１から
インバート回路５５を経て伝播され石が、第５論理決定
時間２１０の間「ビット３歩進ｊラインをアースＴ位に
放電させＺ、インバート回路７１により力見られる正Ｍ
Ｃ句レベルの信号により、記慎段のラッチ３９の状態変
化を禁止すラッチ段１１シ１第４論狸決定１ν＋’１ｌ
ＪＩ　２０　Ｂの１１１１に状態の変化をしけじめてい
るが、第６及び？、Ｆ−７論理決定時間寸でけ完全には
状ｆｊｌ　ｆ変化１ない。この第６及びｖＬ７ｊ会理決
宇時出１でｔ；１、着ｉしい「＋ピット２」及び「−ビ
ット２」出力がラッチ１１の新しい内容が循環さノする
にっれて出方プノする。本発明のこの？施例の各”（７
）１９の状９Ｉを変化さくｊｌ、１ｃｌ−１，約４ｆｔ
′１相１１冒１１１即ち１つの完全なりロックパす゛イ
クルが必ｖ’ｔ　＊ことがわか不。プク）〈て１・ζハ
示の３段カウンタ釦対して、や初の２段ｆ　１　（１（
＋がら０１０に歩進さ１トるのに１０位相時間即ち２．
５クロツク・ザイクルをｑ！′−ｔ−る、１４段カウン
タに苅してυ、全ての吟の１に卵を変えるのＫ　１４．
５クロツク・ザイクル（各−リ゛イクルし１４イ〜゛２
相時ｌｌ１ｌ）を要するゎＩＩＩ段のカウンタを完全に
−ＩＩ’進智せるの１７１１．１クロツク・ザイクル（
４位相時曲より成る）、１′り多く必翌であＡが、カウ
ンタがｒ＋Ｔび歩Ｊｆ＋きノする寸でに全ての状態変化
さｈなぐてもよい、これし１本発明のカウンタを歩イ（
させムシフト段により−りえらり、る伝播機構のためで
ある。号下位段が冗全に状態変化している限り、カウン
タは再び前進されふことができる。かくて任童の活計の
ｒη防殴カウンタで１クロツク・°す゛イクルで１回の
歩進率が可能であみ。勿論、そのような↑μ数段カウン
タの全ての出力は坐後の前ｊｒパルスが伝ｔｉ式さ）１
、こｈ−が２進″０”を含む段に出〈わしたその段を２
Ｍ６“１″に切換えＡオでは有効にｋらない。 更に高速のダイナミック＃Ｐｉｐｙｒｔ数回路を以下に
駁明す不。こノ１は前述の実施例のシフト論押段とステ
アリングや埋り路でｌ１ｌＩＩ御さｉｔた神助カウンタ
との絹合わせを用いたものである。本発明のこの変更例
即ち第２実施例は複郊さを減少させる利点をもち、且つ
７！！−質的に１限の計む股を布中るカウンタの使用を
可能に＋ふと同時に前途の実施例のカウンタを上まわる
動作速度を有する。 単なる例にすぎないが、この変更例はダイナミック論理
回路を用いた多数のデジタルカウンタで用いられるよう
な命令カウンタ（ＩＣ）であると考える。よって信置「
１０歩進」け［命令カウンタ前進」と回期している。同
（２）に、信号「歩進禁止」ｄ％俊後の利用可能な論理
決定時間で禁止さノするような論Ｆ１！決定がしげしげ
なさノ１．るダイナミック論理回路と共に、本発明のカ
ウンタが５１−１１７こに使用これる様子を駁明−ト不
ために、駁１１［１中に入）１られている。論Ｊｌ１１
法定を行ない、こノ１．を什に禁止中る手法Ｖ′、ｊ１
ダイナミック論押回路がもノーもと仙の形式のデジタル
論理ｐ１略より作いことからダイナミック論理回Ｍ：＜
　においては、ｌｌｌ・に有Ｊｌ＋でも不。 第５図を、り］Ｉ（（干るに、ステアリング回路でｆｌ
ｌｌ　ｉｌさ〕する３段の補助カウンタ５０１乃至５０
’ｌ：ｌ’−ＩＣ−１４乃至−ＩＣ−ｏで定式Ｊする７
Ｃ！−１’：イｉ’ｌ佑から最高位桁′オでの夫りの袖
グシ出力を有−する。例として、卯７図に、おいてステ
アリング回路で卸制御さｉする３段の補助カウンタ５．
Ｑ９が示されていＺ・。 ｖ５図は５つのそのような補助カウンタによって措成さ
ｈ　Ａ　、　ｔｉｎ助カウｙ夕５　ＩＩ　１　乃至５０
９　ｉｆ、そノ１らのダイナミック１）＾押回路が論理
法定をｔｒ　−ｔクロック時間位′４１３のみが赤ｔっ
ている。よって印７図のアンド・オア・インバート・ゲ
ート７０１、７１１及び７２１は位相時間２のクロック
時ｌ）↓１の１１１１論理決定を行疫う。よって、第３
、亀４図及びソノ１らに間中る前述の説明をか照−１−
２）と、ゲート７１６．７１５及び７６１けオア・イン
バート・ゲート７１１と関連して動作する。よって、位
相時間２の１１；１にこｈらの全てが論Ｊ＋ｌ′法定を
ｊ・子。同イｊ′！８に、　ゲー　ト　７０３．　７０
５ノψび　７２３、　７２５、埒４け各ｈオア・インバ
ート・ゲー）７０１３び７２１と関連り、て動作する。 回仲にインバート１０１路７０７．７１フルひ７２７針
１、位相時ｒ１１１４０間肋埋決定をたし、インバート
回路７０９．７１９及び７２９け、位相口；？１１４Ｎ
の問診理決定をなす、第７図中に示さり、たクロック位
ｉｒ１時間中、補助カウンタ５０１及び５０９のダイナ
ミック１埋回路が腔：ｆ’！’　？ｊＷ定をな−ｔ、視
、明を簡単に干るために、ネ…助カウンタ５０１のアン
ド／オア・インバート・ゲートが論理決定をなす時間で
ある位相時間２　ｉＪ以後クロック２、（１″ｒ４（１
２、若しくけ第４番目の論理法定時０■と呼ばり、ム。 同様に、補助カウンタ５０９のアンド／オア・インバー
ト・ゲートが論理汁定をルナＩ！、１−ＩＩＩである（
１’ｒ相時間２　ｒ、ｌ以後クロック６、位イ１１２、
若しくけ第８番目の論理決定時間と吋げｉｌ、　Ｚ、。 １１５１’３４＝に更［頌聞−ｊ−るに、ｔｉｆｉ助カ
ウンタ５０３のアンド／オア・インバート・ゲートｉｆ
　、？Ｐ、　５Ｍｒ目の馳Ｍ１１法定ｎ４間、即ちクロ
ック２、位−ｉｌ＋　３１晴間の問診理決宇を？−１．
補助カウンタ５０５のアンド／オア・インバート・グー
トシ１、江１６腸口の論Ｊ！ｌ’　沙？時間クロック２
、イ１゛・相４の問診Ｔ！Ｉ’　ｆｈ　ｙｉ４　ｆ　１
−ｊ−ｅ　神助カウンタ５０７の丁ンド／メア・インバ
ート・ゲート１％ｍ７番目の絵刀１１法定Ｉｆｆ　１１
１１のクロック３位卯１０間、論理決定をな＋。カウン
タ５０９のインバート回路７０７と７０９がアンド／オ
ア・インバート・ゲート７０１のスフ■甲ハ１定ブ・、
ら夫ｈ　２　Ｉｔ　ヒ３　Ｒｒ　４１１１１５１１ｒｌ
　Ｆｌ　Ｋ　ソノ１−ら）ＱｉＴｈ　＋”Ｉｉ’Ｊ’　
５ｉ−ヲｐ寸のと同じく、カウンタ５０１乃至５０７の
インバート回路の論理決定］１．１！間は、百循バ（ラ
ッチｔｔ＋’ｌＬＮ段の動作を達成させるようにアンド
／オア・インバート・ゲートの論ＰＩＩ決定Ｉｔδｊ１
１１から、Ｎらさｉする。 ダイナミック論理回路の分野の通常の技術知識を考えれ
ば、補助カウンタ５０１乃至５０９の詳細を述べること
け無、獣であろう。世し、前に述べたステアリング回路
は第７図でけオア・ゲート７３１ルび７３３並びにアン
ド・、ゲート７１５及び７２５の形で図示のように接続
さｉｌて示き）７てい不。 第１時間間隔の間、ｆＰ１補助カウンタ５０１の内容を
ザンプルすることにつ１ハてけ、第５図のシフト倫理回
路５１１の詳細を示＋卯６図をｆｉ照してＮ’ｌ明すＺ
、。第６図において、ダイナミック論理ノア・ゲート６
０１乃至６０７よりなるザンプリンググートゾバ設けら
れてい７・、ゲー）６０１乃至６０７の各りの入力け、
下位４桁の補助カウンタ５０１乃至５０７の各りの３つ
の補ｆ＆出力につながれている。よってオア・ゲート６
０１の入力は補助カウンタ５０１の出力−ＩＣ−１２、
−ＩＣ−１３及び−ＩＣ−１４につ々がノＩＪｅかくて
、ガ１１助カウンタ５０１が７な石所定の２ｉ（’ｌｊ
！ｊカウント値を有する場合、神助カウンタ５０１の補
数出力である一ＩＣ−１２乃至−ＩＣ−１４は、全て論
Ｊ’！Ｉ”Ｏ”状ｉＪ即ちアース電位にネ）る。よって
、第１時間１１１１ｒＡの１１１１、即ちクロック１、
位相５の時間中、オア・ゲート６０１の出力接続点を放
１１（させる入力はオア・ゲート（５０１Ｖ＋、！方え
らｌ　Ｌ　ｌ　ｔ／−１ｅよって、アースｉ１１位の［
伝播禁止Ｊ　（ｕ号が第３及び印４の時間囲障中、即ち
クロック２、イ＼゛ｌ相１及び２の１■インバ一ト回路
６１１の出力に！μ生さｉ１前進信号が伝播される。ザ
ンプリングゲート６［］５）５”＋５６０７及び夫りの
インバータ６１６乃至６１７け第６図に示さノ１．たの
と回様な方法で互いに対して及び第５図のカウンタ５０
３乃至５０７につながれている。 ｒ−１−Ｉ　Ｃ歩ｙへ」と示さノする前ｌＣＥ信肘にＬ
ト、じて、第１補助カウンタ５０１７！ｒ前ｉｆＡさせ
るたＭ）に、ノアゲート６２１及びインバート回路６２
３が設置ｔらノ１．ていＡ、ノアゲート６２１の出力は
ｒ０１歩進」と呼ばれ第５図中の同様の名称の伊４１ｉ
ｉ紳に対応すみ。ノアゲート６２１の出力ｋｌ又・イン
バート回路６２３の入力につながＪｌ、インバート回路
６２３の出力日第５図に示−Ｔｈる「Ｇ１りナツト」信
号である。本発明のこの変更例の動作速ｍ′を町に改良
＋るため、ｉｌ＋ｌ併進はシフト論１１回路５１１を通
って２つの並列電路中を伝播される。各１ｙ路は漸次高
位桁に向う補助カウンタ段５０１乃至５０９を逐次的伝
播方式でｆｌＩ制御するためのダイナミック論理ノア回
路及びインバート回路を含む。 ｒ＋ＩＣ歩進」前進信号がインバータ６１９及び６２５
の入力に受取られる。インバータ６１９及び６２５け、
前進信号が？！’：　２　Ｎ？ｒ間間隔であるクロック
１、位相４の間ゲート６２１をｆ！ｉｌｌ　Ｉｌ］Ｌ、
、そしてＨｐ、　３時間間隔であふクロック２、位ｆ１
１１の間ゲート６２７を制御＋不ように適１７１なタイ
ミング関−係を与える。この目的のために、インバータ
回路６１９及び６２５の出力は当然ノアゲート６２１及
び６２７につながっている。 ノアゲート６２１の出力は、第６図の右・１Ｍのインバ
ート回路６４１の入力へ、インバート回路６２５、ノア
ゲート６′５１、インバート回路６３３及びノアゲート
６３９を１６列に通って接けされ、第４、第６、第８時
間間隔の間、神助カウンタ５０１．５０５及び５０９を
制御する。これらの時ｒＨ１間隔はクロック２イｉ′ξ
１１２、クロック２位相４及びクロック３位相２に対応
−ｆ　Ｚ、　、同種に、インバート回路６２５の出力は
ノアゲート６２７、インバート回路６２９、ノアゲート
６ろ５をｊｒ、ｉ列Ｖｒ曲りインバート回路６３７の入
力につながれ、卯、５及び第７時間間隔の間神助カウン
タ５０ろ及び５０７を１ｌｉｌｌ　？ｆｌｌｌ　してい
る、　１−れらの時１１１１間閘、　ｌｄ　、各ｈクロ
ック２位４１１３及びクロック３ｆＩ′ｒ相１とＶ対応
す２・。 第５、；ｉ６、ｔｒｔ、　７１ヅ１のカウンタ回路に門
−１，不以下駁明はｊｆｊ目別でなされる。各りのＪｎ
は論理決定時間で見出しをつけられ、カウンタ回路の后
要な論理が定ブロックに上りｈすれる論理沖宇がＪべら
ノビｒいる。この説明の目的と［、て、カランタケＩＣ
−０，ｔすＩ　Ｃ１４ＯＲ”　）ｉ４ｊ数９ｒに、２進
「１数値０００００１１１１１１１１１１を各り含み、
１ｉｔ−の「工Ｃ歩進」たるＪａｉｌ　１ｌｆｉ但口が
カウンタを前進させるように受■〜１らｉ″Ｉ／−もの
とする。イイ゛つて、神助カウンタ５（Ｊｌ、５０３．
５０５Ｉシび５０７のみが状岬変化を心肝とざ力る。 第１論理決定時間−クロック１、位相５ゲート６０１及
び６０３け神助カウンタ５０１及び５０３をサンプルし
、この例で仮定したように各々の補助カウンタ内に２進
の７々る所２りのカウント値を見出−ｔ。 補助カウンタ５０３のアンド／オ丁・インバート・ゲー
トは給理決宇を行ないＮ−数を循環させる。 ゲート６２１け前進信号であふ「→−工Ｃ歩進」に応答
して、もし「十歩進禁止」信置が存在しなければ、第４
除理決定時間の間、１理決定をなし補助カウンタ５０１
を歩進さぜ−る。 インバート回路６１１け第３及びｐα４論理決定時間の
間ｔ！ｆｉｉｉ理決定を行ない、アースｉ′ＴＩ位出力
信号を発生す石、これにより、前進信号の伝隅は禁止さ
れない。 補助カウンタ５０１及び５０９のインバート回路７０７
．７１７及び７２７す、第３及び第４の除理決定時間の
問診胛決定を行たい、各々のラッチの戸数１い力を発生
させる。即ち、接続点＋ｌ６−１４．４−ＩＣ−１’３
及び−１−Ｉ　Ｃ−１２をアース下位に放雷させず、→
−Ｉ　Ｃ−２、−１１Ｃ−１、−トＩＣ−０を放雷づせ
る・ 補助カウンタ５０７のインバート回路７０９．７１９及
び７２９　ｔｒｔ、第３及びＭ’−Ａ　Ｆ６３”　沃９
１＋！１間の問診理決定を行外い、各すのラップ・のｔ
ｉ９数出力を発生させる。即ち、接続点−ＩＣ−５を丁
−ス拒イｒ７　ＶＣｆ）Ｉｒ　Ｔ１１’　ｉせ、−Ｉ　
Ｃ−４Ａ’ｒび−ＴＣ３を丁−スｒ位に方Ｖ１［「させ
々い。 ゲート６０５及び６０７け夫ｈ　ｆ１ｎ助カウンタ５０
５及び５０７をサンプルし、補助カウンタ５０５にけ７
なるｒ９ｉ定のカウント７５；存在するが、神助カウン
タ５０７にけ７より小づいカウントが存在することを見
出＋。 インバート回路６１５け、１−４　、ＭびＦｒ１５　’
ｉ＝　Ｆ”決定時間の問診理決定を行ないアース■位出
力を発牛する。これにより、前進信号の伝播は禁止され
ない。 インバート回路６２５け第４論理決定１１１ｉ間の間除
理決定を行ないアースηを位出力を発生し、よってカウ
ンタ５０１の各りのラッチの！（数出力の再循ｙ、１を
禁止し、１１つ６１１顎ｉ信号を伝播させる。 ノアゲート６２７　ｋｌ第４及び第５４卯即決定時間の
間眸理決定を；＆１．．正の重付１（１力を発生し、第
５論理決定時ｒＩＪ＋の間者ラッチのｉｌｌ　ｆ＜＋出
力を１１循環させろことによりカウンタ５０３をＩＩＩ
　ｌｆ＋させる。 ｔ＋Ｈ＋Ｈ中ンタ５０１け各ラッチの補数出力を循環さ
せ不ことによυカウント値７からカウント値０へ前進９
−る６ 前進信号はゲート６５１を通って伝播さｉｌ、ゲ−）６
３１シ；！ｐｉ５／Ｊび第６４、シ理決定時間の間ｉ「
Ｗ’（ｉｙの出力を発生し、ｅＩ＋６論理決定時ｆｕｌ
ｌの間神助カウンタ５０５を歩進させる。 インバート回路６１５及び６１７け第５及び第６瞼理決
定時間の間除理決定を外し、夫す丁−ス正位及び正常位
の出力を発４目−ゲー）　６３５を禁止ぜず、ゲート６
−ろ９を禁止−ｊ−、；、、こノ１匠、１゛す＾（（進
信号がゲート６ろ９をｊ１５つて伝播−ｉ７・のが禁止
される。 ｔｉ１ｉ助カウンタ５０３い、カウント５１６７より力
１゛２ント値Ｏへ歩進Ｌ２、そのう゛ソチの神器９１い
力Ｖ１全て循バ１式れ７：、ｅ 前進化−Ｆ＋はゲー）　６５−１５を通って伝播され、
ゲ−）＜Ｓ５５＋」第６乃び氾７論理２々定時間の間゛
、ｒ、理決定全決定、正］＼位出力を発Ｌ１゛（〜、ｇ
ｌ′Ｉ、　７　：”Ｍ　３１１’　ｆメ：定時間の間補
助カウンタ５０７を川；、　；（ｆｉさぜム。 補助カウンタ５０５のインバート回１ｉ１と７０９．７
１９Ｅ！び７２９はｍ　６　Ｍ　ヒ９Ｖ　７　Ｎ麻Ｊ甲
決５：コＩｌｉ＋１１”　（１）間除理決定をなし、補
数出力−ＩＣ−（３、−ＩＣ−７及び−ＩＣ−６を発／
４；シとれらσ）１１１力を丁−スπ位へ７＋＋＋　’
ｍ寧ぜる。 神助カウンタ５０７のインバート回路７０７．７１７Ｐ
び７２７は第６及びｆｆ＋：　７　ｉ！　即決定時１１
０間論３ｌ１１決定を外し、Ｊ’Ｌ　Ｄ出力＋ＩＣ−５
、−１−Ｉ　Ｃ−４及び＋ＩＣ−３を発生し、これによ
り回路７０７の出力を放正プせず、回路７１７汲び７２
７の出力をカレｍさせる。 補助カウンタ５０５超カウント値７７′Ｉ・らカウント
値０へ歩進する・ 神助カウンタ５０７が値７より小さいカウント（＃を介
むことをサンプリングゲート６０フ／バ検知＋占れ１．
果、歩進信号はインバート回路６１７の出力によりゲー
ト６３９を通って伝播＋ＺＩのを禁止される８補助カウ
ンタ５０７のインバート回路７０９．７１９及び７２９
け第７及びａｒｔ　ａ論理決定時間の間ｔｌＡｌ法理を
なし、捕数出カーＩＣ−５、−ＩＣ−４７１！！び−Ｉ
Ｃ−３を発生し、こｉｔにより回路７０９の出力を放軍
させ、回路７１９及び７２９の出力を散型させたい。 神助カウンタ５０１及び５０９のインバート回路７０７
．７１７及び７２７１ｄ第７及び２１１８帥、１”１１
決定時間の間瞼押決定をなし、め数出力十ＩＣ−１４、
→−ＩＣ−１３及び＋ＩＣ−１２並ひに十ＩＣ−２、＋
ＩＣ−Ｊｒｌ−ＩＣ−０を発生−１２−７補助カウンタ
５０１け８Ｉ）４二ｊＡ　、ｌｌ＋田シ定１１″１曲の
間にＯに歩進さノ】またので両ｔｌｉ’助カウンタ回Ｐ
ｇ　７　ｏ　７、／１７及び７２７の出力は全てアース
η（位ＦＣ９（／’Ｉｌｆ　−Ｊ／−２ ゲート６２Ｈ；！［兄に充１さｈでＪ−リ、この、ｊ４
ガ１甲ｔＪｉ定時間にｄ卯２のｆｉｌｌ進信丹ムク・け
入るｙｉが用ｆｉｔ’であり、よって第５図のカウンタ
を、■【１在高Ｇ！’４ｆｉの補助カウンタへ伝！？１
ｉ叡）１ているグ、″行う゛不β１「／Ｃパルスを妨げ
ることカく、各ザイクルに１回の一１ｉｌｌ自で歩進き
せる。 補助カウンタ５０７１ｄ１その出力→−ＩＣ−５、−ト
ＩＣ−４及び・トＩＣ−３の各ｈＶＣ丸・いて２進カウ
ント値１からカウント値２に歩イ（＋　−Ｊ−７，。と
の歩進け、アンド回路７０３を通り、てのん数出力十■
Ｃ−５の再循ｆｆｔを防止すると共にアンド回路７゜５
を通じて補数出力−ＩＣ−５を出循ｊ１；（づせる車に
よりな【７とけられる。同様に、論理的”１″の正常位
Ｋ　８　Ａ　’ｒｒｎ数出カーＩ　Ｃ＝、１１、十Ｉ　
Ｃ−５とｒＧ４歩進」の信＋−′？が両方とも１Ｆ畢位
であＺ、という車中により、アンド回路７１５を介して
ゲート−さり、札−ＩＣ−５信按も「”Ｇ４リセット」
信号も正常位にけたいので、オア回路７焉１け了ンドＩ
？ｊｌ路７１１に、直列導軍路を烏えｋい。よっで、直
ｔ′Ｏ出力＋ＩＣ−，！Ｉけ再循バ１するのを禁止され
ふ。 上述のｈｑ明を３１１１ｆ、：＋る手助けとして、Ｍ［
２Ｆｒ３図及び紺４ＩＩｚ″Ｉ−余照→−る。スデアリ
ング回路７２５ＥｉＵ７５５けアンド・オア・インバー
ト・ケート７２１が補数出力−ＩＣ−３を再循環さＪＪ
７外込ようにし、よって補助カウンタ５０７の最高位桁
段のラッチけその状ｌアを変化しない。 補助カウンタ５０１及び５０９のインバート回路７０９
．７１９汲び７２９け第８及びｐａ９給理決定ｎＮ　ｌ
ｉ＋の間除理決定をなし、正市位出カーＩＣ−１４、−
ＩＣ−１５、−ＩＣ−１２及び−ＩＣ−２、−ＩＣ−１
、−ＩＣ−［］を］夫／−発生−ｔ−、ｂ同様に、補助
カウンタ５ｏろのインバート回路７０７、７１７／６び
　７　２　７１１’−’　　８ゾ１％０’　２ｐ、　９
　　”＃　Ｊ’＋’　２ノ２定時ｆｌｙ　０間Ｍ　Ｊｌ
ｊ＋決定を行拾い、ｔ＋ｆｌ［＋＃力！＞　ンタ５　ｆ
１６けＯＶＣ歩准歩進１ているので、アース↑Ｉ’　（
！７出刃＋ＩＣ−１１、＋ＩＣ−１０及び＋ＩＣ−９を
夫り発生する。 ｎｌｌ　Ｉｆ’、イ巨−けがゲート６３９をＪ山って伝
播さ）１ゾかったので補助カウンタはｊ＝ｉｒ＋＋−な
い。 補助カウンタ５０５のイア　／＜　−）　１ｒｉｌ　Ｉ
′Ｒ７［１７，７１７及び７２７けぞの出カ十ｔｃ−６
、＋ＩＣ−７及び＋ＩＣ−６をアースへ）ｉ（／Ｔｉ？
させ、ｌ’＞　９　％６７゜理沖定時間の最初の間ｔ１
ｎ助カウンタ５ｏ５内の新しいカウント値ａを出力−す
る。 補助カウンタ５０３のインバート回路７０９．７１９及
び７２９けそｉｌ、らσ）串カーＩＣ−１１、−ＩＣ−
１０，λ′び−ＩＣ−９−１方シ’ｔｆ＋’させず、１
っ”Ｃ第９　ｎｈ　ＦＵ　ｆｋ定１１．’ｒ　ｊＨ’ｌ
　ｔＤノｒＪ初ノＩＨＩ　ｊｉｎ助カウンタ５０δ内の
新しいカウント値０の補数ヲ出カすふ。 補助カウンタ５０７のインバート回路７０７．７２７汲
び７１７は、この時夫り出力＋ＩＣ−５、＋ＩＣ−３を
放電させており、＋ＩＣ−４は放電しておらず、第１０
Ｅｌび第１１論理決定時間の間補助カウンタ５０７の真
数出方が発４１；される。 補助カウンタ５０９のインバート回路７０７．７１７及
び７２７けこの時夫り串カ＋ＩＣ−２、十ＩＣ−ＩＭＵ
＋ＩＣ−［１を放電゛させており、第１１及び８ｒＬ　
１２論理決定時間の間ｊｍ助カウンタ５０９０有数出力
を桿供干る。 上述の変更実施例の動作例の説明より明らかｉよりに、
ｐｊＲ５図のカウンタけ２．５りｂツク・ザイクル（各
ザイクルは４位相よシガる）内で最高位補助カウンタに
出力を発生させるように、前進（ｉ号で完全に歩進され
る。 ダイナミック論理股側の分野に粕通しだ人にとって明白
なように、ＩＩＩ、−のｉｎｎ列状状つながり１だシフ
ト段を示ずｐＩ！、　１実施例の’＋！’、＋１！ｌが
第２実施例の補助カウンタの思１１’ＪＫ摘用さｉした
…合、第１実帷例と第２実施例の中間の速度で動作【７
りるカウンタを提供→−ることができる。同様に、尚り
一・者にとって明らかなようＶｒ％直列接に１さ）１．
たシフト段よりなる並列路の数をｌ（Ｑ　ｌ、、第２′
ＪＴ施例に１俵ｊｌ−で十に示ζ）１．たものより更に
速度を１く・・大させることができ不。当ｆ：名ｋｌ　
岸にスイッチング・デバイス・インピーダンス及びキャ
パシタンスに関１．てタ゛イナミツク論Ｆｔｌアンド回
路及び３７回路に−／ニアえ百りる入力の最大数を知っ
て、第６及び第７図に示づれた教えに従うのみでよい。 例えば、失ｈ４つのラッチ記憶段をもっている２進化１
０：Ｊｔ：式袖港９カウンタを歩進させるようＦｌｉ！
＋作する３つの前進信号伝播通路は周知の２進化１０進
シヌプム技術と前述の教えを組み自わせる事で容易に実
施でｆ１ム。

【図面の簡単な説明】

第１図は論耶ブロック紳図型式による本発明の良好な実
施例に従ったカウンタの峙初の３段を示すり１、第２図
は第１図の縮図の関連する回路接続点のＦＦ：Ｆ、の波
形を示す図、第３Ｍは第１．５．６及び７図に具体的に
用いられている論理的アンド・オア・インバート回路の
例を示十図、！４図は第３図の斡・環ブロック線図を電
界効果トランジスタを用いて構成した詳細図式回路図、
ｖＬＳ図は本発明の第２の実樒例のブロック線図、第６
図は第５図のシフト回路の論理的ブロック線図、第７図
は３段補助カウンタの論理的ブロック線図である。 ２１．３５．３７・・・・ダイナミック論理シフト段、
１１．３３．３９・・・・ダイナミック給胛循環記憶段
。 出願人インター六シ既わυ・ビジネス・マシーンズ・コ
４し纂ンヨン代理人　弁理士　　小　　　野　　　廣　
　　司第３図 第５図 第７図

Claims (1)

1. 【特許請求の範囲】 下肥構成を有するカウンタ。 （イ）ダイナミック論理配憶段金有する複数個の補助カ
   ウンタ。 （ロ）　　−１−、記カウンタを前進させるためのＩＭ
   ｉＪ進化号を受取る入力を備えた、下記（Ａｌ　ｆｘ、
   いしくＣ）の構成を有するシフト論理回路。 （Ａ）　　ｌ記複数個の補助カウンタのうちの第１補助
   カウンタの出力状態が変化する前に上記第１補助カウン
   タの内容をサンプリングするｆＣめに、上記第１補助カ
   ウンタの出力へ接続される入力を有する第１サンプリン
   グ論理回路。 ＣＢ）　　上記前進信号を受取る入力及び上記第１袖助
   カウンタの入力へ接続される出カケ有し、」二記前進信
   号に応答して上記第１補助カウンタを歩進させると共に
   、」二記前進信号を伝播させる様に」二記第１袖助カウ
   ンタのダイナミック論理記憶段と同期される第１歩進論
   理回路。 （Ｃ）　　上記前進信号を受取る入力、土ｄｃ：第１ザ
   ンプリング論理回路の出力に接続さ肛る入力兼ひに第２
   補助カウンタの入力へ接続される出力全有し、上記第１
   袖助カウンタの上記サンプルされた内容が所定のカウン
   トに噌しい場合に」二記第２補助カウンクを歩進ζせる
   と共に、上記前進信号を伝播させる様ＶＣ１−記第２補
   助カウンタのダイブ′ミック論Ｊ４１１記憶段と同期さ
   れる第２歩進論理回路。