JPS5854531B2 - カウンタ - Google Patents

Description

【発明の詳細な説明】 デジタル計数回路は大抵の場合、成る計数段が論理的”
１”から′０”へ切換える度にその次の計数段の状態が
変わる様に状態が次々と伝播するリング状につながれた
フリップ・フロップを用いて実現される。

デジタル計数回路の他の一般的な例は、カウンタが進め
られるべき量をカウンタ内の現在のカウント値に加算す
る加算器を用いる例である。

しかしこれら周知の計数回路は論理決定を行なうのに各
ダイナミック論理ゲート内でかなりの時間を必要とする
ためにダイナミック論理回路を用いた回路例には適さな
い。

フリップ・フロップ・リングカウンタを上述のダイナミ
ック論理回路に用いた場合、極めて低速度でしか動作し
ない。

上述の加算器式のカウンタはリング式カウンタよりしば
しば速く動作しうるが、それでも所望の速度よりもしば
しば遅い事があり、又相当多数の論理決定回路を必要と
し、従って所望のものより遥かに多くの領域を集積回路
チップ内で占める。

この分野において知られている第３番目のダイナミック
論理カウンタは、適切な計数段の状態を変えてカウンタ
を次のカウント値へ進めるために並列的な論理決定を可
能ならしめるよう全ての計数段からの入力を有する相当
複雑なステアリング論理回路を用いている。

全ての論理決定は実質的に並列的になされ、従ってほぼ
同時間内になされるので、ステアリング回路で制御され
るカウンタは歩進動作に対して極めて短時間しか必要と
しない。

この様な第３のものの例としては、米国特許第３６５４
４４１号がある。

しかしながら、ステアリング回路で制御されるカウンタ
は複雑な論理回路を必要とするという重大な欠点がある
。

更に多数の計数段を有するカウンタは製作不可能である
。

なぜなら、全ての論理決定が同時になされるように、ダ
イナミック論理回路を接続すれば、使用されるダイナミ
ック論理回路ファミリーに割当てられたアンド・ゲート
入力及びオア・ゲート入力の最大数をすぐに超えてしま
うからである。

成る論理回路に接続可能な入力の最大数は勿論デバイス
の直列インピーダンスデバイスの容量等を考慮して決定
される。

本発明の目的は、ダイナミック論理デジタルカウンタの
計数速度を高めると共に、カウンタを構成するに必要な
ダイナミック論理回路の数を最小限に維持するにある。

本発明の他の目的は、カウンタ内のカウント値を前進さ
せるための信号をカウンタの各ダイナミック論理再循環
メモリ段の内容の循環と同期して伝播させるシフト段に
おいて、ダイナミック論理回路が論理決定を行なうのに
必要な固有の遅れ時間を利用するにある。

本発明の他の目的は、ステアリング回路で制御されるカ
ウンタの速度を高めると共に、多段式メモリ段若しくは
補助カウンタの如きカウンタを、ダイナミック論理シフ
ト回路と組合わせて用い、シフト回路のそれぞれの補助
カウンタが所定の状態即ちカウント値に達した時、後続
の補助カウンタの状態即ちカウント値を進めるようにす
ることによりこの種のカウンタの欠点を克服するにある
。

本発明の上記及びその他の目的は、シフト回路に関連す
る夫々の記憶段のカウント値が所定の値に等しくなった
時に前進信号を後続の記憶段へ伝播さすようにダイナミ
ック論理シフト回路をダイナミック論理記憶段と同期し
て且つ並列動作で用いる事で達成される。

本発明の良好な実施例は電界効果トランジスタのダイナ
ミック論理回路を用いているので、電界効果トランジス
タのダイナミック論理回路の一例を示す第３及び第４図
を参照する事により本発明を一層明白に理解する事がで
きよう。

これらの回路そのものは本発明を構成するものではない
。

しかし、これらが本発明の回路につながれた場合、これ
ら回路固有の遅延特性が利点をもたらす。

下記に述べられているダイナミック論理回路に対する種
々の代案が本発明から逸脱することなく選択可能なこと
は当業者にとって明らかであろう。

ダイナミック論理回路は夫々最少３つの電界効果トラン
ジスタデバイスを有し、それらのうちの少なくとも２つ
は４つの重複しない位相のクロック信号Ｑ１．Ｑ２．Ｑ
３及びＱ４のいずれかにつながれている。

例えば、第４図に示された第３図のインバーター３５０
は、ドレイン及びソースが正の電源電圧＋■及び接続点
４５２に夫々つながれ、ゲートが第３位相クロックパル
スψ３につながれている電界効果トランジスタ４５１を
有する。

トランジスタ４５１は、各々の第３位相パルスψ３の期
間中接続点４５２を正電位に予め充電する。

トランジスタ４５３及び４５５は第４図に示されるよう
に、接続点４５２とアース電位の間で直列につながれて
いる。

かくて、正電位の信号Ｆがトランジスタ４５３のゲート
にあられれると、トランジスタ４５３は導通され、第４
位相時間の論理決定期間中、接続点４５２をトランジス
タ４５５を通してアース電位に放電し、この期間中トラ
ンジスタ４５５は導通する。

次の第１及び第２位相時間の間に、前の第４位相時間中
に接続点４４４に現かれたアップ・レベル信号Ｆによっ
て、ダウン・レベル信号Ｇが接続点４５２に現われる。

この様にして、インバーター３５０は信号がそこを通過
する時にその信号を反転させ且つ遅延させる。

同様に、トランジスタ４４１及び４４３は、正の電源と
接続点４４６及び４４４の夫々の間にドレインとソース
をつながれている。

よって第１位相パルスψ１の期間中、接続点４４６及び
４４４は正電位に充電される。

同様に、トランジスタ４４５及び４４９は夫々接続点４
４４及び４４６の間、並びに４４８及びアースの間にド
レインとソースをつながれている。

その結果、もし接続点４４６及び４４８の間のトランジ
スタが電路を与えるならば第２位相パルスψ２の論理決
定時間の間接読点４４４及び４４６の電荷は、アース電
位に導かれる。

接続点４４６と４４８の間のトランジスタは、論理アン
ド回路３２０及び３３０並びに論理オア回路３１０を構
成する。

例えば、正電位の信号Ａ及びＢをトランジスタ４３１及
び４３３のゲートに印加すると、これらのトランジスタ
は導通状態になり、接続点４４６と接続点４４８の間に
電路が完成され、アンド機能が達成される。

同様に、正電位の信号Ｃ及び正電位の信号り若しくは正
電位の信号Ｅをトランジスタ３２１及びトランジスタ４
１１若しくはトランジスタ４１３の各々に印加すると、
接続点４４６から接続点４４８に第２の電路が形成され
、それによって回路３２０の論理アンド機能及びオア・
インバート回路３１０のオア・インバート機能が遠戚さ
れる。

トランジスタ４１１若しくはトランジスタ４１３が接続
点４１２と接続点４４８の間に導通路を形成することに
よってオア・ゲート３１０のオア機能が遂行される。

もしオア・インバート回路３４０につながれたアンド回
路３２０も３３０も先に述べた接続点４４６と接続点４
４８の間に導通路を形成しないならば、次の第３及び第
４位相パルスψ３及びψ４の時間の間アップ・レベル信
号Ｆが発生される。

本発明に従って、作られた３段の２進カウンタが第１図
に示されている。

第１図のカウンタは、論理アンド、オア、インバートラ
ッチ回路を用いる複数個のダイナミック論理循環記憶段
１１，３３及び３９よりなる。

各各の記憶段のラッチは真数出力「＋ピッ目」、「十ビ
ット２」及び「十ビット３」を有する。

同様に、各々のラッチ回路は、補数出力「−ビット１」
、「−ビット２」及び「−ビット３」を有する。

各々の記憶段のラッチ回路は、歩進信号を受取るための
循環補数入力と、リセット信号を受取るための再循環禁
止真数入力を有する。

ラッチ１１の真数及び補数出力は夫々１３及び１５で示
され、再循環補数入力及び再循環禁止真数入力は夫々１
７及び１９で示される。

上述のラッチ回路の各々は、アンド／オア・ゲート回路
と２つのインバート回路で構成される。

例としては、記憶段１１のラッチ回路は出力がオア／イ
ンバート回路４１の入力につながれたアンド回路４３及
び４５からなるアンド／オア・ゲート回路を含む。

オア／インバート回路４１の出力は、インバート回路４
７の入力につながれる。

インバート回路４７の出力はラッチ１１の真数出力であ
り、これはアンド回路４３へつながれてゲ゛−ト付き正
帰還路を構成し、これによりラッチ機能を遂行する。

インバート回路４７の出力は、インバート回路４９の入
力へつながれ、その出力は記憶段１１のラッチ回路の補
数出力である。

インバート回路４９の出力はアンド回路４５の入力へつ
ながれ、これは、アンド回路４５を条件付けるための能
動的な歩進信号が入力１７に受は取られ、且つアンド回
路４３の条件付けを解除するための能動的なリセット信
号が入力１９に受は取られた時に、ラッチ１１の状態を
変えるための負帰還路を形成する。

これにより正帰還路を開くと共に負帰還路を閉じる。

上記の各々の記憶段はこの分野で周知のように、２進数
の１．２，４．８等の桁値を有するビット位置の２進数
値を貯蔵する働きをする。

本発明が先行技術と異なる主な点は、上述の記憶段に貯
蔵されたカウント値を歩進させる点にある。

第１図のカウンタ内に貯蔵されたカウント値を歩進する
よう適切な記憶段の状態を変化させるために、各々の記
憶段は関連するシフト段を有する。

例をあげれば、ビット位置１のラッチ回路３３は関連す
るシフト段３５を有し、ラッチ回路１１は関連するシフ
ト段２１を、ラッチ回路３９は関連するシフト段３７を
有する。

各々のシフト段は、カウンタを進めるための信号を受取
るための前進入力を持っている。

例をあげればシフト段２１への前進入力は２３で示され
る。

各々のシフト段は前進入力信号を遅らせ且つ適当な条件
のもとて前進入力信号を禁止するためのダイナミック論
理回路を含んでいる。

遅延された前進入力信号が禁止されない場合、これは出
力２５の如き歩進出力へ供給され、再循環補数信号をそ
の関連するラッチ回路へ与えて、ラッチ回路の補数出力
からの帰還路を完成し、論理的″１”から“Ｏ”へ又は
′Ｏ”から”ｌ”へ状態を変化させる。

成るシフト段に関連するメモリ段のラッチ回路の状態の
変化は、シフト段の出力、例えば出力２７からのリセッ
ト信号により、ラッチの真数出力からの帰還路を禁止す
ることにより完成される。

各シフト段は、それに関連する記憶段の状態を変化させ
るのに加えて、その入力に受は取られた前進信号をダイ
ナミック論理ラッチ回路の１循環に必要な時間だけ遅ら
せた後に出力へ伝える。

この様な方法で前進信号は、次のシフト段へと伝播され
るっ各々のシフト段、例えばシフト段２１は入力３１の
如き禁止入力を１つ前の記憶段３３の真数出力につなが
れている。

各々のシフト段に対する禁止入力は、その前段の記憶段
が歩進前に論理的′Ｏ”を含んでいる時には、シフト段
からの歩進、リセット及び前進伝播の各出力を禁止する
。

この様な方法により、成るビット位置の記憶段が夫々の
シフト段により論理的″Ｏ”から論理的“１”に変化さ
れると、伝播された前進信号は、次に高位のビット位置
の記憶段の状態を変化させることを禁止される。

再度第１図を参照するに、ラッチ１１に関連するシフト
段の詳細な論理回路が破線２１の内部に示される。

前述の前進信号はオア・インバート・ゲート５１の一力
の入力へつながれ、又前進の禁止人力３１はインバート
回路５３を介してオア・インバート・ゲート５１の他方
の入力へつながれる。

オア・インバートゲート５１への２つの入力が共に負の
場合、即ち２進″′０″の場合、オア・インバート・ゲ
ート５１は正の即ち２進″１”の出力を歩進信号として
発生する。

この出力は、線２５及びインバータ回路５５．５７の入
力へつながっている。

インバータ回路５７の出力は線２７につながれてリセッ
ト信号を伝えると共に、インバート回路５５の出力は線
２９へつながれて、次段のシフト段、例えばシフト段３
７で使用するための遅延された伝播された前進信号を与
える。

第２図を参照しながら、第１図のカウンタの動作を順に
説明する。

説明上第１図のカウンタは２進数１００を有しているも
のと仮定すれば、ビット位置１は論理的”１”を含み、
ビット位置２及び３は論理的に”Ｏ”を含む。

第３及び第４図のダイナミック論理回路の例に関して、
先に述べたように各々のダイナミック論理回路は反復し
て生じる一連の非重複的位相時間１乃至４の開動作する
。

第２図の波形「＋ビツロ」を参照すると、第１図のイン
バータ６１は、位相時間３の間常に「十ビット１」ライ
ンを正の電位に充電している。

このため、インバータ６１のブロック線図には数字３が
示されている。

ラッチ回路３３が論理的゛ｌ”を含むようにセットされ
ていると仮定したので、インバータ６１の出力は位相時
間４の論理決定時間２０２の間は放電されず、よって次
の位相時間１及び２の間、第１図のラッチ回路３３の「
十ビット１」出力ラインに正の信号が得られる。

ラッチ回路１１は”０”を含んでいるものと仮定したの
で、第２図の「十ビット２」の波形は、各各の位相時間
３の間正の電位に充電された出力を与え、又位相時間４
の論理決定時間２０２及び２０６の間は、アース電位へ
放電された出力を与える。

よって、次の位相時間１及び２の間、「十ビット２」の
波形はアース電位にある。

同様に第２図の「−ビット１」及び「−ビット２」の波
形は夫々「十ビット１」及び「十ビット２」の波形に対
して反転され且つ１位相時間だけ遅延されている。

第２図に示されるようにラッチ回路３３及び１１内で論
理的”１”と”ＯＩｔが連続的に循環されることに留意
して、シフト段３５からの出力である第２図の「ビツロ
歩進」なる波形に注目しよう。

シフト段３５は、カウンタの第１番目の段であるので、
ラッチ回路３３の状態は前進パルスが受は取られる度に
変化する。

よって、禁止入力若しくは禁止ゲートは不要であり、前
進入力は位相時間４の間に論理決定時間が生じる限りは
「ピッ１１歩進」出力として直接に使用される。

位相時間１の時間２０３の間「ビツロ歩進」の波形が正
の電位にある結果、第１図のインバータ６７からの出力
「ビット１リセツト」はアース電位にされる。

よって第２図の「ビツロ歩進」及び「ビット１リセツト
」は位相時間２の時間２０４の間、夫々正電位及びアー
ス電位にある。

この時間２０４は第１図のカウンタに関する第１の論理
決定時間である。

第２図の「ピッ１１歩進」の波形は、アンド回路７３に
作用して位相時間２の論理決定時間２０４の間、再循環
ダイナミック論理ラッチ回路３３の補数出力「−ビット
１」からの帰還路を完成する。

真数出力「十ビット１」からの帰還路は、位相時間２の
論理決定時間２０４の間、波形「ビット１リセツト」が
アース電位にあるため、アンド回路７１において禁止さ
れる。

従って、第２図に「ビット１ゲート」と示されるオア・
ゲート６３の出力は、位相時間３及び４の夫々の論理決
定時間２０５及び２０６の間は、アンド回路７１もアン
ド回路７３も位相時間２の論理決定時間２０４の間に導
電路を与えなかったので、正レベルに留まる。

よってラッチ回路３３は、論理的”■”から論理的”Ｏ
”の状態に変化しはじめている。

ラッチ回路３３は、最初の論理決定時間２０４の間に状
態を変化しはじめたが、その出力信号である「十ビット
１」及び「−ビット１」は夫々依然として正電位及びア
ース電位にある。

よって、この同じ最初の論理決定時間２０４の間シフト
段２１のインバート回路５３は、第一記憶段３３からの
正電位の真数出力を反転し、負電位が発生され、これに
より前進信号がシフト段２１のオア・インバート・ゲー
ト５１を通って伝播される。

この同じ最初の論理決定時間２０４の間、シフト段２１
に対してインバート回路６９によって前進信号が与えら
れる。

論理決定時間２０４の間、インバート回路５３及び６９
はその入力に正電位レベルの信号を有する結果第２図の
「伝播禁止」なる波形により示されるようにインバート
回路５３及び６９の出力は、位相時間３の時間２０５及
び位相時間４の時間２０６の間アース電位になる。

第１図のカウンタに関する第２の論理決定時間は位相時
間４の時間２０６である。

この時間２０６中オア・インバート・ゲ゛−ト５１の入
力はいずれも正レベルにないので、オア・インバートゲ
゛−１５１の出力は、正電位レベルに留まり、それによ
って第２図に示されるように「ビット２歩進」の波形が
発生される。

第２図の「ビット２歩進」の波形は第３の論理決定時間
の間、即ぢ位相時間１の時間２０７の間インバート回路
５７によって反転されて第２図の「ビット２リセツト」
なる波形を発生する。

第２図を参照すれば明らかなように、「ビット２歩進」
及び「ビット２リセツト」の波形は、第１図のカウンタ
に対する第４の論理決定時間、即ち位相時間２のクロッ
ク時間２０８の間夫々正電位及び負電位にある。

従って、それらの波形は、第４論理決定時間２０８の聞
役１１の補数出力である「−ビット２」出力からアンド
・ゲート４５を通る帰還路を完成すると共に、真数出力
である「十ビット２」出力からアンド・ゲート４３を通
る帰還路を禁止する状態にあるつランチ回路３３が２進
″１”から２進″Ｏ”へ歩進されるのと同じ第１論理決
定時間２０４の間に、ラッチ回路３３に貯蔵されていた
２進″′１”ビットが伝播された前進信号をシフト段３
５からシフト段２１ヘゲートすることができたのと丁度
同じように、ラッチ段１１が２進″１”に歩進されるの
と同じ第４論理決定時間の間ラッチ段１１に貯蔵されて
いた２進″Ｏ”ビットは前進信号がシフト段３７へ伝播
するのを禁止する。

前進信号はシフト段２１からインバート回路５５を経て
伝播されるが、第５論理決定時間２１０の間「ピッ１３
歩進」ラインをアース電位に放電させるインノ＜−ト回
路７１により与えられる正電位レベルの信号により、記
憶段のラッチ３９の状態変化を禁止する。

ラッチ段１１は第４論理決定時間２０８の間に状態の変
化をしはじめているが、第６及び第７論理決定時間まで
は完全には状態を変化しない。

この第６及び第７論理決定時間では、新しい「十ビット
２」及び「−ビット２」出力がラッチ１１の新しい内容
が循環されるにつれて出力される。

本発明のこの実施例の各々の段の状態を変化させるには
、約４位相時間即ち１つの完全なりロック・サイクルが
必要なことがわかる。

かくて図示の３段カウンタに対して、最初の２段を１０
０から０１０に歩進させるのに１０位相時間即ち２．５
クロツク・サイクルを要する。

１４段カウンタに対しては、全ての段の状態を変えるの
に１４．５クロツク・サイクル（各サイクルは４位相時
間）を要する。

複数段のカウンタを完全に歩進させるのには、１クロツ
ク・サイクル（４位相時間より成る）より多く必要であ
るが、カウンタが再び歩進されるまでに全ての状態変化
されなくてもよい。

これは本発明のカウンタを歩進させるシフト段により与
えられる伝播機構のためである。

最下位段が完全に状態変化している限り、カウンタは再
び前進されることができる。

かくて任意の段数の複数段カウンタで１クロツク・サイ
クルで１回の歩進率が可能である。

勿論、そのような複数段カウンタの全ての出力は最後の
前進パルスが伝播され、これが２進”Ｏ”を含む段に出
くわしたその段を２進″１”に切換えるまでは有効にな
らない。

更に高速のダイナミック論理計数回路を以下に説明する
。

これは前述の実施例のシフト論理段とステアリング論理
回路で制御された補助カウンタとの組合わせを用いたも
のである。

本発明のこの変更例即ち第２実施例は複雑さを減少させ
る利点をもち、且つ実質的に無限の計数段を有するカウ
ンタの使用を可能にすると同時に前途の実施例のカウン
タを上まわる動作速度を有する。

単なる例にすぎないが、この変更例はダイナミック論理
回路を用いた多数のデジタルカウンタで用いられるよう
な命令カウンタ（ＩＣ）であると考える。

よって信号「ＩＣ歩進」は「命令カウンタ前進」と同期
している。

同様に、信号「歩進禁止」は、最後の利用可能な論理決
定時間で禁止されるような論理決定がしばしばなされる
ダイナミック論理回路と共に、本発明のカウンタが実際
に使用される様子を説明するために、説明中に入れられ
ている。

論理決定を行ない、これを後に禁止する手法は、ダイナ
ミック論理回路がもともと他の形式のデジタル論理回路
より遅いことからダイナミック論理回路においては、特
に有用である。

第５図を参照するに、ステアリング回路で制御される３
段の補助カウンタ５０１乃至５０９は−ＩＣ−１４乃至
−ＩＣ−０で示される最下位桁から最高位桁までの夫々
の補数出力を有する。

例として、第７図においてステアリング回路で制御され
る３段の補助カウンタ５０９が示されている。

第５図は５つのそのような補助カウンタによって構成さ
れる。

補助カウンタ５０１乃至５０９は、それらのダイナミッ
ク論理回路が論理決定をなすクロック時間位相のみが異
なっている。

よって第７図のアンド・オア・インバート・ゲート７０
１゜７１１及び７２１は位相時間２のクロック時間の間
論理決定を行なう。

よって、第３、第４図及びそれらに関する前述の説明を
参照すると、ゲート７１３．７１５及び７３１はオア・
インバート・ゲート７１１と関連して動作する。

よって、位相時間２の間にこれらの全てが論理決定をな
す。

同様に、ゲート７０３，７０５及び７２３，７２５゜７
３３は各々オア・インバート・ゲート７０１及び７２１
と関連して動作する。

同様にインバート回路７０７，７１７及び７２７は、位
相時間４の間論理決定をなし、インバート回路７０９，
７１９及び７２９は、位相時間１の間論理決定をなす。

第７図中に示されたクロック位相時間中、補助カウンタ
５０１及び５０９のダイナミック論理回路が論理決定を
なす。

説明を簡単にするために、補助カウンタ５０１のアンド
／オア・インバート・ゲートが論理決定をなす時間であ
る位相時間２は以後クロック２、位相２、若しくは第４
番目の論理決定時間と呼ばれる。

同様に、補助カウンタ５０９のアンド／オア・インバー
ト・ゲートが論理決定をなす時間である位相時間２は以
後クロック３、位相２、若しくは第８番目の論理決定時
間と呼ばれる。

第５図を更に参照するに、補助カウンタ５０３のアンド
／オア・インバート・ゲートは、第５番目の論理決定時
間、即ちクロック２、位相３時間の間論理決定をなす。

補助カウンタ５０５のアンド／オア・インバート・ゲー
トは、第６番目の論理決定時間クロック２、位相４の間
論理決定をなす。

補助カウンタ５０７のアンド／オア・インバート・ゲー
トは、第７番目の論理決定時間のクロック３位相１の間
、論理決定をなす。

カウンタ５０９のインバート回路７０７と７０９がアン
ド／オア・インバート・ゲート７０１の論理決定から夫
々２及び３位相時間後にそれらの論理決定をなすのと同
じく、カウンタ５０１乃至５０７のインバート回路の論
理決定時間は、再循環ラッチ記憶段の動作を達成させる
ようにアンド／オア・インバート・ゲートの論理決定時
間から遅らされる。

ダイナミック論理回路の分野の通常の技術知識を考えれ
ば、補助カウンタ５０１乃至５０９の詳細を述べること
は無駄であろう。

但し、前に述べたステアリング回路は第７図ではオア・
ゲート７３１及び７３３並びにアンド・ゲート７１５及
び７２５の形で図示のように接続されて示されている。

第１時間間隔の間、第１補助カウンタ５０１の内容をサ
ンプルすることについては、第５図のシフト論理回路５
１１の詳細を示す第６図を参照して説明する。

第６図において、ダイナミック論理ノア・ゲート６０１
乃至６０７よりなるサンプリングゲートが設けられてい
る。

ゲート６０１乃至６０７の各々の入力は、下位４桁の補
助カウンタ５０１乃至５０７の各々の３つの補数出力に
つながれている。

よってオア・ゲ゛−１６０１の入力は補助カウンタ５０
１の出力−ＩＣ−１２、−ＩＣ−１３及び−ＩＣ−１４
につながれる。

かくて、補助カウンタ５０１が７なる所定の２進数カウ
ント値を有する場合、補助カウンタ５０１の補数出力で
ある一ＩＣ−１２乃至−ＩＣ−１４は、全て論理”Ｏ”
状態即ちアース電位にある。

よって、第１時間間隔の間、即ちクロック１、位相３の
時間中、オア・ゲート６０１の出力接続点を放電させる
入力はオア・ゲート６０１には与えられない。

よって、アース電位の「伝播禁止」信号が第３及び第４
の時間間隔中、即ちクロック２、位相１及び２の間イン
バート回路６１１の出力に発生され前進信号が伝播され
る。

サンプリングゲート６０３乃至６０７及び夫々のインバ
ークロ１３乃至６１７は第６図に示されたのと同様な方
法で互いに対して及び第５図のカウンタ５０３乃至５０
７につながれている。

ｒ＋ＩＣ歩進」と示される前進信号に応じて、第１補助
カウンタ５０１を前進させるために、ノアゲート６２１
及びインバート回路６２３が設けられている。

ノアゲート６２１の出力は「０１歩進」と呼ばれ第５図
中の同様の名称の信号線に対応する。

ノアゲート６２１の出力は又、インバート回路６２３の
入力につながれ、インバート回路６２３の出力は第５図
に示されるｒＧ１１Ｊセツロ信号である。

本発明のこの変更例の動作速度を更に改良するため、前
進信号はシフト論理回路５１１を通って２つの並列電路
中を伝播される。

各電路は漸次高位桁に向う補助カウンタ段５０１乃至５
０９を逐次的伝播方式で制御するためのダイナミック論
理ノア回路及びインバート回路を含む。

ｒ＋ＩＣ歩進」前進信号がインバータ６１９及び６２５
の入力に受取られる。

インバータ６１９及び６２５は、前進信号が第２時間間
隔であるクロック１、位相４の間ゲート６２１を制御し
、そして第３時間間隔であるクロック２、位相１の間ゲ
ート６２７を制御するように適切なタイミング関係を与
える。

この目的のために、インバータ回路６１９及び６２５の
出力は当然ノアゲ゛−トロ２１及び６２７につながって
いる。

ノアゲート６２１の出力は、第６図の右端のインバート
回路６４１の入力へ、インバート回路６２３、ノアゲー
ト６３１、インバート回路６３３及びノアゲート６３９
を直列に通って接続され、第４、第６、第８時間間隔の
間、補助カウンタ５０１．５０５及び５０９を匍脚する
。

これらの時間間隔はクロック２位相２、クロック２位相
４及びクロック３位相２に対応する。

同様に、インバート回路６２５の出力はノアゲート６２
７、インバート回路６２９、ノアゲート６３５を直列に
通りインバート回路６３７の入力につながれ、第５及び
第７時間間隔の間補助カウンク５０３及び５０７を制御
している。

これらの時間間隔は、各々クロック２位相３及びクロッ
ク３位相１とに対応する。

第５、第６、第７図のカウンタ動作に関する以下説明は
項目別でなされる。

各々の項は論理決定時間で見出しをつけられ、カウンタ
回路の重要な論理決定ブロックによりなされる論理決定
が述べられている。

この説明の目的として、カウンタはＩＣ−０よりＩＣ−
１４の各々の罰数段に、２進泪数値０００００１１１１
１１１１１１を各々含み、単一のｒＩＣ歩進」なる前進
信号がカウンタを前進させるように受取られるものとす
る。

従って、補助カウンタ５０１．５０３，５０５及び５０
７のみが状態変化を必要とされる。

第１論理決定時間−クロック１、位相３ ゲート６０１及び６０３は補助カウンタ５０１及び５０
３をサンプルし、この例で仮定したように各々の補助カ
ウンタ内に２進の７なる所定のカウント値を見出す。

補助カウンタ５０３のアンド／オア・インバート・ゲー
トは論理決定を行ない真数を循環させる。

第２論理決定時間−クロック１、位相４ ゲート６２１は前進信号であるｒ＋Ｉｃ歩進」に応答し
て４もし「十歩進禁止」信号が存在しなければ、第４論
理決定時間の間、論理決定をなし補助カウンタ５０１を
歩進させる。

インバート回路６１１は第３及び第４論理決定時間の間
論理決定を行ない、アース電位出力信号を発生する。

これにより、前進信号の伝播は禁止されない。

補助カウンタ５０１及び５０９のインバート回路７０７
，７１７及び７２７は、第３及び第４の論理決定時間の
間論理決定を行ない、各々のラッチの真数出力を発生さ
せる。

即ち、接続点＋ＩＣ−１４、＋ＩＣ−１３及び＋ＩＣ−
１２をアース電位に放電させず、＋ＩＣ−２、＋ＩＣ−
１、＋ＩＣ−０を放電させる。

補助カウンタ５０７のインバート回路７０９゜７１９及
び７２９は、第３及び第４論理決定時間の間論理決定を
行ない、各々のラッチの補数出力を発生させる。

即ち、接続点−ＩＣ−５をアース電位に放電させ、−Ｉ
Ｃ−４及び−ＩＣ−３をアース電位に放電させない。

第３論理決定時間−クロック２、位相１ ゲート６０５及び６０７は夫々補助カウンタ５０５及び
５０７をサンプルし、補助カウンタ５０５には７なる所
定のカウントが存在するが、補助カウンタ５０７には７
より小さいカウントが存在することを見出す。

インバート回路６１３は、第４及び第５論理決定時間の
間論理決定を行ないアース電位出力を発生する。

これにより、前進信号の伝播は禁止されないへ インバート回路６２３は第４論理決定時間の間論理決定
を行ないアース電位出力を発生し、よってカウンタ５０
１の各々のラッチの真数出力の再循環を禁止し、且つ前
進信号を伝播させる。

ノアゲート６２７は第４及び第５論理決定時間の間論理
決定をなし、正の電位出力を発生し、第５論理決定時間
の間者ラッチの補数出力を再循環させることにまりカウ
ンタ５０３を前進させる。

第４論理決定時間−クロック２、位相２ 補助カウンタ５０１は各ラッチの補数出力を循環させる
ことによりカウント値７からカウント値Ｏへ前進する。

前進信号はゲート６３１を通って伝播され、ゲート６３
１は第５及び第６論理決定時間の間正電位の出力を発生
し、第６論理決定時間の間補助カウンタ５０５を歩進さ
せる。

インバート回路６１５及び６１７は第５及び第６論理決
定時間の間論理決定をなし、夫々アース電位及び正電位
の出力を発生し、ゲート６３５を禁止せず、ゲート６３
９を禁止する。

これにより前進信号がゲート６３９を通って伝播するの
が禁止される。

第５論理決定時間−クロック２、位相３ 補助カウンタ５０３は、カウント値７よりカウント値Ｏ
へ歩進し、そのラッチの補数出力は全て循環される。

前進信号はゲート６３５を通って伝播され、ゲ−１６３
５は第６及び第７論理決定時間の間論理決定をなし、正
電位出力を発生し、第７論理決定時間の間補助カウンタ
５０７を歩進させる。

補助カウンタ５０５のインバート回路７０９゜７１９及
び７２９は第６及び第７論理決定時間の間論理決定をな
し、補数出力−【Ｃ−８、−ＩＣ−７及び−ＩＣ−６を
発生しこれらの出力をアース電位へ放電させる。

補助カウンタ５０７のインバート回路７０７゜７１７及
び７２７は第６及び第７論理決定時間の間論理決定をな
し、真数出力＋ＩＣ−５、＋ＩＣ−４及び＋ＩＣ−３を
発生し、これにより回路７０７の出力を放電させず、回
路７１７及び７２７の出力を放電させる。

第６論理決定時間−クロック２、位相４ 補助カウンク５０５はカウント値７からカウント値Ｏへ
歩進する。

補助カウンタ５０７が値７より小さいカウント値を含む
ことをサンプリングゲート６０７が検知する結果、歩進
信号はインバート回路６１７の出力によりゲート６３９
を通って伝播するのを禁止される。

補助カウンタ５０７のインバート回路７０９．７１９及
び７２９は第７及び第８論理決定時間の間論理決定をな
し、補数出力−ＩＣ−５、−ＩＣ−４及び−ＩＣ−３を
発生し、これにより回路７０９の出力を放電させ、回路
７１９及び７２９の出力を放電させない。

補数カウンタ５０１及び５０９のインバート回路７０７
，７１７及び７２７は第７及び第８論理決定時間の間論
理決定をなし、真数出力＋ＩＣ＝１４、＋ＩＣ−１３及
び＋ＩＣ−１２並びに＋ＩＣ−２、＋ＩＣ−１及び＋Ｉ
Ｃ−０を発生する。

補助カウンタ５０１は第４論理決定時間の間にＯに歩進
されたので両補助カウンタ回路７０７゜７１７及び７２
７の出力は全てアース電位に放電する。

ゲート６２１は既に充電されており、この論理決定時間
には第２の前進信号を受けとる事が可能であり、よって
第５図のカウンタを、現在高位桁の補助カウンタへ伝播
されている先行する前進パルスを妨げることなく、各サ
イクルに１回の割合で歩進させる。

第７論理決定時間−クロック３、位相１ 補助カウンタ５０７は、その出力＋ＩＣ−５、＋ＩＣ−
４及び＋ＩＣ−３の各々において２進カウント値１から
カウント値２に歩進する。

この歩進は、アンド回路７０３を通しての真数出力＋Ｉ
Ｃ−５の再循環を防止すると共にアンド回路７０５を通
して補数出力−ＩＣ−５を再循環させる事によりなしと
げられる。

同様に、論理的”１”の正電位にある補数出力−ＩＣ−
４は、＋ＩＣ−５と「０４歩進」の信号が両方とも正電
位であるという事実により、アンド回路７１５を介して
ゲートされる。

−ＩＣ−５信号も「Ｇ４リセット」信号も正電位にはな
いので、オア回路７３１はアンド回路７１３に直列導電
路を与えない。

よって、真数出力＋ＩＣ−４は再循環するのを禁止され
る。

上述の説明を理解する手助けとして、再度第３図及び第
４図を参照する。

ステアリング回路７２５及び７３３はアンド・オア・イ
ンバート・ゲート７２１が補数出力−ＩＣ−３を再循環
させないようにし、よって補助カウンタ５０７の最高位
桁段のラッチはその状態を変化しない。

補助カウンタ５０１及び５０９のインバート回路７０９
，７１９及び７２９は第８及び第９論理決定時間の間論
理決定をなし、正電位出力−ＩＣ＝１４、−ＩＣ−ｉ３
、−ＩＣ−１２及び−ＩＣ−２、−ＩＣ−１、−ＩＣ−
０を夫々発生する。

同様に、補助カウンタ５０３のインバート回路７０７．
７１７及び７２７は第８及び第９論理決定時間の間論理
決定を行ない、補助カウンタ５０３はＯに歩進されてい
るので、アース電位出力＋ＩＣ−１１、＋ＩＣ−１０及
び＋ＩＣ−９を夫々発生する。

第８論理決定時間−クロック３、位相２ 前進信号がゲート６３９を通って伝播されなかったので
補助カウンタは歩進しない。

補助カウンタ５０５のインバート回路７０７゜７１７及
び７２７はその出力＋ＩＣ−８、＋ＩＣ−７及び＋ＩＣ
−６をアースへ放電させ、第９論理決定時間の最初の間
補助カウンタ５０５内の新しいカウント値０を出力する
。

補助カウンタ５０３のインバート回路７０９゜７１９及
び７２９はそれらの出力−ＩＣ−１１、−ＩＣ−１０及
び−ＩＣ−９を放電させず、よって第９論理決定時間の
最初の間補助カウンタ５０３内の新しいカウント値Ｏの
補数を出力する。

第９論理決定時間−クロック３、位相３ 補助カウンク５０７のインバート回路７０７゜７２７及
び７１７は、この時夫々出力＋ＩＣ−５゜＋ＩＣ−３を
放電させており、＋ＩＣ−４は放電しておらず、第１０
及び第１１論理決定時間の間補助カウンタ５０７の真数
出力が発生される。

第１０論理決定時間−クロック３、位相４補助カウンタ
５０９のインバート回路７０７゜７１７及び７２７はこ
の時夫々出力＋ＩＣ−２、＋ＩＣ−１及び＋ＩＣ−０を
放電させており、第１１及び第１２論理決定時間の間補
助カウンタ５０９の真数出力を提供する。

上述の変更実施例の動作例の説明より明らかなように、
第５図のカウンタは２．５クロツク・サイクル（各サイ
クルは４位相よりなる）内で最高位補助カウンタに出力
を発生させるように、前進信号で完全に歩進される。

ダイナミック論理設計の分野に精通した人にとって明白
なように、単一の直列路状につながれたシフト段を示す
第１実施例の思想が第２実施例の補助カウンタの思想に
適用された場合、第１実施例と第２実施例の中間の速度
で動作しうるカウンタを提供することができる。

同様に、当業者にとって明らかなように、直列接続され
たシフト段よりなる並列路の数を増し、第２実施例に関
して上に示されたものより更に速度を増大させることが
できる。

当業者は単にスイッチング・デバイス・インピーダンス
及びキャパシタンスに関してダイナミック論理アンド回
路及びオア回路に与えられる入力の最大数を知って、第
６及び第７図に示された教えに従うのみでよい。

例えば、夫々４つのラッチ記憶段をもっている２進化１
０進式補数カウンタを歩進させるよう動作する３つの前
進信号伝播通路は周知の２進化１０進システム技術と前
述の教えを組み合わせる事で容易に実施できる。

【図面の簡単な説明】

第１図は論理ブロック線図型式による本発明の良好な実
施例に従ったカウンタの最初の３段を示す図、第２図は
第１図の線図の関連する回路接続点の電圧の波形を示す
図、第３図は第１．５．６及び７図に具体的に用いられ
ている論理的アンド・オア・インバート回路の例を示す
図、第４図は第３図の論理ブロック線図を電界効果トラ
ンジスタを用いて構成した詳細図式回路図、第５図は本
発明の第２の実施例のブロック線図、第６図は第５図の
シフト回路の論理的ブロック線図、第７図は３段補助カ
ウンタの論理的ブロック線図である。 ２１．３５，３７・・・・・・ダイナミック論理シフト
段、１１，３３，３９・・・・・・ダイナミック論理循
環記憶段。

Claims (1)

1. 【特許請求の範囲】 １ 下記構成を有するカウンタ。 （イ）真数出力、補数出力及び循環補数入力を有するダ
   イナミック論理循環記憶段。 （ロ）上記カウンタを前進させるための信号を受取るた
   めの前進入力を有し上記記憶段の循環と同期して上記前
   進信号を伝播させるダイナミック論理シフト手段。 （ハ）上記シフト段が更に上記記憶段の上記循環補数入
   力につながれた歩進出力と、次段のシフト段の前進入力
   へつながれる遅延された前進出力と、上記前進入力信号
   を禁止するため前段の記憶段の真数出力へつながれる禁
   止入力とを有し、上記前段の記憶段が歩進前に論理的に
   ”Ｏ”を含む場合には上記シフト段の上記歩進出力及び
   上記遅延された前進出力を禁止する１構成されている事
   。