KR870700189A - 클럭 복원회로 - Google Patents

클럭 복원회로

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KR870700189A
KR870700189A KR1019860700542A KR860700542A KR870700189A KR 870700189 A KR870700189 A KR 870700189A KR 1019860700542 A KR1019860700542 A KR 1019860700542A KR 860700542 A KR860700542 A KR 860700542A KR 870700189 A KR870700189 A KR 870700189A
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KR
South Korea
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counter
input
latch
signal
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Application number
KR1019860700542A
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English (en)
Inventor
알란 해즐리 로이드
라모트 얀
Original Assignee
모리스 제이. 코핸
아메리란 텔리폰 앤드 텔레그라프 캄파니
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Filing date
Publication date
Application filed by 모리스 제이. 코핸, 아메리란 텔리폰 앤드 텔레그라프 캄파니 filed Critical 모리스 제이. 코핸
Publication of KR870700189A publication Critical patent/KR870700189A/ko

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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

내용 없음.

Description

클럭 복원회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 상세 회로도이고.

Claims (8)

  1. 도래 데이터 신호의 클릭을 인출하기 위한 회로로서, 상기 회로는, 도래 신호의 기대 클럭율의 n배인 공칭율을 갖는 펄스를 발생시키기 위한 국부 클럭원, 도래신호 전이 검출기, 도래신호를 검출기의 입력에 인가하기 위한 수단을 구비하는데, 모듈로 n검출기, 지연된 데이터 신호로서 검출기의 입력으로부터 제1출력으로 도래 신호를 연장하기 위한 수단, 검출기의 제2 축력상에 계수기의 리세트 펄스를 발생시키기 위한 도래 신호의 각 전이에 응답하는 검출기내의 수단, 국부 클럭펄스의 발생에 응답하여 계수기를 순환적으로 계수 위치를 통해 진행시키기 위한 수단, 각 리세트 펄스의 발생에 응답하여 계수기를 제1 계수위치로 리세트시키기 위한 수단 및, i가 n 보다 적은 계수기의 i계수 위치로 진행시킬 때마다 계수기의 출력상에 인출된 클럭 펄스를 발생시키기 위한 수단을 구비하는 것을 특징으로 하는 클럭인출용 회로.
  2. 제1항에 있어서, 상기 검출기는, 제1 데이타래치, 각 국부 클럭펄스의 발생과 동시에 제1래치를 통해 입력상의 각 도래 신호를 제1 래치의 출력으로 클럭시키기 위한 수단, 제2래치, 각 국부 클럭펄스의 발생과 동시에 제2래치를 통해 제1래치의 출력상의 신호를 제2래치의 출력으로 클럭시키기 위한 수단 및 제1래치의 출력에 접속된 제1 입력 및, 제2래치의 출력에 접속된 제2입력을 구비하며, 리세트 펄스를 발생시키기 위한 제1 및 제2래치의 출력상에 서로 다른 각 시호 레벨의 발생에 응답하는 검출기를 구비하는 것을 특징으로 하는 클럭 인출용 회로.
  3. 제2항에 있어서, 계수기는, 입력 및 출력을 구비한 제1 및 제2계수기의 래치, 국부 클럭펄스원의 제어 하에 모들로 n 계수기로서 계수기의 래치를 작동시키기 위한 계수기 래치의 입력 및 출력을 상호 접속하는 게이트 수단, 계수기를 그의 제1계수 위치로 리세트시키도록 각 발생된 리세트 펄스를 제1계수기 래치의 입력에 인가하기 위한 수단, 국부 클럭펄스의 발생에 응답하여 계수기를 순환적으로 그의 n계수 위치를 통해 연속적으로 진행시키기 위한 수단 및, 계수기가 그의 제 i 계수 위치로 진행시킬 때마가 인출된 클럭 펄스를 제1래치의 출력에 인가하기 위해 제1래치를 포함한 수단을 구비하는 것을 특징으로 하는 클럭 인출용 회로.
  4. 제3항에 있어서, n=3이며, 계수기 래치의 출력에 관계하여 계수 위치 00,01 및 03를 갖는 것을 특징으로 하는 클럭 인출용 회로.
  5. 제3 또는 4항에 있어서, 검출기의 제1 출력으로부터 지연된 데이터 신호를 활용 회로의 제1입력에 인가하기 위한 수단 및, 각 인출된 클럭펄스를 활용회로의 제2입력에 인가함으로써, 활용회로는 인출된 클럭펄스가 그의 제2입력에 인가되는 시간에 제1 입력상의 지연된 신호를 레지스터하는 수단을 활용회로와 조합하는 것을 특징으로 하는 클럭 인출용 회로.
  6. 도래 데이터 신호의 클럭을 인출하는 방법에 있어서, 상기 방법은, a) 도래 신호의 기대 클럭율의 n 배인 공칭율을 갖는 국부 클럭 펄스를 발생시키는 단계, b) 도래 신호를 전이 검출기의 입력에 인가하는 단계, c) 지연된 데이터 신호로서 검출기의 입력에서 제1출력으로 도래 신호를 연장하는 단계, d) 도래 신호의 각 전이에 응답하여 검출기의 제2출력상의 리세트 펄스를 발생시키는 단계, e) 국부 클럭 펄스의 발생에 응답하여 모듈로 계수기를 순환적으로 계수 위치를 통해 진행시키는 단계, f) 각 리세트 펄스의 발생에 응답하여 계수기를 제1 계수 위치로 리세트시키는 단계 및 , g) I가 n 보다 적은 계수기의 제 i 계수 위치로 진행시킬 때마다 계수기의 출력상에서 인출된 클럭펄스를 발생시키는 단계로 이루어지는 것을 특징으로 하는 클럭인출 방법.
  7. 제6항에 있어서, 리세트 펄스를 발생시키는 단계는, a) 각국부 클럭 펄스의 발생과 동시에 제1데이타 래치를 통해 입력상의 각 도래 신호를 래치의 출력으로 클럭시키는 단계, b) 각 국부 클럭 펄스의 발생과 동시에 제2데이타 래치를 통해 제1래치의 출력상의 신호를 제2래치의 출력으로 클럭시키는 단계 및, c)제 1 및 2래치의 출력상의 서로 다른 각 신호 레벨의 발생에 응답하여 리세트 펄스를 발생시키는 단계로 이루어지는 것을 특징으로 하는 클럭인출 방법.
  8. 제7항에 있어서, a) 검출기의 제1출력으로부터 지연된 데이터 신호를 활용 회로의 제1입력에 인가하는 단계 및, b) 인출된 각 클럭펄스 활용회로의 제2입력에 인가함으로써, 활용회로는 인출된 클럭펄스가 그의 제2입력에 인가되는 시간에 제1입력상의 지연된 신호를 레지스터하는 단계를 포함하는 것을 특징으로 하는 클럭인출 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019860700542A 1984-12-07 1985-11-27 클럭 복원회로 KR870700189A (ko)

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Application Number Priority Date Filing Date Title
US06/679,458 US4694196A (en) 1984-12-07 1984-12-07 Clock recovery circuit
US679,458 1984-12-07
PCT/US1985/002363 WO1986003638A1 (en) 1984-12-07 1985-11-27 Clock recovery circuit

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KR870700189A true KR870700189A (ko) 1987-03-14

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ID=24726972

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US (1) US4694196A (ko)
EP (1) EP0205552A1 (ko)
JP (1) JPS62501044A (ko)
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AU (1) AU5191286A (ko)
CA (1) CA1253582A (ko)
WO (1) WO1986003638A1 (ko)

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