JPS62178035A - ビツト同期回路 - Google Patents
ビツト同期回路Info
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- JPS62178035A JPS62178035A JP61017937A JP1793786A JPS62178035A JP S62178035 A JPS62178035 A JP S62178035A JP 61017937 A JP61017937 A JP 61017937A JP 1793786 A JP1793786 A JP 1793786A JP S62178035 A JPS62178035 A JP S62178035A
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- Japan
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- output
- clock
- circuit
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- Granted
Links
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- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 241000989913 Gunnera petaloidea Species 0.000 description 1
- 235000002597 Solanum melongena Nutrition 0.000 description 1
- 244000061458 Solanum melongena Species 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318522—Test of Sequential circuits
- G01R31/318527—Test of counters
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はビット同期回路、すなわち同期式ディジタル通
信システムにおいて１位相ジッタをもつ信号を正しく受
信するビット同期回路の故障の診断容易にする回路に関
する。
信システムにおいて１位相ジッタをもつ信号を正しく受
信するビット同期回路の故障の診断容易にする回路に関
する。
ビット同期回路は、同一周波数で送受信が行われる交換
網、計算機間通信において伝送路の電気的特性の変動（
温度、電源、雑音など）による遅延時間のばらつきによ
るジッタを吸収し、受信波形を正しく取込むことを制御
している。このような回路は特願昭５７−１７３２１９
号に記載されているように受信側に多相のクロックを用
意し、入力データの変化点との上記クロックの位相との
相関を検出し、変化点より一番位相の離れているクロッ
クを入力データのラッチクロックとするようクロック選
択を制御することで、ジッタを吸収するようにしている
。
網、計算機間通信において伝送路の電気的特性の変動（
温度、電源、雑音など）による遅延時間のばらつきによ
るジッタを吸収し、受信波形を正しく取込むことを制御
している。このような回路は特願昭５７−１７３２１９
号に記載されているように受信側に多相のクロックを用
意し、入力データの変化点との上記クロックの位相との
相関を検出し、変化点より一番位相の離れているクロッ
クを入力データのラッチクロックとするようクロック選
択を制御することで、ジッタを吸収するようにしている
。
しかし通信用の回路が大規模集積化されてくるにつれて
、このように自動的にクロックが選択さ作詩に外部から
直接アクセスができないと、検査に多大なナス１−パタ
ーンや、これを作成するための工数がかかる欠点がある
。
、このように自動的にクロックが選択さ作詩に外部から
直接アクセスができないと、検査に多大なナス１−パタ
ーンや、これを作成するための工数がかかる欠点がある
。
本発明の目的は、ピッ１−同期回路にプロセッサとのイ
ンタフェース回路と診断用の信号を付加して外部からの
直接起動によりビット同期回路を人力データとは独立に
動作させ、その結果を外部より観測可能とすることを目
的とする。
ンタフェース回路と診断用の信号を付加して外部からの
直接起動によりビット同期回路を人力データとは独立に
動作させ、その結果を外部より観測可能とすることを目
的とする。
ビット同期回路はデータ伝送周波数の１周期を４分割す
る４個のクロックのうち最適なものをラッチクロックと
するものであるが１本発明では外部からの指示によるク
ロックの強制選択、カウントよりなるクロック選択回路
の強制カウントアツプおよびその解除をプロセッサイン
タフェースで実現したものである。
る４個のクロックのうち最適なものをラッチクロックと
するものであるが１本発明では外部からの指示によるク
ロックの強制選択、カウントよりなるクロック選択回路
の強制カウントアツプおよびその解除をプロセッサイン
タフェースで実現したものである。
〔発明の実施例〕
以下、本発明の実施例を詳細に説明する。
第１図は本発明によるピッ１−同期回路の一実施例の構
成を示す。同図における３０１，３０２は人力信号の波
形整形用のインバータ、：３０３はエツジ１−リカータ
イプのフリッププロップ、；３０４、；３０５は人力波
形のエツジ検出用の遅延素子と排他（イクスクルシブ）
ＮｏＲ，３０６，３１］は ′ＮＯＲ，３０７，３０９
はインバータ、３０８はＳ Ｒフリッププロップ、３１
０，３１４は４人力のマルチプレクサ、３２０はデコー
ダ、３１３゜３１５．３１７，３２２，３２７，３２８
，３３０゜３ ：３３はＮＡＮＤ、：ｌＬＢ、３２Ｌ、
３２５゜：３ コ３５ はＡＮＤ、 ３１８．
３２．６． コ３２９ 。
成を示す。同図における３０１，３０２は人力信号の波
形整形用のインバータ、：３０３はエツジ１−リカータ
イプのフリッププロップ、；３０４、；３０５は人力波
形のエツジ検出用の遅延素子と排他（イクスクルシブ）
ＮｏＲ，３０６，３１］は ′ＮＯＲ，３０７，３０９
はインバータ、３０８はＳ Ｒフリッププロップ、３１
０，３１４は４人力のマルチプレクサ、３２０はデコー
ダ、３１３゜３１５．３１７，３２２，３２７，３２８
，３３０゜３ ：３３はＮＡＮＤ、：ｌＬＢ、３２Ｌ、
３２５゜：３ コ３５ はＡＮＤ、 ３１８．
３２．６． コ３２９ 。
：３８４はインバータ、コ３１２はスルーラッチ。
ａｔ９．３２．４．３３２はカウンタを構成するエツジ
トリガータイプのフリップフロップ、３３６〜；３４０
は制御信号がＯでハイインピーダンスとなるトライステ
ートゲート、データバスＩ） Ｂは外部プロセッサーと
接続される双方向バス、Ｓ Ｅ Ｌは外部よりこのビッ
ト同期回路を選択する制御信号、１＜／Ｗはレジスタへ
の書込み／読出しを指定する信号、１”Ｅ Ｓ Ｔは外
部から検査用に直接選択される信号である。
トリガータイプのフリップフロップ、３３６〜；３４０
は制御信号がＯでハイインピーダンスとなるトライステ
ートゲート、データバスＩ） Ｂは外部プロセッサーと
接続される双方向バス、Ｓ Ｅ Ｌは外部よりこのビッ
ト同期回路を選択する制御信号、１＜／Ｗはレジスタへ
の書込み／読出しを指定する信号、１”Ｅ Ｓ Ｔは外
部から検査用に直接選択される信号である。
第２図は第１図の３２０のデコード回路の状態と、この
とき１０，３１４で選択されるクロックの関係を示して
いる。
とき１０，３１４で選択されるクロックの関係を示して
いる。
第３図は第１図のデータバイアスＤ Ｈの各ビットの書
込み／請出し時のビットの意味付けを示している。
込み／請出し時のビットの意味付けを示している。
第４図は第１図におけるφ０〜φ８の各クロックの位相
関係を示している。
関係を示している。
以ド前述の図を用いて実施例を説明する。まず通常状態
での動作を説明するため以１；の条件を設定する。人力
データのラッチクロックがφ０が選択され正常に動作し
ている状態では３１９ 。
での動作を説明するため以１；の条件を設定する。人力
データのラッチクロックがφ０が選択され正常に動作し
ている状態では３１９ 。
ａ２４．３ａ２のＱ出力はすべてＯであり、デコーダ３
２０はＵＯが′１′で他はｕ Ｏｒｒである。
２０はＵＯが′１′で他はｕ Ｏｒｒである。
このとき；３１０はや。信号を３１４はφ２信号が出力
される。
される。
さらに、同期外れのときクロックが自動選択されるよう
３１．２のＱ出力１１１ ＋＋とする。
３１．２のＱ出力１１１ ＋＋とする。
；３０１への人力信号の変化点がφ０以外のタイミング
のときは３０９の出力が“１″となり３０５より変化時
点に対するパルスが出力されても：３０６はマスクされ
その出力は“０″のままでＳＲフリップフロップは変化
しない。したがって３１３の出力も変化しないので、３
１９も元の状態を保持する。このような状態で動作して
いるときに：３０２の入力の変化点がφ０クロックの１
′ｉ １１の間に入った場合、；３０３はφ。の立下り
でラッチするので位相マージンが少なくなる。よってこ
のような場合他のクロックが選択される必要がある。上
記のような場合３０５にパルスが出力されるときはφ０
が“１”であるので；３０９の出力が１１ （） ＋＋
となり３０５の変化は３０７に伝えられる。
のときは３０９の出力が“１″となり３０５より変化時
点に対するパルスが出力されても：３０６はマスクされ
その出力は“０″のままでＳＲフリップフロップは変化
しない。したがって３１３の出力も変化しないので、３
１９も元の状態を保持する。このような状態で動作して
いるときに：３０２の入力の変化点がφ０クロックの１
′ｉ １１の間に入った場合、；３０３はφ。の立下り
でラッチするので位相マージンが少なくなる。よってこ
のような場合他のクロックが選択される必要がある。上
記のような場合３０５にパルスが出力されるときはφ０
が“１”であるので；３０９の出力が１１ （） ＋＋
となり３０５の変化は３０７に伝えられる。
この変化の結果コ３０８はセットされ、これにより３
＋ ３は：３か６１へと変化する。（ただしこのときＴ
ｌンＳＴは常に１”としておく。） ：３１３の出力
は３１９のクロック端子に入力されており、ｒ）端子は
３１２（１）（１）が“１”（７）トき３１９（１）Ｑ
出力の逆極性が人力されているのでクロックの立−１−
かりに応じて反転する。；３０８は次の変化に対処する
ために選択クロックの２つ先のクロック（ここではφ２
）によってリセットされる。本回路では雑音等による瞬
間的なデータの乱れにより直ちに同期外れを起さないよ
うに３１９を用いて１回の外れを除去している。
＋ ３は：３か６１へと変化する。（ただしこのときＴ
ｌンＳＴは常に１”としておく。） ：３１３の出力
は３１９のクロック端子に入力されており、ｒ）端子は
３１２（１）（１）が“１”（７）トき３１９（１）Ｑ
出力の逆極性が人力されているのでクロックの立−１−
かりに応じて反転する。；３０８は次の変化に対処する
ために選択クロックの２つ先のクロック（ここではφ２
）によってリセットされる。本回路では雑音等による瞬
間的なデータの乱れにより直ちに同期外れを起さないよ
うに３１９を用いて１回の外れを除去している。
３１９が変化した後、さらにφ０が１′のときにデータ
の変化がある場合、：３０８が再度セットされ、これに
よりカウンタのクロックが再度立上がり、この結果３２
４のＱ出力が１１１１１に変化し、デコーダ３２０の出
力Ｕ１が１１１”となり、３１０の出力はφ。からφｌ
へ、３１４の出力はφ２からφ３へと変化する。
の変化がある場合、：３０８が再度セットされ、これに
よりカウンタのクロックが再度立上がり、この結果３２
４のＱ出力が１１１１１に変化し、デコーダ３２０の出
力Ｕ１が１１１”となり、３１０の出力はφ。からφｌ
へ、３１４の出力はφ２からφ３へと変化する。
このように選択クロックとデータの変化点の位相が近接
してきた場合には上記のように位相マージンのとれる方
向へ選択クロックを切替える。
してきた場合には上記のように位相マージンのとれる方
向へ選択クロックを切替える。
以上がビット同期回路の動作習あり、基本的にはこれだ
けの回路があれば機能は実現できる。しかしながら本回
路を集積回路に内蔵した場合、この基本機能のみでは、
初期設定時の内部状態の確認、また任意の状態への設定
ができないために。
けの回路があれば機能は実現できる。しかしながら本回
路を集積回路に内蔵した場合、この基本機能のみでは、
初期設定時の内部状態の確認、また任意の状態への設定
ができないために。
外部よりこの回路の不良状態をｔｏｌ １ｌｌｌ＋する
のが困難なため、検査コス１〜が大きくなり内蔵の膚：
味あいが薄れる。このため第１図に示すようにこの基本
回路の回りに外部よりアクセス可能となる機能を付加し
ている。以下この機能について説明する。
のが困難なため、検査コス１〜が大きくなり内蔵の膚：
味あいが薄れる。このため第１図に示すようにこの基本
回路の回りに外部よりアクセス可能となる機能を付加し
ている。以下この機能について説明する。
Ｓ Ｆ＞ Ｌが“１”Ｒ／Ｗが′０″のとき；う】６が
ＩＩ Ｉ １１となりこのとき外部よりの書込みが行わ
れる。３１６が“１″により３０８はリセットされる。
ＩＩ Ｉ １１となりこのとき外部よりの書込みが行わ
れる。３１６が“１″により３０８はリセットされる。
つぎに各ビットの機能を示す。ｂｏはパ１″。
のとき：３１９はリセットされる。４０″のときは無変
化である。ｂ’ 、ｂ２は各々３２４，３３２への数情
報であり、ｂ４が１′のとき、３２４ 。
化である。ｂ’ 、ｂ２は各々３２４，３３２への数情
報であり、ｂ４が１′のとき、３２４ 。
３；３２への数情報であり、ｂ４が′］′のとき、：３
２４，３２３へ書込まれる。またｂ番がＩＩ ＯＩＩの
ときは３２４，３３２は元の状態が保たれる。
２４，３２３へ書込まれる。またｂ番がＩＩ ＯＩＩの
ときは３２４，３３２は元の状態が保たれる。
この書込みは３２１が１となり、３２２，３２７゜３２
８．３３３の各Ｎ Ａ Ｎ Ｌ’）を介して子端子がＩ
Ｉ ＯＩｔのときＱは１″′に、■端子がＩＩ ＯＩＩ
のときＱは０”にすることで行われる。ｂ３はカウンタ
のカウント禁止を制御するもので３１２のＱが１１″に
セットされたときカウンタはフリーランに１１０ ＩＩ
のときは３１９の変化が３１７，３１８．３２３を介し
て３２４に伝わるのを３２５の入力を０′″とすること
でクロックの変化を止めて、３２４の反転を禁止してい
る。これらは第３図に示している。
８．３３３の各Ｎ Ａ Ｎ Ｌ’）を介して子端子がＩ
Ｉ ＯＩｔのときＱは１″′に、■端子がＩＩ ＯＩＩ
のときＱは０”にすることで行われる。ｂ３はカウンタ
のカウント禁止を制御するもので３１２のＱが１１″に
セットされたときカウンタはフリーランに１１０ ＩＩ
のときは３１９の変化が３１７，３１８．３２３を介し
て３２４に伝わるのを３２５の入力を０′″とすること
でクロックの変化を止めて、３２４の反転を禁止してい
る。これらは第３図に示している。
内部状態の読出しは、Ｓ Ｅ ｒ、が” ］ ” 、Ｒ
／ＷがＩＩ Ｉ １１のとき３３５が“１″となること
で３コ３６〜３４０のトライステートゲートが出力状態
になることで、３１９，３２４，３コ３２゜：３１２の
各フリップフロップの出力、カウンタのクロック信号で
ある３２５が出力がｒ）ａｔａＨｕ ｓに出力される。
／ＷがＩＩ Ｉ １１のとき３３５が“１″となること
で３コ３６〜３４０のトライステートゲートが出力状態
になることで、３１９，３２４，３コ３２゜：３１２の
各フリップフロップの出力、カウンタのクロック信号で
ある３２５が出力がｒ）ａｔａＨｕ ｓに出力される。
カウンタの機能検査としては人力データの変化点に関係
なく機能確認できるよう゛ｌ’ｅｓｔ信号を用いてこの
信号をカウンタのクロック端子（３１３の出力）に直接
印加し、この信号の変化により、プロセッサの読出しモ
ードにおいて、カウンタのカラン１〜アツプの状ＩＮを
Ｉ） ａ ｔ ａ Ｆ、’３ ｕ ｓに出力することで
外部より直接ｍｌ ／ｌｌ’ｌ ｉＴ能としている。
なく機能確認できるよう゛ｌ’ｅｓｔ信号を用いてこの
信号をカウンタのクロック端子（３１３の出力）に直接
印加し、この信号の変化により、プロセッサの読出しモ
ードにおいて、カウンタのカラン１〜アツプの状ＩＮを
Ｉ） ａ ｔ ａ Ｆ、’３ ｕ ｓに出力することで
外部より直接ｍｌ ／ｌｌ’ｌ ｉＴ能としている。
本発明によれば、ビット同期回路の機能が人力波形の変
化点の位相を変化させることなく、直接外部より制御す
ることで任意の状態を設定し、またその内部状ＩＮを直
接読出すことで、製造時の検査のテス１へパターンの低
減、通常動作時のオンラインモニタが可能となり回路の
信頼性を上げることができる。
化点の位相を変化させることなく、直接外部より制御す
ることで任意の状態を設定し、またその内部状ＩＮを直
接読出すことで、製造時の検査のテス１へパターンの低
減、通常動作時のオンラインモニタが可能となり回路の
信頼性を上げることができる。
第１図は本発明によるビット同期回路の一実施例の回路
図、第２図は第１図中のデコーダとマルチプレクサ出力
の論理図５第３図は第１図のプロセッサインタフェース
のピッ１−を示す図、第４図は第１図で使用する４相ク
ロツクのタイミング図である。 ７３０＋、３０２，３０７，３０９．：う１８゜：３２
６ 、 ：３２９ 、 ３３４− イ”）バーク、：
１０６゜；３】 １・・・Ｎ ＯＲゲート、３１３，３
１５，３１７゜コ３２２． ３２７． ３２８．
：３３０，３３３ ・・・ＮＡＮＤゲート、：３
１６． ：３２１ 、 ：３２．５ 、 ３３５・・・
ＡＮＤゲー１−１３０３，３１９，３２４，３３２・・
・エッジ１〜リガーフリツプフロツプ回路、：３０８・
・・Ｓ １２フリップフロップ回路、コ３１２・・・ス
ルーラッチ回路、３２０・・・デコーダ回路、３１０゜
：３１４・・・マルチプレクサ回路、３２３・・・エク
スクリユーシブＯＲゲート、３０５，３３１・・・エク
スクリユーシブＮ ＯＲゲート、３０４・・・遅延回路
、３：う６．：３３７，３３８，３３９，３４０・・・
トライステートゲート。
図、第２図は第１図中のデコーダとマルチプレクサ出力
の論理図５第３図は第１図のプロセッサインタフェース
のピッ１−を示す図、第４図は第１図で使用する４相ク
ロツクのタイミング図である。 ７３０＋、３０２，３０７，３０９．：う１８゜：３２
６ 、 ：３２９ 、 ３３４− イ”）バーク、：
１０６゜；３】 １・・・Ｎ ＯＲゲート、３１３，３
１５，３１７゜コ３２２． ３２７． ３２８．
：３３０，３３３ ・・・ＮＡＮＤゲート、：３
１６． ：３２１ 、 ：３２．５ 、 ３３５・・・
ＡＮＤゲー１−１３０３，３１９，３２４，３３２・・
・エッジ１〜リガーフリツプフロツプ回路、：３０８・
・・Ｓ １２フリップフロップ回路、コ３１２・・・ス
ルーラッチ回路、３２０・・・デコーダ回路、３１０゜
：３１４・・・マルチプレクサ回路、３２３・・・エク
スクリユーシブＯＲゲート、３０５，３３１・・・エク
スクリユーシブＮ ＯＲゲート、３０４・・・遅延回路
、３：う６．：３３７，３３８，３３９，３４０・・・
トライステートゲート。
Claims (1)
- １、一定の周波数で伝送されるディジタル信号通信系に
おける受信回路においてサイクル時間を複数個に分割し
た多相クロックの内入力信号の位相と比較してジッタを
吸収するクロックを入力用のラッチクロックとする制御
を行うためにクロックを選択するためのカウンタとマル
チプレサを有するビット同期回路に上記カウンタへの任
意のカウントをセットする書込み回路と、上記カウンタ
のカウントの制御を行うフラグへの書込み回路と、外部
より強制的にカウントを行う信号と、上記カウンタ、フ
ラグ、カウント信号を外部よりの読出し制御信号による
読出し回路を付加して構成されたことを特徴とするビッ
ト同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017937A JPH0744527B2 (ja) | 1986-01-31 | 1986-01-31 | ビツト同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61017937A JPH0744527B2 (ja) | 1986-01-31 | 1986-01-31 | ビツト同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62178035A true JPS62178035A (ja) | 1987-08-05 |
| JPH0744527B2 JPH0744527B2 (ja) | 1995-05-15 |
Family
ID=11957689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61017937A Expired - Lifetime JPH0744527B2 (ja) | 1986-01-31 | 1986-01-31 | ビツト同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744527B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171766A (ja) * | 1974-12-19 | 1976-06-21 | Fujitsu Ltd | |
| JPS54124915A (en) * | 1978-03-22 | 1979-09-28 | Mitsubishi Electric Corp | Phase controller |
| JPS5642825A (en) * | 1979-09-14 | 1981-04-21 | Clarion Co Ltd | Compensating circuit for data reading clock |
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
| JPS59215148A (ja) * | 1983-05-23 | 1984-12-05 | Nec Corp | 回線誤り率検出装置 |
-
1986
- 1986-01-31 JP JP61017937A patent/JPH0744527B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171766A (ja) * | 1974-12-19 | 1976-06-21 | Fujitsu Ltd | |
| JPS54124915A (en) * | 1978-03-22 | 1979-09-28 | Mitsubishi Electric Corp | Phase controller |
| JPS5642825A (en) * | 1979-09-14 | 1981-04-21 | Clarion Co Ltd | Compensating circuit for data reading clock |
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
| JPS59215148A (ja) * | 1983-05-23 | 1984-12-05 | Nec Corp | 回線誤り率検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744527B2 (ja) | 1995-05-15 |
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