JPH0584692B2 - - Google Patents
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- Publication number
- JPH0584692B2 JPH0584692B2 JP59248123A JP24812384A JPH0584692B2 JP H0584692 B2 JPH0584692 B2 JP H0584692B2 JP 59248123 A JP59248123 A JP 59248123A JP 24812384 A JP24812384 A JP 24812384A JP H0584692 B2 JPH0584692 B2 JP H0584692B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- change point
- digital data
- retiming
- active period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 6
- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はビツト位相同期回路、更に詳しく言え
ば、同一のクロツク源から供給されたクロツクに
よつて動作する複数の装置間で伝送されるデイジ
タル信号を受信する装置において、伝送媒体での
遅延、位相ジツタを有する信号を誤りなく受信す
るための回路に関する。
ば、同一のクロツク源から供給されたクロツクに
よつて動作する複数の装置間で伝送されるデイジ
タル信号を受信する装置において、伝送媒体での
遅延、位相ジツタを有する信号を誤りなく受信す
るための回路に関する。
複数の装置間でデイジタル信号を伝送する際に
はビツト位相同期が必要となる。ビツト位相同期
回路は伝送路で生ずる遅延とジツタを有する入力
信号を誤りなく受信する回路である。通常ビツト
位相同期はフエイズロツクトルーブ（PLL）と
エラステイツクメモリによつて実現される。即
ち、PLLによつて入力信号からクロツクを再生
し、このクロツクを用いてエラステイツクメモリ
に入力データを書き込み、装置クロツクでデータ
を読み出すことにより、ビツト位相同期を実現す
る。しかし、複数の装置が同一のクロツク源から
供給されているクロツクで動作している（周波数
同期が取れている）状態ではビツト位相同期回路
を簡略化することが可能である。従来、このよう
な簡略化されたビツト位相同期回路としては、基
準クロツクを多相化する手段と、入力信号の変化
点を検出する手段とを有し、入力変化点が前記多
相クロツクによつて決められるどのタイムスロツ
ト内にあるかを認識して、正しく入力信号をリタ
イミングできるクロツクを選択して用いる回路が
知られている（特開昭54−51339号公報）。
はビツト位相同期が必要となる。ビツト位相同期
回路は伝送路で生ずる遅延とジツタを有する入力
信号を誤りなく受信する回路である。通常ビツト
位相同期はフエイズロツクトルーブ（PLL）と
エラステイツクメモリによつて実現される。即
ち、PLLによつて入力信号からクロツクを再生
し、このクロツクを用いてエラステイツクメモリ
に入力データを書き込み、装置クロツクでデータ
を読み出すことにより、ビツト位相同期を実現す
る。しかし、複数の装置が同一のクロツク源から
供給されているクロツクで動作している（周波数
同期が取れている）状態ではビツト位相同期回路
を簡略化することが可能である。従来、このよう
な簡略化されたビツト位相同期回路としては、基
準クロツクを多相化する手段と、入力信号の変化
点を検出する手段とを有し、入力変化点が前記多
相クロツクによつて決められるどのタイムスロツ
ト内にあるかを認識して、正しく入力信号をリタ
イミングできるクロツクを選択して用いる回路が
知られている（特開昭54−51339号公報）。
一般に、基準クロツクを多相化していＮ個の多
相化クロツクを発生し、この中から適当なクロツ
クを選択して入力信号をリタイミングする方法で
は入力に許容されるジツタ量を大きくするために
はＮを大きくとる必要がある。しかし、前記従来
の回路ではＮを大きくすると入力信号の変化点が
どのタイムスロツト内にあるかを判定し、誤りな
く入力信号をリタイミングできるクロツクを選択
する回路が複雑になるという欠点を有していた。
相化クロツクを発生し、この中から適当なクロツ
クを選択して入力信号をリタイミングする方法で
は入力に許容されるジツタ量を大きくするために
はＮを大きくとる必要がある。しかし、前記従来
の回路ではＮを大きくすると入力信号の変化点が
どのタイムスロツト内にあるかを判定し、誤りな
く入力信号をリタイミングできるクロツクを選択
する回路が複雑になるという欠点を有していた。
本発明の目的は多相クロツクの数を増加させて
も簡単な回路で誤りの発生しないリタイミング用
クロツクを選択できるビツト位相同期回路を提供
することにある。
も簡単な回路で誤りの発生しないリタイミング用
クロツクを選択できるビツト位相同期回路を提供
することにある。
上記目的を達成するために、本発明のビツト位
相同期回路では、入力デイジタルデータ信号を遅
延回路で所定時間遅延させてデータ受信手段に供
給し、上記入力デイジタルデータ信号の伝送周波
数の１周期をＮ分割（Ｎ≧２）して得られるＮ列
の多相クロツクの中から選択された１つのクロツ
ク列を上記データ受信手段にリタイミングクロツ
クとして与える。
相同期回路では、入力デイジタルデータ信号を遅
延回路で所定時間遅延させてデータ受信手段に供
給し、上記入力デイジタルデータ信号の伝送周波
数の１周期をＮ分割（Ｎ≧２）して得られるＮ列
の多相クロツクの中から選択された１つのクロツ
ク列を上記データ受信手段にリタイミングクロツ
クとして与える。
本発明では、上記入力デイジタルデータ信号の
変化点と現在リタイミングクロツクとして選択さ
れているクロツクとを比較し、入力信号の変化点
が、上記クロツクの前方エツジから後方エツジ迄
の区間（以下、アクテイブ期間と言う）内にある
場合は他の多相クロツクに切り替えることによつ
て、アクテイブ期間内に入力デイジタルデータ信
号の変化点が位置していない位相状態にあるクロ
ツク列を見つけ、このクロツク列における各クロ
ツクの後方エツジでデータをリタイミングするよ
うにしたことを特徴とする。
変化点と現在リタイミングクロツクとして選択さ
れているクロツクとを比較し、入力信号の変化点
が、上記クロツクの前方エツジから後方エツジ迄
の区間（以下、アクテイブ期間と言う）内にある
場合は他の多相クロツクに切り替えることによつ
て、アクテイブ期間内に入力デイジタルデータ信
号の変化点が位置していない位相状態にあるクロ
ツク列を見つけ、このクロツク列における各クロ
ツクの後方エツジでデータをリタイミングするよ
うにしたことを特徴とする。
以下、本発明の一実施例を第１図、第２図によ
り説明する。
り説明する。
第１図は本発明によるビツト位相同期回路の一
実施例のブロツク図を４相のクロツクを用いた場
合について示したものである。装置クロツク１１
２からクロツク発生器１１３によつて第２図に示
した４相のクロツク列φ0〜φ3が作成される。こ
の４相のクロツク列の中から１つがセレクタ１０
７によつて選択され、選択されたクロツクの後方
エツジ（この列では立ち下がりエツジ）によつて
入力信号がリタイミングされる。Ｄタイプフリツ
プフロツプ１０９はクロツク入力の立ち上がりエ
ツジで動作するフリツプフロツプであり、本実施
例では、セレクタ１０７で選択されたクロツク列
をインバータ１０８で反転したものを上記フリツ
プフロツプ１０９のリタイミングクロツクとして
いる。ビツト同期回路への入力信号１０１は遅延
回路１０２とイクスクルシブ（Exclusive）−OR
回路１０４から成る変化点検出回路１１５によつ
て変化点が検出される。即ち、入力信号が変化し
た場合は遅延回路１０２の遅延時間DAに等しい
パルス幅に持つパルスが変化点検出回路１１５か
ら出力される。変化点検出回路１１５の出力はセ
レクタ１０７で選択されているクロツクとAND
ゲート１０５によつて論理積が取られる。したが
つて、現在選択されているクロツクのアクテイブ
期間（各クロツクの前方エツジから後方エツジ迄
の区間であり、実施例では、第２図で“Ｈ”とな
つている期間）内に入力信号の変化点が存在する
場合は、ANDゲート１０５出力にパルスが発生
し、カウンタ１０６をカウントアツプする。１０
６は２ビツトのカウンタであつて、その出力によ
つてセレクタ１０７を制御しているから、カウン
タ１０６をカウントアツプすることにより他のク
ロツクを選択することができる。以上の説明から
わかるように、最終的にはそのアクテイブ期間に
入力信号の変化点が存在しないクロツクが選択さ
れる。
実施例のブロツク図を４相のクロツクを用いた場
合について示したものである。装置クロツク１１
２からクロツク発生器１１３によつて第２図に示
した４相のクロツク列φ0〜φ3が作成される。こ
の４相のクロツク列の中から１つがセレクタ１０
７によつて選択され、選択されたクロツクの後方
エツジ（この列では立ち下がりエツジ）によつて
入力信号がリタイミングされる。Ｄタイプフリツ
プフロツプ１０９はクロツク入力の立ち上がりエ
ツジで動作するフリツプフロツプであり、本実施
例では、セレクタ１０７で選択されたクロツク列
をインバータ１０８で反転したものを上記フリツ
プフロツプ１０９のリタイミングクロツクとして
いる。ビツト同期回路への入力信号１０１は遅延
回路１０２とイクスクルシブ（Exclusive）−OR
回路１０４から成る変化点検出回路１１５によつ
て変化点が検出される。即ち、入力信号が変化し
た場合は遅延回路１０２の遅延時間DAに等しい
パルス幅に持つパルスが変化点検出回路１１５か
ら出力される。変化点検出回路１１５の出力はセ
レクタ１０７で選択されているクロツクとAND
ゲート１０５によつて論理積が取られる。したが
つて、現在選択されているクロツクのアクテイブ
期間（各クロツクの前方エツジから後方エツジ迄
の区間であり、実施例では、第２図で“Ｈ”とな
つている期間）内に入力信号の変化点が存在する
場合は、ANDゲート１０５出力にパルスが発生
し、カウンタ１０６をカウントアツプする。１０
６は２ビツトのカウンタであつて、その出力によ
つてセレクタ１０７を制御しているから、カウン
タ１０６をカウントアツプすることにより他のク
ロツクを選択することができる。以上の説明から
わかるように、最終的にはそのアクテイブ期間に
入力信号の変化点が存在しないクロツクが選択さ
れる。
第３図は、セレクタ１１７によつて選択された
クロツクと、ビツト同期回路への入力データ１０
１と、リタイミング点と、フリツプフロツプ１０
９へのデータ入力との関係を示す。入力データ
は、遅延回路で所定時間遅延された後、上記クロ
ツクの後方エツジ（この例では、立ち下がりのタ
イミング）でフリツプフロツプ１０９にラツチさ
れる。
クロツクと、ビツト同期回路への入力データ１０
１と、リタイミング点と、フリツプフロツプ１０
９へのデータ入力との関係を示す。入力データ
は、遅延回路で所定時間遅延された後、上記クロ
ツクの後方エツジ（この例では、立ち下がりのタ
イミング）でフリツプフロツプ１０９にラツチさ
れる。
入力デイジタルデータを上記フリツプフロツプ
１０９に正しく取り込むためには、リタイミング
点、すなわち、セレクタで選択されたクロツクの
後方エツジの前後で、上記フリツプフロツプ１０
９のデータセツトアツプ時間とデータホールド時
間に相当する期間、入力データ信号が安定してい
る必要があるが、上記第１図に示したビツト位相
同期回路によれば、アクテイブ期間内に入力デイ
ジタルデータ信号の変化点が位置していない位相
状態にあるクロツク列がリタイミングクロツクと
して選択されるようになつているから、セレクタ
１０７で選択されたクロツクのアクテイブ期間
（クロツクが“Ｈ”状態にある第３図のWCで示
す区間）には、ビツト同期回路の入力データ信号
が変化しないことが保証されている。
１０９に正しく取り込むためには、リタイミング
点、すなわち、セレクタで選択されたクロツクの
後方エツジの前後で、上記フリツプフロツプ１０
９のデータセツトアツプ時間とデータホールド時
間に相当する期間、入力データ信号が安定してい
る必要があるが、上記第１図に示したビツト位相
同期回路によれば、アクテイブ期間内に入力デイ
ジタルデータ信号の変化点が位置していない位相
状態にあるクロツク列がリタイミングクロツクと
して選択されるようになつているから、セレクタ
１０７で選択されたクロツクのアクテイブ期間
（クロツクが“Ｈ”状態にある第３図のWCで示
す区間）には、ビツト同期回路の入力データ信号
が変化しないことが保証されている。
また、フリツピフロツプ１０９への入力データ
信号は、２つの遅延回路１０２と１０３によつて
それぞれDA，DBの時間だけ遅延されているから、
第３図に示したリタイミング点とフリツプフロツ
プのデータ入力との関係から明らかなように、リ
タイミング点の前でWC−WBの期間、リタイミン
グ点の後でDA＋DBの期間はデータが安定してい
る。従つて、上記WC−WBとDA＋DBの期間が、
それぞれフリツプフロツプ１０９のデータセツト
アツプ時間とデータホールド時間よりも大きくな
るように遅延回路の遅延量を設計しておけば、入
力データを誤りなく受信することができる。
信号は、２つの遅延回路１０２と１０３によつて
それぞれDA，DBの時間だけ遅延されているから、
第３図に示したリタイミング点とフリツプフロツ
プのデータ入力との関係から明らかなように、リ
タイミング点の前でWC−WBの期間、リタイミン
グ点の後でDA＋DBの期間はデータが安定してい
る。従つて、上記WC−WBとDA＋DBの期間が、
それぞれフリツプフロツプ１０９のデータセツト
アツプ時間とデータホールド時間よりも大きくな
るように遅延回路の遅延量を設計しておけば、入
力データを誤りなく受信することができる。
なお、第１図に示したフリツプフロツプ１１０
は、上述した多相クロツクφ0〜φ3によつてフリ
ツプフロツプ１０９にラツチされたデータを装置
側のクロツクCLKでリタイミングし、端子１１
１を介して装置に供給するためのものである。上
記フリツプフロツプ１０９のＱ端子には、φ0〜
φ3の何れかの多相クロツクの後方エツジに同期
してデイジタルデータが出力されるため、これを
ラツチするフリツプフロツプ１１０のクロツク
CLKには、第２図に示すように、上記デイジタ
ルデータの伝送周波数に等しい周波数（データ周
期）をもち、多相クロツクφ0〜φ3の後方エツジ
から離れた位置に変化点をもつ任意位相のクロツ
クを適用できる。
は、上述した多相クロツクφ0〜φ3によつてフリ
ツプフロツプ１０９にラツチされたデータを装置
側のクロツクCLKでリタイミングし、端子１１
１を介して装置に供給するためのものである。上
記フリツプフロツプ１０９のＱ端子には、φ0〜
φ3の何れかの多相クロツクの後方エツジに同期
してデイジタルデータが出力されるため、これを
ラツチするフリツプフロツプ１１０のクロツク
CLKには、第２図に示すように、上記デイジタ
ルデータの伝送周波数に等しい周波数（データ周
期）をもち、多相クロツクφ0〜φ3の後方エツジ
から離れた位置に変化点をもつ任意位相のクロツ
クを適用できる。
以上の実施例では、セレクタ１０７で選択され
た多相クロツクの立ち下がりでフリツプフロツプ
１０９が入力データをラツチしたが、入力データ
を選択された多相クロツクの立ち上がりでラツチ
する回路構成を採用する場合、上述したクロツク
のアクテイブ期間は、多相クロツクが“Ｌ”の状
態にある区間を意味する。
た多相クロツクの立ち下がりでフリツプフロツプ
１０９が入力データをラツチしたが、入力データ
を選択された多相クロツクの立ち上がりでラツチ
する回路構成を採用する場合、上述したクロツク
のアクテイブ期間は、多相クロツクが“Ｌ”の状
態にある区間を意味する。
以上説明したように本発明によれば、簡単なク
ロツク選択回路で誤りなく入力データをリタイミ
ングすることができるクロツクを選択することが
でき、経済的にビツト位相同期回路を実現するこ
とができる。
ロツク選択回路で誤りなく入力データをリタイミ
ングすることができるクロツクを選択することが
でき、経済的にビツト位相同期回路を実現するこ
とができる。
第１図は本発明によるビツト位相同期回路のブ
ロツク図、第２図は第１図の内部クロツク波形、
第３図はクロツクと入力データの関係を示す図で
ある。 １０１……データ入力、１０２，１０３……遅
延回路、１０４……排他的論理和回路、１０５…
…論理積回路、１０６……カウンタ、１０７……
セレクタ、１０８……インバータ、１０９，１１
０……フリツプフロツプ、１１２……装置クロツ
ク入力、１１３……多相クロツク発生回路、１１
５……変化点検出回路。
ロツク図、第２図は第１図の内部クロツク波形、
第３図はクロツクと入力データの関係を示す図で
ある。 １０１……データ入力、１０２，１０３……遅
延回路、１０４……排他的論理和回路、１０５…
…論理積回路、１０６……カウンタ、１０７……
セレクタ、１０８……インバータ、１０９，１１
０……フリツプフロツプ、１１２……装置クロツ
ク入力、１１３……多相クロツク発生回路、１１
５……変化点検出回路。
Claims (1)
- 【特許請求の範囲】 １ デイジタルデータ信号を受信する受信装置の
ためのビツト位相同期回路であつて、 入力デイジタルデータ信号を所定時間遅延させ
るための信号遅延手段１０２，１０３と、 上記信号遅延手段によつて遅延された入力デイ
ジタルデータ信号をリタイミングクロツクの後方
エツジで受信動作するデータ受信手段１０９と、 上記入力デイジタルデータ信号の伝送周波数の
１周期をＮ分割（Ｎ≧２）したＮ列の多相クロツ
クを発生するクロツク発生手段１１３と、 上記Ｎ列の多相クロツクのうちの１つを選択
し、上記データ受信手段にリタイミングクロツク
として供給するクロツク選択手段と１０７、 上記入力デイジタルデータ信号の変化点を検出
する変化点検出手段１１５と、 上記変化点検出手段で検出された入力デイジタ
ルデータ信号の変化点が、上記リタイミングクロ
ツクとして選択された各クロツクの前方エツジか
ら後方エツジ迄の区間（以下、アクテイブ期間と
言う）内にあるか否かを判定するための手段１０
５と、 上記判定手段によつて上記変化点が上記アクテ
イブ期間内にあると判定された場合は、他の多相
クロツクの１つを新たなリタイミングクロツクと
して選択し、上記変化点が上記アクテイブ期間内
にないと判定された場合は、現在の出力クロツク
を維持するように上記クロツク選択手段を制御す
るための手段１０６と を有することを特徴とするビツト位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248123A JPS61127243A (ja) | 1984-11-26 | 1984-11-26 | ビツト位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59248123A JPS61127243A (ja) | 1984-11-26 | 1984-11-26 | ビツト位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61127243A JPS61127243A (ja) | 1986-06-14 |
| JPH0584692B2 true JPH0584692B2 (ja) | 1993-12-02 |
Family
ID=17173571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59248123A Granted JPS61127243A (ja) | 1984-11-26 | 1984-11-26 | ビツト位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61127243A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0712171B2 (ja) * | 1987-01-13 | 1995-02-08 | 三菱電機株式会社 | ビツト位相同期回路 |
| JPH0616620B2 (ja) * | 1987-06-15 | 1994-03-02 | 沖電気工業株式会社 | ディジタル位相同期回路 |
| JPH0795731B2 (ja) * | 1987-10-30 | 1995-10-11 | 株式会社ケンウッド | データ受信装置の最適クロック形成装置 |
| JPH0744534B2 (ja) * | 1987-12-09 | 1995-05-15 | 工業技術院長 | サンプリング回路 |
| JPH088558B2 (ja) * | 1988-08-31 | 1996-01-29 | シャープ株式会社 | タイミング再生回路 |
| JP3125699B2 (ja) * | 1996-12-25 | 2001-01-22 | 日本電気株式会社 | データ同期回路 |
| GB2366971A (en) * | 2000-09-13 | 2002-03-20 | Marconi Comm Ltd | Bit and frame synchronisation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
-
1984
- 1984-11-26 JP JP59248123A patent/JPS61127243A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963835A (ja) * | 1982-10-04 | 1984-04-11 | Hitachi Ltd | ビツト同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61127243A (ja) | 1986-06-14 |
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| KR100219281B1 (ko) | 프레임 펄스 리타임 회로 |
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