WO2012002492A1 - 信号転送回路および撮像装置 - Google Patents

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友作 小山
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オリンパス株式会社
株式会社デンソー
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    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters

Definitions

  • the present invention relates to a signal transfer circuit.
  • the present invention relates to a signal transfer circuit of a solid-state imaging device including an AD conversion circuit for each column.
  • solid-state imaging devices have been used in various devices such as still image cameras, video cameras, medical endoscope cameras, industrial endoscope cameras, high-performance visual sensors for robots, and peripheral monitoring visual sensors for automobiles. Is used.
  • a CCD (Charge Coupled Device) image sensor and a CMOS (Complementary Metal-Oxide Semiconductor: complementary metal oxide semiconductor) image sensor are known.
  • the CMOS image sensor can be manufactured by a method similar to a general semiconductor manufacturing process, and the CMOS image sensor can be multi-functionalized by incorporating various functional circuits in the sensor.
  • Patent Document 1 includes an AD (analog / digital) conversion circuit for each column of a pixel array arranged in a matrix, and AD in units of rows.
  • An image sensor that outputs a converted digital signal is disclosed.
  • an image sensor having an AD conversion circuit for each column as described above for example, arithmetic processing is performed using signal information of a plurality of rows in the image sensor, and AD conversion operation and output operation to the outside are timed.
  • a circuit hereinafter referred to as a “signal transfer circuit” for the purpose of performing in parallel is provided.
  • a signal transfer circuit for example, a latch circuit that temporarily holds a digital signal output from the AD converter circuit, and a horizontal signal output line for sequentially outputting the digital signal to the outside of the image sensor.
  • a memory circuit for holding digital signals (signal information) for one row or more of the image sensor may be provided.
  • FIG. 12 is a circuit connection diagram showing an example of connection of components related to transfer of a digital signal in a conventional image sensor.
  • the signal transfer circuit shown in FIG. 12 temporarily holds a digital signal output from a digital signal generation circuit that outputs a digital signal, such as an AD conversion circuit arranged in each column, and then transfers it to a memory circuit Circuit.
  • a digital signal generation circuit that outputs a digital signal, such as an AD conversion circuit arranged in each column
  • FIG. 12 only the components related to the transfer of the digital signal (signal information) are shown for one column of the image sensor.
  • the AD conversion circuit 111 converts an analog signal output from a pixel, not shown in the figure, into an n-bit digital signal, and outputs it to the latch circuit 211 through a different wiring for each bit signal.
  • the numerals shown in “(): parentheses” following the reference numerals represent bits of the digital signal.
  • the second bit of the digital signal is represented as “(2)”.
  • the latch circuit 211 holds the n-bit digital signal output from the AD conversion circuit 111 in internal latch bits (1) to bit (n) for each bit. Then, the latch circuit 211 outputs the held digital signal to the signal transfer line 411 via the switches SWL (1) to SWL (n). Note that the latch circuit 211 is arranged in the vicinity of the AD conversion circuit 111 or in the AD conversion circuit 111 for the purpose of reducing the output load when the digital signal is output from the AD conversion circuit 111. .
  • the memory circuit 311 receives the digital signal output to the signal transfer line 411 via the switches SWM (1) to SWM (n) and holds them in the internal memory bits (1) to bit (n). Thereafter, the memory circuit 311 outputs the held digital signal to the outside in accordance with control from the drive control circuit which is omitted in the drawing.
  • FIG. 13 is a timing chart showing drive timing for transferring a digital signal in a signal transfer circuit in a conventional image sensor.
  • the drive timing when the signal information held in the latch circuit 211 of the signal transfer circuit shown in FIG. 12 is sequentially transferred to the memory circuit 311 is shown.
  • the signal transfer circuit for transferring a digital signal (signal information) from the latch circuit 211 to the memory circuit 311 as described above all the latches (latch bits (latch) in the latch circuit 211 arranged in the column direction are connected to the signal transfer line 411. 1) to bit (n)) and all the memories in the memory circuit 311 (memory bit (1) to bit (n)) are connected, so that the signal transfer line 411 has a long wiring length and parasitic resistance. Is big. Further, the switches SWL (1) to SWL (n) and the switches SWM (1) to SWM (n) connected to the signal transfer line 411 are parasitic capacitances. Such a load such as a parasitic resistance or a parasitic capacitance degrades the digital signal to be transferred and destroys the digital signal (signal information) when trying to transfer the digital signal at high speed.
  • the present invention provides a signal transfer circuit that can reliably transfer signal information without degrading the digital signal to be transferred even when the digital signal is transferred at high speed.
  • the signal transfer circuit of the present invention is connected to each bit of an n (n is a natural number greater than 1) bit digital signal output from the digital signal generation circuit and is controlled by a transfer control circuit.
  • a first memory circuit in which first to n-th memories holding the n-bit digital signals input via the first to n-th switches for each bit are connected in series; N + 1 to mth (m is a natural number greater than 2) memories holding signals are connected in series, and an output signal of the nth memory in the first memory circuit is sent to the n + 1th memory in the first stage.
  • An input second memory circuit, and an output signal of each of the (n + 1) th to mth memories in the second memory circuit is connected, and the (n + 1) th to mth switches controlled by the read control circuit;
  • Each of the first memory circuit and the second memory circuit includes a digital signal held in an i-th memory (i is a natural number greater than 1 and up to n or m).
  • the n-bit digital signal output from the digital signal generation circuit is transferred from the first memory circuit to the second memory circuit, which is controlled by the transfer control circuit to transfer to the i + 1 memory. Later, it is output via the (n + 1) th to mth switches.
  • the imaging apparatus of the present invention includes a photoelectric conversion element, a pixel unit in which a plurality of pixels that output pixel signals corresponding to the amount of light incident on the photoelectric conversion element are two-dimensionally arranged, and the pixel unit 2.
  • a timing control circuit that controls reading of the pixel signal, an AD converter that outputs a digital signal obtained by analog-digital conversion of the pixel signal read from the pixel unit, the signal transfer circuit according to claim 1,
  • a horizontal readout circuit that sequentially outputs digital values output from the signal transfer circuit, and the AD converter is a digital signal generation circuit that outputs a digital signal to the signal transfer circuit, and the timing control circuit is The horizontal readout circuit as a transfer control circuit for controlling input of a digital signal to the signal transfer circuit and transfer of the digital signal in the signal transfer circuit To operate as a read control circuit for controlling the output of the digital signal from the signal transfer circuit.
  • an annular delay circuit having a plurality of delay units connected in an annular shape and circulating a pulse signal with a delay time corresponding to the magnitude of the analog input voltage
  • a counter for measuring the number of times that the pulse signal has circulated through the annular delay circuit, and the output of each delay unit in the annular delay circuit and the output of the counter are each digital
  • An AD converter that outputs the signal
  • the first to nth switches in the signal transfer circuit are controlled by a number of first control signals smaller than the number of signal lines of the digital signal input to the signal transfer circuit
  • the first memory circuit and the second memory circuit in the signal transfer circuit may be controlled by a number of second control signals smaller than the number of signal lines of the digital signal to be transferred.
  • all of the first to n-th switches in the signal transfer circuit are controlled by the first control signal, and the first memory in the signal transfer circuit is controlled by the second control signal. All of the first to nth memories in the circuit and all of the (n + 1) th to mth memories in the second memory circuit may be controlled.
  • a plurality of the AD converters and a plurality of the signal transfer circuits are arranged for each column of the pixel portion, and the timing control circuit outputs the first control signal output from the timing control circuit and the first control signal.
  • the timing control circuit may control all the signal transfer circuits arranged for each column of the pixel unit, and the horizontal readout circuit may sequentially output digital values from the plurality of signal transfer circuits.
  • each of the first to nth memories and the n + 1 to mth memories may hold the digital signal for each bit by one feedback loop.
  • the signal information can be transferred reliably without deteriorating the transferred digital signal.
  • 1 is a circuit connection diagram illustrating an example of a detailed configuration of a signal transfer circuit according to a first embodiment of the present invention.
  • 3 is a timing chart showing drive timing for transferring a digital signal in the signal transfer circuit according to the first embodiment of the present invention.
  • It is a block diagram showing a schematic structure of an image sensor of the 1st application form at the time of applying a signal transfer circuit of a 1st embodiment of the present invention to an image sensor.
  • It is a circuit connection diagram showing an example of connection of a signal transfer circuit in the image sensor of the first application form of the present invention.
  • It is a timing chart which showed operation of an AD conversion circuit in an image sensor of the 1st application form of the present invention.
  • FIG. 5 is a circuit connection diagram showing an example of a detailed configuration of a signal transfer circuit according to a second embodiment of the present invention.
  • FIG. 6 is a timing chart showing drive timing for transferring a digital signal in a signal transfer circuit according to a second embodiment of the present invention. It is the circuit connection figure which showed an example of the connection of the component which concerns on transfer of the digital signal in the conventional image sensor. It is the timing chart which showed the drive timing which transfers a digital signal in the signal transfer circuit in the conventional image sensor.
  • FIG. 1 is a circuit connection diagram showing an example of a detailed configuration of the signal transfer circuit according to the first embodiment of the present invention.
  • the signal transfer circuit illustrated in FIG. 1 includes a switch SW (Lat), a latch circuit 201, a signal transfer line 104, a memory circuit 301, and a switch SW (out).
  • the circuit configuration of the latch bits (1) to bit (n) in the latch circuit 201 and the circuit configuration of the memory bits (1) to bit (n) in the memory circuit 301 are the same circuit configurations.
  • the latch circuit 201 receives a digital signal output from a digital signal generation circuit that outputs a digital signal, such as an AD conversion circuit, and the memory circuit 301 outputs the held digital signal to the outside due to a difference in function.
  • a digital signal generation circuit that outputs a digital signal
  • the memory circuit 301 outputs the held digital signal to the outside due to a difference in function.
  • the position where the switch SW (Lat) or the switch SW (out) is connected is different.
  • the numbers shown in “(): parentheses” following the reference numerals of the constituent elements shown in FIG. 1 represent bits of the digital signal.
  • the second bit of the digital signal is represented as “(2)”.
  • latch bits (1) to bit (n) and the memory bits (1) to bit (n) are referred to as “bit circuits”.
  • the bit circuit includes a plurality of inverting circuits NOT1 to NOT4, a plurality of switches SW1 to SW3, and a switch xSW3.
  • the inverting circuit NOT1 has an input terminal connected to one end on the output side of the switch SW2, and an output terminal connected to the input terminal of the inverting circuit NOT2 and one end on the input side of the switch SW3.
  • the inverting circuit NOT2 has an input terminal connected to the output of the inverting circuit NOT1, and an output terminal connected to one end on the input side of the switch SW2.
  • the inverting circuit NOT3 has one input terminal connected to the output side of the switch SW3 and the switch xSW3, and the output terminal connected to the input terminal of the inverting circuit NOT4 and one input terminal of the switch SW1.
  • the inverting circuit NOT4 has an input terminal connected to the output of the inverting circuit NOT3, and an output terminal connected to one end on the input side of the switch xSW3.
  • bit circuit used as the latch bit (1) to bit (n) is further connected to the input terminal of the inverting circuit NOT1 at one end on the output side of the switch SW (Lat), via the switch SW (Lat). A digital signal output from the digital signal generation circuit is input. Further, the bit circuit used as the latch bit (2) to bit (n) is connected to the input terminal of the inverting circuit NOT1, and further to one end on the output side of the switch SW1 of the latch bit (1) to bit (n-1). And latch bits (1) to bit (n) are all connected in series (for example, a daisy chain).
  • the bit circuit used as the memory bit (1) to bit (n) is connected to the output terminal of the inverting circuit NOT3 and to one end on the input side of the switch SW (out), and is held in the bit circuit. The signal is output to the outside via the switch SW (out).
  • the bit circuit used as the memory bit (2) to bit (n) is connected to the input terminal of the inverting circuit NOT1, and further to one end on the output side of the switch SW1 of the memory bit (1) to bit (n-1). Are connected, and the memory bits (1) to bit (n) are all connected in series (for example, a daisy chain).
  • the latch bits (1) to bit (n) in the latch circuit 201 and the memory bits (1) to bit (n) in the memory circuit 301 are “()”. Are connected in the order of bits of the digital signal shown in parentheses, and the latch circuit 201 and the memory circuit 301 are connected via the signal transfer line 104.
  • FIG. 2 is a timing chart showing drive timing for transferring a digital signal in the signal transfer circuit according to the first embodiment of the present invention.
  • the drive timing when the signal information held in the latch circuit 201 of the signal transfer circuit shown in FIG. 1 is sequentially transferred to the memory circuit 301 is shown.
  • each switch switch SW (Lat), switch SW ( out), the switches SW1 to SW3, and the switch xSW3) are controlled to be turned on or off.
  • each switch of the signal transfer circuit shown in FIG. 1 is connected (ON) when the drive control signal from the timing control circuit is “H” level, and disconnected (“L” level). The description will be made assuming that the state is OFF. Then, transfer control of the digital signal (signal information) will be described based on the state (ON or OFF) of each switch, and the level of the drive control signal input from the timing control circuit will be described together.
  • the switch SW (Lat) is turned ON (the drive control signal is set to “ H ”level), the digital signal is latched.
  • the digital signal output from the digital signal generation circuit is input to the input terminal of the inverting circuit NOT1 of the latch bit (1) to bit (n) (timing t1).
  • the switch SW (Lat) is turned off (the drive control signal is “L” level), and the switch SW2 is turned on (the drive control signal is “H” level) at the timing when the data transfer operation period starts.
  • the inverting circuit NOT1 and the inverting circuit NOT2 form feedback loops in the bit circuits of the latch bit (1) to bit (n), respectively, and hold the digital signal output from the digital signal generating circuit ( Timing t2).
  • the switch SW3 is turned on (drive control signal is “H” level), and the switch xSW3 is turned off (drive control signal is “L” level).
  • the output of the inverting circuit NOT1 is input to the inverting circuit NOT3 (timing t3).
  • the switch SW3 is turned off (the drive control signal is “L” level), and the switch xSW3 is turned on (the drive control signal is “H” level).
  • a feedback loop is formed in each of the bit circuits of the latch bit (1) to bit (n) by the inverting circuit NOT3 and the inverting circuit NOT4, and is held by the feedback loop of the inverting circuit NOT1 and the inverting circuit NOT1.
  • the digital signal is held (timing t4). Thereafter, in the data transfer operation period, transfer of the digital signals held in the latch bits (1) to bit (n) to the memories bit (1) to bit (n) is started.
  • the switch SW1 is turned on (drive control signal is “H” level) and the switch SW2 is turned off (drive control signal is “L” level).
  • the output of the inverting circuit NOT3 is input to the inverting circuit NOT1 of another connected bit circuit (timing t5).
  • the switch SW1 is turned off (the drive control signal is “L” level), and the switch SW2 is turned on (the drive control signal is “H” level).
  • the transferred digital signal is held by the feedback loop of the inverting circuit NOT1 and the inverting circuit NOT2 in the bit circuit (timing t6).
  • the digital signal held by the latch bit (1) is moved to the latch bit (2), and the digital signal held by the latch bit (2) is changed to the latch bit ( 3). Further, the digital signal held in the latch bit (n) is moved to the memory bit (1). That is, the digital signal held in each bit circuit is sequentially transferred (shifted) to the adjacent bit circuit.
  • the switch SW3 is turned on (drive control signal is “H” level) and the switch xSW3 is turned off (drive control signal is “L” level).
  • the output of the inverting circuit NOT1 is input to the inverting circuit NOT3.
  • the switch SW3 is turned off (the drive control signal is “L” level) and the switch xSW3 is turned on (the drive control signal is “H” level), whereby the latch bit (1) is generated by the inverter circuit NOT3 and the inverter circuit NOT4.
  • a feedback loop is formed in each of the bit circuits of .about.bit (n), and the digital signal held by the feedback loop of the inverting circuit NOT1 and the inverting circuit NOT1 is held (timing t8).
  • the first transfer operation and the second transfer operation are repeated until the digital signal held by the latch bit (1) moves to the memory bit (1).
  • the output digital signal is moved (transferred) from the latch bit (1) to bit (n) to the memory bit (1) to bit (n).
  • the switch SW (out) is turned ON (the drive control signal is at “H” level), and the output of the inverting circuit NOT3 in the memory bit (1) to bit (n) is output to the outside (timing t9).
  • the digital signal output from the digital signal generation circuit can be reliably transferred from the latch circuit 201 to the memory circuit 301.
  • the circuit connected when each bit circuit transfers a digital signal is only the bit circuit of the next stage. And the parasitic resistance of the signal line between the bit circuits can be reduced.
  • the switch connected between the bit circuits is only the switch SW (Lat) or the switch SW (out). Furthermore, even when the switches in each bit circuit are considered, the switches SW1 and SW2 only increase. For this reason, the parasitic capacitance of the signal line between each bit circuit in the signal transfer circuit according to the first embodiment of the present invention can be reduced.
  • loads such as parasitic resistance and parasitic capacitance in the signal transfer circuit according to the first embodiment of the present invention can be reduced as compared with loads such as parasitic resistance and parasitic capacitance in the conventional signal transfer circuit.
  • the transfer of the digital signal from the latch circuit 201 to the memory circuit 301 can be performed reliably and at high speed.
  • each bit circuit can be configured with a smaller circuit scale than the conventional signal transfer circuit.
  • the fact that the signal transfer circuit can be configured with a small circuit scale means that, for example, in an image sensor in which an AD conversion circuit is arranged for each column of a pixel array, the AD conversion performance of the AD conversion circuit is degraded. This is effective for reducing and increasing the accuracy of AD conversion.
  • FIG. 3 is a block diagram showing a schematic configuration of the image sensor of the first application form when the signal transfer circuit of the first embodiment of the present invention is applied to the image sensor.
  • the image sensor 1 includes a pixel array 102, a plurality of vertical signal lines 103, a plurality of CDS circuits 401, a plurality of AD conversion circuits 101, a plurality of latch circuits 201, and a plurality of signal transfer lines 104.
  • the timing generator 701 is a drive for driving each of the CDS circuit 401, the AD conversion circuit 101, the latch circuit 201, the memory circuit 301, the horizontal scanning circuit 501, and the vertical scanning circuit 601 in accordance with the driving mode of the image sensor 1. Output a control signal.
  • the vertical scanning circuit 601 outputs a pixel drive signal for driving the unit pixels 11 arranged in the pixel array 102 in units of rows in accordance with the drive control signal input from the timing generator 701. Note that the pixel drive signal output from the vertical scanning circuit 601 includes a row selection signal for driving the unit pixel 11 for each row. In FIG. 3, a row selection signal line 1001 is clearly shown as the row selection signal. is doing.
  • a plurality of unit pixels 11 including photoelectric conversion elements are two-dimensionally arranged in the row direction and the column direction.
  • the unit pixel 11 converts the received optical signal information into an analog signal according to the pixel drive signal input from the vertical scanning circuit 601, and converts the converted analog signal for each row of the pixel array 102 for each row of the pixel array 102. Output to the vertical signal line 103 of the column.
  • the unit pixel 11 is driven for each row of the pixel array 102 by a row selection signal including the row selection signal line 1001 input from the vertical scanning circuit 601.
  • the CDS circuit 401 is connected to the vertical signal line 103 in each column, and in response to a drive control signal from the timing generator 701, a dark level reset level signal of each unit pixel 11 and a light level at the time of light incidence. Difference processing with the signal is performed. Then, the signal after the difference processing is output to the AD conversion circuit 101 as the pixel analog signal Vin.
  • the AD conversion circuit 101 is arranged corresponding to the CDS circuit 401 in each column, and the pixel analog signal Vin input from the CDS circuit 401 is converted into n bits (bits) according to the drive control signal from the timing generator 701. Convert to digital signal.
  • the latch circuit 201 is arranged corresponding to the AD conversion circuit 101 of each column, and simultaneously with the end of the AD conversion operation of the AD conversion circuit 101, an n-bit digital signal is output for each bit by an internal memory function. Hold in a latch. Then, the held n-bit digital signal is output to the signal transfer line 104 in accordance with the drive control signal from the timing generator 701.
  • the memory circuit 301 is arranged corresponding to the latch circuit 201 of each column, and is an n-bit (bit) digital signal output from the latch circuit 201 to the signal transfer line 104 in response to a drive control signal from the timing generator 701. The signal is held for each bit in a memory which is an internal memory function.
  • the horizontal scanning circuit 501 outputs a drive control signal to the memory circuit 301 in accordance with the drive control signal input from the timing generator 701, and converts the n-bit (bit) digital signal held in the memory circuit 301 into an image.
  • An output signal from the sensor 1 is output to a horizontal signal line 801 that is output to the outside.
  • the latch circuit 201, the signal transfer line 104, and the memory circuit 301 are the first embodiment of the present invention shown in FIG. This corresponds to the signal transfer circuit.
  • the signal transfer circuit according to the first embodiment of the present invention is provided for each column of the pixel array 102. Note that in the image sensor 1 of the first application form of the present invention, the signal transfer circuit of each column is the same as that of the first embodiment of the present invention shown in FIG. 1 by the drive control signal output from the timing generator 701.
  • the switch SW (Lat), the switches SW1 to SW3, and the switch xSW3 in the signal transfer circuit are controlled, and the digital signal output from the AD conversion circuit 101 in each column of the pixel array 102 is transmitted from the latch circuit 201 in each column. Transfer to the memory circuit 301 in the column.
  • the horizontal scanning circuit 501 controls the switch SW (out) in the signal transfer circuit, and outputs a digital signal held in the memory circuit 301 to the horizontal signal line 801.
  • FIG. 4 is a circuit connection diagram showing an example of the connection of the signal transfer circuit in the image sensor 1 according to the first application form of the present invention.
  • 4 shows the AD conversion circuit 101, the latch circuit 201, the signal transfer line 104, the memory circuit 301, and the horizontal signal line 801 connected to one column of the pixel array 102 in the image sensor 1 shown in FIG.
  • the circuit configuration and circuit connection are shown. That is, the circuit configuration shown in FIG. 4 shows an AD conversion circuit 101 that is a digital signal generation circuit that outputs a digital signal and the signal transfer circuit according to the first embodiment of the present invention.
  • the AD conversion circuit 101 includes a pulse travel circuit 10 and a counter 16.
  • the pulse transit circuit 10 has a NAND pulse delay circuit NAND in which a pulse signal StartP is inputted to one input terminal and an output of the buffer type pulse delay circuit DU in the final stage of the pulse transit circuit 10 is inputted to the other input terminal.
  • a plurality of buffer type pulse delay circuits DU are connected in a ring shape.
  • the pixel type analog signal Vin input from the CDS circuit 401 is supplied to the NAND type pulse delay circuit NAND and the plurality of buffer type pulse delay circuits DU as respective power sources.
  • the pulse running circuit 10 circulates the signal of the pulse signal StartP input to one input terminal of the NAND pulse delay circuit NAND with a delay time corresponding to the voltage value of the power supply (pixel analog signal Vin).
  • the NAND pulse delay circuit NAND and the plurality of buffer pulse delay circuits DU are not distinguished from each other, they are referred to as “pulse delay circuits”.
  • the counter 16 measures the number of circulations of the pulse signal StartP that travels in the pulse traveling circuit 10 based on the output of the pulse delay circuit (buffer type pulse delay circuit DU) at the final stage of the pulse traveling circuit 10.
  • the latch circuit 201 corresponds to the output signal of each pulse delay circuit in the pulse transit circuit 10 and the output signal of each digit of the counter 16, and latches bit (1) to bit (n) that hold the respective output signals. It has.
  • the output signal of each pulse delay circuit in the pulse transit circuit 10 and the output signal of each digit of the counter 16 are input to the latch circuit 201 via the switch SW (Lat) corresponding to each output signal.
  • the switch SW (Lat) is a signal line connection switch for switching connection or disconnection between the output signal line of each pulse delay circuit in the pulse delay circuit 10 and the output signal line of each digit of the counter 16. ON or OFF is switched by the signal Latch.
  • the latch circuit 201 holds the input output signal at the timing when the switch SW (Lat) is turned on by the clock signal Latch.
  • the clock signal Latch is a signal included in the drive control signal output from the timing generator 701. In other words, the timing generator 701 controls the timing at which the latch circuit 201 holds the output signal output from the AD conversion circuit 101.
  • the memory circuit 301 includes memories bit (1) to bit (n) that hold output signals transferred from the latch bits (1) to bit (n) in the latch circuit 201.
  • the memory circuit 301 outputs the held output signals to the horizontal signal line 801 via the switch SW (out).
  • the switch SW (out) is a signal line connection switch for switching connection or disconnection of the output signal line from the memory circuit 301, and is switched ON or OFF by the clock signal Dout. Then, when the switch SW (out) is turned on by the clock signal Dout, the memory circuit 301 outputs the held output signals to the horizontal signal line 801.
  • the clock signal Dout is a drive control signal output from the horizontal scanning circuit 501. That is, the horizontal scanning circuit 501 controls the timing at which the memory circuit 301 outputs the respective output signals held in the memory bits (1) to (n) to the horizontal signal line 801.
  • FIG. 5 is a timing chart showing the operation of the AD conversion circuit 101 in the image sensor 1 according to the first application form of the present invention.
  • the AD conversion circuit 101 performs AD conversion when the pulse signal StartP becomes “H” level.
  • the “H” level pulse of the pulse signal StartP circulates in the pulse traveling circuit 10 with a delay time corresponding to the voltage value of the pixel analog signal Vin.
  • the clock signal Latch is set to “H” level, and the switch SW (Lat) is turned ON (at the drive timing of the signal transfer circuit of the first embodiment of the present invention shown in FIG. 2). (Latch operation).
  • the output signal of each digit of the counter 16 that measures the number of laps of the pulse signal StartP that has traveled in the AD conversion circuit 101 and the output signal of each pulse delay circuit in the pulse travel circuit 10 are stored in the latch circuit 201. It is held in the latch bit (1) to bit (n).
  • the output signal held in the latch bits (1) to bit (n) provided in the latch circuit 201 is converted into n bits (bit) obtained by analog-digital conversion of the pixel analog signal Vin (analog signal) by the AD conversion circuit 101. It is a digital signal.
  • the output signal held in the latch circuit 201 is transferred to the memory circuit 301 at the drive timing for transferring the digital signal shown in FIG. Then, the transferred output signal is output to the outside through the horizontal signal line 801 as an output signal of the image sensor 1 according to the first application form of the present invention.
  • FIG. 6 is a diagram showing the relationship between the input voltage and the propagation delay time of pulses traveling inside the AD conversion circuit 101 according to the first application form of the present invention.
  • FIG. 6 shows the relationship between the magnitude of the pixel analog signal Vin that is the input voltage of the AD conversion circuit 101 and the propagation delay time of the pulse signal StartP that travels in the pulse traveling circuit 10. As shown in FIG.
  • the propagation delay time Td of the pulse signal StartP in the pulse transit circuit 10 becomes large.
  • the propagation delay time Td of the pulse signal StartP in the pulse transit circuit 10 becomes small. That is, according to the magnitude of the pixel analog signal Vin, the number of laps of the pulse signal StartP that travels in the AD conversion circuit 101 and the output signal of each pulse delay circuit of the pulse travel circuit 10 change. An output signal corresponding to the propagation delay time Td of the pulse signal StartP is output as a digital signal.
  • AD conversion circuit such as the AD conversion circuit 101
  • High accuracy of AD conversion For this reason, in the AD conversion circuit of the form such as the AD conversion circuit 101, a bit circuit is arranged in the vicinity of each pulse delay circuit in the pulse traveling circuit 10 provided therein to reduce the output load of each pulse delay circuit. It is desirable. For this reason, in the image sensor 1 having the AD conversion circuit 101 in a narrow area such as a column of the image sensor, each bit circuit is arranged between each pulse delay circuit.
  • the signal transfer line 411 has a long wiring length and a large parasitic resistance.
  • the number of switches connected to the signal transfer line 411 is large and the parasitic capacitance is also large. Therefore, in order to operate the conventional signal transfer circuit at a high speed and transfer the digital signal reliably, it is necessary to ensure a sufficient driving capability for the latch in the latch circuit 211. As a result, the circuit scale of each latch Will become bigger.
  • the propagation delay time Td of the pulse signal StartP includes the delay time due to the wiring length between the pulse delay circuits, in addition to the delay time due only to the voltage value of the pixel analog signal Vin that is the power source of each pulse delay circuit. It will end up. As described above, when a latch having a large circuit scale is arranged between the pulse delay circuits, the delay time due to the wiring length between the pulse delay circuits becomes a factor that degrades the AD conversion performance.
  • the signal transfer circuit according to the first embodiment of the present invention can reduce the circuit scale of the bit circuit, the circuit scale between the pulse delay circuits in the pulse transit circuit 10 included in the AD conversion circuit 101 is small. Even when a small bit circuit is arranged, the wiring length between the pulse delay circuits does not become long. Therefore, the propagation delay time Td of the pulse signal StartP can be set to only the delay time based only on the voltage value of the pixel analog signal Vin that is the power source of each pulse delay circuit. Therefore, when the signal transfer circuit according to the first embodiment of the present invention is applied to an image sensor provided with an AD conversion circuit for each column, reduction in AD conversion performance of the AD conversion circuit is reduced, and AD conversion performance is reduced. Accuracy can be increased.
  • the signal transfer circuit according to the first embodiment of the present invention can reduce the number of signal lines of the drive control signal for controlling the transfer of the digital signal as compared with the conventional signal transfer circuit.
  • the degree of freedom of arrangement of each component can be improved.
  • n for the number of bits
  • the signal transfer circuit according to the first embodiment of the present invention a total of four drive control signals for controlling the switches SW1 to SW3 and the switch xSW3 are used for the digital transfer regardless of the number of bits of the digital signal transferred by the signal transfer circuit. Signal transfer can be performed.
  • the number of signal lines of the drive control signal output from the timing generator 701 can be reduced.
  • the reduction in the number of signal lines leads to an improvement in the degree of freedom of wiring in the image sensor 1.
  • FIG. 7 is a block diagram showing a schematic configuration of an image sensor according to a second application mode when the signal transfer circuit according to the first embodiment of the present invention is applied to the image sensor.
  • the image sensor 2 includes a pixel array 102, a plurality of vertical signal lines 103, a plurality of CDS circuits 401, a plurality of AD conversion circuits 901, a plurality of latch circuits 201, and a plurality of signal transfer lines 104.
  • the image sensor 2 according to the second application form of the present invention includes an AD conversion circuit 901 in place of the AD conversion circuit 101 of the image sensor 1 according to the first application form shown in FIG. 3, and further generates a reference ramp signal.
  • the difference is that a circuit 1101 and a reference clock signal generation circuit 1201 are provided.
  • the timing generator 701 further outputs a drive control signal for driving each of the reference ramp signal generation circuit 1101 and the reference clock signal generation circuit 1201.
  • the signal transfer circuit in the image sensor 2 of the second application form of the present invention is the same as that shown in FIG. 3 except that the digital signal output from the AD conversion circuit 901 is input instead of the AD conversion circuit 101.
  • This is the same as the image sensor 1 of the first application form. Accordingly, the same components as those of the image sensor 1 of the first application form shown in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the reference ramp signal generation circuit 1101 outputs a reference ramp signal RAMP for comparison with the pixel analog signal Vin to the AD conversion circuit 901.
  • the reference clock signal generation circuit 1201 outputs a reference clock signal CLK for measuring a period from the start to the end of the AD conversion operation to the AD conversion circuit 901.
  • the AD conversion circuit 901 is arranged corresponding to the CDS circuit 401 in each column, and the reference ramp signal RAMP input from the reference ramp signal generation circuit 1101 and the reference clock signal CLK input from the reference clock signal generation circuit 1201. Based on this, the pixel analog signal Vin input from the CDS circuit 401 is converted into an n-bit digital signal.
  • FIG. 8 is a circuit connection diagram showing an example of connection of signal transfer circuits in the image sensor 2 of the second application form of the present invention.
  • FIG. 8 illustrates an AD conversion circuit 901, a latch circuit 201, a signal transfer line 104, a memory circuit 301, and a horizontal signal line 801 connected to one column of the pixel array 102 in the image sensor 2 illustrated in FIG.
  • the circuit configuration and circuit connection are shown. That is, the circuit configuration shown in FIG. 8 shows an AD conversion circuit 901 that is a digital signal generation circuit that outputs a digital signal and the signal transfer circuit according to the first embodiment of the present invention.
  • the AD conversion circuit 901 includes a comparator 17 and a counter 18.
  • the comparator 17 the pixel analog signal Vin from the CDS circuit 401 is input to one input terminal (+ terminal), and the reference ramp signal RAMP from the reference ramp signal generation circuit 1101 is input to the other input terminal ( ⁇ terminal). Is done.
  • the comparator 17 outputs the inverted signal A at the same time when the magnitude relationship between the voltages input to the input terminal (+ terminal) and the input terminal ( ⁇ terminal) is switched.
  • the counter 18 detects the timing at which the inverted signal A output from the comparator 17 is switched based on the reference clock signal CLK input from the reference clock signal generation circuit 1201.
  • the counter 18 starts measuring the number of clocks of the reference clock signal CLK simultaneously with the start of the AD conversion operation, and finishes measuring the number of clocks of the reference clock signal CLK at the timing when the inverted signal A of the comparator 17 is switched. To do.
  • the latch circuit 201 includes latch bits (1) to (n) that correspond to the output signals of each digit of the counter 18 and hold the respective output signals.
  • An output signal of each digit of the counter 18 is input to the latch circuit 201 via a switch SW (Lat) corresponding to each output signal.
  • the switch SW (Lat) is a signal line connection switch for switching connection or disconnection of the output signal line of each digit of the counter 18, and is switched ON or OFF by the clock signal Latch.
  • the latch circuit 201 holds the input output signal at the timing when the switch SW (Lat) is turned on by the clock signal Latch.
  • the clock signal Latch is a signal included in the drive control signal output from the timing generator 701. In other words, the timing generator 701 controls the timing at which the latch circuit 201 holds the output signal output from the AD conversion circuit 101.
  • the memory circuit 301 includes memories bit (1) to bit (n) that hold output signals transferred from the latch bits (1) to bit (n) in the latch circuit 201.
  • the memory circuit 301 outputs the held output signals to the horizontal signal line 801 via the switch SW (out).
  • the switch SW (out) is a signal line connection switch for switching connection or disconnection of the output signal line from the memory circuit 301, and is switched ON or OFF by the clock signal Dout. Then, when the switch SW (out) is turned on by the clock signal Dout, the memory circuit 301 outputs the held output signals to the horizontal signal line 801.
  • the clock signal Dout is a drive control signal output from the horizontal scanning circuit 501. That is, the horizontal scanning circuit 501 controls the timing at which the memory circuit 301 outputs the respective output signals held in the memory bits (1) to (n) to the horizontal signal line 801.
  • FIG. 9 is a timing chart showing the operation of the AD conversion circuit 901 in the image sensor 2 according to the second application form of the present invention.
  • the AD conversion operation is started and at the same time, the reference ramp signal generation circuit From 1101, a reference ramp signal RAMP that changes from VinMIN, which is the minimum voltage of the pixel analog signal Vin, to VinMAX, which is the maximum voltage, is input to the input terminal ( ⁇ terminal) of the comparator 17.
  • VinMIN which is the minimum voltage of the pixel analog signal Vin
  • VinMAX which is the maximum voltage
  • the inverted signal A output from the comparator 17 is inverted.
  • the counter 18 stops measuring the number of clocks of the reference clock signal CLK at the timing when the inverted signal A is inverted.
  • the clock signal Latch is set to “H” level, and the switch SW (Lat) is turned ON (at the drive timing of the signal transfer circuit according to the first embodiment of the present invention shown in FIG. 2).
  • (Latch operation) As a result, the measurement result of the number of clocks of the reference clock signal CLK measured by the counter 18 is held in the latch bits (1) to bit (n) in the latch circuit 201.
  • the result of measuring the number of clocks of the reference clock signal CLK measured by the counter 18 held in the latch bits (1) to bit (n) provided in the latch circuit 201 is converted into the pixel analog signal Vin (analog by the AD conversion circuit 901).
  • Signal is an n-bit digital signal obtained by analog-digital conversion.
  • the measurement result held in the latch circuit 201 is transferred to the memory circuit 301 at the drive timing for transferring the digital signal shown in FIG. 2 in the same manner as the image sensor 1 of the first application mode shown in FIG. The Then, the transferred measurement result is output to the outside through the horizontal signal line 801 as an output signal of the image sensor 2 of the second application form of the present invention.
  • the accuracy of AD conversion of the AD conversion circuit will be described.
  • the counter 18 measures the number of clocks of the reference clock signal CLK faster. High accuracy of AD conversion.
  • the counter 18 can perform a measurement operation on the higher-speed reference clock signal CLK.
  • the circuit scale of each bit circuit is large, the output load of the counter 18 increases. Therefore, it is necessary to increase the circuit scale of the counter 18 so that the counter 18 can secure a sufficient driving capability. This increase in the circuit scale of the counter 18 lowers the operation speed of the counter 18, and as a result, the AD conversion accuracy decreases.
  • the signal transfer circuit according to the first embodiment of the present invention can reduce the circuit scale of the bit circuit, the output load when the digital signal is output from the counter 18 included in the AD conversion circuit 901 to the latch circuit 201 is achieved. Is small. As a result, the circuit scale of the counter 18 can be reduced, and the counter 18 capable of measuring the number of clocks with the high-speed reference clock signal CLK can be configured. As a result, the operating speed of the counter 18 can be prevented from being lowered, and the AD conversion performance can be improved.
  • the signal transfer circuit according to the first embodiment of the present invention controls the transfer of digital signals as compared with the conventional signal transfer circuit, similarly to the image sensor 1 according to the first application mode shown in FIG.
  • the number of signal lines of the drive control signal can be reduced, and the degree of freedom of arrangement of each component of the image sensor 2 of the second application form of the present invention can be improved.
  • the number of signal lines of the drive control signal output from the timing generator 701 can be reduced, and the degree of freedom of wiring in the image sensor 2 is improved. be able to.
  • FIG. 10 is a circuit connection diagram showing an example of a detailed configuration of the signal transfer circuit according to the second embodiment of the present invention.
  • the signal transfer circuit illustrated in FIG. 10 includes a switch SW (Lat), a latch circuit 1301, a signal transfer line 104, a memory circuit 1401, and a switch SW (out).
  • the circuit configuration of the latch bits (1) to bit (n) in the latch circuit 1301 and the circuit configuration of the memory bits (1) to bit (n) in the memory circuit 1301 are the same circuit configurations.
  • the latch circuit 1301 receives a digital signal output from a digital signal generation circuit that outputs a digital signal such as an AD converter circuit, and the memory circuit 1401 outputs a held digital signal to the outside because of a difference in function.
  • a digital signal generation circuit that outputs a digital signal such as an AD converter circuit
  • the memory circuit 1401 outputs a held digital signal to the outside because of a difference in function.
  • the position where the switch SW (Lat) or the switch SW (out) is connected is different.
  • the numbers shown in “(): parentheses” following the reference numerals of the components shown in FIG. 10 represent the bits of the digital signal.
  • the second bit of the digital signal is represented as “(2)”.
  • latch bits (1) to bit (n) and the memory bits (1) to bit (n) are referred to as “bit circuits”.
  • the bit circuit includes two inverting circuits NOT1 and NOT2, and two switches (SW1 and SW2 in the latch circuit 1301, and SW3 and SW4 in the memory circuit 1401).
  • the inverting circuit NOT1 has an input terminal connected to one end on the output side of the switch SW2 or the switch SW4, and an output terminal connected to an input terminal of the inverting circuit NOT2 and one end on the input side of the switch SW1 or the switch SW3.
  • the inverting circuit NOT2 has an input terminal connected to the output of the inverting circuit NOT1, and an output terminal connected to one end of the switch SW2 or the switch SW4 on the input side.
  • the bit circuit used as the latch bit (1) to bit (n) is further connected to the input terminal of the inverting circuit NOT1 at one end on the output side of the switch SW (Lat), via the switch SW (Lat). A digital signal output from the digital signal generation circuit is input.
  • the bit circuit used as the latch bit (1) to bit (n ⁇ 1) is connected to the input terminal of the inverting circuit NOT1, and further to one end on the output side of the switch SW1 of the latch bit (2) to bit (n).
  • latch bits (1) to bit (n) are all connected in series (for example, a daisy chain).
  • bit circuit used as the memory bit (1) to bit (n) is connected to the output terminal of the inverting circuit NOT1 and one end on the input side of the switch SW (out), and the digital circuit held in the bit circuit The signal is output to the outside via the switch SW (out).
  • the bit circuit used as the memory bit (1) to bit (n ⁇ 1) is connected to the input terminal of the inverting circuit NOT1, and further to one end on the output side of the switch SW3 of the memory bit (2) to bit (n). Are connected, and the memory bits (1) to bit (n) are all connected in series (for example, a daisy chain).
  • one end of the latch bit (1) on the output side of the switch SW1 is connected to the signal transfer line 104, and the signal transfer line 104 is further connected to the input terminal of the inverting circuit NOT1 of the memory bit (n).
  • the latch bits (1) to bit (n) in the latch circuit 1301 and the memory bits (1) to bit (n) in the memory circuit 1401 are “()”. Are connected in the order of bits of the digital signal shown in parentheses, and the latch circuit 1301 and the memory circuit 1401 are connected via the signal transfer line 104.
  • FIG. 11 is a timing chart showing drive timing for transferring a digital signal in the signal transfer circuit according to the second embodiment of the present invention.
  • the drive timing when the signal information held in the latch circuit 1301 of the signal transfer circuit shown in FIG. 10 is sequentially transferred to the memory circuit 1401 is shown.
  • each switch switch SW (Lat), switch SW ( out), ON / OFF of the switch SW1, the switch SW2, the switch SW3, and the switch SW4.
  • each switch of the signal transfer circuit shown in FIG. 10 is connected (ON) when the drive control signal from the timing control circuit is “H” level, and is disconnected (“L” level). The description will be made assuming that the state is OFF. Then, transfer control of the digital signal (signal information) will be described based on the state (ON or OFF) of each switch, and the level of the drive control signal input from the timing control circuit will be described together.
  • the switch SW (Lat) is turned on (driving) while the switch SW1, the switch SW2, and the SW4 are turned off (the drive control signal is “L” level) and the switch SW3 is turned on (the drive control signal is “H” level).
  • the control signal is set to “H” level, and the digital signal is latched.
  • the digital signal output from the digital signal generation circuit is input to the input terminal of the inverting circuit NOT1 of the latch bit (1) to bit (n) (timing t1).
  • the switch SW (Lat) is turned OFF (the drive control signal is “L” level), and the switch SW2 is turned ON (the drive control signal is “H” level).
  • the inverting circuit NOT1 and the inverting circuit NOT2 form feedback loops in the bit circuits of the latch bit (1) to bit (n), respectively, and hold the digital signal output from the digital signal generating circuit ( Timing t2). Thereafter, in the data transfer operation period, transfer of the digital signals held in the latch bits (1) to bit (n) to the memories bit (1) to bit (n) is started.
  • the switch SW1 (1) is turned ON (the drive control signal is “H” level).
  • the switches SW3 (2) to SW3 (n) are ON.
  • the output of the inversion circuit NOT1 of the latch bit (1) propagates sequentially through the NOT1 of the memory bit (n) to bit (2) and is input to the inversion circuit NOT1 of the memory bit (1) (timing t3).
  • the switch SW4 (1) is turned on (drive control signal is “H” level), and then the switch SW3 (2) is turned off (drive control signal is “L” level).
  • the transferred digital signal of the latch bit (1) is held by the feedback loop of the inverting circuit NOT1 and the inverting circuit NOT2 in the memory bit (1).
  • the switch SW2 (1) is turned off (the drive control signal is “L” level).
  • the feedback loop by the inverting circuit NOT1 and the inverting circuit NOT2 in the latch bit (1) is released (timing t4).
  • the 1-bit digital signal held in the latch bit (1) is moved to the memory bit (1).
  • the switch SW1 (2) is turned ON (the drive control signal is at “H” level).
  • the switch SW1 (1) and the switches SW3 (3) to SW3 (n) are ON.
  • the output of the inverting circuit NOT1 of the latch bit (2) propagates in order to the latch bit (1) and the NOT1 of the memory bit (n) to bit (3) and is input to the inverting circuit NOT1 of the memory bit (2). (Timing t5).
  • the switch SW4 (2) is turned on (drive control signal is “H” level), and then the switch SW3 (3) is turned off (drive control signal is “L” level).
  • the transferred digital signal of the latch bit (2) is held by the feedback loop of the inverting circuit NOT1 and the inverting circuit NOT2 in the memory bit (2).
  • the switch SW2 (2) is turned off (the drive control signal is “L” level).
  • the feedback loop by the inverting circuit NOT1 and the inverting circuit NOT2 in the latch bit (2) is released (timing t6).
  • the 1-bit digital signal held in the latch bit (2) is moved to the memory bit (2).
  • the switch SW (out) is turned ON (the drive control signal is at “H” level), and the output of the inverting circuit NOT1 in the memory bit (1) to bit (n) is output to the outside (timing t7).
  • the digital signal output from the digital signal generation circuit is reliably transferred bit by bit from the latch circuit 1301 to the memory circuit 1401. Can do.
  • each of the latch bit and the memory bit can be composed of two NOT circuits and two SWs.
  • the signal transfer circuit according to the second embodiment of the present invention can reduce the circuit scale and the circuit area as compared with the configuration of the signal transfer circuit according to the first embodiment shown in FIG. For this reason, the signal transfer circuit according to the second embodiment of the present invention is applied to the image sensor 1 and the image sensor 2 described above instead of the signal transfer circuit according to the first embodiment (more specifically, the latch circuit 201).
  • the latch circuit 1301 and the memory circuit 1401 are used instead of the memory circuit 301)
  • the circuit scale and the layout area can be further reduced.
  • the deterioration of the AD conversion performance of the AD conversion circuit can be further reduced, and the AD conversion accuracy can be further increased.
  • the digital signal output from the digital signal generation circuit can be reliably transferred from the latch circuit to the memory circuit without deteriorating.
  • the circuit scale of the latch circuit and the memory circuit can be reduced, so that signal transfer can be performed reliably and at high speed. Further, since the circuit scales of the latch circuit and the memory circuit are small, the signal transfer circuit can be arranged even in a small area.
  • the signal transfer circuit of the first embodiment or the signal transfer circuit of the second embodiment is applied to an image sensor in which an AD conversion circuit is arranged for each column (column) of the pixel array
  • a highly accurate AD conversion result can be obtained without degrading the AD conversion performance of the AD conversion circuit, which is a digital signal generation circuit that outputs a digital signal.
  • an image sensor that outputs a high-quality image signal (digital signal) can be realized.
  • the number of bit circuits included in the latch circuit 201 and the memory circuit 301 is not limited to the mode for carrying out the present invention, and a configuration including different numbers of bit circuits may be employed.
  • the number of bit circuits in the memory circuit 301 may be multiple times the number of bit circuits in the latch circuit 201, and digital signals for a plurality of rows may be held in the memory circuit 301. .
  • the number of bit circuits in the memory circuit 301 is reduced with respect to the number of bit circuits in the latch circuit 201, and signal transfer from the latch circuit 201 to the memory circuit 301 is divided into a plurality of times. It is also possible to adopt a configuration in which a digital signal divided and transferred in multiple times is read out to the horizontal signal line 801.
  • the number of bit circuits in the latch circuit 201 is the same as the number of bits in either the pulse running circuit 10 or the counter 16 in the AD conversion circuit 101 shown in FIG.
  • the number of bit circuits in the latch circuit 201 may be reduced with respect to the number of bit circuits, and the pulse traveling circuit 10 and the counter 16 may share the latch circuit 201.
  • the signal transfer circuit is applied to an image sensor in which an AD conversion circuit is arranged for each column of the pixel array.
  • the application part of the signal transfer circuit of the embodiment of the present invention is not limited to the embodiment of the present invention, and can be applied to cases other than the image sensor, for example.
  • the effect of the signal transfer circuit according to the embodiment of the present invention is effective when the application location is a narrow region.
  • the present invention can be widely applied to a signal transfer circuit for transferring a digital signal and an imaging apparatus including the signal transfer circuit.

Landscapes

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Abstract

　デジタル信号発生回路から出力されたｎ（ｎは１より大きい自然数）ビットのデジタル信号の各ビットに接続され、転送制御回路によって制御される第１～第ｎのスイッチと、前記第１～第ｎのスイッチを介して入力された前記ｎビットのデジタル信号を、ビット毎に保持する第１～第ｎのメモリが直列に接続された第１のメモリ回路と、デジタル信号を保持する第ｎ＋１～第ｍ（ｍは２より大きい自然数）のメモリが直列に接続され、前記第１のメモリ回路内の第ｎのメモリの出力信号が、初段の前記第ｎ＋１のメモリに入力される第２のメモリ回路と、前記第２のメモリ回路内の第ｎ＋１～第ｍのメモリのそれぞれの出力信号が接続され、読み出し制御回路によって制御される第ｎ＋１～第ｍのスイッチと、を備え、前記第１のメモリ回路と前記第２のメモリ回路とは、それぞれ、第ｉ（ｉは１より大きく、ｎまたはｍまでの自然数）のメモリが保持しているデジタル信号を次段の第ｉ＋１のメモリに転送するように前記転送制御回路によって制御され、前記デジタル信号発生回路から出力された前記ｎビットのデジタル信号が、前記第１のメモリ回路から前記第２のメモリ回路に転送された後に、前記第ｎ＋１～第ｍのスイッチを介して出力される、信号転送回路。

Description

信号転送回路および撮像装置
　本発明は、信号転送回路に関する。特に、列毎にＡＤ変換回路を備える固体撮像装置の信号転送回路に関する。
　本願は、２０１０年７月２日に、日本に出願された特願２０１０－１５２３４４号に基づき優先権を主張し、その内容をここに援用する。
　近年、固体撮像装置は、静止画用カメラ、動画用カメラ、医療用内視鏡カメラ、産業用内視鏡カメラ、ロボット用の高性能視覚センサ、または自動車用周辺監視視覚センサなど、様々な機器に使用されている。これらの機器に使用される固体撮像装置としては、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｐｌｅｄ　Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサ、およびＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ－Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが知られている。
　ＣＭＯＳイメージセンサは、一般的な半導体の製造プロセスと同様の手法で製造することが可能であり、センサ内に種々の機能回路を組み込むことにより、ＣＭＯＳイメージセンサの多機能化が可能である。このセンサ内に機能回路を組み込んだイメージセンサの例として、特許文献１は、行列状に配置された画素アレイの列（カラム）毎にＡＤ（アナログ・デジタル）変換回路を備え、行単位でＡＤ変換したデジタル信号を出力するイメージセンサを開示している。
　上述のようなカラム毎にＡＤ変換回路を備えたイメージセンサでは、例えば、イメージセンサ内で複数行の信号情報を用いて演算処理を行うことや、ＡＤ変換動作と外部への出力動作とを時間的に並列に行うことなどを目的とした回路（以下、「信号転送回路」という）を設けることがある。このような目的の信号転送回路では、例えば、ＡＤ変換回路から出力されるデジタル信号を一時的に保持するラッチ回路と、デジタル信号を順次イメージセンサの外部に出力するための水平信号出力線との間に、イメージセンサの１行分以上のデジタル信号（信号情報）を保持するためのメモリ回路を設ける場合がある。
　図１２は、従来のイメージセンサにおけるデジタル信号の転送に係る構成要素の接続の一例を示した回路接続図である。図１２に示した信号転送回路は、各列に配置されたＡＤ変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号を、一時的に保持し、その後、メモリ回路に転送する回路である。なお、図１２においては、デジタル信号（信号情報）の転送に係る構成要素のみを、イメージセンサの１列分のみ示している。
　ＡＤ変換回路１１１は、図中では省略されている画素から出力されるアナログ信号をｎビットのデジタル信号に変換し、それぞれのビット信号毎に異なる配線を通してラッチ回路２１１に出力する。以下の説明において、符号に続く“（）：括弧”内に示した数字は、デジタル信号のビットを表す。例えば、デジタル信号の２ビット目は、“（２）”と表す。
　ラッチ回路２１１は、ＡＤ変換回路１１１から出力されたｎビットのデジタル信号を、それぞれのビット毎に、内部のラッチｂｉｔ（１）～ｂｉｔ（ｎ）に保持する。そして、ラッチ回路２１１は、スイッチＳＷＬ（１）～ＳＷＬ（ｎ）を介して、保持したデジタル信号を、信号転送線４１１に出力する。なお、ラッチ回路２１１は、ＡＤ変換回路１１１からデジタル信号を出力する時の出力負荷を下げる目的のため、ＡＤ変換回路１１１の近傍またはＡＤ変換回路１１１の内部に内蔵されるように配置されている。
　メモリ回路３１１は、信号転送線４１１に出力されたデジタル信号を、スイッチＳＷＭ（１）～ＳＷＭ（ｎ）を介して受け取り、内部のメモリｂｉｔ（１）～ｂｉｔ（ｎ）に保持する。その後、メモリ回路３１１は、図中では省略されている駆動制御回路から制御に応じて、保持しているデジタル信号を外部に出力する。
　このような信号転送回路におけるデジタル信号（信号情報）の転送制御について説明する。図１３は、従来のイメージセンサにおける信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図１３に示したタイミングチャートにおいては、図１２に示した信号転送回路のラッチ回路２１１に保持した信号情報を、メモリ回路３１１に順次転送する際の駆動タイミングを示している。
　ラッチ回路２１１に保持した信号情報をメモリ回路３１１に転送する際には、データ転送動作期間において、まず、最初に、スイッチＳＷＬ（１）およびスイッチＳＷＭ（１）がＯＮされ、ラッチ回路２１１内のラッチｂｉｔ（１）とメモリ回路３１１内のメモリｂｉｔ（１）とが、信号転送線４１１を介して接続される。これにより、ラッチｂｉｔ（１）に保持している信号情報が、メモリｂｉｔ（１）に転送される。以下、同様に、スイッチＳＷＬ（２）～ＳＷＬ（ｎ）およびスイッチＳＷＭ（２）～ＳＷＭ（ｎ）を順次ＯＮすることによって、ラッチ回路２１１の各ラッチに保持している信号情報を、順次、メモリ回路３１１の各メモリに転送する。
特開２００７－１２４４００号公報
　上述のようなラッチ回路２１１からメモリ回路３１１にデジタル信号（信号情報）を転送する信号転送回路では、信号転送線４１１に、カラム方向に配置されたラッチ回路２１１内の全てのラッチ（ラッチｂｉｔ（１）～ｂｉｔ（ｎ））と、メモリ回路３１１内の全てのメモリ（メモリｂｉｔ（１）～ｂｉｔ（ｎ））とを接続しているため、信号転送線４１１の配線長が長く、寄生抵抗が大きい。また、信号転送線４１１に接続されたスイッチＳＷＬ（１）～ＳＷＬ（ｎ）、スイッチＳＷＭ（１）～ＳＷＭ（ｎ）は、寄生容量となる。
　このような寄生抵抗や寄生容量などの負荷が、デジタル信号を高速に転送しようとした場合に、転送するデジタル信号を劣化させ、デジタル信号（信号情報）を破壊する要因となる。
　本発明は、デジタル信号を高速に転送する場合においても、転送するデジタル信号を劣化させずに、確実に信号情報を転送することができる信号転送回路を提供する。
　本発明の信号転送回路は、デジタル信号発生回路から出力されたｎ（ｎは１より大きい自然数）ビットのデジタル信号の各ビットに接続され、転送制御回路によって制御される第１～第ｎのスイッチと、前記第１～第ｎのスイッチを介して入力された前記ｎビットのデジタル信号を、ビット毎に保持する第１～第ｎのメモリが直列に接続された第１のメモリ回路と、デジタル信号を保持する第ｎ＋１～第ｍ（ｍは２より大きい自然数）のメモリが直列に接続され、前記第１のメモリ回路内の第ｎのメモリの出力信号が、初段の前記第ｎ＋１のメモリに入力される第２のメモリ回路と、前記第２のメモリ回路内の第ｎ＋１～第ｍのメモリのそれぞれの出力信号が接続され、読み出し制御回路によって制御される第ｎ＋１～第ｍのスイッチと、を備え、前記第１のメモリ回路と前記第２のメモリ回路とは、それぞれ、第ｉ（ｉは１より大きく、ｎまたはｍまでの自然数）のメモリが保持しているデジタル信号を次段の第ｉ＋１のメモリに転送するように前記転送制御回路によって制御され、前記デジタル信号発生回路から出力された前記ｎビットのデジタル信号が、前記第１のメモリ回路から前記第２のメモリ回路に転送された後に、前記第ｎ＋１～第ｍのスイッチを介して出力される。
　また、本発明の撮像装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、前記画素部からの前記画素信号の読み出しを制御するタイミング制御回路と、前記画素部から読み出した前記画素信号をアナログ・デジタル変換したデジタル信号を出力するＡＤ変換器と、請求項１に記載の信号転送回路と、前記信号転送回路から出力されたデジタル値を順次出力させる水平読み出し回路と、を備え、前記ＡＤ変換器を、前記信号転送回路にデジタル信号を出力するデジタル信号発生回路とし、前記タイミング制御回路を、前記信号転送回路へのデジタル信号の入力、および前記信号転送回路内のデジタル信号の転送を制御する転送制御回路とし、前記水平読み出し回路を、前記信号転送回路からのデジタル信号の出力を制御する読み出し制御回路として動作させる。
　好ましくは、デジタル信号を入力する前記デジタル信号発生回路として、円環状に接続された複数の遅延ユニットを有し、アナログ入力電圧の大きさに応じた遅延時間でパルス信号が周回する円環遅延回路と、前記パルス信号が前記円環遅延回路を周回した周回数を計測するカウンタと、を具備し、前記円環遅延回路内のそれぞれの前記遅延ユニットの出力と、前記カウンタの出力とをそれぞれデジタル信号として出力するＡＤ変換器、をさらに備えてもよい。
　好ましくは、前記信号転送回路に入力するデジタル信号の信号線数より少ない数の第１の制御信号によって、前記信号転送回路内の第１～第ｎのスイッチを制御し、前記信号転送回路内で転送するデジタル信号の信号線数より少ない数の第２の制御信号によって、前記信号転送回路内の第１のメモリ回路および第２のメモリ回路を制御してもよい。
　好ましくは、前記第１の制御信号によって、前記信号転送回路内の前記第１～第ｎのスイッチの全てを制御し、前記第２の制御信号によって、前記信号転送回路内の前記第１のメモリ回路内の第１～第ｎのメモリの全て、および前記第２のメモリ回路内の第ｎ＋１～第ｍのメモリの全てを制御してもよい。
　好ましくは、前記画素部の列毎に複数の前記ＡＤ変換器と複数の前記信号転送回路とを配置し、前記タイミング制御回路は、該タイミング制御回路から出力する前記第１の制御信号と前記第２の制御信号とによって、前記画素部の列毎に配置された全ての前記信号転送回路を制御し、前記水平読み出し回路は、複数の前記信号転送回路から順次デジタル値を出力させてもよい。
　好ましくは、前記第１～第ｎのメモリ、および前記第ｎ＋１～第ｍのメモリのそれぞれは、１つのフィードバックループによって、前記デジタル信号を、ビット毎に保持してもよい。
　本発明によれば、デジタル信号を高速に転送する場合においても、転送するデジタル信号を劣化させずに、確実に信号情報を転送することができる。
本発明の第１の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。 本発明の第１の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。 本発明の第１の実施形態の信号転送回路をイメージセンサに適用した場合における第１の適用形態のイメージセンサの概略構成を示したブロック図である。 本発明の第１の適用形態のイメージセンサにおける信号転送回路の接続の一例を示した回路接続図である。 本発明の第１の適用形態のイメージセンサにおけるＡＤ変換回路の動作を示したタイミングチャートである。 本発明の第１の適用形態のＡＤ変換回路における入力電圧と内部を走行するパルスの伝搬遅延時間の関係を示した図である。 本発明の第１の実施形態の信号転送回路をイメージセンサに適用した場合における第２の適用形態のイメージセンサの概略構成を示したブロック図である。 本発明の第２の適用形態のイメージセンサにおける信号転送回路の接続の一例を示した回路接続図である。 本発明の第２の適用形態のイメージセンサにおけるＡＤ変換回路の動作を示したタイミングチャートである。 本発明の第２の実施形態による信号転送回路の詳細な構成の一例を示した回路接続図である。 本発明の第２の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。 従来のイメージセンサにおけるデジタル信号の転送に係る構成要素の接続の一例を示した回路接続図である。 従来のイメージセンサにおける信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。
＜第１の実施形態＞
　以下、本発明の実施形態について、図面を参照して説明する。図１は、本発明の第１の実施形態に係る信号転送回路の詳細な構成の一例を示した回路接続図である。図１に示した信号転送回路は、スイッチＳＷ（Ｌａｔ）と、ラッチ回路２０１と、信号転送線１０４と、メモリ回路３０１と、スイッチＳＷ（ｏｕｔ）とを備える。ラッチ回路２０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）の回路構成と、メモリ回路３０１内のメモリｂｉｔ（１）～ｂｉｔ（ｎ）の回路構成とは、それぞれ同様の回路構成である。ただし、ラッチ回路２０１には、ＡＤ変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号が入力され、メモリ回路３０１は保持したデジタル信号を外部に出力するという機能の違いから、スイッチＳＷ（Ｌａｔ）またはスイッチＳＷ（ｏｕｔ）が接続されている位置が異なる。なお、図１に示した各構成要素の符号に続く“（）：括弧”内に示した数字は、デジタル信号のビット（ｂｉｔ）を表す。例えば、デジタル信号の２ビット目は、“（２）”と表す。
　まず、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）と、メモリｂｉｔ（１）～ｂｉｔ（ｎ）とにおいて、共通の構成について説明する。なお、以下の説明においては、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）と、メモリｂｉｔ（１）～ｂｉｔ（ｎ）とを、「ビット回路」という。
　ビット回路は、複数の反転回路ＮＯＴ１～ＮＯＴ４と、複数のスイッチＳＷ１～ＳＷ３およびスイッチｘＳＷ３とを備える。反転回路ＮＯＴ１は、入力端子にスイッチＳＷ２の出力側の一端が接続され、出力端子は反転回路ＮＯＴ２の入力端子とスイッチＳＷ３の入力側の一端に接続されている。また、反転回路ＮＯＴ２は、入力端子に反転回路ＮＯＴ１の出力が接続され、出力端子はスイッチＳＷ２の入力側の一端に接続されている。また、反転回路ＮＯＴ３は、入力端子にスイッチＳＷ３およびスイッチｘＳＷ３の出力側の一端が接続され、出力端子は反転回路ＮＯＴ４の入力端子とスイッチＳＷ１の入力側の一端に接続されている。また、反転回路ＮＯＴ４は、入力端子に反転回路ＮＯＴ３の出力が接続され、出力端子はスイッチｘＳＷ３の入力側の一端に接続されている。
　続いて、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路と、メモリｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路との接続について説明する。ラッチｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、スイッチＳＷ（Ｌａｔ）の出力側の一端が接続され、スイッチＳＷ（Ｌａｔ）を介してデジタル信号発生回路から出力されたデジタル信号が入力されるよう構成されている。また、ラッチｂｉｔ（２）～ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、ラッチｂｉｔ（１）～ｂｉｔ（ｎ－１）のスイッチＳＷ１の出力側の一端が接続され、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。
　また、メモリｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ３の出力端子に、さらに、スイッチＳＷ（ｏｕｔ）の入力側の一端が接続され、ビット回路に保持したデジタル信号が、スイッチＳＷ（ｏｕｔ）を介して外部に出力されるよう構成されている。また、メモリｂｉｔ（２）～ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、メモリｂｉｔ（１）～ｂｉｔ（ｎ－１）のスイッチＳＷ１の出力側の一端が接続され、メモリｂｉｔ（１）～ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。
　そして、ラッチｂｉｔ（ｎ）のスイッチＳＷ１の出力側の一端は、信号転送線１０４に接続され、信号転送線１０４は、さらに、メモリｂｉｔ（１）の反転回路ＮＯＴ１の入力端子に接続される。このように、図１に示した信号転送回路では、ラッチ回路２０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）およびメモリ回路３０１内のメモリｂｉｔ（１）～ｂｉｔ（ｎ）が、“（）：括弧”内に示したデジタル信号のビット（ｂｉｔ）順にそれぞれ接続され、さらにラッチ回路２０１とメモリ回路３０１とが信号転送線１０４を介して接続されている。
　次に、図１および図２を参照して信号転送回路におけるデジタル信号（信号情報）の転送制御について説明する。図２は、本発明の第１の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図２に示したタイミングチャートにおいては、図１に示した信号転送回路のラッチ回路２０１に保持した信号情報を、メモリ回路３０１に順次転送する際の駆動タイミングを示している。本発明の第１の実施形態の信号転送回路におけるデジタル信号（信号情報）の転送制御においては、図示しないタイミング制御回路から入力される駆動制御信号によって各スイッチ（スイッチＳＷ（Ｌａｔ）、スイッチＳＷ（ｏｕｔ）、スイッチＳＷ１～ＳＷ３、およびスイッチｘＳＷ３）のＯＮまたはＯＦＦが制御される。以下の説明においては、図１に示した信号転送回路の各スイッチが、タイミング制御回路からの駆動制御信号が“Ｈ”レベルで、接続（ＯＮ）の状態となり、“Ｌ”レベルで、切断（ＯＦＦ）の状態となるものとして説明する。そして、デジタル信号（信号情報）の転送制御を各スイッチの状態（ＯＮまたはＯＦＦ）に基づいて説明し、タイミング制御回路から入力される駆動制御信号のレベルを、併記して説明する。
　まず、スイッチＳＷ１～ＳＷ３がＯＦＦ（駆動制御信号が“Ｌ”レベル）、スイッチｘＳＷ３がＯＮ（駆動制御信号が“Ｈ”レベル）の状態で、スイッチＳＷ（Ｌａｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）として、デジタル信号のラッチ動作を行う。このラッチ動作により、デジタル信号発生回路から出力されたデジタル信号が、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）の反転回路ＮＯＴ１の入力端子に入力される（タイミングｔ１）。その後、スイッチＳＷ（Ｌａｔ）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とし、データ転送動作期間が開始するタイミングにおいて、スイッチＳＷ２をＯＮ（駆動制御信号を“Ｈ”レベル）とする。これにより、反転回路ＮＯＴ１と反転回路ＮＯＴ２とによって、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、デジタル信号発生回路から出力されたデジタル信号が保持される（タイミングｔ２）。
　そして、データ保持動作として、スイッチＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）、スイッチｘＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、反転回路ＮＯＴ１の出力が、反転回路ＮＯＴ３に入力される（タイミングｔ３）。その後、スイッチＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）、スイッチｘＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）する。これにより、反転回路ＮＯＴ３と反転回路ＮＯＴ４とによって、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、反転回路ＮＯＴ１と反転回路ＮＯＴ１とのフィードバックループによって保持していたデジタル信号が保持される（タイミングｔ４）。その後、データ転送動作期間において、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）に保持したデジタル信号の、メモリｂｉｔ（１）～ｂｉｔ（ｎ）への転送を開始する。
　デジタル信号の転送においては、まず、第１の転送動作として、スイッチＳＷ１をＯＮ（駆動制御信号を“Ｈ”レベル）、スイッチＳＷ２がＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、反転回路ＮＯＴ３の出力が、接続されている他のビット回路の反転回路ＮＯＴ１に入力される（タイミングｔ５）。その後、スイッチＳＷ１をＯＦＦ（駆動制御信号を“Ｌ”レベル）、スイッチＳＷ２をＯＮ（駆動制御信号を“Ｈ”レベル）とする。これにより、ビット回路内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループによって、転送されたデジタル信号が保持される（タイミングｔ６）。
　この第１の転送動作によって、例えば、ラッチｂｉｔ（１）が保持していたデジタル信号が、ラッチｂｉｔ（２）に移動され、ラッチｂｉｔ（２）が保持していたデジタル信号が、ラッチｂｉｔ（３）に移動される。また、ラッチｂｉｔ（ｎ）が保持していたデジタル信号は、メモリｂｉｔ（１）に移動する。すなわち、各ビット回路に保持していたデジタル信号が、順次、隣のビット回路に転送（シフト）される。
　さらに、第２の転送動作として、スイッチＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）、スイッチｘＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、反転回路ＮＯＴ１の出力が、反転回路ＮＯＴ３に入力される。（タイミングｔ７）。その後、スイッチＳＷ３をＯＦＦ（駆動制御信号を“Ｌ”レベル）、スイッチｘＳＷ３をＯＮ（駆動制御信号を“Ｈ”レベル）することにより、反転回路ＮＯＴ３と反転回路ＮＯＴ４とによって、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、反転回路ＮＯＴ１と反転回路ＮＯＴ１とのフィードバックループによって保持していたデジタル信号が保持される（タイミングｔ８）。
　以降、データ転送動作期間において、第１の転送動作および第２の転送動作を、ラッチｂｉｔ（１）が保持したデジタル信号が、メモリｂｉｔ（１）に移動するまで繰り返し行い、デジタル信号発生回路から出力されたデジタル信号をラッチｂｉｔ（１）～ｂｉｔ（ｎ）からメモリｂｉｔ（１）～ｂｉｔ（ｎ）に移動（転送）させる。
　その後、スイッチＳＷ（ｏｕｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、メモリｂｉｔ（１）～ｂｉｔ（ｎ）内の反転回路ＮＯＴ３の出力を、外部に出力する（タイミングｔ９）。
　上記に述べたとおり、本発明の第１の実施形態の信号転送回路によれば、デジタル信号発生回路から出力されたデジタル信号を、確実にラッチ回路２０１からメモリ回路３０１に転送することができる。
　また、本発明の第１の実施形態の信号転送回路においては、各ビット回路がデジタル信号を転送する際に接続される回路は、次段のビット回路のみであるため、ビット回路間の配線長を短くすることができ、各ビット回路間の信号線の寄生抵抗を小さくすることができる。また、ビット回路間に接続されているスイッチは、スイッチＳＷ（Ｌａｔ）またはスイッチＳＷ（ｏｕｔ）のみである。さらに、各ビット回路内のスイッチを考慮した場合においても、スイッチＳＷ１とスイッチＳＷ２とが増加するのみである。このため、本発明の第１の実施形態の信号転送回路における各ビット回路間の信号線の寄生容量を小さくすることができる。従って、本発明の第１の実施形態の信号転送回路における寄生抵抗や寄生容量などの負荷は、従来の信号転送回路における寄生抵抗や寄生容量などの負荷に比べて少なくすることができる。その結果、本発明の第１の実施形態の信号転送回路では、ラッチ回路２０１からメモリ回路３０１へのデジタル信号の転送を、確実かつ高速に行うことができる。
　また、本発明の第１の実施形態の信号転送回路は、寄生抵抗や寄生容量などの負荷が少ないので、各ビット回路にかかる出力負荷が、大幅に小さくなる。その結果、本発明の第１の実施形態の信号転送回路では、各ビット回路を、従来の信号転送回路と比較して小さな回路規模で構成することができる。そして、信号転送回路を小さな回路規模で構成することができるということは、例えば、画素アレイの列（カラム）毎にＡＤ変換回路を配置したイメージセンサにおいて、ＡＤ変換回路のＡＤ変換性能の低下を低減し、ＡＤ変換の精度を高めるために有効となる。
＜第１の適用形態＞
　次に、本発明の第発明の１の実施形態の信号転送回路をイメージセンサに適用した場合について説明する。図３は、本発明の第１の実施形態の信号転送回路をイメージセンサに適用した場合における第１の適用形態のイメージセンサの概略構成を示したブロック図である。図３において、イメージセンサ１は、画素アレイ１０２と、複数の垂直信号線１０３と、複数のＣＤＳ回路４０１と、複数のＡＤ変換回路１０１と、複数のラッチ回路２０１と、複数の信号転送線１０４と、複数のメモリ回路３０１と、水平走査回路５０１と、垂直走査回路６０１と、タイミングジェネレータ７０１と、水平信号線８０１とを備える。
　タイミングジェネレータ７０１は、イメージセンサ１の駆動モードに応じて、ＣＤＳ回路４０１、ＡＤ変換回路１０１、ラッチ回路２０１、メモリ回路３０１、水平走査回路５０１、および垂直走査回路６０１のそれぞれを駆動するための駆動制御信号を出力する。
　垂直走査回路６０１は、タイミングジェネレータ７０１から入力された駆動制御信号に応じて、画素アレイ１０２に配置された単位画素１１を行単位で駆動するための画素駆動信号を出力する。なお、垂直走査回路６０１が出力する画素駆動信号には、単位画素１１を行毎に駆動する行選択信号が含まれており、図３においては、行選択信号として、行選択信号線１００１を明示している。
　画素アレイ１０２は、光電変換素子を含む複数の単位画素１１が行方向および列方向の二次元に配置されている。単位画素１１は、垂直走査回路６０１から入力された画素駆動信号に応じて、受光した光信号情報をアナログ信号に変換し、変換したアナログ信号を画素アレイ１０２の行毎に、画素アレイ１０２の各列の垂直信号線１０３に出力する。単位画素１１は、垂直走査回路６０１から入力された行選択信号線１００１を含む行選択信号によって、画素アレイ１０２の各行毎に駆動される。
　ＣＤＳ回路４０１は、各列の垂直信号線１０３にそれぞれ接続され、タイミングジェネレータ７０１からの駆動制御信号に応じて、各単位画素１１の暗時状態のリセットレベルの信号と、光入射時の光レベルの信号との差分処理を行う。そして、差分処理後の信号を、画素アナログ信号ＶｉｎとしてＡＤ変換回路１０１に出力する。
　ＡＤ変換回路１０１は、各列のＣＤＳ回路４０１に対応してそれぞれ配置され、タイミングジェネレータ７０１からの駆動制御信号に応じて、ＣＤＳ回路４０１から入力された画素アナログ信号Ｖｉｎをｎビット（ｂｉｔ）のデジタル信号に変換する。
　ラッチ回路２０１は、各列のＡＤ変換回路１０１に対応してそれぞれ配置され、ＡＤ変換回路１０１のＡＤ変換動作の終了と同時にｎビット（ｂｉｔ）のデジタル信号をビット毎に、内部のメモリ機能であるラッチに保持する。そして、タイミングジェネレータ７０１からの駆動制御信号に応じて、保持したｎビット（ｂｉｔ）のデジタル信号を、信号転送線１０４に出力する。
　メモリ回路３０１は、各列のラッチ回路２０１に対応してそれぞれ配置され、タイミングジェネレータ７０１からの駆動制御信号に応じて、ラッチ回路２０１から信号転送線１０４に出力されたｎビット（ｂｉｔ）のデジタル信号をビット毎に、内部のメモリ機能であるメモリに保持する。
　水平走査回路５０１は、タイミングジェネレータ７０１から入力された駆動制御信号に応じて、メモリ回路３０１に駆動制御信号を出力し、メモリ回路３０１に保持しているｎビット（ｂｉｔ）のデジタル信号を、イメージセンサ１の出力信号として外部に出力する水平信号線８０１に出力する。
　図３に示した本発明の第１の適用形態のイメージセンサ１においては、ラッチ回路２０１と、信号転送線１０４と、メモリ回路３０１とが、図１に示した本発明の第１の実施形態の信号転送回路に相当する。そして、本発明の第１の実施形態の信号転送回路は、画素アレイ１０２の列（カラム）毎にそれぞれ備えられている。なお、本発明の第１の適用形態のイメージセンサ１において、各列の信号転送回路は、タイミングジェネレータ７０１から出力される駆動制御信号によって、図１に示した本発明の第１の実施形態の信号転送回路内のスイッチＳＷ（Ｌａｔ）、スイッチＳＷ１～ＳＷ３、およびスイッチｘＳＷ３が制御され、画素アレイ１０２の各列のＡＤ変換回路１０１から出力されたデジタル信号を、各列のラッチ回路２０１から各列のメモリ回路３０１に転送する。そして、水平走査回路５０１によって、信号転送回路内のスイッチＳＷ（ｏｕｔ）が制御され、メモリ回路３０１に保持しているデジタル信号を、水平信号線８０１に出力する。
　次に、図４を参照して本発明の第１の実施形態の信号転送回路を適用したイメージセンサ１のより詳細な構成について説明する。図４は、本発明の第１の適用形態のイメージセンサ１における信号転送回路の接続の一例を示した回路接続図である。図４は、図３に示したイメージセンサ１の内、画素アレイ１０２の１つの列に接続された、ＡＤ変換回路１０１、ラッチ回路２０１、信号転送線１０４、メモリ回路３０１、水平信号線８０１の回路構成および回路接続を示している。すなわち、図４に示した回路構成は、デジタル信号を出力するデジタル信号発生回路であるＡＤ変換回路１０１と本発明の第１の実施形態の信号転送回路とを示している。
　ＡＤ変換回路１０１は、パルス走行回路１０と、カウンタ１６とにより構成されている。パルス走行回路１０は、一方の入力端子にパルス信号ＳｔａｒｔＰが入力され、他方の入力端子にパルス走行回路１０の最終段のバッファ型パルス遅延回路ＤＵの出力が入力されたＮＡＮＤ型パルス遅延回路ＮＡＮＤと、複数のバッファ型パルス遅延回路ＤＵとがリング状に連結された構成である。ＮＡＮＤ型パルス遅延回路ＮＡＮＤおよび複数のバッファ型パルス遅延回路ＤＵには、ＣＤＳ回路４０１から入力された画素アナログ信号Ｖｉｎが、それぞれの電源として供給される。そして、パルス走行回路１０は、ＮＡＮＤ型パルス遅延回路ＮＡＮＤの一方の入力端子に入力されたパルス信号ＳｔａｒｔＰの信号を、電源（画素アナログ信号Ｖｉｎ）の電圧値に応じた遅延時間で周回させる。なお、以下の説明において、ＮＡＮＤ型パルス遅延回路ＮＡＮＤおよび複数のバッファ型パルス遅延回路ＤＵのそれぞれを区別しない場合には、「パルス遅延回路」という。また、カウンタ１６は、パルス走行回路１０の最終段のパルス遅延回路（バッファ型パルス遅延回路ＤＵ）の出力に基づいて、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの周回数を計測する。
　ラッチ回路２０１は、パルス走行回路１０内の各パルス遅延回路の出力信号、およびカウンタ１６の各桁の出力信号にそれぞれ対応し、それぞれの出力信号を保持するラッチｂｉｔ（１）～ｂｉｔ（ｎ）を備えている。ラッチ回路２０１には、パルス走行回路１０内の各パルス遅延回路の出力信号、およびカウンタ１６の各桁の出力信号が、それぞれの出力信号に対応したスイッチＳＷ（Ｌａｔ）を介して入力される。スイッチＳＷ（Ｌａｔ）は、パルス遅延回路１０内の各パルス遅延回路の出力信号線、およびカウンタ１６の各桁の出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Ｌａｔｃｈによって、ＯＮまたはＯＦＦが切り替えられる。そして、ラッチ回路２０１は、クロック信号ＬａｔｃｈによってスイッチＳＷ（Ｌａｔ）がＯＮしたタイミングで、入力された出力信号を保持する。なお、クロック信号Ｌａｔｃｈは、タイミングジェネレータ７０１から出力される駆動制御信号に含まれている信号である。すなわち、ラッチ回路２０１がＡＤ変換回路１０１から出力された出力信号を保持するタイミングは、タイミングジェネレータ７０１によって制御される。
　メモリ回路３０１は、ラッチ回路２０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）から転送された出力信号を保持するメモリｂｉｔ（１）～ｂｉｔ（ｎ）を備えている。メモリ回路３０１は、スイッチＳＷ（ｏｕｔ）を介して、保持しているそれぞれの出力信号を、水平信号線８０１に出力する。スイッチＳＷ（ｏｕｔ）は、メモリ回路３０１からの出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Ｄｏｕｔによって、ＯＮまたはＯＦＦが切り替えられる。そして、メモリ回路３０１は、クロック信号ＤｏｕｔによってスイッチＳＷ（ｏｕｔ）がＯＮとなると、保持しているそれぞれの出力信号を、水平信号線８０１に出力する。なお、クロック信号Ｄｏｕｔは、水平走査回路５０１から出力される駆動制御信号である。すなわち、メモリ回路３０１が水平信号線８０１に、メモリｂｉｔ（１）～ｂｉｔ（ｎ）に保持しているそれぞれの出力信号を出力するタイミングは、水平走査回路５０１によって制御される。
　次に、図４および図５を参照してＡＤ変換回路１０１の動作について説明する。図５は、本発明の第１の適用形態のイメージセンサ１におけるＡＤ変換回路１０１の動作を示したタイミングチャートである。まず、ＣＤＳ回路４０１からＡＤ変換の対象となる画素アナログ信号Ｖｉｎが、パルス走行回路１０の電源として供給されている状態で、パルス信号ＳｔａｒｔＰが“Ｈ”レベルになると、ＡＤ変換回路１０１がＡＤ変換を開始する。ＡＤ変換期間では、パルス信号ＳｔａｒｔＰの“Ｈ”レベルのパルスが、画素アナログ信号Ｖｉｎの電圧値に応じた遅延時間で、パルス走行回路１０内を周回する。
　その後、ＡＤ変換期間の終了と同時に、クロック信号Ｌａｔｃｈを“Ｈ”レベルにして、スイッチＳＷ（Ｌａｔ）をＯＮ（図２に示した本発明の第１の実施形態の信号転送回路の駆動タイミングにおけるラッチ動作）する。これにより、ＡＤ変換回路１０１内を走行したパルス信号ＳｔａｒｔＰの周回数を計測したカウンタ１６の各桁の出力信号とパルス走行回路１０内の各パルス遅延回路の出力信号とが、ラッチ回路２０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）に保持される。このラッチ回路２０１が内部に備えたラッチｂｉｔ（１）～ｂｉｔ（ｎ）に保持した出力信号が、ＡＤ変換回路１０１が画素アナログ信号Ｖｉｎ（アナログ信号）をアナログ・デジタル変換したｎビット（ｂｉｔ）のデジタル信号である。
　その後、図２に示したデジタル信号を転送する駆動タイミングによって、ラッチ回路２０１に保持した出力信号が、メモリ回路３０１に転送される。そして、転送された出力信号が、水平信号線８０１を介して、本発明の第１の適用形態のイメージセンサ１の出力信号として外部に出力される。
　ここで、ＡＤ変換回路の入力電圧とＡＤ変換回路内を走行するパルスの伝搬遅延時間の関係、すなわち、ＡＤ変換回路に入力されるアナログ信号とＡＤ変換回路から出力されるデジタル信号との関係について説明する。図６は、本発明の第１の適用形態のＡＤ変換回路１０１における入力電圧と内部を走行するパルスの伝搬遅延時間の関係を示した図である。図６は、ＡＤ変換回路１０１の入力電圧である画素アナログ信号Ｖｉｎの大きさと、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの伝播遅延時間との関係を示している。図６に示しように、ＡＤ変換回路１０１においては、画素アナログ信号Ｖｉｎの電圧値が低い場合、パルス走行回路１０内におけるパルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは大きくなる。また、画素アナログ信号Ｖｉｎが高い場合、パルス走行回路１０内におけるパルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは小さくなる。すなわち、画素アナログ信号Ｖｉｎの大きさに応じて、ＡＤ変換回路１０１内を走行するパルス信号ＳｔａｒｔＰの周回数や、パルス走行回路１０の各パルス遅延回路の出力信号が変わり、ＡＤ変換回路１０１からは、パルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄに応じた出力信号が、デジタル信号として出力される。
　ここで、ＡＤ変換回路のＡＤ変換の精度について説明する。ＡＤ変換回路１０１のような形態のＡＤ変換回路では、例えば、ＡＤ変換回路１０１に同じ画素アナログ信号Ｖｉｎが入力された場合、パルス走行回路１０内を走行するパルス信号ＳｔａｒｔＰの走行速度が速いほど、ＡＤ変換の精度が高い。そのため、ＡＤ変換回路１０１のような形態のＡＤ変換回路では、内部に備えたパルス走行回路１０内の各パルス遅延回路の近傍にビット回路を配置して、各パルス遅延回路の出力負荷を低減することが望ましい。このことから、イメージセンサの列（カラム）のような狭小な領域にＡＤ変換回路１０１を備えたイメージセンサ１では、各パルス遅延回路の間に各ビット回路を配置するということが行われる。
　ここで、イメージセンサの各列に、図１２に示したような従来の信号転送回路を配置した場合を考える。従来の信号転送回路は、信号転送線４１１の配線長が長く、寄生抵抗が大きい。また、信号転送線４１１に接続されたスイッチの数が多く、寄生容量も多い。そのため、従来の信号転送回路を高速で動作させてデジタル信号を確実に転送するためには、ラッチ回路２１１内のラッチに十分な駆動能力を確保する必要があり、その結果、各ラッチの回路規模が大きくなってしまう。この回路規模が大きいラッチを、ＡＤ変換回路１０１に備えたパルス走行回路１０内の各パルス遅延回路の間に配置すると、配置する領域が狭小であることから、どうしても列方向に配置しなくてはならないという制約が発生してしまう。この配置の制約から、各パルス遅延回路を離れた位置に配置することとなり、各パルス遅延回路間の配線長が長くなってしまう。結果として、パルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは、各パルス遅延回路の電源である画素アナログ信号Ｖｉｎの電圧値のみによる遅延時間以外にも、パルス遅延回路間の配線長による遅延時間が含まれてしまうこととなる。このように、回路規模が大きいラッチを各パルス遅延回路の間に配置すると、パルス遅延回路間の配線長による遅延時間が、ＡＤ変換性能を劣化させる要因となってしまう。
　本発明の第１の実施形態の信号転送回路は、ビット回路の回路規模を小さくすることができるため、ＡＤ変換回路１０１に備えたパルス走行回路１０内の各パルス遅延回路の間に回路規模の小さいビット回路を配置した場合でも、各パルス遅延回路間の配線長が長くなることがない。従って、パルス信号ＳｔａｒｔＰの伝播遅延時間Ｔｄは、各パルス遅延回路の電源である画素アナログ信号Ｖｉｎの電圧値のみによる遅延時間のみとすることができる。このことから、カラム毎にＡＤ変換回路を備えたイメージセンサに、本発明の第１の実施形態の信号転送回路を適用した場合、ＡＤ変換回路のＡＤ変換性能の低下を低減し、ＡＤ変換の精度を高めることができる。
　また、本発明の第１の実施形態の信号転送回路は、従来の信号転送回路に比べて、デジタル信号の転送を制御する駆動制御信号の信号線数を削減することができ、信号転送回路をカラム毎にＡＤ変換回路を備えたイメージセンサに適用した場合における各構成要素の配置の自由度を向上することができる。例えば、図１２に示した従来の信号転送回路ではｎビット（ｂｉｔ）のデジタル信号を転送するために、ｎ本（ｂｉｔ数分）の駆動制御信号を出力する必要がある（図１３参照）。本発明の第１の実施形態の信号転送回路では、信号転送回路が転送するデジタル信号のビット数には関係なく、スイッチＳＷ１～ＳＷ３およびスイッチｘＳＷ３を制御する計４本の駆動制御信号で、デジタル信号の転送を行うことができる。従って、本発明の第１の実施形態の信号転送回路を適用したイメージセンサ１では、タイミングジェネレータ７０１から出力される駆動制御信号の信号線数を削減することができる。そして、信号線数の削減は、イメージセンサ１内での配線の自由度の向上につながる。
＜第２の適用形態＞
　次に、本発明の第１の実施形態の信号転送回路をイメージセンサに適用した別の例について説明する。図７は、本発明の第１の実施形態の信号転送回路をイメージセンサに適用した場合における第２の適用形態のイメージセンサの概略構成を示したブロック図である。図７において、イメージセンサ２は、画素アレイ１０２と、複数の垂直信号線１０３と、複数のＣＤＳ回路４０１と、複数のＡＤ変換回路９０１と、複数のラッチ回路２０１と、複数の信号転送線１０４と、複数のメモリ回路３０１と、水平走査回路５０１と、垂直走査回路６０１と、タイミングジェネレータ７０１と、水平信号線８０１と、参照ランプ信号生成回路１１０１と、基準クロック信号生成回路１２０１とを備える。
　本発明の第２の適用形態のイメージセンサ２は、図３に示した第１の適用形態のイメージセンサ１のＡＤ変換回路１０１に代わってＡＤ変換回路９０１が備えられ、さらに、参照ランプ信号生成回路１１０１と、基準クロック信号生成回路１２０１とが備えられていることが異なる。また、上記の構成の違いにより、タイミングジェネレータ７０１は、さらに、参照ランプ信号生成回路１１０１および基準クロック信号生成回路１２０１のそれぞれを駆動するための駆動制御信号を出力する。また、本発明の第２の適用形態のイメージセンサ２における信号転送回路は、ＡＤ変換回路１０１に代わってＡＤ変換回路９０１から出力されるデジタル信号が入力される以外は、図３に示した第１の適用形態のイメージセンサ１と同様である。従って、図３に示した第１の適用形態のイメージセンサ１と同様の構成要素には、同一の符号を付与し、詳細な説明は省略する。
　参照ランプ信号生成回路１１０１は、画素アナログ信号Ｖｉｎと比較を行うための参照ランプ信号ＲＡＭＰを、ＡＤ変換回路９０１に出力する。
　基準クロック信号生成回路１２０１は、ＡＤ変換動作の開始から終了までの期間を計測するための基準クロック信号ＣＬＫを、ＡＤ変換回路９０１に出力する。
　ＡＤ変換回路９０１は、各列のＣＤＳ回路４０１に対応してそれぞれ配置され、参照ランプ信号生成回路１１０１から入力された参照ランプ信号ＲＡＭＰおよび基準クロック信号生成回路１２０１から入力された基準クロック信号ＣＬＫに基づいて、ＣＤＳ回路４０１から入力された画素アナログ信号Ｖｉｎをｎビット（ｂｉｔ）のデジタル信号に変換する。
　次に、図８を参照して本発明の第１の実施形態の信号転送回路を適用したイメージセンサ２のより詳細な構成について説明する。図８は、本発明の第２の適用形態のイメージセンサ２における信号転送回路の接続の一例を示した回路接続図である。図８は、図７に示したイメージセンサ２の内、画素アレイ１０２の１つの列に接続された、ＡＤ変換回路９０１、ラッチ回路２０１、信号転送線１０４、メモリ回路３０１、水平信号線８０１の回路構成および回路接続を示している。すなわち、図８に示した回路構成は、デジタル信号を出力するデジタル信号発生回路であるＡＤ変換回路９０１と本発明の第１の実施形態の信号転送回路とを示している。
　ＡＤ変換回路９０１は、比較器１７と、カウンタ１８とにより構成されている。比較器１７は、一方の入力端子（＋端子）にＣＤＳ回路４０１からの画素アナログ信号Ｖｉｎが入力され、他方の入力端子（－端子）に参照ランプ信号生成回路１１０１からの参照ランプ信号ＲＡＭＰが入力される。そして、比較器１７は、入力端子（＋端子）と入力端子（－端子）とに入力された電圧の大小関係が切り替わると同時に、反転信号Ａを出力する。カウンタ１８は、基準クロック信号生成回路１２０１から入力された基準クロック信号ＣＬＫに基づいて、比較器１７から出力された反転信号Ａが切り替わるタイミングを検出する。カウンタ１８は、ＡＤ変換動作が開始されると同時に、基準クロック信号ＣＬＫのクロック数の計測を開始し、比較器１７の反転信号Ａが切り替わるタイミングで、基準クロック信号ＣＬＫのクロック数の計測を終了する。
　ラッチ回路２０１は、カウンタ１８の各桁の出力信号にそれぞれ対応し、それぞれの出力信号を保持するラッチｂｉｔ（１）～ｂｉｔ（ｎ）を備えている。ラッチ回路２０１には、カウンタ１８の各桁の出力信号が、それぞれの出力信号に対応したスイッチＳＷ（Ｌａｔ）を介して入力される。スイッチＳＷ（Ｌａｔ）は、カウンタ１８の各桁の出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Ｌａｔｃｈによって、ＯＮまたはＯＦＦが切り替えられる。そして、ラッチ回路２０１は、クロック信号ＬａｔｃｈによってスイッチＳＷ（Ｌａｔ）がＯＮしたタイミングで、入力された出力信号を保持する。なお、クロック信号Ｌａｔｃｈは、タイミングジェネレータ７０１から出力される駆動制御信号に含まれている信号である。すなわち、ラッチ回路２０１がＡＤ変換回路１０１から出力された出力信号を保持するタイミングは、タイミングジェネレータ７０１によって制御される。
　メモリ回路３０１は、ラッチ回路２０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）から転送された出力信号を保持するメモリｂｉｔ（１）～ｂｉｔ（ｎ）を備えている。メモリ回路３０１は、スイッチＳＷ（ｏｕｔ）を介して、保持しているそれぞれの出力信号を、水平信号線８０１に出力する。スイッチＳＷ（ｏｕｔ）は、メモリ回路３０１からの出力信号線の接続または切断の切り替えを行う信号線接続用のスイッチであり、クロック信号Ｄｏｕｔによって、ＯＮまたはＯＦＦが切り替えられる。そして、メモリ回路３０１は、クロック信号ＤｏｕｔによってスイッチＳＷ（ｏｕｔ）がＯＮとなると、保持しているそれぞれの出力信号を、水平信号線８０１に出力する。なお、クロック信号Ｄｏｕｔは、水平走査回路５０１から出力される駆動制御信号である。すなわち、メモリ回路３０１が水平信号線８０１に、メモリｂｉｔ（１）～ｂｉｔ（ｎ）に保持しているそれぞれの出力信号を出力するタイミングは、水平走査回路５０１によって制御される。
　次に、図８および図９を参照してＡＤ変換回路１０１の動作について説明する。図９は、本発明の第２の適用形態のイメージセンサ２におけるＡＤ変換回路９０１の動作を示したタイミングチャートである。まず、ＣＤＳ回路４０１からＡＤ変換の対象となる画素アナログ信号Ｖｉｎが、比較器１７の入力端子（＋端子）に入力された状態で、ＡＤ変換動作が開始されると同時に、参照ランプ信号生成回路１１０１から、画素アナログ信号Ｖｉｎの最小の電圧であるＶｉｎＭＩＮから最大の電圧であるＶｉｎＭＡＸまで変化する参照ランプ信号ＲＡＭＰが、比較器１７の入力端子（－端子）に入力される。また、同時に、カウンタ１８に、基準クロック信号生成回路１２０１から、基準クロック信号ＣＬＫが入力される。そして、カウンタ１８は、基準クロック信号ＣＬＫの計測を開始する。
　その後、参照ランプ信号ＲＡＭＰの電圧が上昇し、画素アナログ信号Ｖｉｎの電圧との大小関係が反転した時点で、比較器１７から出力されている反転信号Ａが、反転する。カウンタ１８は、反転信号Ａの反転するタイミングで、基準クロック信号ＣＬＫのクロック数の計測を停止する。
　その後、ＡＤ変換期間が終了した後に、クロック信号Ｌａｔｃｈを“Ｈ”レベルにして、スイッチＳＷ（Ｌａｔ）をＯＮ（図２に示した本発明の第１の実施形態の信号転送回路の駆動タイミングにおけるラッチ動作）する。これにより、カウンタ１８によって計測した基準クロック信号ＣＬＫのクロック数の計測結果が、ラッチ回路２０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）に保持される。このラッチ回路２０１が内部に備えたラッチｂｉｔ（１）～ｂｉｔ（ｎ）に保持したカウンタ１８によって計測した基準クロック信号ＣＬＫのクロック数の計測結果が、ＡＤ変換回路９０１が画素アナログ信号Ｖｉｎ（アナログ信号）をアナログ・デジタル変換したｎビット（ｂｉｔ）のデジタル信号である。
　その後、図３に示した第１の適用形態のイメージセンサ１と同様に、図２に示したデジタル信号を転送する駆動タイミングによって、ラッチ回路２０１に保持した計測結果が、メモリ回路３０１に転送される。そして、転送された計測結果が、水平信号線８０１を介して、本発明の第２の適用形態のイメージセンサ２の出力信号として外部に出力される。
　ここで、ＡＤ変換回路のＡＤ変換の精度について説明する。ＡＤ変換回路９０１のような形態のＡＤ変換回路では、例えば、ＡＤ変換回路９０１に同じ画素アナログ信号Ｖｉｎが入力された場合、カウンタ１８がより高速に基準クロック信号ＣＬＫのクロック数を計測するほど、ＡＤ変換の精度が高い。そのため、ＡＤ変換回路９０１のような形態のＡＤ変換回路では、カウンタ１８によって、より高速な基準クロック信号ＣＬＫに対し計測動作が行えることが望ましい。しかし、各ビット回路の回路規模が大きいと、カウンタ１８の出力負荷が大きくなる。そのため、カウンタ１８が十分な駆動能力を確保するように、カウンタ１８の回路規模を大きくする必要がある。このカウンタ１８の回路規模の増大が、カウンタ１８の動作速度を低下させ、結果として、ＡＤ変換精度が低下してしまうこととなる。
　本発明の第１の実施形態の信号転送回路は、ビット回路の回路規模を小さくすることができるため、ＡＤ変換回路９０１に備えたカウンタ１８からラッチ回路２０１にデジタル信号を出力する際の出力負荷が小さい。その結果、カウンタ１８の回路規模を小さくすることができ、高速な基準クロック信号ＣＬＫによってクロック数の計測をすることができるカウンタ１８を構成することができる。このことから、カウンタ１８の動作速度の低下を防止することができ、ＡＤ変換の性能を高めることができる。
　また、本発明の第１の実施形態の信号転送回路は、図３に示した第１の適用形態のイメージセンサ１と同様に、従来の信号転送回路に比べて、デジタル信号の転送を制御する駆動制御信号の信号線数を削減することができ、本発明の第２の適用形態のイメージセンサ２の各構成要素の配置の自由度を向上することができる。そして、本発明の第２の適用形態のイメージセンサ２においてもタイミングジェネレータ７０１から出力される駆動制御信号の信号線数を削減することができ、イメージセンサ２内での配線の自由度を向上させることができる。
＜第２の実施形態＞
　次に、本発明の第２の実施形態について、図面を参照して説明する。図１０は、本発明の第２の実施形態に係る信号転送回路の詳細な構成の一例を示した回路接続図である。図１０に示した信号転送回路は、スイッチＳＷ（Ｌａｔ）と、ラッチ回路１３０１と、信号転送線１０４と、メモリ回路１４０１と、スイッチＳＷ（ｏｕｔ）とを備える。ラッチ回路１３０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）の回路構成と、メモリ回路１３０１内のメモリｂｉｔ（１）～ｂｉｔ（ｎ）の回路構成とは、それぞれ同様の回路構成である。ただし、ラッチ回路１３０１には、ＡＤ変換回路など、デジタル信号を出力するデジタル信号発生回路から出力されたデジタル信号が入力され、メモリ回路１４０１は保持したデジタル信号を外部に出力するという機能の違いから、スイッチＳＷ（Ｌａｔ）またはスイッチＳＷ（ｏｕｔ）が接続されている位置が異なる。なお、図１０に示した各構成要素の符号に続く“（）：括弧”内に示した数字は、デジタル信号のビット（ｂｉｔ）を表す。例えば、デジタル信号の２ビット目は、“（２）”と表す。
　まず、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）と、メモリｂｉｔ（１）～ｂｉｔ（ｎ）とにおいて、共通の構成について説明する。なお、以下の説明においては、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）と、メモリｂｉｔ（１）～ｂｉｔ（ｎ）とを、「ビット回路」という。
　ビット回路は、２つの反転回路ＮＯＴ１、ＮＯＴ２と、２つのスイッチ（ラッチ回路１３０１ではＳＷ１とＳＷ２、メモリ回路１４０１ではＳＷ３とＳＷ４）とを備える。反転回路ＮＯＴ１は、入力端子にスイッチＳＷ２またはスイッチＳＷ４の出力側の一端が接続され、出力端子は反転回路ＮＯＴ２の入力端子と、スイッチＳＷ１またはスイッチＳＷ３の入力側の一端に接続されている。また、反転回路ＮＯＴ２は、入力端子に反転回路ＮＯＴ１の出力が接続され、出力端子はスイッチＳＷ２またはスイッチＳＷ４の入力側の一端に接続されている。
　続いて、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路と、メモリｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路との接続について説明する。ラッチｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、スイッチＳＷ（Ｌａｔ）の出力側の一端が接続され、スイッチＳＷ（Ｌａｔ）を介してデジタル信号発生回路から出力されたデジタル信号が入力されるよう構成されている。
　また、ラッチｂｉｔ（１）～ｂｉｔ（ｎ－１）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、ラッチｂｉｔ（２）～ｂｉｔ（ｎ）のスイッチＳＷ１の出力側の一端が接続され、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。
　また、メモリｂｉｔ（１）～ｂｉｔ（ｎ）として使用されるビット回路は、反転回路ＮＯＴ１の出力端子に、さらに、スイッチＳＷ（ｏｕｔ）の入力側の一端が接続され、ビット回路に保持したデジタル信号が、スイッチＳＷ（ｏｕｔ）を介して外部に出力されるよう構成されている。また、メモリｂｉｔ（１）～ｂｉｔ（ｎ－１）として使用されるビット回路は、反転回路ＮＯＴ１の入力端子に、さらに、メモリｂｉｔ（２）～ｂｉｔ（ｎ）のスイッチＳＷ３の出力側の一端が接続され、メモリｂｉｔ（１）～ｂｉｔ（ｎ）が全て直列（例えば、数珠つなぎ）に接続されている。
　そして、ラッチｂｉｔ（１）のスイッチＳＷ１の出力側の一端は、信号転送線１０４に接続され、信号転送線１０４は、さらに、メモリｂｉｔ（ｎ）の反転回路ＮＯＴ１の入力端子に接続される。このように、図１０に示した信号転送回路では、ラッチ回路１３０１内のラッチｂｉｔ（１）～ｂｉｔ（ｎ）およびメモリ回路１４０１内のメモリｂｉｔ（１）～ｂｉｔ（ｎ）が、“（）：括弧”内に示したデジタル信号のビット（ｂｉｔ）順にそれぞれ接続され、さらにラッチ回路１３０１とメモリ回路１４０１とが信号転送線１０４を介して接続されている。
　次に、図１０および図１１を参照して信号転送回路におけるデジタル信号（信号情報）の転送制御について説明する。図１１は、本発明の第２の実施形態の信号転送回路においてデジタル信号を転送する駆動タイミングを示したタイミングチャートである。図１１に示したタイミングチャートにおいては、図１０に示した信号転送回路のラッチ回路１３０１に保持した信号情報を、メモリ回路１４０１に順次転送する際の駆動タイミングを示している。本発明の第２の実施形態の信号転送回路におけるデジタル信号（信号情報）の転送制御においては、図示しないタイミング制御回路から入力される駆動制御信号によって各スイッチ（スイッチＳＷ（Ｌａｔ）、スイッチＳＷ（ｏｕｔ）、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、およびスイッチＳＷ４）のＯＮまたはＯＦＦが制御される。以下の説明においては、図１０に示した信号転送回路の各スイッチが、タイミング制御回路からの駆動制御信号が“Ｈ”レベルで、接続（ＯＮ）の状態となり、“Ｌ”レベルで、切断（ＯＦＦ）の状態となるものとして説明する。そして、デジタル信号（信号情報）の転送制御を各スイッチの状態（ＯＮまたはＯＦＦ）に基づいて説明し、タイミング制御回路から入力される駆動制御信号のレベルを、併記して説明する。
　まず、スイッチＳＷ１、スイッチＳＷ２、およびＳＷ４がＯＦＦ（駆動制御信号が“Ｌ”レベル）、スイッチＳＷ３がＯＮ（駆動制御信号が“Ｈ”レベル）の状態で、スイッチＳＷ（Ｌａｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）として、デジタル信号のラッチ動作を行う。このラッチ動作により、デジタル信号発生回路から出力されたデジタル信号が、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）の反転回路ＮＯＴ１の入力端子に入力される（タイミングｔ１）。その後、スイッチＳＷ（Ｌａｔ）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とし、スイッチＳＷ２をＯＮ（駆動制御信号を“Ｈ”レベル）とする。これにより、反転回路ＮＯＴ１と反転回路ＮＯＴ２とによって、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）のビット回路内にそれぞれフィードバックループが構成され、デジタル信号発生回路から出力されたデジタル信号が保持される（タイミングｔ２）。その後、データ転送動作期間において、ラッチｂｉｔ（１）～ｂｉｔ（ｎ）に保持したデジタル信号の、メモリｂｉｔ（１）～ｂｉｔ（ｎ）への転送を開始する。
　デジタル信号の転送においては、まず、第１の転送動作として、スイッチＳＷ１（１）をＯＮ（駆動制御信号を“Ｈ”レベル）とする。このとき、スイッチＳＷ３（２）～ＳＷ３（ｎ）はＯＮである。これにより、ラッチｂｉｔ（１）の反転回路ＮＯＴ１の出力が、メモリｂｉｔ（ｎ）～ｂｉｔ（２）のＮＯＴ１を順に伝播し、メモリｂｉｔ（１）の反転回路ＮＯＴ１に入力される（タイミングｔ３）。その後、スイッチＳＷ４（１）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、続いて、スイッチＳＷ３（２）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、メモリｂｉｔ（１）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループによって、転送されたラッチｂｉｔ（１）のデジタル信号が保持される。その後、スイッチＳＷ２（１）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、ラッチｂｉｔ（１）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループが解除される（タイミングｔ４）。この第１の転送動作によって、ラッチｂｉｔ（１）が保持していた１ビット分のデジタル信号が、メモリｂｉｔ（１）に移動する。
　次に、第２の転送動作として、スイッチＳＷ１（２）をＯＮ（駆動制御信号を“Ｈ”レベル）とする。このとき、スイッチＳＷ１（１）、スイッチＳＷ３（３）～ＳＷ３（ｎ）はＯＮである。これにより、ラッチｂｉｔ（２）の反転回路ＮＯＴ１の出力が、ラッチｂｉｔ（１）、メモリｂｉｔ（ｎ）～ｂｉｔ（３）のＮＯＴ１を順に伝播し、メモリｂｉｔ（２）の反転回路ＮＯＴ１に入力される（タイミングｔ５）。その後、スイッチＳＷ４（２）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、続いて、スイッチＳＷ３（３）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、メモリｂｉｔ（２）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループによって、転送されたラッチｂｉｔ（２）のデジタル信号が保持される。その後、スイッチＳＷ２（２）をＯＦＦ（駆動制御信号を“Ｌ”レベル）とする。これにより、ラッチｂｉｔ（２）内の反転回路ＮＯＴ１と反転回路ＮＯＴ２によるフィードバックループが解除される（タイミングｔ６）。この第２の転送動作によって、ラッチｂｉｔ（２）が保持していた１ビット分のデジタル信号が、メモリｂｉｔ（２）に移動する。
　以降、データ転送動作期間において、第１の転送動作および第２の転送動作と同様の動作を、ラッチｂｉｔ（ｎ）が保持したデジタル信号が、メモリｂｉｔ（ｎ）に移動するまで繰り返し行い、デジタル信号発生回路から出力されたデジタル信号をラッチｂｉｔ（１）～ｂｉｔ（ｎ）からメモリｂｉｔ（１）～ｂｉｔ（ｎ）に移動（転送）させる。
　その後、スイッチＳＷ（ｏｕｔ）をＯＮ（駆動制御信号を“Ｈ”レベル）とし、メモリｂｉｔ（１）～ｂｉｔ（ｎ）内の反転回路ＮＯＴ１の出力を外部に出力する（タイミングｔ７）。
　上記に述べたとおり、本発明の第２の実施形態の信号転送回路によれば、デジタル信号発生回路から出力されたデジタル信号を、１ビットずつ確実にラッチ回路１３０１からメモリ回路１４０１に転送することができる。
　また、本発明の第２の実施形態の信号転送回路においては、ラッチｂｉｔおよびメモリｂｉｔをそれぞれ２個のＮＯＴ回路と２個のＳＷで構成することができる。これにより、本発明の第２の実施形態の信号転送回路は、図１に示した第１の実施形態の信号転送回路の構成に比べて、回路規模および回路面積を小さくすることができる。このため、本発明の第２の実施形態の信号転送回路を、第１の実施形態の信号転送回路の代わりに上述したイメージセンサ１およびイメージセンサ２に適用（より具体的には、ラッチ回路２０１の代わりにラッチ回路１３０１、メモリ回路３０１の代わりにメモリ回路１４０１を適用）した場合には、さらに回路規模および配置面積を小さくすることができる。このことにより、ＡＤ変換回路のＡＤ変換性能の低下をさらに低減し、ＡＤ変換の精度をさらに高めることができる。
　上記に述べたとおり、本発明の実施形態によれば、デジタル信号発生回路から出力されたデジタル信号を劣化させずに、確実にラッチ回路からメモリ回路に転送することができる。
　また、本発明の実施形態によれば、ラッチ回路およびメモリ回路の回路規模を小さくすることができるため、確実かつ高速に信号転送を行うことができる。また、ラッチ回路およびメモリ回路の回路規模が小さいため、狭小な領域であっても信号転送回路を配置することができる。
　このことによって、例えば、第１の実施形態の信号転送回路または第２の実施形態の信号転送回路を、画素アレイの列（カラム）毎にＡＤ変換回路を配置したイメージセンサに適用した場合において、デジタル信号を出力するデジタル信号発生回路であるＡＤ変換回路のＡＤ変換性能の低下させることなく、精度の高いＡＤ変換結果を得ることができる。その結果、高画質の画像信号（デジタル信号）を出力するイメージセンサを実現することができる。
　なお、本発明の実施形態においては、例えば、第１の実施形態において、ラッチ回路２０１内のビット回路とメモリ回路３０１内のビット回路とが、同じ個数ｎの場合の例について説明した。しかし、ラッチ回路２０１およびメモリ回路３０１に備えるビット回路の個数は、本発明を実施するための形態に限定されるものではなく、それぞれ異なる個数のビット回路を備えた構成とすることもできる。例えば、ラッチ回路２０１内のビット回路の個数に対して、メモリ回路３０１内のビット回路の個数を複数倍設けて、複数行分のデジタル信号をメモリ回路３０１内に保持する構成とすることもできる。また、例えば、ラッチ回路２０１内のビット回路の個数に対して、メモリ回路３０１内のビット回路の個数を少なくして、ラッチ回路２０１からメモリ回路３０１への信号転送を、複数回に分割して行い、複数回に分割して転送したデジタル信号を水平信号線８０１に読み出す構成とすることもできる。また、例えば、ラッチ回路２０１内のビット回路の個数を、図４に示したＡＤ変換回路１０１内のパルス走行回路１０またはカウンタ１６のいずれかのビット数と同じ個数というように、メモリ回路３０１内のビット回路の個数に対して、ラッチ回路２０１内のビット回路の個数を少なくして、パルス走行回路１０とカウンタ１６とでラッチ回路２０１を共有する構成とすることもできる。
　また、本発明の実施形態においては、例えば、第１の適用形態において、信号転送回路を、画素アレイの列（カラム）毎にＡＤ変換回路を配置したイメージセンサに適用した場合について説明した。しかし、本発明の実施形態の信号転送回路の適用箇所は、本発明の実施形態に限定されるものではなく、例えば、イメージセンサ以外の場合においても適用することができる。特に、適用箇所が狭小な領域である場合であれば、本発明の実施形態の信号転送回路の効果は有効である。
　以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
　本発明は、デジタル信号を転送する信号転送回路および信号転送回路を含む撮像装置に広く適用できる。
　２０１，１３０１　ラッチ回路（第１のメモリ回路，信号転送回路）
　１０４　信号転送線（信号転送回路）
　３０１，１４０１　メモリ回路（第２のメモリ回路，信号転送回路）
　ＳＷ（Ｌａｔ），ＳＷ（ｏｕｔ）　スイッチ（第１～第ｎのスイッチ，第ｎ＋１～第ｍのスイッチ，信号転送回路）
　ｂｉｔ（１）～ｂｉｔ（ｎ）　ラッチ，メモリ，ビット回路（第１～第ｎのメモリ，第ｎ＋１～第ｍのメモリ，信号転送回路）
　ＮＯＴ１，ＮＯＴ２，ＮＯＴ３，ＮＯＴ４　反転回路
　ＳＷ１，ＳＷ２，ＳＷ３，ｘＳＷ３，ＳＷ４　スイッチ
　１，２　イメージセンサ（撮像装置）
　１１　単位画素（画素）
　１０２　画素アレイ（画素部）
　１０３　垂直信号線
　４０１　ＣＤＳ回路
　１０１，９０１　ＡＤ変換回路（デジタル信号発生回路，ＡＤ変換器）
　５０１　水平走査回路（読み出し制御回路，水平読み出し回路）
　６０１　垂直走査回路
　７０１　タイミングジェネレータ（転送制御回路，タイミング制御回路）
　８０１　水平信号線
　１００１　行選択信号線
　１１０１　参照ランプ信号生成回路
　１２０１　基準クロック信号生成回路
　１０　パルス走行回路（円環遅延回路）
　１６，１８　カウンタ
　ＤＵ　バッファ型パルス遅延回路（遅延ユニット）
　ＮＡＮＤ　ＮＡＮＤ型パルス遅延回路（遅延ユニット）
　１７　比較器
　１１１　ＡＤ変換回路
　２１１　ラッチ回路
　３１１　メモリ回路
　ＳＷＬ（１），ＳＷＬ（２），ＳＷＬ（３），ＳＷＬ（ｎ－１），ＳＷＬ（ｎ）　スイッチ
　ＳＷＭ（１），ＳＷＭ（２），ＳＷＭ（３），ＳＷＭ（ｎ－１），ＳＷＭ（ｎ）　スイッチ

Claims (7)

  1. 　デジタル信号発生回路から出力されたｎ（ｎは１より大きい自然数）ビットのデジタル信号の各ビットに接続され、転送制御回路によって制御される第１～第ｎのスイッチと、
    　前記第１～第ｎのスイッチを介して入力された前記ｎビットのデジタル信号を、ビット毎に保持する第１～第ｎのメモリが直列に接続された第１のメモリ回路と、
    　デジタル信号を保持する第ｎ＋１～第ｍ（ｍは２より大きい自然数）のメモリが直列に接続され、前記第１のメモリ回路内の第ｎのメモリの出力信号が、初段の前記第ｎ＋１のメモリに入力される第２のメモリ回路と、
    　前記第２のメモリ回路内の第ｎ＋１～第ｍのメモリのそれぞれの出力信号が接続され、読み出し制御回路によって制御される第ｎ＋１～第ｍのスイッチと、
    　を備え、
    　前記第１のメモリ回路と前記第２のメモリ回路とは、それぞれ、
    　第ｉ（ｉは１より大きく、ｎまたはｍまでの自然数）のメモリが保持しているデジタル信号を次段の第ｉ＋１のメモリに転送するように前記転送制御回路によって制御され、
    　前記デジタル信号発生回路から出力された前記ｎビットのデジタル信号が、前記第１のメモリ回路から前記第２のメモリ回路に転送された後に、前記第ｎ＋１～第ｍのスイッチを介して出力される、
    　信号転送回路。
  2. 　光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素部と、
    　前記画素部からの前記画素信号の読み出しを制御するタイミング制御回路と、
    　前記画素部から読み出した前記画素信号をアナログ・デジタル変換したデジタル信号を出力するＡＤ変換器と、
    　請求項１に記載の信号転送回路と、
    　前記信号転送回路から出力されたデジタル値を順次出力させる水平読み出し回路と、
    　を備え、
    　前記ＡＤ変換器を、前記信号転送回路にデジタル信号を出力するデジタル信号発生回路とし、
    　前記タイミング制御回路を、前記信号転送回路へのデジタル信号の入力、および前記信号転送回路内のデジタル信号の転送を制御する転送制御回路とし、
    　前記水平読み出し回路を、前記信号転送回路からのデジタル信号の出力を制御する読み出し制御回路として動作させる、
    　撮像装置。
  3. 　デジタル信号を入力する前記デジタル信号発生回路として、
    　円環状に接続された複数の遅延ユニットを有し、アナログ入力電圧の大きさに応じた遅延時間でパルス信号が周回する円環遅延回路と、
    　前記パルス信号が前記円環遅延回路を周回した周回数を計測するカウンタと、
    　を具備し、
    　前記円環遅延回路内のそれぞれの前記遅延ユニットの出力と、前記カウンタの出力とをそれぞれデジタル信号として出力するＡＤ変換器、
    　をさらに備える、
    　請求項１に記載の信号転送回路。
  4. 　前記タイミング制御回路は、
    　前記信号転送回路に入力するデジタル信号の信号線数より少ない数の第１の制御信号によって、前記信号転送回路内の第１～第ｎのスイッチを制御し、
    　前記信号転送回路内で転送するデジタル信号の信号線数より少ない数の第２の制御信号によって、前記信号転送回路内の第１のメモリ回路および第２のメモリ回路を制御する、
    　請求項２に記載の撮像装置。
  5. 　前記第１の制御信号によって、前記信号転送回路内の前記第１～第ｎのスイッチの全てを制御し、
    　前記第２の制御信号によって、前記信号転送回路内の前記第１のメモリ回路内の第１～第ｎのメモリの全て、および前記第２のメモリ回路内の第ｎ＋１～第ｍのメモリの全てを制御する、
    　請求項４に記載の撮像装置。
  6. 　前記画素部の列毎に複数の前記ＡＤ変換器と複数の前記信号転送回路とを配置し、
    　前記タイミング制御回路は、
    　該タイミング制御回路から出力する前記第１の制御信号と前記第２の制御信号とによって、前記画素部の列毎に配置された全ての前記信号転送回路を制御し、
    　前記水平読み出し回路は、
    　複数の前記信号転送回路から順次デジタル値を出力させる、
    　請求項５に記載の撮像装置。
  7. 　前記第１～第ｎのメモリ、および前記第ｎ＋１～第ｍのメモリのそれぞれは、１つのフィードバックループによって、前記デジタル信号を、ビット毎に保持する、
    　請求項２に記載の撮像装置。
     
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