JP2005244709A - 映像信号処理装置 - Google Patents

Abstract

【課題】固体撮像素子に対応した信号処理ＬＳＩ間の信号端子数を削減可能にし、Ｉ／Ｏのスイッチング動作による消費電力、ノイズの軽減と、低コスト化を実現可能にする。
【解決手段】固体撮像素子１０１の各チャンネル出力に応じてデジタル信号に変換するｎビットＡ／Ｄ変換器１０６〜１０９と、ｎビットＡ／Ｄ変換器の出力をＰＬＬ回路１１４の出力に応じてシリアルデータに変換するＰＳ変換部１１０〜１１３とを備えて、ＡＦＥ部から制御部への伝送の信号数を削減する。
【選択図】 図１

Description

本発明は、デジタルスチルカメラや携帯カメラなどの映像信号処理を低コストで行う必要があるシステムに係り、データ転送の本数を削減するための映像信号処理装置に関する。

以下に、従来の映像信号処理装置（例えば、特許文献１参照）について、図面を参照しながら説明する。図４は、従来の映像信号処理装置の構成図を示すものであり、４０１は固体撮像素子、４０２、４０３、４０４、４０５はＣＤＳ／ＡＧＣ部、４０６、４０７、４０８、４０９はＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器、４１０は画像処理部である。

ＣＤＳ／ＡＧＣ部４０２、４０３、４０４、４０５およびＡ／Ｄ変換器４０６、４０７、４０８、４０９はＡＦＥ（Ａｎａｌｏｇ Ｆｒｏｎｔ Ｅｎｄ）部を構成し、画像処理部４１０は制御部（ＤＳＰ。Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を構成している。なお、本明細書では、画像処理部４１０における画像処理の都合上、１ｃｈ、２ｃｈ、３Ｃｈ、４ｃｈの４チャンネルに分離した構成例を示すが、チャンネル数は固体撮像素子に応じて増減するものであって構わない。

従来の映像信号処理装置においては、まず被写体の光像を固体撮像素子４０１により電荷情報に変換し、１ｃｈ、２ｃｈ、３ｃｈ、４ｃｈの４チャンネル分の電荷情報を得る。固体撮像素子４０１で得られた電荷情報をチャンネル別に、ＣＤＳ（Ｃｏｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）／ＡＧＣ（Ａｕｔｏ Ｇａｉｎ Ｃｏｎｔｒｏｌ）４０２、４０３、４０４、４０５にそれぞれ入力し、４チャンネル分のアナログ信号を得る。

さらに、これらの各アナログ信号をＡ／Ｄ変換器４０６、４０７、４０８、４０９に入力して、ｎビット×４チャンネル分のデジタル画像データを得る。最後に、Ａ／Ｄ変換器４０６、４０７、４０８、４０９で得られたデジタル画素データをＤＳＰの画像処理部４１０に入力し、画像データ生成を行ってデジタルＹ信号、デジタルＣｂ信号、デジタルＣｒ信号を得る。
特開平７−７６５３号公報

しかしながら、前記従来の映像信号処理装置では、固体撮像素子４０１出力の高速化を実現するための多チャンネル固体撮像素子や３板センサー出力に対応する場合、パラレルデータ線が固体撮像素子の出力分だけ必要になり、ピン数が増大し、消費電力も増え、Ｉ／Ｏ（入出力）のスイッチング動作によるノイズが増加するという課題を有している。

本発明は、簡易な構成で信号処理を行い、複数チャンネルの画素データ出力を持つ固体撮像素子に対応した信号処理ＬＳＩ間の信号端子数（ピン数）を削減することで、Ｉ／Ｏのスイッチング動作による消費電力、ノイズを軽減し、また基板実装面積を小さくすることで、低コストな映像信号処理装置を提供することを目的とする。

本発明の映像信号処理装置は、被写体の光像を光電変換し電荷信号を出力する固体撮像素子と、前記電荷信号をアナログ信号として取り出し、デジタル信号に変換した上で出力するＡＦＥ部と、前記ＡＦＥ部の出力信号に応じて信号処理を行う制御部とを備えた映像信号処理装置であって、前記固体撮像素子の出力である前記電荷信号は、ｍチャンネル（ｍは自然数）に分けて出力され、前記ＡＦＥ部は、前記ｍチャンネルの電荷信号に対応するアナログ信号をそれぞれｎビット（ｎは自然数）のデジタル信号に変換するｍ個のｎビットＡ／Ｄ変換器と、前記ＡＦＥ部と前記制御部とで共通のシステムクロックを逓倍するＰＬＬ回路とを備え、前記ＡＦＥ部から前記制御部への出力信号の伝送において、（ｍ×ｎ）本の出力のうち前記ＰＬＬ回路の出力に応じて処理した少なくとも一部をシリアル転送することで、前記（ｍ×ｎ）本の出力よりも少ない本数で伝送する。

このように構成することで、逓倍したシステムクロックで複数の出力信号を１出力のシリアル画像データ（以下、シリアルデータという）として出力するため、容易に信号処理ＬＳＩ間の信号端子数を削減することができる。また、これによりＩ／Ｏのスイッチ動作による消費電力およびノイズ量の増加を軽減でき、また基板実装面積を小さくすることができる。従って、低コストの映像信号処理システムを実現することが可能となる。

本発明において、前記ＡＦＥ部は、前記ｍ個のｎビットＡ／Ｄ変換器から出力される各々ｎビットのデジタル信号を、前記ＰＬＬ回路の出力に応じて各々シリアルデータに変換するｍ個のＰＳ変換部を備え、前記制御部は、前記ＰＬＬ回路の出力に応じて各々の前記シリアルデータを再び各々ｎビットのパラレルデータに変換して画像処理部に出力するＳＰ変換部を備えることが好ましい。

このように構成することで、ＡＦＥ部側でＡ／Ｄ変換器を通して得た各チャンネル単位のｎビットのデジタル信号を、各チャンネル単位のＰＳ変換部でシリアル変換させ、制御部のＳＰ変換部でｎビットのパラレルデータに戻すという動作を利用して、信号処理ＬＳＩ間の信号入出力数を容易に削減することができる。

本発明において、前記ＡＦＥ部は、前記ｍ個のｎビットＡ／Ｄ変換器から出力される計（ｎ×ｍ）ビットのデジタル信号を、前記ＰＬＬ回路の出力に応じてシリアルデータに変換するＰＳ変換部を備え、前記制御部は、前記ＰＬＬ回路の出力に応じて前記シリアルデータを再び各々ｎビットのパラレルデータに変換して画像処理部に出力するＳＰ変換部を備えることも好ましい。

このように構成することで、ＡＦＥ部側でＡ／Ｄ変換器を通して得た各チャンネル単位のｎビットのデジタル信号を、ｎ×ｍビットのデジタル信号を１つのＰＳ変換部でシリアル変換させ、制御部の１つのＳＰ変換部でｎビットのパラレルデータに戻すという動作を利用して、信号処理ＬＳＩ間の信号入出力数を容易に削減することができる。

さらに、本発明は、前記ＡＦＥ部と前記制御部の両方にＬＶＤＳ−Ｉ／Ｏ部を備え、前記ＡＦＥ部と前記制御部における前記シリアルデータの転送は、前記ＬＶＤＳ−Ｉ／Ｏ部を経由して行われることが好ましい。

このように構成すれば、ＡＦＥ部からのパラレルデータを低電圧差動のシリアル信号に変換して制御部へ伝送でき、データ転送のさらなる低消費電力化が図れる。

また、本発明において、前記ＡＦＥ部は、前記ｍ個のｎビットＡ／Ｄ変換器から出力される各々ｎビットのデジタル信号を、前記ＰＬＬ回路の出力に応じて前記ｎビットのデジタル信号を時系列に出力するスイッチ部を備え、前記制御部は、前記スイッチ部の前記ｎビットのデジタル信号出力を（ｍ×ｎ）ビットのパラレルデータに変換するデマルチプレクサ部を備えることが好ましい。

このように構成することで、ｎビットＡ／Ｄ変換器からのｎビットのデジタル信号をスイッチ回路部では時系列に出力し、これを制御部のデマルチプレクサでｍ×ｎビットのパラレルデータに戻すという動作を利用して、信号処理ＬＳＩ間の信号入出力数を容易に削減することができる。

本発明によれば、複数チャンネル出力を持つ固体撮像素子の複数チャンネルのアナログ信号をＡ／Ｄ変換したｎビットパラレルデータ後の経路に、高速に動作するＰＳ変換部を設け、ＰＳ変換部にｎビット逓倍のトリガ信号を出力するＰＬＬ回路の出力に応じて、Ａ／Ｄ変換後のｎビットパラレルデータをシリアルデータに変換させることで、画素データ信号端子数を削減することができる。また、高速に動作するＰＳ変換部に対しｎビット×複数チャンネル数逓倍のトリガ信号を出力するＰＬＬ回路を備え、ｎビット×複数チャンネル分を時分割したシリアルデータとすることで、さらに画素データ信号端子数を削減することができる。

また、固体撮像素子の複数チャンネルのアナログ信号をＡ／Ｄ変換したｎビットパラレルデータ後の経路にスイッチ回路部を設け、スイッチ回路部に複数チャンネル逓倍のトリガ信号を出力するＰＬＬ回路の出力に応じて、複数チャンネルを時分割したｎビット画素データとすることで、さらに画素データ信号端子数を削減することができる。

以上により、信号処理ＬＳＩ間の信号端子数を削減することが可能となり、Ｉ／Ｏのスイッチ動作による消費電力およびノイズ出力成分の増加を軽減できる。また、信号端子数の削減により、基板実装面積を小さくすることが可能となる。

図１は、本発明の実施例における構成図を示すものであり、１０１は固体撮像素子、１０２、１０３、１０４、１０５はＡＦＥ部におけるＣＤＳ／ＡＧＣ部、１０６、１０７、１０８、１０９はＡ／Ｄ変換器、１１０、１１１、１１２、１１３はＰＳ（Ｐａｒａｌｅｌｌ ｔｏ Ｓｅｒｉａｌ）変換部、１１４はＰＬＬ回路、１１５、１１６、１１７、１１８はＬＶＤＳ−Ｉ／Ｏ部、１１９、１２０、１２１、１２２は後段ＤＳＰ内のＬＶＤＳ−Ｉ／Ｏ部、１２３、１２４、１２５、１２６はＳＰ（Ｓｅｒｉａｌ ｔｏ Ｐａｒａｌｅｌｌ）変換部、１２７は画像処理部である。

前記固体撮像素子１０１は、フォトダイオードが受光時に発生した電荷を転送するＣＣＤ素子やＣＭＯＳ素子を用いた、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどである。

ＣＤＳ／ＡＧＣ部１０２、１０３、１０４、１０５は、固体撮像素子１０１で得られた電荷情報からチャンネル数分（ここでは、４チャンネル）のアナログ画像信号を取り出すものである。

Ａ／Ｄ変換部１０６、１０７、１０８、１０９は、ＣＤＳ／ＡＧＣ部１０２、１０３、１０４、１０５で取り出したアナログ画像信号を、ｎビット×４チャンネル分のデジタル信号に変換するものである。

ＰＳ変換部１１０、１１１、１１２、１１３は、Ａ／Ｄ変換部１０６で得られたデジタルのパラレルデータを入力として４チャンネル分のシリアルデータに変換するものである。

ＬＶＤＳ−Ｉ／Ｏ１１５、１１６、１１７、１１８は前記シリアルデータにもとづいて４チャンネル分のＬＶＤＳ信号を得るものである。

ＬＶＤＳ−Ｉ／Ｏ１１９、１２０、１２１、１２２は前記ＬＶＤＳ信号にもとづきシリアルデータを出力するものである。

ＳＰ変換部１２３、１２４、１２５、１２６は、ＬＶＤＳ−Ｉ／Ｏ１１９、１２０、１２１、１２２から得られた４チャンネル分のシリアルデータをパラレルデータに戻すものである。

画像処理部１２７はＳＰ変換部１２３、１２４、１２５、１２６から得たパラレルデータにもとづき画像データの生成を行って、デジタルＹ、Ｃｂ、Ｃｒ信号を出力するものである。

ここで、前記ＬＶＤＳとは、Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇの略称であり、パラレル信号を低電圧差動のシリアル信号に変換して伝送するＩ／Ｏ規格の一種として知られているものである。すなわち、伝送時に低電圧の振幅を有する信号での伝送が可能となり、より伝送時の低消費電力化が図れるという効果を奏する。

次に、本発明の映像信号処理装置の動作を説明する。被写体の光像を固体撮像素子１０１により電荷情報に変換し、１ｃｈ〜４ｃｈの４チャンネル分の電荷情報を得る。ＡＦＥ部において、固体撮像素子１０１で得た電荷情報をチャンネル別にＣＤＳ／ＡＧＣ１０２、１０３、１０４、１０５にそれぞれ入力し、４チャンネル分のアナログ信号を得る。さらに、各アナログ信号をＡ／Ｄ変換器４０６、４０７、４０８、４０９に入力して、ｎビット×４チャンネル分のデジタル信号を得る。ここまでの動作は従来と同じである。

次に、ＰＬＬ回路１１４で生成したｎビット逓倍のトリガ信号をＰＳ変換部１１０、１１１、１１２、１１３に入力し、Ａ／Ｄ変換器４０６、４０７、４０８、４０９で得られた４チャンネル分のパラレルデータをＰＳ変換部１１０、１１１、１１２、１１３にそれぞれ入力する。これにより、ＰＳ変換部１１０、１１１、１１２、１１３は、４チャンネル分のシリアルデータを得るとともに、これを、さらにＬＶＤＳ−Ｉ／Ｏ部１１５、１１６、１１７、１１８に入力する。これにより４チャンネル分のＬＤＶＳ信号を得る。

ＡＦＥ部で得られたＬＶＤＳ信号を後段のＤＳＰ部におけるＬＶＤＳ−Ｉ／Ｏ部１１９、１２０、１２１、１２２に通してシリアルデータとする。こうして、得られた４チャンネル分のシリアルデータをＳＰ変換部１２３、１２４、１２５、１２６にそれぞれ入力し、パラレルデータに戻す。パラレルデータを画像処理部１２７に入力し、画像データ生成を行ってデジタルＹ、Ｃｂ、Ｃｒ信号を得る。

図２は本発明の実施例における別の構成図を示すものであり、２０１は固体撮像素子、２０２、２０３、２０４、２０５はＡＦＥ部におけるＣＤＳ／ＡＧＣ部、２０６、２０７、２０８、２０９はＡ／Ｄ変換器、２１０はＰＳ変換部、２１１はＰＬＬ回路、２１２はＬＶＤＳ−Ｉ／Ｏ部、２１３は後段ＤＳＰ内のＬＶＤＳ−Ｉ／Ｏ部、２１４はＳＰ変換部、２１５は画像処理部である。

ここで、ＰＳ変換部２１０は、ｍチャンネル（ここでは、４チャンネル）分のｎビットＡ／Ｄ変換器２０６、２０７、２０８、２０９から出力される計（ｎ×ｍ）ビットのデジタル信号を、ＰＬＬ回路２１１の出力に応じてシリアルデータに変換するものである。また、ＳＰ変換部２１４は、ＬＶＤＳ−Ｉ／Ｏ部２１３からのシリアルデータを、ｎビット×ｍチャンネル分のパラレルデータに戻すように機能する。

この実施形態では、被写体の光像を固体撮像素子２０１により電荷情報に変換し、１ｃｈ、２ｃｈ、３ｃｈ、４ｃｈの４チャンネル分の電荷情報を得る。次に、ＡＦＥ部において、固体撮像素子２０１で得た電荷情報をチャンネル別にＣＤＳ／ＡＧＣ２０２、２０３、２０４、２０５にそれぞれ入力し、４チャンネル分のアナログ信号を得る。さらに各アナログ信号をＡ／Ｄ変換器２０６、２０７、２０８、２０９に入力して、ｎビット×４チャンネル分のデジタル信号を得る。

ＰＬＬ回路２１１で生成したｎビット×チャンネル逓倍のトリガ信号をＰＳ変換部２１０に入力し、Ａ／Ｄ変換器２０６、２０７、２０８、２０９で得られた４チャンネル分のパラレルデータをＰＳ変換部２１０に入力して計ｎビット×４チャンネル分を時分割したシリアルデータを得る。さらに、このシリアルデータをＬＶＤＳ−Ｉ／Ｏ部２１２に通してＬＤＶＳ信号を得る。

ＡＦＥ部で得られたＬＶＤＳ信号を後段のＤＳＰ部におけるＬＶＤＳ−Ｉ／Ｏ部２１３に通してシリアルデータとする。得られたシリアルデータをＳＰ変換部２１４に入力してｎビット×４チャンネル分のパラレルデータに戻し、パラレル画素データを画像処理部２１５に入力し、画像データ生成を行ってデジタルＹ、Ｃｂ、Ｃｒ信号を得る。

図３は本発明の実施例におけるさらに別の構成図を示すものであり、３０１は固体撮像素子、３０２、３０３、３０４、３０５はＡＦＥ部におけるＣＤＳ／ＡＧＣ部、３０６、３０７、３０８、３０９はＡ／Ｄ変換器、３１０はスイッチ回路部、３１１はＰＬＬ回路、３１２はデジタルゲイン部、３１３はシリアル通信部、３１４は後段ＤＳＰ内のデマルチプレクサ部、３１５は画像処理部である。

ここで、スイッチ回路部３１０は、ｎビットＡ／Ｄ変換器３０６、３０７、３０８、３０９から出力される各々ｎビットのデジタル信号を、ＰＬＬ回路３１１の出力に応じて時系列に出力するものである。

また、デマルチプレクサ３１４は、スイッチ回路部３１０からのｎビットのデジタル信号出力を、ｍ×ｎビットのパラレルデータに変換するように機能する。

この実施例では、まず、被写体の光像を固体撮像素子３０１により電荷情報に変換し、１ｃｈ、２ｃｈ、３ｃｈ、４ｃｈの４チャンネル分の電荷情報を得る。次に、ＡＦＥ部において、固体撮像素子３０１で得た電荷情報をチャンネル別にＣＤＳ／ＡＧＣ３０２、３０３、３０４、３０５にそれぞれ入力し、４チャンネル分のアナログ信号を得る。さらに、各アナログ信号をＡ／Ｄ変換器３０６、３０７、３０８、３０９に入力して、ｎビット×４チャンネル分のデジタル信号を得る。

次に、ＰＬＬ回路２１１で生成した４チャンネル逓倍のトリガ信号をスイッチ回路部３１０に入力し、Ａ／Ｄ変換器３０６、３０７、３０８、３０９で得られた４チャンネル分のパラレルデータをスイッチ回路部３１０に入力して、４チャンネル分を時分割したｎビット画素データを得る。ｎビット画素データは、デジタルゲイン部３１２により、デジタルゲインを適用することが可能なように構成しておく。また、デジタルゲイン部３１２に対して、シリアル通信部３１３からゲイン値を変更可能にする。

ＡＦＥ部で得られたデジタルゲイン後の４チャンネル時分割ｎビット画素データを、後段のＤＳＰ部におけるデマルチプレクサ部３１４に通し、ｎビット×４チャンネル分の画素データに復元する。このｎビット×４チャンネル画素データを画像処理部３１５に入力し、画像データ生成を行ってデジタルＹ、Ｃｂ、Ｃｒ信号を得る。

以上の説明においては、４チャンネルに分割する実施例を説明したが、本発明はこのチャンネル数に限られるものではない。例えば、ｍチャンネル（但し、ｍは自然数）というような一般化した場合にも、本発明は適用可能である。

本発明の映像信号処理装置は、複数チャンネル出力を持つ固体撮像素子の複数チャンネルのアナログ信号をＡ／Ｄ変換したｎビットパラレルデータ後の経路に、高速に動作するＰＳ変換部を設け、ＰＳ変換部にｎビット逓倍のトリガ信号を出力するＰＬＬ回路の出力に応じて、Ａ／Ｄ変換後のｎビットパラレルデータをシリアルデータに変換させることで、画素データ信号端子数を削減することができるという効果を有し、デジタルスチルカメラや携帯カメラなどの映像信号処理を低コストで行う必要があるシステムに係り、データ転送の本数を削減するための映像信号処理装置等として有用である。

本発明の一実施例による映像信号処理装置を示す構成図 本発明の他の実施例による映像信号処理装置を示す構成図 本発明の他の実施例による映像信号処理装置を示す構成図 従来の映像信号処理装置を示す構成図

符号の説明

１０１ 固体撮像素子
１０２、１０３、１０４、１０５ ＣＤＳ／ＡＧＣ部
１０６、１０７、１０８、１０９ Ａ／Ｄ変換器
１１０、１１１、１１２、１１３ ＰＳ変換部
１１４ ＰＬＬ回路
１１５、１１６、１１７、１１８、１１９ 前段ＡＦＥ内ＬＶＤＳ−Ｉ／Ｏ部
１１９、１２０、１２１、１２２ 後段ＤＳＰ内ＬＶＤＳ−Ｉ／Ｏ部
１２３、１２４、１２５、１２６ ＳＰ変換部
１２７ 画像処理部
２０１ 固体撮像素子
２０２、２０３、２０４、２０５ ＣＤＳ／ＡＧＣ部
２０６、２０７、２０８、２０９ Ａ／Ｄ変換器
２１０ ＰＳ変換部
２１１ ＰＬＬ回路
２１２ 前段ＡＦＥ内ＬＶＤＳ−Ｉ／Ｏ部
２１３ 後段ＤＳＰ内ＬＶＤＳ−Ｉ／Ｏ部
２１４ ＳＰ変換部
２１５ 画像処理部
３０１ 固体撮像素子
３０２、３０３、３０４、３０５ ＣＤＳ／ＡＧＣ部
３０６、３０７、３０８、３０９ Ａ／Ｄ変換器
３１０ スイッチ回路部
３１１ ＰＬＬ回路
３１２ デジタルゲイン部
３１３ シリアル通信部
３１４ デマルチプレクサ部
３１５ 画像処理部
４０１ 固体撮像素子
４０２、４０３、４０４、４０５ ＣＤＳ／ＡＧＣ部
４０６、４０７、４０８、４０９ Ａ／Ｄ変換器
４１０ 画像処理部

Claims (5)

1. 被写体の光像を光電変換し電荷信号を出力する固体撮像素子と、前記電荷信号をアナログ信号として取り出し、デジタル信号に変換した上で出力するＡＦＥ部と、前記ＡＦＥ部の出力信号に応じて信号処理を行う制御部とを備えた映像信号処理装置であって、
   前記固体撮像素子の出力である前記電荷信号は、ｍチャンネル（ｍは自然数）に分けて出力され、
   前記ＡＦＥ部は、前記ｍチャンネルの電荷信号に対応するアナログ信号をそれぞれｎビット（ｎは自然数）のデジタル信号に変換するｍ個のｎビットＡ／Ｄ変換器と、前記ＡＦＥ部と前記制御部とで共通のシステムクロックを逓倍するＰＬＬ回路とを備え、
   前記ＡＦＥ部から前記制御部への出力信号の伝送において、（ｍ×ｎ）本の出力のうち前記ＰＬＬ回路の出力に応じて処理した少なくとも一部をシリアル転送することで、前記（ｍ×ｎ）本の出力よりも少ない本数で伝送することを特徴とする映像信号処理装置。
2. 前記ＡＦＥ部は、前記ｍ個のｎビットＡ／Ｄ変換器から出力される各々ｎビットのデジタル信号を、前記ＰＬＬ回路の出力に応じて各々シリアルデータに変換するｍ個のＰＳ変換部を備え、
   前記制御部は、前記ＰＬＬ回路の出力に応じて各々の前記シリアルデータを再び各々ｎビットのパラレルデータに変換して画像処理部に出力するＳＰ変換部を備える請求項１記載の映像信号処理装置。
3. 前記ＡＦＥ部は、前記ｍ個のｎビットＡ／Ｄ変換器から出力される計（ｎ×ｍ）ビットのデジタル信号を、前記ＰＬＬ回路の出力に応じてシリアルデータに変換するＰＳ変換部を備え、
   前記制御部は、前記ＰＬＬ回路の出力に応じて前記シリアルデータを再び各々ｎビットのパラレルデータに変換して画像処理部に出力するＳＰ変換部を備える請求項１記載の映像信号処理装置。
4. 前記ＡＦＥ部と前記制御部の両方にＬＶＤＳ−Ｉ／Ｏ部を備え、
   前記ＡＦＥ部と前記制御部における前記シリアルデータの転送は、前記ＬＶＤＳ−Ｉ／Ｏ部を経由して行われる請求項２または３記載の映像信号処理装置。
5. 前記ＡＦＥ部は、前記ｍ個のｎビットＡ／Ｄ変換器から出力される各々ｎビットのデジタル信号を、前記ＰＬＬ回路の出力に応じて前記ｎビットのデジタル信号を時系列に出力するスイッチ部を備え、
   前記制御部は、前記スイッチ部の前記ｎビットのデジタル信号出力を（ｍ×ｎ）ビットのパラレルデータに変換するデマルチプレクサ部を備える請求項１記載の映像信号処理装置。

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