KR20100072199A - Ａ/ｄ 변환 회로, 고체 촬상 소자, 및 카메라 시스템 - Google Patents

Abstract

카운터를 클럭의 양 에지에서 카운트 가능하게 하고, 또한 업ㆍ다운 카운트값을 유지한 채로 전환할 수 있고, 양 에지 카운트에서도 카운트 동작의 듀티가 흐트러지기 어려운 A/D 변환 회로, 고체 촬상 소자, 및 카메라 시스템을 제공한다. ADC(15A)는 비교기(151) 및 카운터(152)를 사용한 적분형 A/D 변환 회로로서 구성되고, 카운터(152)는 값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능과, 입력 클럭 CK의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과, 비교기(151)의 출력 신호에 의해 입력 클럭 CK를 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖는다.

Description

Ａ/Ｄ 변환 회로, 고체 촬상 소자, 및 카메라 시스템{A/D CONVERTING CIRCUIT, SOLID-STATE IMAGE SENSING DEVICE AND CAMERA SYSTEM}

본 발명은, 열 병렬 출력형 CMOS 이미지 센서 등에 적용 가능한 A/D 변환 회로, 그것을 사용한 고체 촬상 소자, 및 카메라 시스템에 관한 것이다.

최근, CCD를 대신하는 고체 촬상 소자(이미지 센서)로서, CMOS 이미지 센서가 주목을 받고 있다.

이는, CCD 화소의 제조에 전용 프로세스를 필요로 하고, 또한 그 동작에는 복수의 전원 전압이 필요하고, 또한 복수의 주변 IC를 조합하여 동작시킬 필요가 있으므로, 시스템이 매우 복잡화되는 등의 여러 문제를 CMOS 이미지 센서가 극복하고 있기 때문이다.

CMOS 이미지 센서는, 그 제조에는 일반적인 CMOS형 집적 회로와 같은 제조 프로세스를 사용하는 것이 가능하고, 또한 단일 전원에서의 구동이 가능하며, 또한 CMOS 프로세스를 사용한 아날로그 회로나 논리 회로를 동일 칩 내에 혼재시킬 수 있으므로, 주변 IC의 수를 줄일 수 있다는 큰 장점을 복수 갖고 있다.

CCD의 출력 회로는 부유 확산층(FD: Floating Diffusion)을 갖는 FD 증폭기를 사용한 1 채널(ch) 출력이 주류이다.

이에 대해, CMOS 이미지 센서는 각 화소마다 FD 증폭기를 갖고 있고, 그 출력은 화소 어레이 중 어느 한 행을 선택하고, 그것들을 동시에 열 방향으로 판독하는 열 병렬 출력형이 주류이다.

이는, 화소 내에 배치된 FD 증폭기에서는 충분한 구동 능력을 얻는 것은 어렵고, 따라서 데이터율을 낮추는 것이 필요하며, 병렬 처리가 유리하게 되어 있기 때문이다.

이 열 병렬 출력형 CMOS 이미지 센서의 신호 출력 회로에 대해서는 실제로 다양한 것이 제안되어 있다.

CMOS 이미지 센서의 화소 신호 판독에서 사용되는 방법으로서 포토다이오드 등의 광전 변환 소자에서 생성된 광 신호로 되는 신호 전하를 그 근방에 배치한 MOS 스위치를 통해, 그 앞의 용량에 일시적으로 샘플링하여 그것을 판독하는 방법이 있다.

샘플링 회로에 있어서는, 통상 샘플링 용량치에 역상관을 갖는 노이즈가 실린다. 화소에 있어서는, 신호 전하를 샘플링 용량으로 전송할 때는 포텐셜 구배를 이용하여, 신호 전하를 완전 전송하므로, 이 샘플링 과정에 있어서 노이즈는 발생하지 않지만, 그 전의 용량의 전압 레벨을 임의의 기준치로 리셋할 때에 노이즈가 실린다.

이를 제거하는 일반적인 방법으로서, 상관 2중 샘플링(CDS)이 있다. 이는 한번 신호 전하를 샘플링하기 직전의 상태(리셋 레벨)를 판독하여 기억해 두고, 계속해서 샘플링 후의 신호 레벨을 판독하여, 그것을 뺌으로써 노이즈를 제거하는 방법이다.

CDS의 구체적인 방법에는 여러 가지의 방법이 있지만, 열 병렬 출력형 CMOS 이미지 센서의 신호 출력 회로에 대해 가장 진보된 형태의 하나가 열마다 아날로그-디지털(A/D) 변환 회로[ADC(Analog digital converter)]를 구비하여, 디지털 신호로서 화소 신호를 취출하는 타입이다.

이러한 열 병렬형의 ADC를 탑재한 CMOS 이미지 센서는, 예를 들어 W. Yang 등(W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp.304-305, Feb.,1999)이나 일본 특허 공개 제2005-303648호 공보, 일본 특허 공개 제2005-323331호 공보에 개시되어 있다.

예를 들어 일본 특허 공개 제2005-303648호 공보에 개시된 고체 촬상 소자에서는, 카운터와 비교기 및 참조 전압 발생기로 구성된 A/D 변환을 이용하여, 리셋 레벨을 다운 카운트에서 A/D 변환하고, 그 값을 유지한 채로, 계속해서 신호 레벨을 업 카운트에서 A/D 변환함으로써, 디지털 데이터의 차분 연산에 의한 CDS를 행한다.

이는 2차원 형상으로 배열한 화소에 있어서, 그 출력 신호선을 종방향으로 공유하고, 그것을 받는 A/D 변환을 포함한 신호 처리 회로를 그 신호선마다 설치함으로써, 1행분의 화소 신호를 동시에 판독하는 대규모 병렬 처리를 행하여 고속 촬상을 실현하고 있다.

그런데, 상술한 방식에 있어서는, 각 열에 카운터 회로가 존재하고, A/D 변환시에 다수의 카운터가 카운트 동작을 행하므로, 그 동작 전류가 커지는 문제가 있다. 또한 게다가, A/D 변환 시간을 단축하기 위해서나, 어느 시간 내에 보다 다계조의 A/D 변환을 행하기 위해서는, 카운트 주파수를 높일 필요가 있고, 이것도 또한 동작 전류가 커지게 된다.

일본 특허 공개 제2005-303648호 공보 일본 특허 공개 제2005-323331호 공보

W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp.304-305, Feb.,1999

본 발명은, 카운터를 클럭의 양 에지에서 카운트 가능하게 하고, 또한 업ㆍ다운 카운트값을 유지한 채로 전환하는 것을 가능하게 하고, 양 에지 카운트에서도 카운트 동작의 듀티(Duty)가 흐트러지기 어려운 A/D 변환 회로, 고체 촬상 소자, 및 카메라 시스템을 제공하는 것에 있다.

본 발명의 제1 관점의 A/D 변환 회로는, 신호 전위와 참조 전압을 비교 판정하여 그 판정 신호를 출력하는 비교기와, 상기 비교기의 출력에 의해 동작이 제어되는 카운터를 포함하고, 상기 카운터는, 값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능과, 입력 클럭의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과, 상기 비교기의 출력 신호에 의해 입력 클럭을 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖는다.

적합하게는, 상기 카운터는, 상기 입력 클럭과 동일 주파수로 동작하고, 그 출력을 카운터의 LSB 데이터로 하는 LSB 회로와, 상기 LSB 회로의 다음 단 이후의, 입력 신호를 분주하는 비트 회로가 캐스케이드 접속된 리플 카운터를 포함한다.

적합하게는, 상기 카운터는, 업ㆍ다운을 카운트 유지한 채로 전환하는 기능을 실현하기 위한 출력 논리 전환 기능부를 갖는다.

적합하게는, 상기 카운터의 상기 LSB 회로는, 입력 클럭을 래치하는 래치 회로와, 상기 래치 회로의 출력을 별도 기억 유지하는 유지부를 포함하고, 상기 유지부의 유지 데이터에 따라서 다음 비트의 입력 클럭의 비반전ㆍ반전을 전환하는 기능을 갖는다.

적합하게는, 상기 리플 카운터는, 전단에 의한 데이터가 클럭 단자에 공급되는 플립플롭과, 상기 플립플롭의 데이터 출력측에 접속된 제1 셀렉터와, 입력이 상기 플립플롭의 데이터 출력 단부에 접속되고, 출력이 당해 플립플롭의 데이터 입력 단부에 접속된 제2 셀렉터를 포함한다.

적합하게는, 상기 리플 카운터는, 상기 제1 셀렉터는 업ㆍ다운의 제어 신호에 의해 전환 제어되고, 상기 제2 셀렉터는 홀드 신호에 의해 전환 제어된다.

적합하게는, 상기 리플 카운터에 있어서는, 상기 제어 신호에 의해 각 비트의 출력 논리를 반전시키고, 먼저 업 카운트한 데이터를 반전시켜 보수 데이터로 변환함으로써, 다운 카운트한 결과로 전환하고, 당해 전환시에 일어나는 데이터 반전이 다음 비트의 데이터를 바꾸어 버리는 것을 방지하기 위해, 상기 제어 신호의 전환 기간은 상기 홀드 신호에 의해 각 비트의 입출력을 부귀환으로부터 정귀환으로 일시적으로 바꾸고, 상기 플립플롭의 데이터를 고정시켜 둔다.

적합하게는, 상기 리플 카운터에 있어서는, 상기 플립플롭의 데이터를 고정시킨 상태에서 상기 제어 신호의 레벨을 전환하여 출력 논리를 반전시키고, 계속해서 홀드 신호를 처음으로 복귀시켜 처음의 카운트 상태로 복귀시킨다.

적합하게는, 상기 리플 카운터는, 전단에 의한 데이터가 클럭 단자에 공급되는 플립플롭과, 상기 플립플롭의 클럭 단자의 입력단에 배치되고, 외부 신호에 의해 카운트 동작에 필요한 상승, 하강의 양 에지를 부가 가능한 회로를 포함한다.

적합하게는, 상기 LSB 회로의 상기 유지부는 상기 입력 클럭의 입력부 및 상기 래치 회로보다 물리적으로 비교기측에 배치되어 있다.

적합하게는, 상기 카운터에 있어서, 앞의 A/D 변환의 결과의 LSB의 데이터에 의해 상태가 전환되는 회로가 입력 클럭을 래치하는 래치 회로 이후에 있다.

본 발명의 제2 관점의 고체 촬상 소자는, 광전 변환을 행하는 복수의 화소가 행렬 형상으로 배열된 화소부와, 상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독부를 갖고, 상기 화소 신호 판독 회로는 화소의 열 배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 비교기와, 상기 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수의 A/D 변환 회로를 갖고, 상기 카운터는 값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능과, 입력 클럭의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과, 상기 비교기의 출력 신호에 의해 입력 클럭을 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖는다.

본 발명의 제3 관점의 카메라 시스템은, 고체 촬상 소자와, 상기 촬상 소자에 피사체상을 결상하는 광학계를 갖고, 상기 고체 촬상 소자는, 광전 변환을 행하는 복수의 화소가 행렬 형상으로 배열된 화소부와, 상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독부를 갖고, 상기 화소 신호 판독부는, 화소의 열 배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하여 그 판정 신호를 출력하는 비교기와, 상기 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수의 A/D 변환 회로를 갖고, 상기 카운터는, 값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능과, 입력 클럭의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과, 상기 비교기의 출력 신호에 의해 입력 클럭을 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖는다.

본 발명에 따르면, 입력 클럭의 주파수로 카운트하는 카운터보다, 입력 클럭의 상승, 하강의 양 에지에서 카운트 동작하는 카운터를 사용한다. 그리고, 본 발명에서는, 이를 실현하는 클럭의 양 에지 카운트의 카운터로, 또한 업ㆍ다운 카운트값을 유지한 채로 전환한다.

본 발명에 따르면, 카운터를 클럭의 양 에지에서 카운트 가능하게 하고, 또한 업ㆍ다운 카운트값을 유지한 채로 전환하는 것을 가능하게 하고, 양 에지 카운트에서도 카운트 동작의 듀티(Duty)가 흐트러지기 어렵다는 이점이 있다.

도 1은 본 발명의 일 실시 형태에 관한 열 병렬 ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 도시하는 블록도이다.
도 2는 도 1의 고체 촬상 소자의 동작 파형을 도시하는 도면이다.
도 3은 본 실시 형태에 관한 업ㆍ다운 비동기 카운터의 구체적인 구성예를 도시하는 회로도이다.
도 4는 도 3의 카운터 동작의 타이밍차트이다.
도 5는 본 실시 형태에 관한 LSB 회로의 보다 구체적인 구성예를 도시하는 회로도이다.
도 6은 본 실시 형태에 관한 리플 카운터에 있어서의 비트 회로의 구체적인 구성예를 도시하는 회로도이다.
도 7은 본 실시 형태에 관한 리플 카운터에 있어서의 비트 회로의 구체적인 다른 구성예를 도시하는 회로도이다.
도 8은 도 6 및 도 7의 비트 회로의 타이밍차트를 대응시켜 도시하는 도면이다.
도 9는 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 일례를 도시하는 도면이다.

이하, 본 발명의 실시 형태를 도면에 관련시켜 설명한다.

도 1은 본 발명의 일 실시 형태에 관한 데이터 전송 회로를 포함하는 열 병렬ADC 탑재 고체 촬상 소자(CMOS 이미지 센서)의 구성예를 도시하는 블록도이다.

또한, 도 2는 도 1의 고체 촬상 소자의 동작 파형을 도시하는 도면이다.

이 고체 촬상 소자(10)는 촬상부로서의 화소 어레이부(11), 행 주사 회로(12), 열 주사 회로(13), 타이밍 제어 회로(14), ADC군(15), 참조 전압 발생 회로로서의 디지털-아날로그 변환 회로[이하, DAC(Digital-Analog converter)라 줄임](16), 및 감지 증폭기 회로(S/A) 등을 포함하는 데이터 출력 회로(17)를 갖는다.

화소 어레이부(11)는 포토다이오드와 화소 내 증폭기를 포함하는 단위 화소(111)가 매트릭스 형상(행렬 형상)으로 배치되어 구성된다.

또한, 고체 촬상 소자(10)에 있어서는, 화소 어레이부(11)의 신호를 순차 판독하기 위한 제어 회로로서, 내부 클럭을 생성하는 타이밍 제어 회로(14), 행 어드레스나 행 주사를 제어하는 행 주사 회로(12), 그리고 열 어드레스나 열 주사를 제어하는 열 주사 회로(13)가 배치된다.

ADC군(15)은 DAC(16)에 의해 생성되는 참조 전압을 계단 형상으로 변화시킨 램프 파형 RAMP와, 행선 H0, H1…마다 단위 화소(111)로부터 열선 V0, V1…을 경유하여 얻게 되는 아날로그 신호를 비교하는 화소 배열의 각 열에 대응하여 설치된 (n+1)개의 비교기(CMP)(151)와, 비교기(151)의 출력 및 클럭 CK를 받아 업 다운 카운트(또는 다운 카운트)를 행하고, 카운트값을 유지하는 기능을 갖는 업/다운 카운터(이하, 카운터라 하는 CNT)(152)로 이루어지는 ADC(A/D 변환 회로)(15A)가 화소 배열의 각 열에 대응하여 각 열선 V0, V1…마다 배치되고, 열 병렬 ADC 블록(153)이 구성된다.

ADC(15A)의 카운터(152)의 구성 및 기능에 대해서는 이후에 상세하게 설명한다.

각 카운터(152)의 출력은 스위치(154)를 통해 데이터 전송선(18)에 접속되어 있다.

데이터 전송선(18)에는 데이터 전송선(18)에 대응한 감지 회로, 감산 회로를 포함하는 데이터 출력 회로(17)가 배치된다.

유지 회로로서의 기능을 갖는 카운터(152)는, 초기시에는 예를 들어 업 카운트(또는 다운 카운트) 상태에 있고, 리셋 카운트를 행하고, 대응하는 비교기(151)의 출력 COMPOUTi가 반전하면, 업 카운트 동작을 정지하여 카운트값이 유지된다.

이때, 카운터(152)의 초기값은 AD 변환의 계조의 임의의 값, 예를 들어 0으로 한다. 이 리셋 카운트 기간은 단위 화소(111)의 리셋 성분 ΔV를 판독하고 있다.

카운터(152)는, 그 후, 다운 카운트(또는 업 카운트) 상태로 되고, 입사광량에 대응한 데이터 카운트를 행하고, 대응하는 비교기(151)의 출력 COMPOUTi가 반전하면, 비교 기간에 따른 카운트값이 유지된다.

유지된 카운터값은 열 주사 회로(13)에 의해 주사되고, 디지털 신호로서, 데이터 전송선(18)을 거쳐서 출력 회로(17)에 입력된다.

열 주사 회로(13)는, 예를 들어 스타트 펄스 STR 및 마스터 클럭 MCK가 공급됨으로써 활성화되고, 마스터 클럭 MCK에 따른(MCK를 기준으로 하는) 구동 클럭 CLK에 동기하여 대응하는 선택선 SEL을 구동하여, 카운터(152)의 래치 데이터를 데이터 전송선(18)에 판독시킨다.

이와 같은 구성을 갖는 고체 촬상 소자(10)에 있어서는, 1 수평 단위 기간(1H) 내에서 이하의 처리가 행해진다.

즉, 1H 내에 있어서, 임의의 행 Hx의 단위 화소(111)로부터 열선 V0, V1…에의 1회째의 판독을 P상 판독 PR, 비교기(151)에 있어서의 1회째의 비교를 P상 비교PC, 2회째의 판독을 D상 판독 DR, 비교기(151)에 있어서의 비교를 D상 비교 DC, D상의 처리 후의 후처리를 D상 후처리 DAP로 하여, 각 동작이 연속적으로 행해진다.

이들 P상 판독 PR, P상 비교 PC, D상 판독 DR, D상 비교 DC, 및 D상 후처리 DAP의 타이밍 제어는 타이밍 제어 회로(14)에 있어서 행해진다.

다음에, ADC(A/D 변환 회로)(15A)에 있어서의 카운터(152)가 구체적인 구성 및 기능에 대해 설명한다.

본 실시 형태에 관한 ADC(15A)는 비교기(151) 및 비동기 카운터(152)를 사용한 적분형 A/D 변환 회로로서 구성되어 있다.

카운터(152)는 값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능을 갖는다.

또한, 카운터(152)는 입력 클럭 CK의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능을 갖는다.

그리고, 카운터(152)는 비교기(151)의 출력의 비동기 신호에 의해, 입력 클럭 CK를 비동기로 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖고 있다.

카운터(152)는 LSB 비트 회로를 포함하고, 입력 클럭 CK를 래치하는 래치 회로와, 그 출력을 별도 기억하는 메모리와, 그 메모리 데이터에 따라서 다음의 비트의 입력 클럭의 비반전ㆍ반전을 전환하는 기능을 갖는다.

또한, 메모리는 입력 클럭의 입력부 및 래치 회로보다 물리적으로 앞쪽(비교기측)에 배치된다.

또한, 카운터(152)에 있어서, 앞의 A/D 결과의 LSB의 데이터에 의해 상태가 전환되는 회로가 입력 클럭을 래치하는 래치 회로 이후에 있다.

이러한 특징을 갖는 카운터(152)에 대해 더욱 구체적으로 설명한다.

도 3은 본 실시 형태에 관한 업ㆍ다운 카운터의 구성의 한 방법인 비동기 카운터의 구체적인 구성예를 도시하는 회로도이다.

또한, 도 4는 도 3의 카운터 동작의 타이밍차트이다.

카운터(152)는, 도 3에 도시한 바와 같이 입력 클럭 CK와 동일 주파수로 동작하고, 그 출력을 카운터(152)의 LSB 데이터로 하는 LSB 회로(210)와, LSB 회로(210)의 다음 단 이후의, 입력 신호를 2분주하는 회로를 캐스케이드 접속하여 구성되는, 소위 리플 카운터(220)에 의해 구성된다.

또한, 카운터(152)는 LSB 회로(210) 및 리플 카운터(220)에 부가하여, 업ㆍ다운을 카운트 유지한 채로 전환하는 기능을 실현하기 위한, 출력 논리 전환 스위치 등의 논리 게이트부(230)를 부가한 형태로 구성되어 있다.

우선, LSB 회로 이외의 리플 카운터(220)의 구성 및 동작에 대해 설명한다.

리플 카운터(220)는 D형 FF(221 내지 223), 및 셀렉터(224 내지 229)를 갖고 있다.

리플 카운터(220)에 있어서, FF(221)의 부(負) 입력의 클럭 단자가 LSB 회로(210)의 셀렉터(212)의 출력 D[0]의 공급 라인에 접속되고, Q 출력이 셀렉터(224, 225)의 정부(正負)의 양 입력에 접속되어 있다. 셀렉터(224)의 출력이 FF(221)의 D 입력에 접속되고, 셀렉터(225)의 출력 D[1]가 다음 단의 FF(222)의 부 입력 클럭 단자에 공급된다.

FF(222)의 Q 출력이 셀렉터(226, 227)의 정부의 양쪽 입력에 접속되어 있다. 셀렉터(226)의 출력이 FF(222)의 D 입력에 접속되고, 셀렉터(227)의 출력 D[2]가 다음단의 FF(223)의 부 입력 클럭 단자에 공급된다.

FF(223)의 Q 출력이 셀렉터(228, 229)의 정부의 양 입력에 접속되어 있다. 셀렉터(228)의 출력이 FF(223)의 D 입력에 접속되어 있다.

셀렉터(224, 226)는 홀드 신호 HLD에 의해 출력 전환이 선택적으로 제어되고, 셀렉터(227, 229)는 제어 신호 UD에 의해 출력 전환이 선택적으로 제어된다.

제어 신호 UD는 각 비트의 출력 논리를 반전시키는 것이며, 이에 의해 먼저 업 카운트한 데이터를 반전시켜 보수 데이터로 변환함으로써, 다운 카운트한 결과로 바꾸는 것이다.

그 전환시에 일어나는 데이터 반전이 다음 비트의 데이터를 바꾸어 버리는 것을 방지하기 위해, 그 제어 신호 UD의 전환 기간은 홀드 신호 HLD에 의해 각 비트의 입출력을 부귀환으로부터 정귀환으로 일시적으로 바꾸고, FF(221 내지 223)의 데이터를 고정시켜 둔다.

그 상태에서 제어 신호 UD의 레벨을 전환하여 출력 논리를 반전시키고, 계속해서 홀드 신호 HLD를 처음으로 복귀시켜 처음의 카운트 상태로 복귀시킨다. 이 일련의 동작으로, 업ㆍ다운 카운트 모드를 데이터 유지한 채로 전환하는 것이 실현된다.

본 예에서는, 카운터(152)의 기본부로서, FF는 입력 클럭의 네거티브 에지에서 데이터 반전하는 업 카운터로 구성한 것으로 설명하고 있지만, 다운 카운터에서도 마찬가지의 방법으로, 업ㆍ다운을 전환하는 카운터를 형성할 수 있다.

다음에 본 실시 형태의 특징인 LSB 회로(210)의 구성 및 동작에 대해 설명한다.

LSB 회로(210)는 래치 회로(211), 셀렉터(212), 및 유지부(메모리)로서의 D형 플립플롭(FF)(213)을 갖고 있다.

리플 카운터(220)는 D형 FF(221 내지 223), 및 셀렉터(224 내지 229)를 갖고 있다.

또한, 논리 게이트부(230)는 2 입력 NAND 게이트(231, 232)를 갖고 있다.

래치 회로(211)는 D 입력이 클럭 CK의 공급 라인에 접속되고, G 입력이 논리 게이트부(230)의 출력에 접속되고, Q 출력이 셀렉터(212)의 정부의 양 입력에 접속되어 있다. 래치 회로(211)는 G 입력이 논리 0(로우 레벨)인 경우에는 데이터 유지, 논리 1(하이 레벨)인 경우에는 입력 데이터를 출력한다.

셀렉터(212)의 출력은 FF(213)의 D 입력 및 데이터 비트 D[0]로서 리플 카운터(220)의 FF(221)의 부의 클럭 입력 단자에 접속되어 있다.

FF(213)의 부의 클럭 입력 단자는 신호 LL의 입력 라인에 접속되고, Q 출력이 셀렉터(212)의 전환 제어 단자에 접속되어 있다.

즉, 셀렉터(212)는 FF(213)의 출력에 따라서 출력 전환이 선택적으로 제어된다.

논리 게이트부(230)는 NAND 게이트(231)의 한쪽 입력 단자가 전단의 비교기(151)의 출력 신호 CompOut의 공급 라인에 접속되고, 다른 쪽 입력 단자가 신호EN의 공급 라인에 접속되고, 출력이 NAND 게이트(232)의 한쪽 입력 단자에 접속되어 있다.

NAND 게이트(232)의 다른 쪽 입력 단자가 신호 XLBD의 공급 라인에 접속되고, 출력이 LSB 회로(210)의 래치 회로(211)의 G 입력에 접속되어 있다.

LSB 회로(210)에 있어서, 래치 회로(211)는 카운터(152)의 전단의 비교기(151)의 출력 CompOut 신호를 받아, 입력 클럭 CK를 그대로 래치한다.

그때, 래치 회로(211)를 강제적으로 스루 상태로 하는 기능을 신호 XLBD에서 가능하게 한다. 신호 EN은 카운트 동작시 이외의 상태에 있어서, 비교기(151)의 출력이 불안정한 상태로 되는 경우가 있는 경우에, 비교기 출력 CompOut를 무시하여 래치 회로(211)를 래치 상태로 하는 제어 신호이다.

또한 래치 회로(211)의 후단에 출력 논리를 전환하는 셀렉터(212), 및 셀렉터(212)의 출력 신호를 기억하는 FF(213)가 배치되어 있다.

비교기 출력 CompOut가 반전한 순간에 래치 회로(211)는 입력 클럭 CK의 스루 상태로부터 데이터 유지 상태로 된다. 따라서 그때까지의 입력 클럭 CK를 카운터(152)가 카운트하게 된다.

계속해서, LSB 회로 이외의 회로와 마찬가지로 데이터 반전 동작을 행하게 되는데, 이는 신호 LL과 신호 XLBD에서 실현한다.

우선, 신호 LL에서, 셀렉터(212)의 출력 데이터(D[0])를 FF(213)에 기억한다. 그 값이 카운트 개시 초기 상태와 반대의 논리값인 경우(D[0]=Low)는, 셀렉터의 상태는 유지된다.

계속해서, 신호 XLBD에서 일시적으로 래치를 스루 상태로 함으로써, 클럭 초기 상태를 로드한다. 이에 의해, 데이터가 반전한다.

또한, 신호 LL에서 셀렉터(212)의 출력 데이터를 기억할 때, 이번에는, 그것이 카운트 개시 초기 상태와 동일한 논리였던 경우(D[0]=High)에는, FF(213)에 데이터를 기억함과 동시에 셀렉터(212)의 상태가 전환되어, 출력 데이터가 반전한다.

계속해서, 신호 XLBD에서 래치를 스루 상태로 하였을 때는, 래치 데이터 자체는 카운트 개시 초기 상태와 동일한 데이터로 되어 있으므로, 데이터의 변동은 없다.

이상의 제어에 의해, 비교기 출력 CompOut에 의해 래치된 데이터에 따라서 출력 논리를 전환하는 LSB 회로(210)의 동작이 실현된다.

LSB 회로(210)의 동작과 그 이외의 비트를 처리하는 리플 카운터(220)의 동작을 따로따로 설명하였지만, 이들을 함께 행한 경우의 동작예가 도 4에 도시되어 있다.

LSB 회로(210)의 데이터 반전 동작 기간에, 그 이외의 비트의 회로인 리플 카운터(220)는 홀드 신호 HLD에 의해 FF(221 내지 223)의 데이터를 유지 상태로 한다. 이에 의해, LSB를 포함한 카운터 전체의 데이터 반전 동작이 데이터를 파괴하지 않고 행해지게 된다.

여기서 LSB 회로(210)의 논리 전환 셀렉터(212)는 래치 회로(211)의 전방에 두는 구성도 생각할 수 있지만, 이 카운터(152)는 A/D 변환 회로(15A)의 일부이며, 래치 회로(211)까지는 A/D 변환의 특성(구체적으로는 LSB 데이터의 미분 직선성)에 영향을 미치기 때문에, 그때까지의 상태 변화는 A/D 변환 특성이 변화하게 되어 바람직하지 않다.

따라서 본 방식과 같이, 래치 회로까지는 항상 동일한 상태에서 동작하는 회로 구성은 특성 유지를 용이하게 하는 장점이 있다.

도 5는 본 실시 형태에 관한 LSB 회로의보다 구체적인 구성예를 도시하는 회로도이다.

도 5에 있어서, 래치 회로(211)는 클럭드 인버터 CINV1, CINV2, 및 인버터 INV1, INV2에 의해 구성되어 있다.

래치 회로(211)에 있어서, 클럭드 인버터 CINV1의 입력 단자가 클럭 CK의 공급 라인에 접속되고, 출력이 인버터 INV2의 입력 단자에 접속되어 있다.

인버터 INV1의 입력 T 단자, 클럭드 인버터 CINV1의 부측 제어 단자, 및 클럭드 인버터 CINV2의 정측 제어 단자가 논리 게이트부(230) NAND 게이트(232)의 출력 단자에 접속되어 있다.

인버터 INV1의 출력 단자가 클럭드 인버터 CINV1의 정측 제어 단자, 및 클럭드 인버터 CINV2의 부측 제어 단자에 접속되어 있다.

인버터 INV2의 출력 단자가 클럭드 인버터 CINV2의 입력 단자 및 셀렉터(212)의 입력 단자가 접속되어 있다.

그리고, 클럭드 인버터 CINV2의 출력이 인버터 INV2의 입력 단자측에 접속되어 있다.

셀렉터(212)는 클럭드 인버터 CINV3, CINV4, CINV5, 및 인버터 INV3에 의해 구성되어 있다.

셀렉터(212)에 있어서, 클럭드 인버터 CINV3, CINV4의 입력 단자가 래치 회로(211)의 인버터 INV2의 출력 단자에 접속되어 있다.

인버터 INV3의 입력 단자, 클럭드 인버터 CINV3의 부측 제어 단자, 및 클럭드 인버터 CINV4, CINV5의 정측 제어 단자가 FF(213)의 출력 단자에 접속되어 있다.

인버터 INV3의 출력 단자가 클럭드 인버터 CINV3의 정측 제어 단자, 및 클럭드 인버터 CINV4, CINV5의 부측 제어 단자에 접속되어 있다.

그리고, 클럭드 인버터 CINV4의 출력 단자가 클럭드 인버터 CINV5의 입력 단자에 접속되고, 클럭드 인버터 CINV3과 CINV5의 출력 단자끼리가 접속되어 있다.

FF(213)는 클럭드 인버터 CINV6, CINV7, 인버터 INV4 내지 INV6, NAND 게이트 NA1, NA2, 및 p 채널 MOS(PMOS) 트랜지스터 및 n 채널 MOS(NMOS) 트랜지스터의 소스, 드레인끼리를 접속한 전송 게이트 TMG1, TMG2에 의해 구성되어 있다.

FF(213)에 있어서, 인버터 INV4의 입력 단자가 신호 LL의 공급 라인에 접속되고, NAND 게이트 NA1, NA2의 한쪽의 입력 단자가 리셋 신호 RST의 공급 라인에 접속되어 있다. 인버터 INV4의 출력 단자가 인버터 INV5의 입력 단자, 클럭드 인버터 CINV6의 정측 제어 단자, 및 클럭드 인버터 CINV7의 부측 제어 단자, 및 전송 게이트 TMG1의 NMOS 트랜지스터의 게이트에 접속되어 있다.

인버터 INV5의 출력 단자가 인버터 INV6의 입력 단자, 클럭드 인버터 CINV6의 부측 제어 단자, 및 클럭드 인버터 CINV7의 정측 제어 단자, 및 전송 게이트 TMG1의 PMOS 트랜지스터의 게이트, 전송 게이트 TMG2의 NMOS 트랜지스터의 게이트에 접속되어 있다.

NAND 게이트 NA1의 다른 쪽 입력 단자가 전송 게이트 TMG2의 한쪽 입출력 단자에 접속되고, 출력 단자가 클럭드 인버터 CINV6의 입력 단자에 접속되어 있다. 클럭드 인버터 CINV6의 출력 단자가 전송 게이트 TMG1의 한쪽의 입출력 단자에 접속되고, 전송 게이트 TMG1의 다른 쪽 입출력 단자가 NAND 게이트 NA2의 다른 쪽 입력 단자에 접속되어 있다. NAND 게이트 NA2의 출력 단자가 클럭드 인버터 CINV7의 입력 단자에 접속되고, 클럭드 인버터 CINV7의 출력 단자가 셀렉터(212)의 입력 단자에 접속되어 있다.

인버터 INV6의 출력 단자가 전송 게이트 TMG2의 PMOS 트랜지스터의 게이트에 접속되고, 전송 게이트 TMG2의 다른 쪽의 입출력 단자가 래치 회로(211)의 인버터 INV2의 출력측에 접속되어 있다.

이상의 구성을 갖는 LSB 회로(210)에 있어서, 셀렉터(212)는 클럭드 인버터단과, 2단을 전환하는 회로로 구성되어 있다.

이에 의해, 셀렉터(212)의 상태가 전환된 경우에 있어서도 래치 회로(211)의 출력부에 보이는 부하는 거의 변화하지 않는다. 이에 의해 본 회로에 있어서의 LSB 출력 데이터의 선형성을 유지하기 위해 주의할 필요가 있는 부분은, 입력 클럭 CK의 듀티(Duty)가 흐트러져 있는 경우를 생각하지 않으면, 래치 회로(211)의 출력 듀티(Duty) 및 래치 제어 신호에 한정된다.

또한 도 5의 회로도는 레이아웃으로서의 회로 배치 구성도 개략적으로 도시하고 있다.

셀렉터(212)의 데이터를 기억하는 FF(213)를 도 5와 같이, 입력 클럭 CK의 입력부의 전단에 배치함으로써, 고속으로 동작하는 배선 길이를 억제할 수 있고, 저소비 전류, 및 고속 동작 마진이 향상된다.

입력 클럭 CK를 비동기로 래치하는 경우에 우려되는 사항으로서, 래치한 순간의 입력 전압이 중간 전압에 있었던 경우라도, 래치 회로(211)는 2단의 인버터라는 반전 증폭기에 의한 정귀환으로 구성되어 있어, 단기간 동안에 어느 한쪽의 전압 상태로 안정된다.

어느 쪽으로 안정될지는 불확실하지만, 처음부터 그것은 아날로그량이 A/D 후의 LSB 데이터의 중간 상태에 있는 것을 의미하고, A/D의 본질적인 동작이라 할 수 있다.

본 예로 든 구체적인 예로, 입력 클럭의 양 에지에서 카운트 동작을 행하고, 또한 업ㆍ다운 모드 전환을 데이터 유지한 채로 전환하는 것을 가능하게 하는 카운터 회로의 실현을 나타냈다. 또한 그것은 A/D의 선형성을 고려한 회로로 되어 있다.

본 예에서는 LSB 회로 이외의 카운터 비트(bit)는, 리플 카운터(220)에 있어서, 출력을 반전시키는 셀렉터(225, 227, 229)와, 데이터를 고정하기 위해 데이터를 정귀환하는 셀렉터(224, 226, 228)로 구성하는 회로를 예로서 들었다.

이는 입력 클럭이 반전할 때에, 그 모든 데이터를 반전할 수 있는 비동기 카운터의 일례이며, 이것을 실현할 수 있는 회로에 적응할 수 있는 것이다.

도 6은 본 실시 형태에 관한 리플 카운터에 있어서의 비트 회로가 구체적인 구성예를 도시하는 회로도이다.

FF(221)(222, 223)는 클럭드 인버터 CINV11, CINV12, CINV13, 인버터 INV11, INV12, 2 입력 NAND 게이트 NA11, NA12, 및 전송 게이트 TMG11에 의해 구성되어 있다.

인버터 INV11의 입력 단자가 LSB 회로의 출력 데이터 CIN의 공급 라인에 접속되고, NAND 게이트 NA11, NA12의 한쪽의 입력 단자가 반전 리셋 신호 XRST의 공급 라인에 접속되어 있다.

인버터 INV11의 출력 단자가 인버터 INV12의 입력 단자, 클럭드 인버터 CINV11, CINV12의 정측 제어 단자, 클럭드 인버터 CINV13의 부측 제어 단자, 및 전송 게이트 TMG11의 PMOS 트랜지스터의 게이트에 접속되어 있다.

인버터 INV12의 출력 단자가 클럭드 인버터 CINV11, CINV12의 부측 제어 단자, 클럭드 인버터 CINV13의 정측 제어 단자, 및 전송 게이트 TMG11의 NMOS 트랜지스터의 게이트에 접속되어 있다.

전송 게이트 TMG11의 한쪽 입출력 단자가 셀렉터(224)(226, 228)의 출력측에 접속되고, 다른 쪽 입출력 단자가 NAND 게이트 NA11의 다른 쪽 입력 단자에 접속되어 있다. NAND 게이트 NA11의 출력 단자가 클럭드 인버터 CINV11의 입력 단자에 접속되고, 클럭드 인버터 CINV11의 출력 단자가 NAND 게이트 NA12의 다른 쪽 입력 단자에 접속되어 있다. NAND 게이트 NA12의 출력이 셀렉터(224, 225)의 입력측에 접속되고, 클럭드 인버터 CINV13의 입력 단자에 접속되어 있다.

클럭드 인버터 CINV13의 출력 단자가 NAND 게이트 NA12의 다른 쪽 입력 단자측에 접속되어 있다.

클럭드 인버터 CINV12의 입력 단자가 NAND 게이트 NA11의 출력측에 접속되고, 출력 단자가 NAND 게이트 NA11의 다른 쪽 입력 단자측에 접속되어 있다.

셀렉터(224)(226, 228)는 클럭드 인버터 CINV14, 및 전송 게이트 TMG12에 의해 구성되어 있다.

전송 게이트 TMG12의 한쪽의 입출력 단자 및 클럭드 인버터 CINV14의 입력 단자가 FF(221)의 출력측에 접속되어 있다.

전송 게이트 TMG12의 다른 쪽 입출력 단자 및 클럭드 인버터 CINV14의 출력 단자가 FF(221)의 전송 게이트 TMG11의 한쪽의 입출력 단자에 접속되어 있다.

전송 게이트 TMG12의 PMOS 트랜지스터의 게이트 및 클럭드 인버터 CINV14의 정측 제어 단자가 홀드 신호 HOLD의 공급 라인에 접속되고, 전송 게이트 TMG12의 NMOS 트랜지스터의 게이트 및 클럭드 인버터 CINV14의 부측 제어 단자가 홀드 신호 HOLD의 반전 신호 XHOLD의 공급 라인에 접속되어 있다.

셀렉터(225)(227, 229)는 클럭드 인버터 CINV15, 및 전송 게이트 TMG13에 의해 구성되어 있다.

전송 게이트 TMG13의 한쪽의 입출력 단자 및 클럭드 인버터 CINV15의 입력 단자가 FF(221)의 출력측에 접속되어 있다.

전송 게이트 TMG13의 다른 쪽의 입출력 단자 및 클럭드 인버터 CINV15의 출력 단자가 접속되어 있다.

전송 게이트 TMG13의 PMOS 트랜지스터의 게이트 및 클럭드 인버터 CINV15의 정측 제어 단자가 제어 신호 UD의 공급 라인에 접속되고, 전송 게이트 TMG13의 NMOS 트랜지스터의 게이트 및 클럭드 인버터 CINV15의 부측 제어 단자가 제어 신호 UD의 반전 신호 XUD의 공급 라인에 접속되어 있다.

이와 같은 구성을 갖는 비트 회로는, 전술한 바와 같이 홀드 신호 HOLD로 FF(221) 내의 입출력을 일시적으로 정귀환으로 함으로써, 업ㆍ다운의 제어 신호 UD에 의한 출력 COUT 반전에서의 다음 FF의 카운트 동작(데이터 반전)을 저지하고 있다.

이상과 같이, 리플 카운터(220)의 비트 회로로서 2개의 셀렉터를 설치한 예를 설명하였지만, 2개의 셀렉터를 사용하지 않고, 각 비트의 클럭 라인을 외부로부터 직접 제어하도록 구성하는 것도 가능하다.

도 7은 본 실시 형태에 관한 리플 카운터에 있어서의 비트 회로의 구체적인 다른 구성예를 도시하는 회로도이다.

이 비트 회로는 FF(221)(222, 223)의 입력단에 2 입력 오아 게이트 OR21과 2 입력 NAND 게이트 NA21이 배치되어 있다.

오아 게이트 OR21의 한쪽의 입력 단자가 LSB 회로의 출력 데이터 CIN의 공급 라인에 접속되고, 다른 쪽의 입력 단자가 신호 HLDCK의 공급 라인에 접속되어 있다.

NAND 게이트 NA21의 한쪽의 입력 단자가 오아 게이트 OR21의 출력 단자에 접속되고, 다른 쪽의 입력 단자가 신호 XRVDCK의 공급 라인에 접속되고, 출력이 FF(221)(222, 223)의 클럭 입력 단자에 접속되어 있다.

이 경우, FF(221)(222, 223)는 클럭드 인버터 CINV21, CINV22, CINV23, 인버터 INV21, INV22, 2 입력 NAND 게이트 NA22, 및 전송 게이트 TMG21에 의해 구성되어 있다.

NAND 게이트 NA22의 한쪽의 입력 단자가 반전 리셋 신호 XRST의 공급 라인에 접속되어 있다.

인버터 INV21의 입력 단자, 클럭드 인버터 CINV21, CINV23의 부측 제어 단자, 클럭드 인버터 CINV22의 정측 제어 단자, 및 전송 게이트 TMG21의 NMOS 트랜지스터의 게이트가 NAND 게이트 NA21의 출력 단자에 접속되어 있다.

인버터 INV21의 출력 단자가 클럭드 인버터 CINV21, CINV23의 정측 제어 단자, 클럭드 인버터 CINV22의 부측 제어 단자, 및 전송 게이트 TMG21의 PMOS 트랜지스터의 게이트에 접속되어 있다.

클럭드 인버터 CINV21, CINV23의 입력 단자가 인버터 INV22의 출력 단자에 접속되어 있다.

클럭드 인버터 CINV21의 출력 단자가 NAND 게이트 NA22의 다른 쪽의 입력 단자에 접속되어 있다. NAND 게이트 NA22의 출력 단자가 전송 게이트 TMG21의 한쪽의 입출력 단자에 접속되고, 클럭드 인버터 CINV22의 입력 단자에 접속되어 있다.

전송 게이트 TMG21의 다른 쪽의 입출력 단자가 인버터 INV22의 입력 단자에 접속되어 있다.

그리고, 클럭드 인버터 CINV23의 출력 단자가 인버터 INV22의 입력 단자측에 접속되어 있다.

클럭드 인버터 CINV22의 입력 단자가 NAND 게이트 NA22의 출력측에 접속되고, 출력 단자가 NAND 게이트 NA22의 다른 쪽의 입력 단자측에 접속되어 있다.

이 비트 회로에 있어서는, 각 비트의 클럭 라인을 외부로부터 직접 제어하고, 카운트 동작(데이터 반전)에 필요한 상승 에지, 하강 에지를 유일 일회 강제적으로 부가함으로써, 전체 비트의 데이터 반전을 실현하고 있다.

도 8은 도 6 및 도 7의 비트 회로의 타이밍차트를 대응시켜 도시하는 도면이다.

도 8에 도시한 바와 같이, 도 6 및 도 7의 비트 회로의 출력 데이터의 상태 천이는 동일하다.

단, 도 6의 비트 회로와 도 7의 비트 회로에서는 회로 규모가 상이하다.

도 6의 비트 회로는 트랜지스터 38개로 구성하는 것이 가능하지만, 도 7의 비트 회로는 28개의 트랜지스터로 구성하는 것이 가능하다.

즉, 도 7의 비트 회로는 도 6의 비트 회로에 비교하여, 회로 면적을 삭감 및 소비 전력의 삭감을 실현할 수 있어, 고속 동작 마진이 확대되는 이점이 있다.

이상과 같이, 본 실시 형태에 있어서는, 데이터를 유지한 채로 업 카운트로부터 다운 카운트, 또는 다운 카운트로부터 업 카운트 모드로 이행할 수 있는 카운터를 이용한 A/D 변환 회로에서, 입력 클럭의 양 에지에서 카운트 동작하는 것이 가능해진다.

또한, LSB 데이터의 A/D 변환 특성이 회로적으로 악화되는 것을 억제할 수 있다.

여기서, 고체 촬상 소자(CMOS 이미지 센서)(10)의 동작을 설명한다.

임의의 행 Hx의 단위 화소(111)로부터 열선 V0, V1…로의 1회째의 판독이 안정된 후, DAC(16)에 의해 비교기(151)에 대해, 참조 전압을 시간 변화시킨 계단 형상의 램프 파형 PAMP를 입력하고, 임의의 열선 Vx의 전압과의 비교를 비교기(151)에서 행한다.

램프 파형 RAMP의 계단파 입력과 병행하여, 카운터(152)에서 1회째의 카운트가 이루어진다.

여기서, RAMP와 Vx의 전압이 동등해졌을 때 비교기(151)의 출력은 반전하고, 이에 의해 카운터(152)의 카운트 동작이 정지하여 비교 기간에 따른 카운트값이 유지된다.

이 1회째의 판독시는, 단위 화소(111)의 리셋 성분 ΔV를 판독하고 있고, 리셋 성분 ΔV 내에는, 단위 화소(111)마다 변동되는 잡음이 오프셋으로서 포함되어 있다.

그러나, 이 리셋 성분 ΔV의 편차는 일반적으로 작고, 또한 리셋 레벨은 전체 화소 공통이므로, 임의의 열선 Vx의 출력은 대략 이미 알고 있다.

따라서, 1회째의 리셋 성분 ΔV 판독시에는, 램프 파형(RAMP) 전압을 조정함으로써 비교 기간을 짧게 하는 것이 가능하다. 이 경우, 예를 들어 7비트분의 카운트 기간(128클럭)에 ΔV의 비교가 행해진다.

2회째의 판독은, 리셋 성분 ΔV에 부가하여 단위 화소(111)마다의 입사광량에 따른 신호 성분을 판독하고, 1회째의 판독과 같은 동작을 행한다.

즉, 임의의 행 Hx의 단위 화소(111)로부터 열선 V0, V1…에의 2회째의 판독이 안정된 후, DAC(16)에 의해 비교기(151)에 대해, 참조 전압을 시간 변화시킨 계단 형상의 램프 파형 RAMP를 입력하고, 임의의 열선 Vx의 전압과의 비교를 비교기(151)에서 행한다.

램프 파형 RAMP의 계단파 입력과 병행하여, 카운터(152)에서 2회째의 카운트가 이루어진다.

여기서, RAMP와 Vx의 전압이 동등해졌을 때 비교기(151)의 출력은 반전하고, 동시에 비교 기간에 따른 카운트값이 유지된다.

이때, 1회째의 카운트와 2회째의 카운트에서는 상이한 장소에 유지된다.

이상의 AD 변환 기간 종료 후, 열 주사 회로(13)에 의해 유지된 1회째와 2회째의 각각 n 비트의 디지털 신호가 데이터 전송선(18)을 거쳐서, 데이터 출력 회로(17)에서 검출되고, 순차 감산 회로에서, (2회째의 신호)-(1회째의 신호)가 이루어진 후, 외부로 출력되고, 그 후, 순차행마다 같은 동작이 반복되어, 2차원 화상이 생성된다.

이상의 동작은 1 수평 단위 기간(1H) 내에서 행해진다.

그리고, 1H 내에 있어서, 임의의 행 Hx의 단위 화소(111)로부터 열선 V0, V1…에의 1회째의 판독을 P상 판독 PR, 비교기(151)에 있어서의 1회째의 비교를 P상 비교 PC, 2회째의 판독을 D상 판독 DR, 비교기(151)에 있어서의 비교를 D상 비교DC, D상의 처리 후의 후처리를 D상 후처리 DAP로 하여, 각 동작이 연속적으로 행해진다.

이상 설명한 바와 같이, 본 실시 형태에 따르면, ADC(15A)는 비교기(151) 및 카운터(152)를 사용한 적분형 A/D 변환 회로로서 구성되고, 카운터(152)는 값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능과, 입력 클럭 CK의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과, 비교기(151)의 출력의 비동기 신호에 의해 입력 클럭 CK를 비동기로 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖고 있으므로, 카운터를 클럭의 양 에지에서 카운트 가능하게 하고, 또한 업ㆍ다운 카운트값을 유지한 채로 전환하는 것을 가능으로 할 수 있고, 양 에지 카운트에서도 카운트 동작의 듀티(Duty)가 흐트러지기 어려운 A/D 변환 회로를 실현할 수 있다.

이러한 효과를 갖는 고체 촬상 소자는 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.

도 9는 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 일례를 도시하는 도면이다.

본 카메라 시스템(300)은, 도 9에 도시한 바와 같이 본 실시 형태에 관한 고체 촬상 소자(10)가 적용 가능한 촬상 디바이스(310)와, 이 촬상 디바이스(310)의 화소 영역에 입사광을 유도하는(피사체상을 결상함) 광학계, 예를 들어 입사광(상 광)을 촬상면 위에 결상시키는 렌즈(320)와, 촬상 디바이스(310)를 구동하는 구동 회로(DRV)(330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 처리 회로(PRC)(340)를 갖는다.

구동 회로(330)는 촬상 디바이스(310) 내의 회로를 구동하는 스타트 펄스나 클럭 펄스를 포함하는 각종 타이밍 신호를 생성하는 타이밍 제너레이터(도시하지 않음)를 갖고, 소정의 타이밍 신호에서 촬상 디바이스(310)를 구동한다.

또한, 신호 처리 회로(340)는 촬상 디바이스(310)의 출력 신호에 대해 CDS(Correlated Double Sampling; 상관 이중 샘플링) 등의 신호 처리를 실시한다.

신호 처리 회로(340)에서 처리된 화상 신호는, 예를 들어 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(340)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화상으로서 나타내어진다.

상술한 바와 같이, 디지털 스틸 카메라 등의 촬상 장치에 있어서, 촬상 디바이스(310)로서, 앞서 서술한 촬상 소자(10)를 탑재함으로써, 고정밀도의 카메라를 실현할 수 있다.

Claims (21)

1. A/D 변환 회로로서,
   신호 전위와 참조 전압을 비교 판정하여 그 판정 신호를 출력하는 비교기와,
   상기 비교기의 출력에 의해 동작이 제어되는 카운터를 포함하고,
   상기 카운터는,
   값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능과,
   입력 클럭의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과,
   상기 비교기의 출력 신호에 의해 입력 클럭을 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖는, A/D 변환 회로.
2. 제1항에 있어서, 상기 카운터는,
   상기 입력 클럭과 동일 주파수로 동작하고, 그 출력을 카운터의 LSB 데이터로 하는 LSB 회로와,
   상기 LSB 회로의 다음 단 이후의, 입력 신호를 분주하는 비트 회로가 캐스케이드 접속된 리플 카운터를 포함하는, A/D 변환 회로.
3. 제1항에 있어서, 상기 카운터는,
   업ㆍ다운을 카운트 유지한 채로 전환하는 기능을 실현하기 위한 출력 논리 전환 기능부를 갖는, A/D 변환 회로.
4. 제2항에 있어서, 상기 카운터의 상기 LSB 회로는,
   입력 클럭을 래치하는 래치 회로와,
   상기 래치 회로의 출력을 별도 기억 유지하는 유지부를 포함하고,
   상기 유지부의 유지 데이터에 따라서 다음 비트의 입력 클럭의 비반전ㆍ반전을 전환하는 기능을 갖는, A/D 변환 회로.
5. 제2항에 있어서, 상기 리플 카운터는,
   전단에 의한 데이터가 클럭 단자에 공급되는 플립플롭과,
   상기 플립플롭의 데이터 출력측에 접속된 제1 셀렉터와,
   입력이 상기 플립플롭의 데이터 출력 단부에 접속되고, 출력이 당해 플립플롭의 데이터 입력 단부에 접속된 제2 셀렉터를 포함하는, A/D 변환 회로.
6. 제5항에 있어서, 상기 리플 카운터에서는,
   상기 제1 셀렉터는 업ㆍ다운의 제어 신호에 의해 전환 제어되고,
   상기 제2 셀렉터는 홀드 신호에 의해 전환 제어되는, A/D 변환 회로.
7. 제6항에 있어서, 상기 리플 카운터에 있어서는,
   상기 제어 신호에 의해 각 비트의 출력 논리를 반전시키고, 먼저 업 카운트한 데이터를 반전시켜 보수 데이터로 변환함으로써, 다운 카운트한 결과로 전환하고,
   당해 전환시에 일어나는 데이터 반전이 다음 비트의 데이터를 바꾸어 버리는 것을 방지하기 위해, 상기 제어 신호의 전환 기간은 상기 홀드 신호에 의해 각 비트의 입출력을 부귀환으로부터 정귀환으로 일시적으로 바꾸고, 상기 플립플롭의 데이터를 고정시켜 두는, A/D 변환 회로.
8. 제7항에 있어서, 상기 리플 카운터에 있어서는,
   상기 플립플롭의 데이터를 고정시킨 상태에서 상기 제어 신호의 레벨을 전환하고, 출력 논리를 반전시키고, 계속해서 홀드 신호를 처음으로 복귀시켜 처음의 카운트 상태로 복귀시키는, A/D 변환 회로.
9. 제2항에 있어서, 상기 리플 카운터는,
   전단에 의한 데이터가 클럭 단자에 공급되는 플립플롭과,
   상기 플립플롭의 클럭 단자의 입력단에 배치되고, 외부 신호에 의해 카운트 동작에 필요한 상승, 하강의 양 에지를 부가 가능한 회로를 포함하는, A/D 변환 회로.
10. 제4항에 있어서, 상기 LSB 회로의 상기 유지부는 상기 입력 클럭의 입력부 및 상기 래치 회로보다 물리적으로 비교기측에 배치되어 있는, A/D 변환 회로.
11. 제2항에 있어서, 상기 카운터에 있어서, 앞의 A/D 변환의 결과의 LSB의 데이터에 의해 상태가 전환되는 회로가 입력 클럭을 래치하는 래치 회로 이후에 있는, A/D 변환 회로.
12. 고체 촬상 소자로서,
    광전 변환을 행하는 복수의 화소가 행렬 형상으로 배열된 화소부와,
    상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독부를 갖고,
    상기 화소 신호 판독부는,
    화소의 열 배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하고, 그 판정 신호를 출력하는 비교기와,
    상기 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수의 A/D 변환 회로를 갖고,
    상기 카운터는,
    값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드가 전환되는 기능과,
    입력 클럭의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과,
    상기 비교기의 출력 신호에 의해 입력 클럭을 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖는, 고체 촬상 소자.
13. 제12항에 있어서, 상기 카운터는,
    상기 입력 클럭과 동일 주파수에서 동작하고, 그 출력을 카운터의 LSB 데이터로 하는 LSB 회로와,
    상기 LSB 회로의 다음 단 이후의, 입력 신호를 분주하는 비트 회로가 캐스케이드 접속된 리플 카운터를 포함하는, 고체 촬상 소자.
14. 제12항에 있어서, 상기 카운터는,
    업ㆍ다운을 카운트 유지한 채로 전환하는 기능을 실현하기 위한 출력 논리 전환 기능부를 갖는, 고체 촬상 소자.
15. 제13항에 있어서, 상기 카운터의 상기 LSB 회로는,
    입력 클럭을 래치하는 래치 회로와,
    상기 래치 회로의 출력을 별도 기억 유지하는 유지부를 포함하고,
    상기 유지부의 유지 데이터에 따라서 다음 비트의 입력 클럭의 비반전ㆍ반전을 전환하는 기능을 갖는, 고체 촬상 소자.
16. 제13항에 있어서, 상기 리플 카운터는,
    전단에 의한 데이터가 클럭 단자에 공급되는 플립플롭과,
    상기 플립플롭의 데이터 출력측에 접속된 제1 셀렉터와,
    입력이 상기 플립플롭의 데이터 출력 단부에 접속되고, 출력이 당해 플립플롭의 데이터 입력 단부에 접속된 제2 셀렉터를 포함하는, 고체 촬상 소자.
17. 제16항에 있어서, 상기 리플 카운터에서는,
    상기 제1 셀렉터는 업ㆍ다운의 제어 신호에 의해 전환 제어되고,
    상기 제2 셀렉터는 홀드 신호에 의해 전환 제어되는, 고체 촬상 소자.
18. 제17항에 있어서, 상기 리플 카운터에 있어서는,
    상기 제어 신호에 의해, 각 비트의 출력 논리를 반전시키고, 먼저 업 카운트한 데이터를 반전시켜 보수 데이터로 변환함으로써, 다운 카운트한 결과로 전환하고,
    당해 전환시에 일어나는 데이터 반전이 다음 비트의 데이터를 바꾸어 버리는 것을 방지하기 위해, 상기 제어 신호의 전환 기간은 상기 홀드 신호에 의해 각 비트의 입출력을 부귀환으로부터 정귀환으로 일시적으로 바꾸고, 상기 플립플롭의 데이터를 고정시켜 두는, 고체 촬상 소자.
19. 제18항에 있어서, 상기 리플 카운터에 있어서는,
    상기 플립플롭의 데이터를 고정시킨 상태에서 상기 제어 신호의 레벨을 전환하여 출력 논리를 반전시키고, 계속해서 홀드 신호를 처음으로 복귀시켜 처음의 카운트 상태로 복귀시키는, 고체 촬상 소자.
20. 제13항에 있어서, 상기 리플 카운터는,
    전단에 의한 데이터가 클럭 단자에 공급되는 플립플롭과,
    상기 플립플롭의 클럭 단자의 입력단에 배치되고, 외부 신호에 의해 카운트 동작에 필요한 상승, 하강의 양 에지를 부가 가능한 회로를 포함하는, 고체 촬상 소자.
21. 카메라 시스템으로서,
    고체 촬상 소자와,
    상기 촬상 소자에 피사체상을 결상하는 광학계를 갖고,
    상기 고체 촬상 소자는,
    광전 변환을 행하는 복수의 화소가 행렬 형상으로 배열된 화소부와,
    상기 화소부로부터 복수의 화소 단위로 화소 신호의 판독을 행하는 화소 신호 판독부를 갖고,
    상기 화소 신호 판독부는,
    화소의 열 배열에 대응하여 배치되고, 판독 신호 전위와 참조 전압을 비교 판정하여 그 판정 신호를 출력하는 비교기와,
    상기 비교기의 출력에 의해 동작이 제어되고, 대응하는 상기 비교기의 비교 시간을 카운트하는 카운터를 포함하는 복수의 A/D 변환 회로를 갖고,
    상기 카운터는,
    값을 유지한 채로 업 카운트로부터 다운 카운트로, 또한 다운 카운트로부터 업 카운트로 카운트 모드를 전환하는 기능과,
    입력 클럭의 상승, 하강의 양 에지에서 카운트하는, 입력 클럭의 2배의 주파수로 카운트하는 기능과,
    상기 비교기의 출력 신호에 의해 입력 클럭을 래치하고, 그 래치 데이터의 비반전 또는 반전 데이터를 LSB의 데이터로 하는 기능을 갖는, 카메라 시스템.

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