JP2023023877A - 固体撮像装置、固体撮像装置の駆動方法、および電子機器 - Google Patents

Abstract

【課題】カラム読み出し系のメモリ回路を削減でき、これによりカラム読み出し系のレイアウト面積を削減でき、ひいては小型化を図ることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供する。【解決手段】カラム読み出し回路４０は、垂直信号線ＬＳＧＮに読み出された画素信号Ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１をアナログ信号からｎビットのデジタル画素信号ＡＤＣ[ｎ]（ＲＳＴ ＡＤＣ[ｎ]およびＳＩＧ ＡＤＣ[ｎ]）に変換するＡＤ変換部４３２と、ＡＤ変換部４３２によりＡＤ変換されたｎビットの読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタ４３１を含む演算部４３０と、を有する。【選択図】図７

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、および電子機器に関するものである。

光を検出して電荷を発生させる光電変換素子を用いた固体撮像装置（イメージセンサ）として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが実用に供されている。
ＣＭＯＳイメージセンサは、デジタルカメラ、ビデオカメラ、監視カメラ、医療用内視鏡、パーソナルコンピュータ（ＰＣ）、携帯電話等の携帯端末装置(モバイル機器)等の各種電子機器の一部として広く適用されている。

ＣＭＯＳイメージセンサは、画素毎にフォトダイオード（光電変換素子）および浮遊拡散層（ＦＤ：Floating Diffusion、フローティングディフュージョン)を有するＦＤアンプを持ち合わせており、その読み出しは、画素アレイの中のある一行を選択し、それらを同時に列（カラム）方向へと読み出すような列並列出力型が主流である。

ところで、ＣＭＯＳイメージセンサの画素の構成としては、たとえば一つのフォトダイオード（光電変換素子）に対して、転送素子としての転送トランジスタ、リセット素子としてのリセットトランジスタ、ソースフォロワ素子としてのソースフォロワトランジスタ、および選択素子としての選択トランジスタをそれぞれ一つずつ有する４トランジスタ（４Ｔｒ）構成の画素を例示することができる。

転送トランジスタは、所定の転送期間に制御信号ＴＧにより選択されて導通状態となり、フォトダイオードで光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤに転送する。
リセットトランジスタは、所定のリセット期間に制御信号ＲＳＴにより選択されて導通状態となり、フローティングディフュージョンＦＤを電源線の電位にリセットする。
選択トランジスタは、読み出しスキャン時に選択されて導通状態となる。これにより、ソースフォロワトランジスタはフローティングディフュージョンＦＤの電荷を電圧信号に変換した列出力の読み出し信号Ｐｉｘｏｕｔを垂直信号線ＬＳＧＮに出力する。

たとえば、読み出しスキャン期間において、リセット期間にフローティングディフュージョンＦＤがたとえば電源線の電位にリセットされた後、ソースフォロワトランジスタによりフローティングディフュージョンＦＤの電荷が電圧信号に変換されて、読み出しリセット信号（電圧）ＶＲＳＴとして垂直信号線ＬＳＧＮに出力される。
続いて、所定の転送期間に、フォトダイオードで光電変換され蓄積された電荷（電子）がフローティングディフュージョンＦＤに転送される。そして、ソースフォロワトランジスタによりフローティングディフュージョンＦＤの電荷が電圧信号に変換されて、読み出し信号（電圧）ＶＳＩＧとして垂直信号線ＬＳＧＮに出力される。
画素の出力信号は差分信号（ＶＳＩＧ－ＶＲＳＴ）として処理される。

図１は、ＣＭＯＳイメージセンサにおけるカラム読み出し系の概略構成例を示す図である。
図２（Ａ）～（Ｅ）は、図１のカラム読み出し回路のカラム読み出し動作の概要を説明するためのタイミングチャートである。

図１のカラム読み出し系１において、画素アレイ２から読み出された画素信号Ｐｉｘｏｕｔは垂直信号線ＬＳＧＮに出力され、ＡＤ変換サンプルホールド用スイッチＳＷ－ＳＨを介してカラム読み出し回路３に取り込まれる。
カラム読み出し回路３においては、ＡＤ変換部４で読み出しリセット信号（電圧）ＶＲＳＴがＮビットのデジタル信号に変換され、スイッチＳＷ－ＲＳを介してリセット用メモリ５に格納される。
次いで、カラム読み出し回路３においては、ＡＤ変換部４で読み出し信号（電圧）ＶＳＩＧがＮビットのデジタル信号に変換され、スイッチＳＷ－ＲＳを介して信号用メモリ６に格納される。
そして、演算部７において、リセット用メモリ５と信号用メモリ６の格納情報を用いて差分信号（ＶＳＩＧ－ＶＲＳＴ）が得られる。

ＣＭＯＳイメージセンサにおいては、図１に示すように、画素信号Ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴの黒レベルＬＢ１と読み出し信号ＶＳＩＧの信号レベルＬＳの差ΔＶ１で輝度情報を表す。

ＣＭＯＳイメージセンサにおいて、黒レベルＬＢ１と信号レベルＬＳは画素出力（Ｐｉｘｏｕｔ）において時間差をもって現れ、黒レベルＬＢ１および信号レベルＬＳがそれぞれＡＤ変換される。
図２においては、黒レベルＬＢ１がデジタル黒レベル信号ＲＳＴ ＡＤＣ、信号レベルＬＳがデジタル信号ＳＩＧ ＡＤＣに変換されている。
そして、時間差をもって現れる２データの差分を得るため、一度ＡＤ変換部４の出力データをメモリ５および６に格納する必要がある。

特開２０１９－６２３９８号公報

ところが、上述したＣＭＯＳイメージセンサにおいて、ＡＤ変換部、メモリ回路は、画素幅の制約を受け狭小となるため、回路は縦積みとなる。
そのため、リセット（ＲＳＴ）用回路部、信号（ＳＩＧ）用回路部、２段のメモリを縦積みにするためレイアウト面積が大きくなりチップ全体の面積も大きくなりコスト面で不利となる。
また、ＣＭＯＳイメージセンサにおいて高速化を図る場合、２行を同時並列的にアクセスするように構成されるが、この場合、図３に示すように、読み出し回路を画素アレイを挟んで上下にそれぞれ配置することから、読み出し回路の総面積は２倍となる。

本発明は、カラム読み出し系のメモリ回路を削減でき、これによりカラム読み出し系のレイアウト面積を削減でき、ひいては小型化を図ることが可能な固体撮像装置、固体撮像装置の駆動方法、および電子機器を提供することにある。

本発明の第１の観点の固体撮像装置は、光電変換を行う画素が行列状に配置された画素部と、前記画素から信号線に電圧信号として読み出される画素信号をアナログ信号からデジタル画素信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、前記画素から読み出される前記画素信号は、前記画素から順に読み出される読み出しリセット信号および読み出し信号を含み、前記読み出し回路は、前記信号線に読み出された前記画素信号の前記読み出しリセット信号および前記読み出し信号をアナログ信号からｎビットのデジタル画素信号に変換するＡＤ変換部と、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有し、前記演算部は、前記非同期カウンタを非動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持しておき、続いて、前記非同期カウンタを動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出し信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持した前記読み出しリセット信号と加算させてカウント動作させ、負の前記読み出しリセット信号と正の前記読み出し信号の演算処理を行う。

本発明の第２の観点は、光電変換を行う画素が行列状に配置された画素部と、前記画素から信号線に電圧信号として読み出される画素信号をアナログ信号からデジタル画素信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、前記読み出し回路は、前記信号線に読み出された前記画素信号の前記読み出しリセット信号および前記読み出し信号をアナログ信号からｎビットのデジタル画素信号に変換するＡＤ変換部と、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有する固体撮像装置の駆動方法であって、前記画素から読み出される前記画素信号は、前記画素から順に読み出される読み出しリセット信号および読み出し信号を含み、前記演算部において、前記非同期カウンタを非動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持しておき、続いて、前記非同期カウンタを動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出し信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持した前記読み出しリセット信号と加算させてカウント動作させ、負の前記読み出しリセット信号と正の前記読み出し信号の演算処理を行う。

本発明の第３の観点の電子機器は、固体撮像装置と、前記固体撮像装置に被写体像を結像する光学系と、を有し、前記固体撮像装置は、光電変換を行う画素が行列状に配置された画素部と、前記画素から信号線に電圧信号として読み出される画素信号をアナログ信号からデジタル画素信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、前記画素から読み出される前記画素信号は、前記画素から順に読み出される読み出しリセット信号および読み出し信号を含み、前記読み出し回路は、前記信号線に読み出された前記画素信号の前記読み出しリセット信号および前記読み出し信号をアナログ信号からｎビットのデジタル画素信号に変換するＡＤ変換部と、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有し、前記演算部は、前記非同期カウンタを非動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持しておき、続いて、前記非同期カウンタを動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出し信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持した前記読み出しリセット信号と加算させてカウント動作させ、負の前記読み出しリセット信号と正の前記読み出し信号の演算処理を行う。

本発明によれば、カラム読み出し系のメモリ回路を削減でき、これによりカラム読み出し系のレイアウト面積を削減でき、ひいては小型化を図ることが可能となる。

ＣＭＯＳイメージセンサにおけるカラム読み出し系の概略構成例を示す図である。 図１のカラム読み出し回路のカラム読み出し動作の概要を説明するためのタイミングチャートである。 従来のカラム読み出し系において画素読み出し方向が上下２方向になる場合のレイアウト面積への影響を説明するための図である。 本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 本発明の第１の実施形態に係る画素の一例を示す回路図である。 本発明の第１の実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。 本発明の第１の実施形態に係るカラム読み出し系の基本的な構成例を示す図である。 図７のカラム読み出し系の処理概要を説明するためのタイミングチャートである。 本発明の第１の実施形態に係るカラム読み出し回路においてＡＤ変換部の出力段側にリセット信号を反転させる信号反転部を配置した構成例を示す図である。 図９のカラム読み出し回路の動作概要を説明するためのタイミングチャートである。 本発明の第１の実施形態に係る演算部の制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタの全体構成例を示すブロック図である。 図１１の各非同期カウンタモジュールにおけるデジタル画素信号ＡＤＣの読み込み処理を説明するためのタイミングチャートである。 本発明の第１の実施形態に係るカウンタ１段当たりの非同期カウンタモジュールにおける論理回路の具体的な構成例を示す回路図である。 本発明の第１の実施形態に係る非同期カウンタモジュールにおいて、信号出力信号と桁上げ出力信号が反転する読み込みパターンＰＴＮ２の場合の動作例を示すタイミングチャートである。 本発明の第１の実施形態に係る非同期カウンタモジュールにおいて、出力信号と桁上げ出力信号が反転する読み込みパターンＰＴＮ４の場合の動作例を示すタイミングチャートである。 本発明の第１の実施形態に係る非同期カウンタモジュールにおいて、カウントアップ動作がある場合の動作例を示すタイミングチャートである。 本発明の第１の実施形態に係る演算部の２ビット対応の非同期カウンタの構成例を示すブロック図である。 図１７の各非同期カウンタモジュールにおけるデジタル画素信号ＡＤＣの読み込み処理を説明するためのタイミングチャートである。 本発明の第２の実施形態に係るカラム読み出し系の基本的な構成例を示す図である。 本発明の第２の実施形態に係る固体撮像装置のカラム読み出し系における読み出し方法を説明するための図である。 画素から読み出した読み出しリセット信号および読み出し信号を複数回サンプリングする場合に、デジタル化した信号をサンプリング回数で除算する方法を説明するための図である。 本発明の実施形態に係る固体撮像装置が適用される電子機器の構成の一例を示す図である。

以下、本発明の実施形態を図面に関連付けて説明する。

（第１の実施形態）
図４は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。
本実施形態において、固体撮像装置１０は、たとえばＣＭＯＳイメージセンサにより構成される。

この固体撮像装置１０は、図４に示すように、撮像部としての画素部２０、垂直走査回路（行走査回路）３０、読み出し回路（列（カラム）読み出し回路）４０、水平走査回路（列走査回路）５０、およびタイミング制御回路６０を主構成要素として有している。
これらの構成要素のうち、たとえば垂直走査回路３０、カラム読み出し回路４０、およびタイミング制御回路６０により画素信号の読み出し部７０が構成される。

本第１の実施形態において、固体撮像装置１０のカラム読み出し回路４０は、後で詳述するように、画素部２０の光電変換を行う画素から垂直信号線に電圧信号として読み出される画素信号をアナログ信号からデジタル画素信号に変換するアナログデジタル（ＡＤ）変換機能を有する。
本第１の実施形態において、画素から読み出される画素信号は、画素から順に読み出される読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１を含む。
そして、カラム読み出し回路４０は、垂直信号線ＬＳＧＮに読み出された画素信号Ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１をアナログ信号からｎビットのデジタル画素信号ＡＤＣ[ｎ]（ＲＳＴ ＡＤＣ[ｎ]およびＳＩＧ ＡＤＣ[ｎ]）に変換するＡＤ変換部と、ＡＤ変換部によりＡＤ変換されたｎビットの読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有する。

そして、本第１の実施形態において、演算部は、非同期カウンタを非動作状態として、ＡＤ変換部によりＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣ[ｎ]の各ビット出力を読み込み信号に同期して取り込んで保持回路に保持しておく。
続いて、演算部は、非同期カウンタを動作状態として、ＡＤ変換部によりＡＤ変換されたｎビットの読み出し信号ＳＩＧＡＤＣ[ｎ]の各ビット出力を読み込み信号に同期して取り込んで保持回路に保持した読み出しリセット信号ＲＳＴＡＤＣ[ｎ]と加算させてカウント動作させ、負（マイナス）の読み出しリセット信号と正（プラス）の読み出し信号の演算処理（ＳＩＧ－ＲＳＴ）を行う。

この演算処理において、ＡＤ変換部の出力をそのまま加算させると（ＲＳＴ＋ＳＩＧ）の値となってしまう。
そのため、本第１の実施形態において、カラム読み出し回路は、（ＳＩＧ－ＲＳＴ）を得るために読み出しリセット信号ＲＳＴＡＤＣの出力を反転させ、－ＲＳＴ ＡＤＣを得るように、ＡＤ変換部の出力部後段で保持回路の入力部前段に、ＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣを反転させる信号反転部を含む。

本第１の実施形態において、読み出し部７０は、一つの読み出しスキャン期間に、リセット期間に続く第１読み出し期間に読み出しリセット信号ＶＲＳＴ１１（リセット電圧Ｖｒｓｔ）を読み出す第１読み出しと、リセット期間に続く第１読み出し期間後に行われる転送期間後の第２読み出し期間において、光電変換素子の蓄積電荷に応じた読み出し信号ＶＳＩＧ１１（信号電圧Ｖｓｉｇ）を読み出す第２読み出しと、を行うことが可能に構成されている。

通常の画素読み出し動作においては、読み出し部７０による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われるが、第１読み出しと第２読み出しは、読み出しスキャン期間に行われる。

以下、固体撮像装置１０の各部の構成および機能の概要を説明した後、カラム読み出し系の回路の構成、それに関連した読み出し処理等について詳述する。

（画素部２０および画素ＰＸＬの構成）
画素部２０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の画素がＸ行×Ｙ列の２次元の行列状（マトリクス状）に配列されている。

図５は、本発明の第１の実施形態に係る画素の一例を示す回路図である。

この画素ＰＸＬは、たとえば光電変換素子であるフォトダイオード（ＰＤ）を有する。
このフォトダイオードＰＤに対して、転送素子としての転送トランジスタＴＧ－Ｔｒ、リセット素子としてのリセットトランジスタＲＳＴ－Ｔｒ、ソースフォロワ素子としてのソースフォロワトランジスタＳＦ－Ｔｒ、および選択素子としての選択トランジスタＳＥＬ－Ｔｒをそれぞれ一つずつ有する。

フォトダイオードＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがｎ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがｐ型トランジスタであっても構わない。
また、本第１の実施形態は、複数のフォトダイオード間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。

転送トランジスタＴＧ－Ｔｒは、フォトダイオードＰＤとフローティングディフュージョンＦＤ（Floating Diffusion；浮遊拡散層）の間に接続され、制御線を通じてゲートに印加される制御信号ＴＧにより制御される。
転送トランジスタＴＧ－Ｔｒは、制御信号がハイレベル（Ｈ）の期間に選択されて導通状態となり、フォトダイオードＰＤで光電変換され蓄積された電荷（電子）をフローティングディフュージョンＦＤに転送する。

リセットトランジスタＲＳＴ－Ｔｒは、電源線ＶＲｓｔとフローティングディフュージョンＦＤの間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御される。
なお、リセットトランジスタＲＳＴ－Ｔｒは、電源電圧ＶＤＤの電源線ＶddとフローティングディフュージョンＦＤの間に接続され、制御線を通じてゲートに印加される制御信号ＲＳＴにより制御されるように構成してもよい。
リセットトランジスタＲＳＴ－Ｔｒは、制御信号ＲＳＴがＨレベルの期間に選択されて導通状態となり、フローティングディフュージョンＦＤを電源線ＶＲｓｔ（または電源電圧ＶＤＤの電源線Ｖdd）の電位にリセットする。

ソースフォロワトランジスタＳＦ－Ｔｒと選択トランジスタＳＥＬ－Ｔｒは、電源電圧ＶＤＤの電源線Ｖddと垂直信号線ＬＳＧＮ１１の間に直列に接続されている。
ソースフォロワトランジスタＳＦ－ＴｒのゲートにはフローティングディフュージョンＦＤが接続され、選択トランジスタＳＥＬ－Ｔｒは制御線を通じてゲートに印加される制御信号ＳＥＬにより制御される。
選択トランジスタＳＥＬ－Ｔｒは、制御信号ＳＥＬがＨレベルの期間に選択されて導通状態となる。これにより、ソースフォロワトランジスタＳＦ－ＴｒはフローティングディフュージョンＦＤの電荷を電圧信号に変換した列出力の読み出し電圧（信号）ＶＳＬ（ＰＩＸＯＵＴ）を垂直信号線ＬＳＧＮ１１に出力する。
これらの動作は、たとえば転送トランジスタＴＧ－Ｔｒ、リセットトランジスタＲＳＴ－Ｔｒ、および選択トランジスタＳＥＬ－Ｔｒの各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素部２０には、画素ＰＸＬがＸ行×Ｙ列配置されているので、各制御信号ＳＥＬ、ＲＳＴ、ＴＧの制御線はそれぞれＮ本、垂直信号線ＬＳＧＮ１１はＭ本ある。
図４においては、各制御信号ＳＥＬ、ＲＳＴ、ＴＧの制御線を１本の行走査制御線として表している。

垂直走査回路３０は、タイミング制御回路６０の制御に応じてシャッター行および読み出し行において行走査制御線を通して画素の駆動を行う。
また、垂直走査回路３０は、アドレス信号に従い、信号の読み出しを行うリード行と、フォトダイオードＰＤに蓄積された電荷をリセットするシャッター行の行アドレスの行選択信号を出力する。

上述したように、通常の画素読み出し動作においては、読み出し部７０の垂直走査回路３０による駆動により、シャッタースキャンが行われ、その後、読み出しスキャンが行われる。

図６は、本発明の第１の実施形態における通常の画素読み出し動作時のシャッタースキャンおよび読み出しスキャンの動作タイミングを示す図である。

選択トランジスタＳＥＬ－Ｔｒのオン（導通）、オフ（非導通）を制御する制御信号ＳＥＬは、シャッタースキャン期間ＰＳＨＴにはローレベル（Ｌ）に設定されて選択トランジスタＳＥＬ－Ｔｒが非導通状態に保持され、読み出しスキャン期間ＰＲＤＯにはＨレベルに設定されて選択トランジスタＳＥＬ－Ｔｒが導通状態に保持される。
そして、シャッタースキャン期間ＰＳＨＴには、制御信号ＲＳＴがハイレベル（Ｈ）の期間に所定期間制御信号ＴＧがハイレベル（Ｈ）に設定されて、リセットトランジスタＲＳＴ－Ｔｒおよび転送トランジスタＴＧ－Ｔｒを通じてフォトダイオードＰＤおよびフローティングディフュージョンＦＤがリセットされる。

読み出しスキャン期間ＰＲＤＯには、制御線ＲＳＴがハイレベル（Ｈ）に設定されてリセットトランジスタＲＳＴ－Ｔｒを通じてフローティングディフュージョンＦＤがリセットされ、このリセット期間ＰＲ後の第１読み出し期間ＰＲＤ１にリセット状態の画素読み出し信号ＶＲＳＴ１１（リセット電圧Ｖｒｓｔ）が読み出される。
読み出し期間ＰＲＤ１後に、所定期間、制御信号ＴＧがハイレベル（Ｈ）に設定されて転送トランジスタＴＧ－Ｔｒを通じてフローティングディフュージョンＦＤにフォトダイオードＰＤの蓄積電荷が転送され、この転送期間ＰＴ後の第２読み出し期間ＰＲＤ２に蓄積された電子（電荷）に応じた画素読み出し信号ＶＳＩＧ１１（信号電圧Ｖｓｉｇ）が読み出される。

なお、本第１の実施形態の通常の画素読み出し動作において、蓄積期間（露光期間）ＥＸＰは、図６に示すように、シャッタースキャン期間ＰＳＨＴでフォトダイオードＰＤおよびフローティングディフュージョンＦＤをリセットして制御信号ＴＧをＬレベルに切り替えてから、読み出しスキャン期間ＰＲＤＯの転送期間ＰＴを終了するために制御信号ＴＧをＬレベルに切り替えるまでの期間である。

カラム読み出し回路４０は、画素部２０の各カラム（列）出力に対応して配置された複数の列信号処理回路（図示せず）を含み、複数の列信号処理回路で列並列処理が可能に構成されてもよい。

カラム読み出し回路４０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ；ＡＤ変換器）、アンプ（ＡＭＰ，増幅器）等を含んで構成可能である。
カラム読み出し回路４０の構成および機能については、後で詳述する。

水平走査回路５０は、カラム読み出し回路４０のＡＤＣ等の複数の列信号処理回路で処理された信号を走査して水平方向に転送し、図示しない信号処理回路に出力する。

タイミング制御回路６０は、画素部２０、垂直走査回路３０、カラム読み出し回路４０、水平走査回路５０等の信号処理に必要なタイミング信号を生成する。

そして、本第１の実施形態のカラム読み出し回路４０は、垂直信号線ＬＳＧＮ１１に読み出された画素信号Ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１をアナログ信号からｎビットのデジタル画素信号ＡＤＣ[ｎ]（ＲＳＴ ＡＤＣ[ｎ]およびＳＩＧ ＡＤＣ[ｎ]）に変換するＡＤ変換部と、ＡＤ変換部によりＡＤ変換されたｎビットの読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有する。

（カラム読み出し回路４０の具体的な構成例）
以下に、本第１の実施形態のカラム読み出し回路４０の具体的な構成例について演算部の構成を中心に説明する。
図７は、本発明の第１の実施形態に係るカラム読み出し系の基本的な構成例を示す図である。

図７のカラム読み出し回路４０は、ＡＤ変換サンプルホールド用スイッチ４１０（ＳＷ－ＳＨ）、ＡＤ変換部４２０，および演算部４３０を含んで構成されている。

また、図８（Ａ）～（Ｆ）は、図７のカラム読み出し系の処理概要を説明するためのタイミングチャートである。
図８（Ａ）はリセットトランジスタＲＳＴ－Ｔｒの制御信号ＲＳＴを、図８（Ｂ）は転送トランジスタＴＧ－Ｔｒの制御信号ＴＧを、図８（Ｃ）は画素信号Ｐｉｘｏｕｔの読み出しレベルを、図８（Ｄ）はＡＤ変換サンプルホールド用スイッチ４１０の制御信号ａｄｃ＿Ｓ／Ｈを、図８（Ｅ）はＡＤ変換部４２０の出力信号（出力データ）ａｄｃ＿ｏｕｔを、図８（Ｆ）は演算部４３０の出力信号（出力データ）ｃｄｓ＿logic＿outを、それぞれ示している。

スイッチ４１０は、図８（Ａ）～（Ｄ）に示すように、画素部２０の画素ＰＸＬから垂直信号線ＬＳＧＮ１１に読み出された画素信号Ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１を制御信号ａｄｃ＿Ｓ／Ｈに応じてＡＤ変換部４２０に順次取り込む。

ＡＤ変換部４２０は、図８（Ｅ）に示すように、画素ＰＸＬから垂直信号線ＬＳＧＮ１１に読み出され、スイッチ４１０を通して取り込まれた画素信号Ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１をアナログ信号からｎビットのデジタル画素信号ＡＤＣ[ｎ]（ＲＳＴ ＡＤＣ[ｎ]およびＳＩＧ ＡＤＣ[ｎ]）に変換し、ＡＤ変換されたｎビットのデジタル画素信号ＡＤＣ[ｎ]（ＲＳＴ ＡＤＣ[ｎ]およびＳＩＧ ＡＤＣ[ｎ]）を演算部４３０に出力する。

演算部４３０は、ＡＤ変換部４２０によりＡＤ変換されたｎビットの読み出しリセット信号とｎビットの読み出し信号の差分、すなわち、ＡＤ変換されたｎビットのデジタル画素信号ＡＤＣ[ｎ]であるデジタル読み出しリセット信号ＲＳＴ ＡＤＣ[ｎ]とデジタル読み出し信号ＳＩＧ ＡＤＣ[ｎ]の差分（ＳＩＧ ＡＤＣ[ｎ]－ＲＳＴ ＡＤＣ[ｎ]）得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタ４３１を含む。
演算部４３０は、非同期カウンタ４３１と演算回路４３２を組み合わせ、両者の協働により差分（ＳＩＧ-ＲＳＴ）データを得られるように構成されている。

すなわち、演算部４３０は、非同期カウンタ４３１と演算回路４３２との協働により、まず、非同期カウンタ４３１を非動作状態として、ＡＤ変換部４２０によりＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣ[ｎ]の各ビット出力を読み込み信号ｃｌｋに同期して取り込んで保持回路に保持しておく。
続いて、演算部４３０は、非同期カウンタ４３１を動作状態として、ＡＤ変換部４２０によりＡＤ変換されたｎビットの読み出し信号ＳＩＧＡＤＣ[ｎ]の各ビット出力を読み込み信号ｃｌｋに同期して取り込んで保持回路に保持した読み出しリセット信号ＲＳＴＡＤＣ[ｎ]と加算させてカウント動作させ、図８（Ｆ）に示すように、負（マイナス）の読み出しリセット信号と正（プラス）の読み出し信号の演算処理（ＳＩＧ－ＲＳＴ）を行う。

図９は、本発明の第１の実施形態に係るカラム読み出し回路においてＡＤ変換部の出力段側にリセット信号を反転させる信号反転部を配置した構成例を示す図である。
図１０（Ａ）～（Ｃ）は、図９のカラム読み出し回路の動作概要を説明するためのタイミングチャートである。
図１０（Ａ）はＡＤ変換部４２０の出力信号（出力データ）ＡＤＣoutを、図１０（Ｂ）は信号反転部４４０の制御信号ｃｏｎｔを、図１０（Ｃ）は演算部４３０の入力信号（入力データ）CDS＿logic＿inを、それぞれ示している。

演算部４３０における上記した演算処理において、ＡＤ変換部４２０の出力をそのまま加算させると（ＲＳＴ＋ＳＩＧ）の値となってしまう。
そのため、本第１の実施形態において、カラム読み出し回路４００は、（ＳＩＧ－ＲＳＴ）を得るために読み出しリセット信号ＲＳＴＡＤＣの出力を反転させ、－ＲＳＴ ＡＤＣを得るように、ＡＤ変換部４２０の出力部後段で保持回路の入力部前段に、ＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣを反転させる信号反転部４４０が配置されている。

図９の例では、ＡＤ変換部４２０の出力部側に信号反転部４４０が配置されている。
この例では、信号反転部４４０は、制御信号ｃｏｎｔがアクティブのハイレベルで供給されているときに、ＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣを反転させる。
信号反転部４４０は、ＡＤ変換部４２０により出力されたｎビットの読み出しリセット信号ＲＳＴＡＤＣに（－１）を乗じて（－１＊ＲＳＴ ＡＤＣ）、反転させる。

（演算部４３０の具体的な構成および機能）
ここで、本第１の実施形態に係る演算部４３０のより具体的な構成および機能について説明する。
図１１は、本発明の第１の実施形態に係る演算部の制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタ４３１の全体構成例を示すブロック図である。
図１２（Ａ）および（Ｂ）は、図１１の各非同期カウンタモジュールにおけるデジタル画素信号ＡＤＣの読み込み処理を説明するためのタイミングチャートである。
図１２（Ａ）は各非同期カウンタモジュールＣＭＪ[n-1]～ＣＭＪ[0]に供給されるｎビット幅のデジタル画素信号ＡＤＣ[n-1]～ＡＤＣ[0]を、図１２（Ｂ）は各非同期カウンタモジュールＣＭＪ[n-1]～ＣＭＪ[0]に供給されるデジタル画素信号ＡＤＣ[n-1]～ＡＤＣ[0]を読み込むための読み込み信号ｃｌｋ[n-1]～ｃｌｋ[0]を、それぞれ示している。

演算部４３０は、図１１に示すように、ｎビットの読み出しリセット信号ＲＳＴＡＤＣおよび読み出し信号ＳＩＧ ＡＤＣを含むデジタル画素信号ＡＤＣ[n-1]～ＡＤＣ[0]の各ビットに対応して配置されたｎ個の非同期カウンタモジュールＣＭＪ[n-1]～ＣＭＪ[0]を含んで構成されている。
そして、演算部４３０においては、各非同期カウンタモジュールＣＭＪ[n-1]～ＣＭＪ[0]が桁上げ入出力ラインを通して縦続接続されている。これにより、非同期カウンタ４３１が形成されている。

各非同期カウンタモジュールＣＭＪ[n-1]～ＣＭＪ[0]は、対応ビットの読み出しリセット信号ＲＳＴ ＡＤＣおよび読み出し信号ＳＩＧＡＤＣが時間差をもって入力されるデジタル画素信号入力端子ＴＩａｄｃと、対応ビットの読み出しリセット信号ＲＳＴＡＤＣおよび読み出し信号ＳＩＧ ＡＤＣを読み込むための読み込み信号ｃｌｋが入力される読み込み信号入力端子ＴＩｃｌｋと、下位側からの桁上げ信号Ｃａｒｒｙが入力される桁上げ信号入力端子ＴＩｃａｒｒｙと、モジュールの出力信号ｏｕｔが出力される信号出力端子ＴＯｏｕｔと、上位側モジュールへの桁上げ信号Ｃａｒｒｙを出力するための桁上げ出力端子ＴＯｃａｒｒｙと、カウンタリセット信号ｒｓｔが入力されるリセット端子ＴＩｒｓｔと、を有している。

さらに、各非同期カウンタモジュールＣＭＪ[n-1]～ＣＭＪ[0]は、論理回路４５０と、論理回路４５０によるクロック信号Ｌｃｌｋに応じた処理を行う保持回路としての機能を含むＤ型フリップフロップ（ＤＦＦ）４６０と、を含んで構成されている。

論理回路４５０は、読み込み信号ｃｌｋにより読み込んだデジタル画素信号ＡＤＣ（ＲＳＴＡＤＣ、ＳＩＧ ＡＤＣ）、および下位側の非同期カウンタモジュールによる桁上げ信号Ｃａｒｒｙ[n-1]に関連付けた論理演算によりクロック信号Ｌｃｌｋ[n-1]を生成し、生成したクロック信号Ｌｃｌｋ[n-1]をＤ型フリップフロップ（ＤＦＦ）４６０のクロック端子ＣＫに出力する。

Ｄ型フリップフロップ（ＤＦＦ）４６０は、データ出力Ｑが信号出力端子ＴＯｏｕｔに接続され、データ反転出力端子ＱＢが自身のデータ入力Ｄおよび上位側の非同期カウンタモジュールの桁上げ信号入力端子ＴＩｃａｒｒｙに接続される桁上げ出力端子ＴＯｃａｒｒｙに接続され、クロック端子ＣＫが論理回路４５０のクロック信号Ｌｃｌｋの出力端子に接続されている。

（論理回路４５０の構成例）
ここで、演算部４３０における論理回路４５０の具体的な構成例について説明する。
図１３は、本発明の第１の実施形態に係るカウンタ１段当たりの非同期カウンタモジュールにおける論理回路の具体的な構成例を示す回路図である。

図１３の論理回路４５０は、第１の論理ゲート４５１、第２の論理ゲート４５２，第３の論理ゲート４５３、第４の論理ゲート４５４、第５の論理ゲート４５５、および遅延回路４５６を含んで構成さている。

第１の論理ゲート４５１は、デジタル画素信号入力端子ＴＩａｄｃを通して第１の入力端子に供給される読み出しリセット信号ＲＳＴＡＤＣまたは読み出し信号ＳＩＧ ＡＤＣと、読み込み信号入力端子ＴＩｃｌｋを通して第２の入力端子に供給される読み込み信号ｃｌｋとの論理演算（論理積：ＡＮＤ）により読み出しリセット信号ＲＳＴＡＤＣまたは読み出し信号ＳＩＧ ＡＤＣに相当する第１の信号Ａｎを抽出する。

第２の論理ゲート４５２は、デジタル画素信号入力端子ＴＩａｄｃを通して第１の入力端子に供給される読み出しリセット信号ＲＳＴＡＤＣまたは読み出し信号ＳＩＧ ＡＤＣと、読み込み信号入力端子ＴＩｃｌｋを通し、さらには遅延回路４５６で所定時間遅延されて第２の入力端子に供給される遅延読み込み信号ｄｃｌｋｎとの論理演算（否定的論理積：ＮＡＮＤ）により読み出しリセット信号ＲＳＴＡＤＣまたは読み出し信号ＳＩＧ ＡＤＣの反転信号に相当する第２の信号ＸＡｎを抽出する。

第３の論理ゲート４５３は、第２の論理ゲート４５２による第２の信号ＸＡｎと、桁上げ信号入力端子ＴＩｃａｒｒｙから入力される下位ビット側からの桁上げ信号Ｃａｒｒｙ[n-1]との論理演算（論理積：ＡＮＤ）により第３の信号Ｂｎを得る。

第４の論理ゲート４５４は、第１の信号Ａｎと第３の信号Ｂｎとの論理演算（否定的論理和：ＮＯＲ）より第４の信号Ｓ４５４を得る。

第５の論理ゲート４５４は、第４の論理ゲート４５４による第４の信号Ｓ４５４を反転させてクロック信号Ｌｃｌｋｎを得る。

上記したような構成を有する演算部４３０において、非同期カウンタモジュールＣＭＪ１段当たりのデジタル画素信号ＡＤＣの読み込み信号ｃｌｋ[n]＝１（読み込み信号ｃｌｋ[n]がアクティブ状態）での読み込みパターンＰＴＮは、下位側の非同期カウンタモジュールＣＭＪ[n-1]による桁上げ信号をＣａｒｒｙ[ｎ-1]、ＡＤ変換部４２０によるデジタル画素信号ＡＤＣ[ｎ]とし、デジタル値ハイを‘１’、ローを‘０’とすると、以下の４パターンＰＴＮ１，ＰＴＮ２，ＰＴＮ３，ＰＴＮ４である。

ＰＴＮ１．Ｃａｒｒｙ[ｎ-1]＝０ / ＡＤＣ[ｎ]＝０
ＰＴＮ２．Ｃａｒｒｙ[ｎ-1]＝０ / ＡＤＣ[ｎ]＝１
ＰＴＮ３．Ｃａｒｒｙ[ｎ-1]＝１ / ＡＤＣ[ｎ]＝０
ＰＴＮ４．Ｃａｒｒｙ[ｎ-1]＝１ / ＡＤＣ[ｎ]＝１

非同期カウンタモジュールＣＭＪ[n]において、出力信号ｏｕｔ[ｎ]と桁上げ出力信号Cａｒｒｙ[ｎ]が反転するのはＡＤ変換部４２０によるデジタル画素信号ＡＤＣ[ｎ]＝１を読み込んだ場合である。
すなわち、上記４パターンＰＴＮ１，ＰＴＮ２，ＰＴＮ３，ＰＴＮ４のうち、デジタル画素信号ＡＤＣ[ｎ]＝１を読み込むパターンＰＴＮ２とパターンＰＴＮ４において、出力信号ｏｕｔ[ｎ]と桁上げ出力信号Ｃａｒｒｙ[ｎ]が反転する。

また、非同期カウンタモジュールＣＭＪ[n]は、ＡＤ変換部４２０によるデジタル画素信号ＡＤＣ[ｎ]＝０を読み込んだ場合は値を保持する。

図１４（Ａ）～（Ｊ）は、本発明の第１の実施形態に係る非同期カウンタモジュールＣＭＪ[n]において、出力信号ｏｕｔ[ｎ]と桁上げ出力信号Ｃａｒｒｙ[ｎ]が反転する読み込みパターンＰＴＮ２の場合の動作例を示すタイミングチャートである。
図１５（Ａ）～（Ｊ）は、本発明の第１の実施形態に係る非同期カウンタモジュールＣＭＪ[n]において、出力信号ｏｕｔ[ｎ]と桁上げ出力信号Ｃａｒｒｙ[ｎ]が反転する読み込みパターンＰＴＮ４の場合の動作例を示すタイミングチャートである。
図１６（Ａ）～（Ｊ）は、本発明の第１の実施形態に係る非同期カウンタモジュールＣＭＪ[n]において、カウントアップ動作がある場合の動作例を示すタイミングチャートである。

図１４～図１６の（Ａ）は下位側の非同期カウンタモジュールＣＭＪ[n-1]による桁上げ信号Ｃａｒｒｙ[ｎ-1]を、図１４～図１６の（Ｂ）はＡＤ変換部４２０によるデジタル画素信号ＡＤＣ[ｎ]を、図１４～図１６の（Ｃ）は非同期カウンタモジュールＣＭＪ[n]への読み込み信号ｃｌｋ[n]を、図１４～図１６の（Ｄ）は遅延読み込み信号ｄｘｌｋｎを、図１４～図１６の（Ｅ）は第２の信号ＸＡｎを、図１４～図１６の（Ｆ）は第１の信号Ａｎを、図１４～図１６の（Ｇ）は第３の信号Ｂｎを、図１４～図１６の（Ｈ）はクロック信号Ｌｃｌｋを、図１４～図１６の（Ｈ）は桁上げ信号Ｃａｒｒｙ[n]を、図１４～図１６の（Ｉ）は出力信号ｏｕｔ[n]を、それぞれ示している。

上述したように、図１４および図１５に示すように、デジタル画素信号ＡＤＣ[ｎ]＝１を読み込むパターンＰＴＮ２とパターンＰＴＮ４においては、下位側の非同期カウンタモジュールＣＭＪ[n-1]による桁上げ信号Ｃａｒｒｙ[ｎ-1]が‘０’、‘１’のいずれであっても出力信号ｏｕｔ[ｎ]と桁上げ出力信号Ｃａｒｒｙ[ｎ]が反転する。

また、図１６に示すように、非同期カウンタモジュールＣＭＪ[n]は、ＡＤ変換部４２０によるデジタル画素信号ＡＤＣ[ｎ]＝０を読み込んだ場合は値を保持する。
また、図１６に示すように、（ｎ－１）ビットの信号読み込み時に、下位側の非同期カウンタモジュールＣＭＪ[n-1]による桁上げ信号Ｃａｒｒｙ[ｎ-1]の‘０’から‘１’への反転が起きると、ｎビットの非同期カウンタモジュールのクロック信号Ｌｃｌｋにトグルが伝わりｎビットの出力信号（データ）ｏｕｔ[ｎ]も反転し、カウントアップ動作が行われる。

以上、固体撮像装置１０のカラム読み出し回路４０の演算部４３０等の各部の構成および機能について詳細に説明した。
次に、本発明の第１の実施形態に係る固体撮像装置１０の画素信号の読み出し処理の一例について図１７および図１８（Ａ）～（Ｉ）に関連付けて説明する。
なお、以下では、２ビットであって、読み出しリセット信号ＲＳＴ ＡＤＣ [1:0] = 01 と読み出し信号ＳＩＧＡＤＣ [1:0] = 01 での動作例について説明する。
本例での期待値は 2b’01 + 2b’01 = 2b’10である。

図１７は、本発明の第１の実施形態に係る演算部の２ビット対応の非同期カウンタ４３１の構成例を示すブロック図である。
図１７の非同期カウンタは、図１３の非同期カウンタモジュールＣＭＪを２つ縦続接続して形成されている。
この場合、下位側の非同期カウンタモジュールＣＭＪ[0]の桁上げ信号入力端子ＴＩｃａｒｒｙ[0]は基準電位（ここではグランドＧＮＤ）に接続される。

図１８（Ａ）～（Ｉ）は、図１７の各非同期カウンタモジュールにおけるデジタル画素信号ＡＤＣの読み込み処理を説明するためのタイミングチャートである。
図１８（Ａ）は下位側の非同期カウンタモジュールＣＭＪ[0]による桁上げ信号Ｃａｒｒｙ[n-1]を、図１８（Ｂ）は非同期カウンタモジュールＣＭＪ[0]に供給されるｎビット幅のデジタル画素信号ＡＤＣ[0]を、図１８（Ｃ）は非同期カウンタモジュールＣＭＪ[0]に供給されるデジタル画素信号ＡＤＣ[0]を読み込むための読み込み信号ｃｌｋ[0]を、図１８（Ｄ）は非同期カウンタモジュールＣＭＪ[1]に供給されるｎビット幅のデジタル画素信号ＡＤＣ[1]を、図１８（Ｅ）は非同期カウンタモジュールＣＭＪ[1]に供給されるデジタル画素信号ＡＤＣ[1]を読み込むための読み込み信号ｃｌｋ[1]を、図１８（Ｆ）は非同期カウンタモジュールＣＭＪ[0]の出力信号ｏｕｔ[0]を、図１８（Ｇ）は非同期カウンタモジュールＣＭＪ[0]の桁上げ信号Ｃａｒｒｙ[0]を、図１８（Ｈ）は非同期カウンタモジュールＣＭＪ[1]の出力信号ｏｕｔ[1]を、図１８（Ｉ）は非同期カウンタモジュールＣＭＪ[1]の桁上げ信号Ｃａｒｒｙ[1]を、それぞれ示している。

ステップＳＴ１：
非同期カウンタモジュールＣＭＪ[0]に供給される２ビット幅のデジタル画素信号ＲＳＴ ＡＤＣ[0]＝１を、読み込み信号ｃｌｋ[0]のアクティブ信号Ｒ０で読み込む（取り込む）とき、読み込みパターンＰＴＮ２に相当することから、出力信号ｏｕｔ[0]のレベルが‘０’から‘１’に反転する（‘０’→‘１’）。

ステップＳＴ２：
非同期カウンタモジュールＣＭＪ[1]に供給される２ビット幅のデジタル画素信号ＲＳＴ ＡＤＣ[1]＝０を、読み込み信号ｃｌｋ[1]のアクティブ信号Ｒ１で読み込む（取り込む）とき、読み込みパターンＰＴＮ１に相当することから、出力信号ｏｕｔ[1]のレベルが‘０’に保持される（‘０’→‘０’）。

ステップＳＴ３：
非同期カウンタモジュールＣＭＪ[0]に供給される２ビット幅のデジタル画素信号ＳＩＧ ＡＤＣ[0]＝１を、読み込み信号ｃｌｋ[0]のアクティブ信号Ｓ０で読み込む（取り込む）とき、出力信号ｏｕｔ[0]のレベルが‘１’から‘０’に再度反転する。
この際、桁上げ信号Ｃａｒｒｙ[0]が‘０’から‘１’に遷移する（‘０’→‘１’）ことから、非同期カウンタモジュールＣＭＪ[1]の出力信号ｏｕｔ[1]のレベルが‘０’から‘１’に反転する（‘０’→‘１’）。

ステップＳＴ４：
非同期カウンタモジュールＣＭＪ[1]に供給される２ビット幅のデジタル画素信号ＳＩＧ ＡＤＣ[1]＝0を、読み込み信号ｃｌｋ[1]のアクティブ信号Ｓ１で読み込む（取り込む）。このとき、出力信号ｏｕｔ[1]のレベルが‘１’に保持される。

読み込み終了時、出力信号ｏｕｔ[1:0] = 2b’10 となり期待値通りとなる。

以上説明したように、本第１の実施形態によれば、カラム読み出し回路４０は、垂直信号線ＬＳＧＮに読み出された画素信号Ｐｉｘｏｕｔの読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１をアナログ信号からｎビットのデジタル画素信号ＡＤＣ[ｎ]（ＲＳＴ ＡＤＣ[ｎ]およびＳＩＧ ＡＤＣ[ｎ]）に変換するＡＤ変換部４３２と、ＡＤ変換部４３２によりＡＤ変換されたｎビットの読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタ４３１を含む演算部４３０と、を有する。

そして、演算部４３０は、非同期カウンタを非動作状態として、ＡＤ変換部４２０によりＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣ[ｎ]の各ビット出力を読み込み信号ｃｌｋに同期して取り込んで保持回路としてのＤＦＦ４６０に保持しておく。
続いて、演算部４３０は、非同期カウンタを動作状態として、ＡＤ変換部４２０によりＡＤ変換されたｎビットの読み出し信号ＳＩＧＡＤＣ[ｎ]の各ビット出力を読み込み信号ｃｌｋに同期して取り込んで保持回路としてのＤＦＦ４５１に保持した読み出しリセット信号ＲＳＴＡＤＣ[ｎ]と加算させてカウント動作させ、負（マイナス）の読み出しリセット信号と正（プラス）の読み出し信号の演算処理（ＳＩＧ－ＲＳＴ）を行う。

この演算処理において、ＡＤ変換部の出力をそのまま加算させると（ＲＳＴ＋ＳＩＧ）の値となってしまうことを防止するため、本第１の実施形態において、カラム読み出し回路は、（ＳＩＧ－ＲＳＴ）を得るために読み出しリセット信号ＲＳＴＡＤＣの出力を反転させ、－ＲＳＴ ＡＤＣを得るように、ＡＤ変換部の出力部後段で保持回路の入力部前段に、ＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣを反転させる信号反転部４４０を含む。

したがって、本第１の実施形態によれば、カラム読み出し系のメモリ回路を削減でき、これによりカラム読み出し系のレイアウト面積を削減でき、ひいては小型化を図ることが可能となる。

（第２の実施形態）
図１９は、本発明の第２の実施形態に係るカラム読み出し系の基本的な構成例を示す図である。
図２０（Ａ）～（Ｅ）は、本発明の第２の実施形態に係る固体撮像装置のカラム読み出し系における読み出し方法を説明するための図である。
図２１は、画素から読み出した読み出しリセット信号および読み出し信号を複数回サンプリングする場合に、デジタル化した信号をサンプリング回数で除算する方法を説明するための図である。

本第２の実施形態に係る固体撮像装置１０Ａが上述した第１の実施形態に係る固体撮像装置１０と異なる点は、以下の通りである。

第１の実施形態の固体撮像装置１０において、カラム読み出し回路４０は、スイッチ４１０において画素から読み出した読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧを１回ずつサンプリングしてＡＤ変換部４２０に取り込み（読み込む）。

これに対して、本第２の実施形態の固体撮像装置１０Ａにおいて、低ノイズ読み出しが可能となるように、カラム読み出し回路４０Ａは、垂直信号線ＬＳＧＮ１１に読み出された画素信号の読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧをそれぞれ複数回、たとえば２回サンプルホールドしてＡＤ変換部４２０Ａに取り込む。
演算部４３０Ａは、ＡＤ変換部４２０ＡによりＡＤ変換されたｎビットの読み出しリセット信号ＲＳＴＡＤＣとｎビットの読み出し信号ＳＩＧ ＡＤＣの差分を得るための２つのデジタル読み出しリセット信号と２つの読み出し信号をサンプリング回数である２で除する処理を行う。

また、本第２の実施形態において、読み出し回路４０Ａは、非同期カウンタモジュールＣＭＪにデジタル画素信号を読み込むときに１ビットシフトしたビットへ取り込むことで上述したサンプリング回数２で除する処理を行う。

このように、読み出しリセット信号ＶＲＳＴ１１を２回、読み出し信号ＶＳＩＧ１１を２回サンプリングしサンプリング回数２で除すると（割り算すると）、ノイズ成分が１/sqrt(2)される。
読み出しリセット信号ＶＲＳＴ１１および読み出し信号ＶＳＩＧ１１を２で除する動作は、図２１に示すように、演算部４３０Ａへの取り込み時に、１ビットシフトした
ビットに取り込むことで実現される。

本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得られることはもとより、より低ノイズ読み出しが可能となる利点がある。

以上説明した固体撮像装置１０，１０Ａは、デジタルカメラやビデオカメラ、携帯端末、あるいは監視用カメラ、医療用内視鏡用カメラなどの電子機器に、撮像デバイスとして適用することができる。

図２２は、本発明の実施形態に係る固体撮像装置が適用されるカメラシステムを搭載した電子機器の構成の一例を示す図である。

本電子機器８００は、図２２に示すように、本実施形態に係る固体撮像装置１０，１０Ａが適用可能なＣＭＯＳイメージセンサ３１０を有する。
さらに、電子機器８００は、このＣＭＯＳイメージセンサ８１０の画素領域に入射光を導く（被写体像を結像する）光学系（レンズ等）８２０を有する。
電子機器８００は、ＣＭＯＳイメージセンサ８１０の出力信号を処理する信号処理回路(ＰＲＣ)８３０を有する。

信号処理回路８３０は、ＣＭＯＳイメージセンサ８１０の出力信号に対して所定の信号処理を施す。
信号処理回路８３０で処理された画像信号は、液晶ディスプレイ等からなるモニタに動画として映し出し、あるいはプリンタに出力することも可能であり、またメモリカード等の記録媒体に直接記録する等、種々の態様が可能である。

上述したように、ＣＭＯＳイメージセンサ８１０として、前述した固体撮像装置１０,
１０Ａを搭載することで、高性能、小型、低コストのカメラシステムを提供することが可能となる。
そして、カメラの設置の要件に実装サイズ、接続可能ケーブル本数、ケーブル長さ、設置高さなどの制約がある用途に使われる、たとえば、監視用カメラ、医療用内視鏡用カメラなどの電子機器を実現することができる。

１０,１０Ａ・・・固体撮像装置、２０・・・画素部、３０・・・垂直走査回路、４０，４０Ａ・・・カラム読み出し回路、４１０，４１０Ａ・・・サンプルホールド用スイッチ、４２０，４２０Ａ・・・ＡＤ変換部、４３０，４３０Ａ・・・演算部、４３１・・・非同期カウンタ、４４０・・・信号反転部、４５０・・・論理回路、４５１・・・第１の論理ゲート、４５２・・・第２の論理ゲート、４５３・・・第３の論理ゲート、４５４・・・第４の論理ゲート、４５５・・・第５の論理ゲート、４６０・・・D型フリップフロップ、ＣＭＪ・・・非同期カウンタモジュール、Ｌｃｌｋ・・・クロック信号、８００・・・電子機器、８１０・・・ＣＭＯＳイメージセンサ、８２０・・・光学系、８３０・・・信号処理回路（ＰＲＣ）。

Claims (13)

1. 光電変換を行う画素が行列状に配置された画素部と、
   前記画素から信号線に電圧信号として読み出される画素信号をアナログ信号からデジタル画素信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
   前記画素から読み出される前記画素信号は、
   前記画素から順に読み出される読み出しリセット信号および読み出し信号を含み、
   前記読み出し回路は、
   前記信号線に読み出された前記画素信号の前記読み出しリセット信号および前記読み出し信号をアナログ信号からｎビットのデジタル画素信号に変換するＡＤ変換部と、
   前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有し、
   前記演算部は、
   前記非同期カウンタを非動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持しておき、続いて、
   前記非同期カウンタを動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出し信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持した前記読み出しリセット信号と加算させてカウント動作させ、負の前記読み出しリセット信号と正の前記読み出し信号の演算処理を行う
   固体撮像装置。
2. 前記ＡＤ変換部の出力部後段で前記保持回路の入力部前段に、ＡＤ変換されたｎビットの前記読み出しリセット信号を反転させる信号反転部を含む
   請求項１記載の固体撮像装置。
3. 前記演算部は、
   前記ｎビットの前記読み出しリセット信号および前記読み出し信号を含むデジタル画素信号の各ビットに対応して配置されたｎ個の非同期カウンタモジュールを含み、
   前記各非同期カウンタモジュールが桁上げ信号入出力ラインを通して縦続接続され、
   前記各非同期カウンタモジュールは、
   論理回路と、
   前記論理回路によるクロック信号に応じた処理を行う前記保持回路としての機能を含むＤ型フリップフロップと、を含み、
   前記論理回路は、
   前記読み込み信号により読み込んだ前記デジタル画素信号、および下位側の前記非同期カウンタモジュールによる桁上げ信号に関連付けた論理演算により前記クロック信号を生成し、
   前記Ｄ型フリップフロップは、
   データ出力Ｑが信号出力端子に接続され、
   データ反転出力端子ＱＢが自身のデータ入力Ｄおよび上位側の前記非同期カウンタモジュールの桁上げ信号入力端子に接続される桁上げ信号出力端子に接続され、
   クロック端子が前記論理回路のクロック信号の出力端子に接続されている
   請求項１または２記載の固体撮像装置。
4. 前記各非同期カウンタモジュールは、
   対応ビットの前記読み出しリセット信号および前記読み出し信号が入力される画素信号入力端子と、
   対応ビットの前記読み出しリセット信号および前記読み出し信号を読み込むための読み込み信号が入力される読み込み信号入力端子と、
   桁上げ信号入力端子と、
   信号出力端子と、
   桁上げ信号出力端子と、
   第１の入力端子に供給される前記読み出しリセット信号または前記読み出し信号と、前記読み込み信号との論理演算により前記読み出しリセット信号または前記読み出し信号に相当する第１の信号を抽出する第１の論理ゲートと、
   第１の入力端子に供給される前記読み出しリセット信号または前記読み出し信号と、前記読み込み信号との論理演算により前記読み出しリセット信号または前記読み出し信号のレベルを反転させ、前記第１の信号と逆相の第２の信号を抽出する第２の論理ゲートと、
   前記第２の論理ゲートによる前記第２の信号と、前記桁上げ信号入力端子から入力される下位ビット側からの桁上げ信号との論理演算により第３の信号を得る第３の論理ゲートと、
   前記第１の信号と前記第３の信号との否定的論理和より第４の信号を得る第４の論理ゲートと、
   前記第４の論理ゲートによる前記第４の信号を反転させてクロック信号を得る第５の論理ゲートと、を含み、
   前記Ｄ型フリップフロップは、
   データ出力Ｑが前記信号出力端子に接続され、
   データ反転出力端子ＱＢが自身のデータ入力Ｄおよび前記桁上げ信号出力端子に接続され、
   クロック端子が前記第５の論理ゲートのクロック信号の出力端子に接続され、
   前記桁上げ信号入力端子は下位側の非同期カウンタモジュールの桁上げ出力端子に接続され、
   前記桁上げ信号出力端子は上位側の非同期カウンタモジュールの桁上げ信号入力端子に接続されている
   請求項３記載の固体撮像装置。
5. 前記非同期カウンタモジュール１段当たりのデジタル画素信号ＡＤＣの前記読み込み信号がアクティブ状態での読み込みパターンは、
   下位側の前記非同期カウンタモジュールによる桁上げ信号をＣａｒｒｙ[ｎ-1]、前記ＡＤ変換部によるデジタル画素信号ＡＤＣ[ｎ]とし、デジタル値ハイを‘１’、ローを‘０’とすると、以下の４パターンＰＴＮ１，ＰＴＮ２，ＰＴＮ３，ＰＴＮ４である
   ＰＴＮ１．Ｃａｒｒｙ[ｎ-1]＝０ / ＡＤＣ[ｎ]＝０
   ＰＴＮ２．Ｃａｒｒｙ[ｎ-1]＝０ / ＡＤＣ[ｎ]＝１
   ＰＴＮ３．Ｃａｒｒｙ[ｎ-1]＝１ / ＡＤＣ[ｎ]＝０
   ＰＴＮ４．Ｃａｒｒｙ[ｎ-1]＝１ / ＡＤＣ[ｎ]＝１
   請求項３または４記載の固体撮像装置。
6. 前記非同期カウンタモジュールにおいて、出力信号ｏｕｔ[ｎ]と桁上げ出力信号ｃａｒｒｙ[ｎ]が反転するのは前記ＡＤ変換部によるデジタル画素信号ＡＤＣ[ｎ]＝１を読み込んだ場合である
   請求項５記載の固体撮像装置。
7. 前記非同期カウンタモジュールは、
   前記ＡＤ変換部によるデジタル画素信号ＡＤＣ[ｎ]＝０を読み込んだ場合は値を保持する
   請求項５または６記載の固体撮像装置。
8. （ｎ－１）ビットの信号読み込み時に、下位側の前記非同期カウンタモジュールによる桁上げ信号Ｃａｒｒｙ[ｎ-1]の‘０’から‘１’への反転が起きるとｎビットの前記非同期カウンタモジュールのクロック信号にトグルが伝わりｎビットのデータも反転し、カウントアップ動作が行われる
   請求項５から７のいずれか一に記載の固体撮像装置。
9. 前記読み出し回路は、
   前記信号線に読み出された前記画素信号の前記読み出しリセット信号および前記読み出し信号をそれぞれ複数回サンプリングして前記ＡＤ変換部に取り込み、
   前記演算部は、
   前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号とｎビットの読み出し信号の差分を得るための複数のデジタル読み出しリセット信号と複数の読み出し信号をサンプリング回数で除する処理を行う
   請求項３から８のいずれか一に記載の固体撮像装置。
10. 前記読み出し回路は、
    前記非同期カウンタモジュールに前記デジタル画素信号を読み込むときにビットシフトしたビットへ取り込むことで前記サンプリング回数で除する処理を行う
    請求項９記載の固体撮像装置。
11. 前記読み出し回路は、
    前記サンプリングを２回行い、
    前記非同期カウンタモジュールに前記デジタル画素信号を読み込むときに１ビットシフトしたビットへ取り込むことで前記サンプリング回数２で除する処理を行う
    請求項１０記載の固体撮像装置。
12. 光電変換を行う画素が行列状に配置された画素部と、
    前記画素から信号線に電圧信号として読み出される画素信号をアナログ信号からデジタル画素信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
    前記読み出し回路は、
    前記信号線に読み出された前記画素信号の前記読み出しリセット信号および前記読み出し信号をアナログ信号からｎビットのデジタル画素信号に変換するＡＤ変換部と、
    前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有する
    固体撮像装置の駆動方であって、
    前記画素から読み出される前記画素信号は、
    前記画素から順に読み出される読み出しリセット信号および読み出し信号を含み、
    前記演算部において、
    前記非同期カウンタを非動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持しておき、続いて、
    前記非同期カウンタを動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出し信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持した前記読み出しリセット信号と加算させてカウント動作させ、負の前記読み出しリセット信号と正の前記読み出し信号の演算処理を行う
    固体撮像装置の駆動方法。
13. 固体撮像装置と、
    前記固体撮像装置に被写体像を結像する光学系と、を有し、
    前記固体撮像装置は、
    光電変換を行う画素が行列状に配置された画素部と、
    前記画素から信号線に電圧信号として読み出される画素信号をアナログ信号からデジタル画素信号に変換するアナログデジタル（ＡＤ）変換機能を有する読み出し回路と、を有し、
    前記画素から読み出される前記画素信号は、
    前記画素から順に読み出される読み出しリセット信号および読み出し信号を含み、
    前記読み出し回路は、
    前記信号線に読み出された前記画素信号の前記読み出しリセット信号および前記読み出し信号をアナログ信号からｎビットのデジタル画素信号に変換するＡＤ変換部と、
    前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号とｎビットの読み出し信号の差分を得る制御ロジック機能付きの保持回路を備えたｎビットの非同期カウンタを含む演算部と、を有し、
    前記演算部は、
    前記非同期カウンタを非動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出しリセット信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持しておき、続いて、
    前記非同期カウンタを動作状態として、前記ＡＤ変換部によりＡＤ変換されたｎビットの前記読み出し信号の各ビット出力を読み込み信号に同期して取り込んで前記保持回路に保持した前記読み出しリセット信号と加算させてカウント動作させ、負の前記読み出しリセット信号と正の前記読み出し信号の演算処理を行う
    電子機器。
    

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