JP2017103661A - 回路装置、発振器、電子機器及び移動体 - Google Patents

Abstract

【課題】 逐次比較型に準ずる構成において、高速且つ高精度でのＡ／Ｄ変換を実現する回路装置、発振器、電子機器及び移動体等を提供すること。【解決手段】 回路装置は、結果データを記憶するレジスター部２４と、結果データをＤ／Ａ変換してＤ／Ａ変換電圧を出力するＤ／Ａ変換器２６と、入力電圧とＤ／Ａ変換電圧との比較を行う比較部２７と、比較部２７の比較結果に基づく判定処理により結果データの更新処理を行って、入力電圧のＡ／Ｄ変換結果データを求める処理部２３を含み、処理部２３は、Ａ／Ｄ変換結果データのＭＳＢ側の判定処理を、第１の判定期間で行い、Ａ／Ｄ変換結果データのＬＳＢ側の判定処理を、第１の判定期間よりも長い期間である第２の判定期間で行う。【選択図】 図１

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

従来、アナログ信号をデジタルデータに変換するアナログデジタル変換（以下Ａ／Ｄ変換）、及びＡ／Ｄ変換を行う回路であるＡ／Ｄ変換回路が広く知られている。Ａ／Ｄ変換回路の方式としては、フラッシュ型、逐次比較型、ΔΣ型等、種々の方式が知られている。例えば特許文献１には、逐次比較型のＡ／Ｄ変換を実行する一手法が開示されている。

また、温度センサー部からの温度検出信号（アナログ信号）をＡ／Ｄ変換した結果である温度検出データを用いる種々の回路が知られている。例えば、従来より、ＴＣＸＯ（temperature compensated crystal oscillator）と呼ばれる温度補償型発振器が知られている。このＴＣＸＯは、例えば携帯通信端末、ＧＰＳ関連機器、ウェアラブル機器、又は車載機器などにおける基準信号源等として用いられている。デジタル方式の温度補償型発振器であるＤＴＣＸＯの従来技術としては特許文献２に開示される技術が知られている。

特開２０１１−２２３４０４号公報 特開昭６４−８２８０９号公報

Ａ／Ｄ変換の結果であるＡ／Ｄ変換結果データを高速で（短いＡ／Ｄ変換期間の間に）出力することに対する要求がある。例えば、ＤＴＣＸＯ等のデジタル方式の発振器では、出力である発振周波数を短時間で安定させるという要求が生じる場合があり、その際には、温度補償処理に用いる温度検出データを高速で出力できなくてはならない。

しかし、特許文献１ではＡ／Ｄ変換の速度については触れられていない。また、特許文献２は、冗長変換アルゴリズムを用いるＡ／Ｄ変換器、特にその効率的な試験方法を開示するものであって、具体的な高速化手法を開示するものではない。

本発明の幾つかの態様によれば、逐次比較型に準ずる構成において、高速且つ高精度でのＡ／Ｄ変換を実現する回路装置、発振器、電子機器及び移動体等を提供できる。

本発明の一態様は、途中結果データ又は最終結果データである結果データを記憶するレジスター部と、前記結果データをＤ／Ａ変換してＤ／Ａ変換電圧を出力するＤ／Ａ変換器と、入力電圧と、前記Ｄ／Ａ変換器からの前記Ｄ／Ａ変換電圧との比較を行う比較部と、前記比較部の比較結果に基づいて判定処理を行い、前記判定処理に基づいて前記結果データの更新処理を行って、前記入力電圧のＡ／Ｄ変換結果データを求める処理部と、を含み、前記処理部は、前記Ａ／Ｄ変換結果データのＭＳＢ側の前記判定処理を、第１の判定期間で行い、前記Ａ／Ｄ変換結果データのＬＳＢ側の前記判定処理を、前記第１の判定期間よりも長い期間である第２の判定期間で行う回路装置に関係する。

本発明の一態様では、Ｄ／Ａ変換電圧と入力電圧との比較結果に基づく判定処理を行って結果データの更新処理を行うことで、入力電圧のＡ／Ｄ変換結果データを求める構成の回路装置において、ＭＳＢ側とＬＳＢ側とで判定期間の長さに差を設ける。このようにすれば、各ビット（ビット範囲）に適した判定期間を設定することができるため、精度のよいＡ／Ｄ変換を高速で実現すること等が可能になる。

また、本発明の一態様では、前記処理部は、前記回路装置の起動期間の前半期間において、前記Ａ／Ｄ変換結果データの前記ＭＳＢ側の前記判定処理を行い、前記回路装置の前記起動期間の後半期間において、前記Ａ／Ｄ変換結果データの前記ＬＳＢ側の前記判定処理を行ってもよい。

このようにすれば、回路装置の起動期間において本実施形態のＡ／Ｄ変換を行うこと等が可能になる。

また、本発明の一態様では、前記処理部は、前記起動期間において、前記ＭＳＢ側の前記判定処理を前記第１の判定期間で行い、前記ＬＳＢ側の前記判定処理を前記第２の判定期間で行う第１のＡ／Ｄ変換方式で、前記Ａ／Ｄ変換結果データを求め、前記起動期間の後の通常動作期間において、前記起動期間における前記Ａ／Ｄ変換結果データを初期値として、前記第１のＡ／Ｄ変換方式とは異なる第２のＡ／Ｄ変換方式で前記Ａ／Ｄ変換結果データを求めてもよい。

このようにすれば、起動期間と、起動期間の後の通常動作期間とで、Ａ／Ｄ変換の方式を切り替えること等が可能になる。

また、本発明の一態様では、Ａ／Ｄ変換でのデータの最小分解能をＬＳＢとした場合に、前記処理部は、前記第２のＡ／Ｄ変換方式として、第１の出力タイミングの前記Ａ／Ｄ変換結果データを第１のＡ／Ｄ変換結果データとし、前記第１の出力タイミングの次の第２の出力タイミングの前記Ａ／Ｄ変換結果データを第２のＡ／Ｄ変換結果データとした場合に、前記第１のＡ／Ｄ変換結果データに対する前記第２のＡ／Ｄ変換結果データの変化がｋ×ＬＳＢ（ｋはｋ＜jを満たす整数、jはＡ／Ｄ変換の分解能を表す整数）以下となるように、前記Ａ／Ｄ変換結果データを求める処理を行ってもよい。

このようにすれば、Ａ／Ｄ変換結果データの急激な変化を抑制し、当該変化に起因する不具合を抑止すること等が可能になる。

また、本発明の一態様では、前記第１の出力タイミングでの前記Ａ／Ｄ変換結果データに対応する前回の前記最終結果データを前記Ｄ／Ａ変換器で変換した前記Ｄ／Ａ変換電圧と、前記入力電圧とを比較して第１の比較結果を出力し、前記第１の出力タイミングでの前記Ａ／Ｄ変換結果データをｋ×ＬＳＢ以下の範囲で更新し、更新後のデータを前記Ｄ／Ａ変換器で変換した前記Ｄ／Ａ変換電圧と、前記入力電圧とを比較して第２の比較結果を出力し、前記処理部は、前記第１の比較結果及び前記第２の比較結果に基づく前記判定処理を行い、前記判定処理に基づいて、前記第１の出力タイミングでの前記Ａ／Ｄ変換結果データをｋ×ＬＳＢ以下の範囲で更新して、第２の出力タイミングでの前記Ａ／Ｄ変換結果データとして決定する前記更新処理を行ってもよい。

このようにすれば、複数回の比較の結果に基づいて、前回の最終結果データからｋ×ＬＳＢ以下の範囲で変化した値を、今回の最終結果データ（温度検出データ）として決定することが可能になる。

また、本発明の一態様では、前記処理部は、前記比較部での比較期間の長さを設定することで、前記第１の判定期間及び前記第２の判定期間の長さを設定してもよい。

このようにすれば、比較部の比較期間の設定により、判定期間に差を設けることが可能になる。

また、本発明の一態様では、前記処理部は、前記Ａ／Ｄ変換結果データを、所与のビット幅で複数のビット範囲に区画し、区画された各ビット範囲においてＭＳＢ側からＬＳＢ側にビット値を決定していってもよい。

このようにすれば、ビット範囲単位でＡ／Ｄ変換を行うこと等が可能になる。

また、本発明の一態様では、前記Ａ／Ｄ変換結果データが第１〜第Ｎ（Ｎは２以上の整数）のビット範囲に区画される場合に、前記Ａ／Ｄ変換結果データのＭＳＢ側の前記判定処理は、第１〜第ｐ（ｐは１以上の整数）のビット範囲に対する判定処理を含み、前記Ａ／Ｄ変換結果データのＬＳＢ側の前記判定処理は、第ｑ（ｑはｐ＜ｑ≦Ｎを満たす整数）〜第Ｎのビット範囲に対する判定処理を含んでもよい。

このようにすれば、デジタルデータを複数のビット範囲に区画し、そのうちのＭＳＢを含む１又は複数のビット範囲をＭＳＢ側とし、ＬＳＢを含む１又は複数のビット範囲をＬＳＢ側としてＡ／Ｄ変換を実行すること等が可能になる。

また、本発明の一態様では、前記処理部は、前記第１〜第Ｎのビット範囲のうちの、第ｒ（ｒは２≦ｒ≦Ｎを満たす整数）のビット範囲での前記判定結果に基づいて、前記第ｒのビット範囲のＭＳＢ側の第ｒ−１のビット範囲の結果を変更してもよい。

これにより、ＬＳＢ側の判定結果によりＭＳＢ側の判定結果を変更できるため、Ａ／Ｄ変換の精度を高めること等が可能になる。

また、本発明の一態様では、前記入力電圧は、温度センサー部からの温度検出電圧であり、前記Ａ／Ｄ変換結果データは、前記温度検出電圧のＡ／Ｄ変換結果である温度検出データであってもよい。

これにより、温度検出電圧をＡ／Ｄ変換して温度検出データを求めることが可能になる。

また、本発明の一態様では、前記Ｄ／Ａ変換器と、前記比較部と、前記処理部とを含むＡ／Ｄ変換回路と、前記温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力するデジタル信号処理部と、前記デジタル信号処理部からの前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振信号生成回路と、を含んでもよい。

このようにすれば、ＤＴＣＸＯ等の、温度検出電圧に基づく温度補償処理を行って発振信号を出力する回路を実現すること等が可能になる。

また本発明の他の態様は、上記のいずれかに記載の回路装置と、前記振動子と、を含む発振器に関係する。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。

また本発明の他の態様は、上記のいずれかに記載の回路装置を含む移動体に関係する。

本実施形態の回路装置の基本的な構成例。 図２Ａ、図２Ｂ、図２ＣはＤＴＣＸＯの利点や問題点についての説明図。 ｋ×ＬＳＢ以下の更新によって生じる課題を説明する図。 本実施形態の回路装置の構成例。 振動子の温度特性やそのバラツキの例を示す図。 温度補償処理の説明図。 図７Ａ、図７Ｂ、図７Ｃは比較部の構成例。 比較部の波形図の例。 周波数ドリフトが原因で発生する通信エラーの説明図。 通常動作モードの処理を説明するフローチャート。 図１１Ａ、図１１Ｂはアナログ信号とデジタルデータの関係例。 比較部の他の構成例。 図１３Ａ、図１３Ｂはハイスピードモードにおける判定期間の設定例。 図１４Ａはハイスピードモードの処理を説明するフローチャート、図１４Ｂ、図１４Ｃは判定処理の具体例。 ハイスピードモードでの結果データの遷移の具体例。 Ａ／Ｄ変換部以外の構成で周波数ホッピング等を抑止する手法の説明図。 図１７Ａ、図１７ＢはＡ／Ｄ変換部以外の構成で周波数ホッピング等を抑止する手法の説明図。 周波数ホッピングについての説明図。 図１９Ａ、図１９Ｂ、図１９Ｃは温度センサー部の詳細な構成例及びその説明図。 発振回路の詳細な構成例。 本実施形態の変形例の回路装置の構成例。 図２２Ａ、図２２Ｂ、図２２Ｃは発振器、電子機器、移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．本実施形態の手法
１．１ ハイスピードモードの概要
まず本実施形態の手法について説明する。所与のアナログ信号をＡ／Ｄ変換してデジタルデータを取得する回路装置、特に、当該デジタルデータに基づいてデジタル信号処理部（例えばＤＳＰ，digital signal processor）において種々の処理を行う回路装置が知られている。一例としては、温度センサー部からの温度検出電圧のＡ／Ｄ変換結果である温度検出データに基づいて、デジタル処理により周波数の温度補償処理を行うＤＴＣＸＯが知られている。

このような回路装置におけるＡ／Ｄ変換に対しては種々の要求がある。例えば、Ａ／Ｄ変換のレートを高くすること（Ａ／Ｄ変換期間を短くすること）に対する要求がある。Ａ／Ｄ変換結果データを高速で取得することができれば、当該Ａ／Ｄ変換結果データを用いた処理等での利点が大きいためである。

例えば、Ａ／Ｄ変換が高速であればそれだけ早くＡ／Ｄ変換結果データを用いた処理を行うことが可能になる。逆に言えば、Ａ／Ｄ変換結果データの取得までに時間がかかれば、それ以降の処理に待ちが生じる等の問題が発生しうる。例えば、Ａ／Ｄ変換結果データとして温度検出データＤＴＤを取得し、当該温度検出データＤＴＤにより発振周波数に対する温度補償処理を行うＤＴＣＸＯの場合、温度検出データＤＴＤが出力されるまでは温度補償処理を実行できないおそれもある。

特に問題となるのが回路装置の起動時である。回路装置の起動時では、それ以前に温度検出データＤＴＤが取得されていない。そのため、初期値として何らかの値、例えば１５ビットであれば”１００００００００００００００”といった中間的な値が設定され、当該初期値は実際の温度とは何ら関係ない値となる。つまり起動後、最初の温度検出データＤＴＤの出力までの期間（起動期間）は、実際の温度に対応した温度補償処理を実行することができず、結果として出力となる発振周波数を適切な値に安定させることができない。

例えば、ＤＴＣＸＯを携帯電話の通信で利用する場合、起動から２ｍｓｅｃ以内に出力周波数を安定させるという要求がある。そのためには、最悪でも２ｍｓｅｃよりも短い時間で温度補償用の温度検出データＤＴＤを精度のよい値としておかなくてはならず、Ａ／Ｄ変換の高速化は重要である。

なお、Ａ／Ｄ変換結果データ、特に温度検出電圧ＶＴＤをＡ／Ｄ変換した温度検出データＤＴＤを利用する回路装置は、ＤＴＣＸＯに限定されるものではない。例えば、ジャイロセンサーの出力は温度特性を有し、当該温度特性に起因して出力データに誤差が生じることが知られている。そのため、温度検出データＤＴＤに基づいて、ジャイロセンサーの出力の温度特性を補償する処理（例えばゼロ点補正処理）が行われることがあり、本実施形態における回路装置はそのようなジャイロセンサーに利用されてもよい。

Ａ／Ｄ変換には種々の方式が知られており、逐次比較型、ΔΣ型、フラッシュ型等がある。このうち、ΔΣ型は積分回路を通すことになるため、高速での出力が難しい。またフラッシュ型は高速ではあるがビット数が増えるほど回路規模が増大するため、例えば１０ビットを超えるようなＡ／Ｄ変換には適していない。逐次比較型もビット数に相当する回数の比較処理が必要であるため、例えば２Ｋサンプル／ｓｅｃで１５回の比較をすると、出力まで７．５ｍｓｅｃを要することになり上記の２ｍｓｅｃといった要求を満たせない。

逐次比較型の場合、１ビット当たりの比較処理にかける時間を短くすれば、出力までに要する時間を短縮することができる。しかし、比較処理を行う時間が短くなれば判定精度が低くなることが知られている。図７Ａ等を用いて後述するチョッパー回路を用いた比較部２７の例であれば、スイッチＳ１をオフ、Ｓ２，Ｓ３をオンにして温度検出電圧ＶＴＤに対応する電荷をキャパシターＣに蓄積する時間（サンプルモード、図８のＡ１やＡ５）、及びスイッチＳ１をオン、Ｓ２，Ｓ３をオフにして、蓄積された電荷に対するＤ／Ａ変換電圧ＶＤＡＣの関係を出力するための時間（コンパレーターモード、図８のＡ２やＡ６）、のそれぞれが短くなるため、回路状態が充分安定する前に比較処理の結果が出力され、精度が低下してしまう。

以上を踏まえ、本出願人は逐次比較型に準じた方式であって、速度と精度とを両立させたＡ／Ｄ変換手法を提案する。具体的には、本実施形態に係る回路装置は図１に示したように、途中結果データ又は最終結果データである結果データを記憶するレジスター部２４と、結果データをＤ／Ａ変換してＤ／Ａ変換電圧を出力するＤ／Ａ変換器２６と、入力電圧と、Ｄ／Ａ変換器２６からのＤ／Ａ変換電圧ＶＤＡＣとの比較を行う比較部２７と、比較部２７の比較結果に基づいて判定処理を行い、判定処理に基づいて結果データの更新処理を行って、入力電圧のＡ／Ｄ変換結果データを求める処理部２３を含む。そして処理部２３は、Ａ／Ｄ変換結果データのＭＳＢ（most significant bit）側の判定処理を第１の判定期間で行い、Ａ／Ｄ変換結果データのＬＳＢ（least significant bit）側の判定処理を第１の判定期間よりも長い期間である第２の判定期間で行う。

ここで、途中結果データ及び最終結果データは、レジスター部２４に記憶されるデジタルデータである。最終結果データとは、１つのＡ／Ｄ変換結果（温度の場合は温度検出データＤＴＤ）に対応するものであり、途中結果データとは最終結果データを求める過程で求められるデータである。例えば、図１５を用いて後述する例では、ＤＢ，ＤＯの両方が結果データに含まれるが、ＤＢについては途中結果データに対応する。またＤＯについては、図１５の処理の終了時の値は最終結果データであるが、図１５の処理中の値は途中結果データに対応する。また、後述する通常動作モードの場合、前回の最終結果データに１ＬＳＢを加算（減算）したデータは途中結果データに対応し、判定処理により求められるデータが最終結果データに対応する。

また、「ＭＳＢ側」、「ＬＳＢ側」の定義は種々考えられるが、例えばＭＳＢ側とはよりＭＳＢ（最上位ビット）に近い位置の１又は複数のビットから構成されるビット範囲であり、ＬＳＢ側とは、ＭＳＢ側に比べてＬＳＢ（最下位ビット）に近い位置の１又は複数のビットから構成されるビット範囲であってもよい。狭義には、ＭＳＢ側とはＭＳＢを含む１又は複数のビットであり、ＬＳＢ側とはＬＳＢを含む１又は複数のビットであってもよい。

ＭＳＢ側のデータは大きい値を表すものであるため、当該ビットが０である場合に対応するアナログ信号（電圧値）と、１である場合に対応するアナログ信号との差異が比較的大きい。逆に、ＬＳＢ側のデータは小さい値を表すものであるため、当該ビットが０である場合に対応するアナログ信号と、１である場合に対応するアナログ信号との差異が比較的小さい。

つまり、ＭＳＢ側はＬＳＢ側に比べて、粗い比較処理を行ったとしても誤判定の可能性を低くすることができる。この点を考慮し、ＭＳＢ側の判定処理の期間を相対的に短くすることで、１回のＡ／Ｄ変換に要する時間を短縮することが可能になる。具体的な数値例は種々考えられるが、例えば図１３Ａ、図１３Ｂを用いて後述する例であれば、１．５ｍｓｅｃ程度の所要時間でＡ／Ｄ変換結果データの出力が可能である。

なお、よりＡ／Ｄ変換の精度を向上させるために、ＬＳＢ側の判定結果に基づいてＭＳＢ側の判定結果を更新（修正）する手法を用いてもよい。本実施形態では、ＬＳＢ側の方が判定時間が相対的に長いため、判定精度も高いことが期待される。つまり、精度が高い判定結果により、相対的に精度に低い判定結果を更新することで、Ａ／Ｄ変換全体としての精度を向上させることが可能になる。具体的な手法については後述する。

以下、後述する通常動作モードと区別するため、上記のＡ／Ｄ変換を行うモードをハイスピードモードと表記する。

なお、処理部２３は、回路装置の起動期間の前半期間において、Ａ／Ｄ変換結果データのＭＳＢ側の判定処理を行い、回路装置の起動期間の後半期間において、Ａ／Ｄ変換結果データのＬＳＢ側の判定処理を行ってもよい。

上述したように、回路装置を起動してから最初のＡ／Ｄ変換結果データの出力までの時間を短くすることに対する要求があるため、起動期間でハイスピードモードを用いることの利点は大きい。その際、先にＭＳＢ側を判定し、その後にＬＳＢ側を判定するようにすれば、一般的な逐次比較型と同様の手法によりＡ／Ｄ変換が可能である。さらに言えば、ＬＳＢ側の結果によりＭＳＢ側の結果を変更する手法を用いる場合、ＭＳＢ側の判定をＬＳＢ側よりも先に行っておくことが必要となる。

また、以上からわかるように、ＭＳＢ側の判定とＬＳＢ側の判定の順序が重要であり、具体的な判定期間の長さや、開始タイミング終了タイミング等は種々の変形実施が可能である。そのため、ＭＳＢ側を起動期間の「前半期間」、ＬＳＢ側を起動期間の「後半期間」と表記したが、それぞれの期間が同じ長さである必要はない。前半期間とは、起動期間の開始タイミングを含む所与の長さの期間であり、後半期間とは起動期間の終了タイミングを含む所与の長さの期間であってもよい。

１．２ 通常動作モードの概要
なお、必須の構成ではないが、本実施形態では上述したハイスピードモードとは異なる方式のＡ／Ｄ変換を行ってもよい。具体的には、処理部２３は、起動期間において、ＭＳＢ側の判定処理を第１の判定期間で行い、ＬＳＢ側の判定処理を第２の判定期間で行う第１のＡ／Ｄ変換方式（ハイスピードモード）で、Ａ／Ｄ変換結果データを求め、起動期間の後の通常動作期間において、起動期間におけるＡ／Ｄ変換結果データを初期値として、第１のＡ／Ｄ変換方式とは異なる第２のＡ／Ｄ変換方式（通常動作モード）でＡ／Ｄ変換結果データを求めてもよい。

上述したハイスピードモードは、精度を確保しつつ、一般的な逐次比較型に比べて高速なＡ／Ｄ変換を実現可能である。しかし、ハイスピードモードは過去の温度検出データＤＴＤ等を利用するものではないため、毎回全ビット（例えば１５ビット）の値を一から求めることになる。起動期間（ここでは回路装置の起動後、最初のＡ／Ｄ変換結果データの出力までの期間）のように、それ以前の温度検出データＤＴＤの利用がそもそも想定されないケースでは、ハイスピードモードを用いるとよい。しかしハイスピードモードでは上述したように全ビットを一から求める関係上、Ａ／Ｄ変換結果データが短期間で大きく変動する可能性がある。

Ａ／Ｄ変換結果データの値が短期間に大きく変化してしまう場合、例えば所与の出力タイミングでのＡ／Ｄ変換結果データと、次の出力タイミングのＡ／Ｄ変換結果データとの間での値の変動が大きすぎる場合、当該変動に起因して不具合が発生する可能性が生じるためである。

例えば、ＤＴＣＸＯ等のデジタル方式の発振器では、その発振周波数の周波数ドリフトが原因で、発振器が組み込まれた通信装置において通信エラー等が発生してしまうという問題がある。デジタル方式の発振器では、温度センサー部からの温度検出電圧をＡ／Ｄ変換し、得られた温度検出データに基づいて周波数制御データの温度補償処理を行い、当該周波数制御データに基づいて発振信号を生成する。この場合に、温度変化により周波数制御データの値が大きく変化すると、これが原因で周波数ホッピングの問題が生じることが判明した。このような周波数ホッピングが生じると、ＧＰＳ関連の通信装置を例にとれば、ＧＰＳのロックが外れてしまうなどの問題が発生してしまう。このような問題の発生を抑止するには、温度補償処理に用いる温度検出データの変動を抑えることが必要となる。なお、後述するようにＡ／Ｄ変換以外の部分（例えばデジタル信号処理部の処理）で周波数ホッピングを抑止することも可能であり、本実施形態の回路装置ではそれらの手法を組み合わせて用いてもよい。

以下、ＴＣＸＯとしてデジタル方式のＤＴＣＸＯを採用した場合に生じうる周波数ドリフトの問題について簡単に説明する。温度補償型発振器であるＴＣＸＯでは、周波数精度の向上と低消費電力化への要求がある。例えばＧＰＳ内蔵の時計や脈波等の生体情報の測定機器などのウェアラブル機器では、バッテリーによる動作継続時間を長くする必要がある。このため、基準信号源となるＴＣＸＯに対しては、周波数精度を確保しながら、より低消費電力であることが要求される。

また通信端末と基地局との通信方式としては種々の方式が提案されている。例えばＴＤＤ（Time Division Duplex）方式では、各機器は割り当てられたタイムスロットにおいてデータを送信する。そしてタイムスロット（上がり回線スロット、下り回線スロット）の間にガードタイムが設定されることで、タイムスロットが重なることが防止される。次世代の通信システムでは、例えば１つの周波数帯域（例えば５０ＧＨｚ）を用いて、ＴＤＤ方式でデータ通信することが提案されている。

しかしながら、このようなＴＤＤ方式を採用した場合には、各機器において時刻同期を行う必要があり、正確な絶対時刻の計時が要求される。このような要求を実現するために、例えば各機器に、基準信号源として原子時計（原子発振器）を設ける手法も考えられるが、機器の高コスト化を招いたり、機器が大型化するなどの問題が生じる。

そして基準信号源としてＡＴＣＸＯ（アナログ方式のＴＣＸＯ）を用いた場合に、周波数精度を高精度化しようとすると、図２Ａに示すように回路装置のチップサイズが増加してしまい、低コスト化や低消費電力化の実現が難しくなる。一方、ＤＴＣＸＯでは、図２Ａに示すように、回路装置のチップサイズをそれほど大きくすることなく、周波数精度の高精度化を実現できるという利点がある。

しかしながら、上述したような周波数ドリフトの問題があるため、ＤＴＣＸＯ等のデジタル方式の発振器では、様々な回路方式が提案されているものの、このような通信エラーが問題となる実際の製品の基準信号源としては、デジタル方式の発振器は殆ど採用されず、ＡＴＣＸＯ等のアナログ方式の発振器が採用されているのが現状であった。

例えば図２ＢはＡＴＣＸＯの周波数ドリフトを示す図である。ＡＴＣＸＯでは、図２Ｂに示すように時間経過に伴い温度が変化した場合にも、その周波数ドリフトは、許容周波数ドリフト（許容周波数エラー）の範囲内（±ＦＤ）に収まる。図２Ｂでは、周波数ドリフト（周波数エラー）は、公称発振周波数（例えば１６ＭＨｚ程度）に対する割合（周波数確度。ｐｐｂ）で示されている。例えば通信エラーが生じないようにするためには、所定期間ＴＰ（例えば２０ｍｓｅｃ）内において、周波数ドリフトを許容周波数ドリフトの範囲内（±ＦＤ）に収める必要がある。ここでＦＤは、例えば数ｐｐｂ程度である。

一方、図２Ｃは、従来のＤＴＣＸＯを用いた場合の周波数ドリフトを示す図である。図２Ｃに示すように、従来のＤＴＣＸＯでは、その周波数ドリフトが許容周波数ドリフトの範囲内に収まっておらず、当該範囲を超えてしまう周波数ホッピングが発生している。このため、この周波数ホッピングを原因とする通信エラー（ＧＰＳのロック外れ等）が発生してしまい、実際の製品の基準信号源としてＤＴＣＸＯを採用することの妨げとなっていた。

よって、第２のＡ／Ｄ変換方式としては、例えばＡ／Ｄ変換結果データの変動を抑制する手法を用いるとよい。具体的には、Ａ／Ｄ変換でのデータの最小分解能をＬＳＢとした場合に、処理部２３は、第２のＡ／Ｄ変換方式として、第１の出力タイミングのＡ／Ｄ変換結果データを第１のＡ／Ｄ変換結果データとし、第１の出力タイミングの次の第２の出力タイミングのＡ／Ｄ変換結果データを第２のＡ／Ｄ変換結果データとした場合に、第１のＡ／Ｄ変換結果データに対する第２のＡ／Ｄ変換結果データの変化がｋ×ＬＳＢ（ｋはｋ＜jを満たす整数、jはＡ／Ｄ変換の分解能を表す整数）以下となるように、Ａ／Ｄ変換結果データを求める処理を行う。

なお、ここでの出力タイミングとは、１つのＡ／Ｄ変換結果データが出力されるタイミングを表すものであり、例えばＡ／Ｄ変換が１５ビットで行われる場合であれば１５ビット精度のＡ／Ｄ変換結果データが出力されるタイミングを表す。本実施形態では暫定的な値（途中結果データ）による比較処理を複数回行い、当該複数回の比較処理の結果に基づいて１５ビット精度のＡ／Ｄ変換結果データ（最終結果データ）を求めるという、逐次比較型に準じた方式によりＡ／Ｄ変換を行う。つまり、１回のＡ／Ｄ変換結果データを出力するにあたっては、複数回の比較処理の結果として１又は複数の途中結果データが出力される。途中結果データも広義にはＡ／Ｄ変換処理における出力ということになるが、ここでの「出力タイミング」とは、あくまで最終的なＡ／Ｄ変換結果データ（１５ビット精度のデータ）の出力を表すものであり、途中結果データの出力タイミングではない。

また、Ａ／Ｄ変換の分解能を表す整数ｊは、Ａ／Ｄ変換結果データのビット数に依存する値であり、ビット数をｐとした場合に、ｊ＝２^ｐであってもよい。

本実施形態の手法によれば、隣り合う２タイミング間でのＡ／Ｄ変換結果データ（狭義には温度検出データＤＴＤ）の変動がｋ×ＬＳＢ以下に抑えられる。なお、ここでのＬＳＢはＡ／Ｄ変換でのデータの最小分解能であるため、例えば、温度検出データとして、Ｔ１℃からＴ２（＞Ｔ１）℃の温度範囲をｐビットのデジタルデータで表現する場合、１ＬＳＢの変動は（Ｔ２−Ｔ１）／２^ｐ℃に対応する温度の変動を表すことになる。このような条件を設けない場合、Ａ／Ｄ変換結果データは最大で２^ｐ（＝ｊ）ＬＳＢだけ変化しうる。２^ｐＬＳＢの変化とは第１のタイミングでのＡ／Ｄ変換結果データが想定される最小値（最大値）であり、第２のタイミングでのＡ／Ｄ変換結果データが想定される最大値（最小値）となった場合に相当する。

これにより、上記のＤＴＣＸＯの例であれば、温度検出データの変動が抑えられることにより、周波数ホッピングについても許容周波数ドリフトの範囲内に収められる可能性が向上する。また、ＤＴＣＸＯ以外の例においても、Ａ／Ｄ変換結果データの変動を抑止することで、不具合の発生を抑止することが可能になる。

また、本実施形態における入力電圧は、温度センサー部１０からの温度検出電圧ＶＴＤであり、Ａ／Ｄ変換結果データは、温度検出電圧ＶＴＤのＡ／Ｄ変換結果である温度検出データＤＴＤであってもよい。

この場合、通常動作モードは温度検出データＤＴＤの変動を抑制する手法となり、当該手法を採用することには合理的な理由が存在する。自然条件下での温度変動（環境温度の変動）はさほど大きくないことが知られており、例えば最大でも０．２８℃／ｓｅｃ程度の温度変動を考慮すればよい。そのため、Ａ／Ｄ変換のレートを２Ｋサンプル／ｓｅｃであるとすれば、１Ａ／Ｄ変換期間当たりの温度変動、すなわち所与の出力タイミングと、その次の出力タイミングとの間での温度検出データの想定最大変化量は、０．１４ｍ℃／サンプルとなる。

ここで、回路装置で考慮すべき温度範囲を１２５℃（例えば上述のＴ１＝−４０℃、Ｔ２＝８５℃）とし、ｐ＝１５とすれば、１ＬＳＢ当たりの温度変化は１２５／２^１５≒４ｍ℃／ＬＳＢとなる。つまり、上述の０．１４ｍ℃／サンプルと、４ｍ℃／ＬＳＢとを比較すればわかるように、自然条件下では３０回のＡ／Ｄ変換結果データの出力が行われる間に、１ＬＳＢの値の変化が生じるかどうかといった程度の温度変化を想定すれば充分である。

本実施形態の手法のように、出力である温度検出データＤＴＤの変動を抑制した場合、実際の温度と温度検出データＤＴＤとの乖離が生じてしまうと問題となる。例えば、アナログ信号である温度検出電圧ＶＴＤが大きく変化している（具体的にはｋ×ＬＳＢに対応する電圧値よりも大きく変化している）場合には、出力のデジタルデータである温度検出データＤＴＤがその変化に追随できず（ｋ×ＬＳＢまでしか変化せず）、実際の温度と温度検出データＤＴＤとの乖離が生じてしまう。しかし自然条件下、且つＡ／Ｄ変換の変換レート及びビット数を上述の値に設定した例では、隣接出力タイミング間での実際の温度変化は１ＬＳＢよりも小さい程度である。そのため、前の出力タイミングでの温度検出データＤＴＤに対する変動をｋ×ＬＳＢ（この例ではｋ＝１）に限定したとしても、実際の温度と温度検出データＤＴＤとの乖離は生じないと考えてよく、適切なＡ／Ｄ変換が可能となる。

なお、自然条件下での環境温度の変動は、上述したように単位時間当たり（例えば１秒や１０秒）の変動として定義される。そのため、隣り合う出力タイミング間で想定される温度変動は、当該隣り合う出力タイミング間の長さ、すなわちＡ／Ｄ変換期間に応じて変化することになる。Ａ／Ｄ変換期間が長ければ想定される温度変動は大きくなるし、Ａ／Ｄ変換期間が短ければ想定される温度変動は小さくなる。

よって本実施形態では、１回のＡ／Ｄ変換期間での温度検出電圧ＶＴＤの電圧変化量が、ｋ×ＬＳＢに対応する電圧以下となるように、Ａ／Ｄ変換期間が設定されてもよい。このような設定をしておけば、温度変動（実際には当該変動に起因する温度検出電圧ＶＴＤの変化量）が、ｋ×ＬＳＢ以下（実際にはｋ×ＬＳＢに対応するＤ／Ａ変換電圧以下）となるため、温度検出データＤＴＤの変動をｋ×ＬＳＢ以下に抑制したとしても、実際の温度との乖離を抑止できる。

ここで、上述したように温度変動は℃（或いはケルビン）等で定義されるため、１ＬＳＢが何℃に対応するかも重要となる。例えば、Ａ／Ｄ変換のビット数（上述したｐ）を減らした場合、或いは回路装置で考慮する温度範囲（上述の例では１２５℃）を広くした場合、デジタルデータが１ＬＳＢ変動した場合に、当該デジタルデータにより表される温度の変動は大きくなる。

自然条件下での環境温度の変動＜ｋ×ＬＳＢに対応する温度変動、という条件を満たすことだけを考慮すると、１ＬＳＢ当たりの温度を大きくする（ｐを小さくする、温度範囲を広くする）とよいように見える。しかし、そもそもの課題はＡ／Ｄ変換結果データの変動を抑止し、周波数ホッピング等に起因する不具合を抑止することである。つまり、Ａ／Ｄ変換結果データの変動をｋ×ＬＳＢ以下に抑えたとしても、当該ｋ×ＬＳＢに対応する温度が大きければ結局大きな温度変動を許容してしまっていることになり、不適切である。

よって本実施形態では、例えば回路装置で想定する温度範囲や、Ａ／Ｄ変換のビット数は、周波数ホッピングを抑止するという観点から設定し、設定された条件に基づいて、自然条件下での温度変動＜ｋ×ＬＳＢに対応する温度変動となるように、Ａ／Ｄ変換期間を設定するとよい。

値の変動をｋ×ＬＳＢ以下に限定できることで、効率的に（高速に）Ａ／Ｄ変換を実行することも可能になる。通常のｐビットのＡ／Ｄ変換であれば、各出力タイミングでは、２^ｐ通りの値のすべてが候補となるため、当該２^ｐ通りの全てが出力可能な変換を実行しなくてはならない。例えば、一般的な逐次比較型のＡ／Ｄ変換であれば、ｐビットの各ビットの値を１つ１つ決定するため、ｐ回の比較処理が必要となる。その点、本実施形態の手法であれば、前回の出力タイミングでの温度検出データＤＴＤに対して、そのままの値（変化０）、±１ＬＳＢ、±２ＬＳＢ、・・・±ｋ×ＬＳＢの値のみを候補とすればよい。特に、ｋ＝１であれば、値の候補は変化が０或いは±１ＬＳＢの３通りのみを考慮すればよいため、Ａ／Ｄ変換に要する処理を簡略化することができる。具体的には比較部２７での比較処理や、当該比較処理に用いるアナログ信号の生成処理（Ｄ／Ａ変換処理）の回数を減らすことができる。

つまり本実施形態の手法によれば、周波数ホッピング等のＡ／Ｄ変換結果データの急激な変動による不具合を抑止する、効率的なＡ／Ｄ変換処理を実現するという２つの効果を奏しつつ、当該Ａ／Ｄ変換を実行しても実温度と温度検出データＤＴＤとの乖離を抑止可能となる。

さらに、このようなｋ×ＬＳＢ以下に変動を抑える通常動作モードと、上述したハイスピードモードを組み合わせることにも合理的な理由がある。上述したように、自然条件下での温度変化を考慮すれば、温度検出データＤＴＤの変化がｋ×ＬＳＢ以下に抑制される通常動作モードは合理的な方式と言える。しかしこれは、所与の出力タイミングで実際の温度（温度検出電圧ＶＴＤ）に合致した適切な温度検出データＤＴＤが求められていることが前提となる。

そのため、起動時の初期値のように、実際の温度を反映していない値から通常動作モードを開始してしまうと、実際の温度が初期値と大きく異なる場合であっても、出力である温度検出データＤＴＤは、１回の出力当たりｋ×ＬＳＢしか変化できないため、出力が安定するまでに多大な時間を要してしまう。

図３にこの場合の温度検出データＤＴＤの時間変化例を示す。図３の縦軸が温度検出データＤＴＤを表し、横軸が時間を表す。ＤＴＤＡが温度検出データＤＴＤの初期値であり、ＤＴＤＢが実際の温度に対応するデジタル値を表す。ハイスピードモードや一般的な逐次比較型のＡ／Ｄ変換のように、ｐビットの値を全てその都度求める方式であれば、初期値と実際の温度との差が大きかったとしても、次の出力タイミングにおいて、実際の温度に対応した温度検出データを求めることができる。しかし本実施形態の通常動作モードでは、前回の出力に対する変動がｋ×ＬＳＢ以下に抑制されるため、図３に示したように、ＤＴＤＡとＤＴＤＢの差が大きかったとしても、温度検出データＤＴＤはｋ×ＬＳＢずつ段階的にしか変化させられない。その結果、温度検出データＤＴＤが実際の温度に追従するまでに長い時間が必要となる。例えば、上記のような中間的な値を初期値とし、実際の温度に対応するデータが”１１１１１１１１１１１１１１１”或いは”０００００００００００００００”といった値に対応する場合、ｋ＝１であれば２^ｐ−１回の出力を経てようやく実際の温度と温度検出データＤＴＤとが合致することになる。

具体的に安定するまでの時間Ｔは、初期値の設定やＡ／Ｄ変換期間の長さにもよるが、最悪の場合には１０秒以上を要することになる。この間は、温度検出データＤＴＤは正確な温度を反映するものではないため、その後の処理、例えばＤＴＣＸＯにおける温度補償処理も正確に行うことができず問題となる。特に、起動後に高速で出力を安定させることに対する要求も多いためこの問題は重要となる。つまり、Ａ／Ｄ変換結果データとして温度検出データＤＴＤを出力する場合において、通常動作モードが適した手法であることは確かであるとしても、起動期間から通常動作モードで動作することはできない。

その点、本実施形態では、まずハイスピードモードにより温度検出データＤＴＤを求めておき、その後に当該温度検出データＤＴＤを初期値として通常動作モードを開始する。ハイスピードモードでは、以前の出力に対する変化幅に制約はないため、実際の温度に合致した温度検出データＤＴＤを初期値として出力可能である。そして、実際の温度に合致した初期値が決定できれば、その後に通常動作モードを用いても問題がないことは上述したとおりである。

以下、本実施形態について詳細に説明していく。まず、本実施形態に係る回路装置の構成例を説明する。図４等を用いて後述するように、ＤＴＣＸＯ等を想定したデジタル方式の発振器に用いられる回路装置の構成例を説明するが、本実施形態に係る回路装置はこれに限定されるものではない。その後、図４の各部の詳細について説明する。具体的には、Ａ／Ｄ変換の具体的な手法を通常動作モード、ハイスピードモードのそれぞれについて説明する。さらに、デジタル信号処理部（ＤＳＰ）やＤ／Ａ変換回路、温度センサー部、発振回路等についても説明する。なお、デジタル信号処理部の処理により、ＤＴＣＸＯの周波数ホッピングを抑止する手法についても説明する。その後、いくつかの変形例を説明し、さらに本実施形態の回路装置を含む電子機器等の例について説明する。

２．構成
図４に本実施形態の回路装置の構成例を示す。この回路装置は、ＤＴＣＸＯやＯＣＸＯ等のデジタル方式の発振器を実現する回路装置（半導体チップ）である。例えばこの回路装置と振動子ＸＴＡＬをパッケージに収納することで、デジタル方式の発振器が実現される。

図４の回路装置は、Ａ／Ｄ変換部２０、デジタル信号処理部５０、発振信号生成回路１４０を含む。なお、図１に示した回路装置の各部の構成は、例えばＡ／Ｄ変換部２０に含まれる。また回路装置は温度センサー部１０、バッファー回路１６０を含むことができる。なお回路装置の構成は図４の構成には限定されず、その一部の構成要素（例えば温度センサー部、バッファー回路等）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

振動子ＸＴＡＬは、例えば水晶振動子等の圧電振動子である。振動子ＸＴＡＬは恒温槽内に設けられるオーブン型振動子（ＯＣＸＯ）であってもよい。振動子ＸＴＡＬは共振器（電気機械的な共振子又は電気的な共振回路）であってもよい。振動子ＸＴＡＬとしては、圧電振動子、ＳＡＷ（Surface Acoustic Wave）共振子、ＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用できる。振動子ＸＴＡＬの基板材料としては、水晶、タンタル酸リチウム、ニオブ酸リチウム等の圧電単結晶や、ジルコン酸チタン酸鉛等の圧電セラミックス等の圧電材料、又はシリコン半導体材料等を用いることができる。振動子ＸＴＡＬの励振手段としては、圧電効果によるものを用いてもよいし、クーロン力による静電駆動を用いてもよい。

温度センサー部１０は、温度検出電圧ＶＴＤを出力する。具体的には、環境（回路装置）の温度に応じて変化する温度依存電圧を、温度検出電圧ＶＴＤとして出力する。温度センサー部１０の具体的な構成例については後述する。

Ａ／Ｄ変換部２０は、温度センサー部１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行って、温度検出データＤＴＤを出力する。例えば温度検出電圧ＶＴＤのＡ／Ｄ変換結果に対応するデジタルの温度検出データＤＴＤ（Ａ／Ｄ変換結果データ）を出力する。Ａ／Ｄ変換部２０のＡ／Ｄ変換方式は例えば上述したように通常動作モードとハイスピードモードを切り替えて用いてもよく、詳細については後述する。

デジタル信号処理部５０（ＤＳＰ部）は種々の信号処理を行う。例えばデジタル信号処理部５０（温度補償部）は、温度検出データＤＴＤに基づいて発振周波数（発振信号の周波数）の温度補償処理を行う。そして発振周波数の周波数制御データＤＤＳを出力する。具体的にはデジタル信号処理部５０は、温度に応じて変化する温度検出データＤＴＤ（温度依存データ）と、温度補償処理用の係数データ（近似関数の係数のデータ）などに基づいて、温度変化があった場合にも発振周波数を一定にするための温度補償処理を行う。このデジタル信号処理部５０は、ゲートアレイ等のＡＳＩＣ回路により実現してもよいし、プロセッサーとプロセッサー上で動作するプログラムにより実現してもよい。

発振信号生成回路１４０は発振信号ＳＳＣを生成する。例えば発振信号生成回路１４０は、デジタル信号処理部５０からの周波数制御データＤＤＳと振動子ＸＴＡＬを用いて、周波数制御データＤＤＳにより設定される発振周波数の発振信号ＳＳＣを生成する。一例としては、発振信号生成回路１４０は、周波数制御データＤＤＳにより設定される発振周波数で振動子ＸＴＡＬを発振させて、発振信号ＳＳＣを生成する。

なお発振信号生成回路１４０は、ダイレクト・デジタル・シンセサイザー方式で発振信号ＳＳＣを生成する回路であってもよい。例えば振動子ＸＴＡＬ（固定発振周波数の発振源）の発振信号をリファレンス信号として、周波数制御データＤＤＳで設定される発振周波数の発振信号ＳＳＣをデジタル的に生成してもよい。

発振信号生成回路１４０は、Ｄ／Ａ変換部８０と発振回路１５０を含むことができる。但し発振信号生成回路１４０は、このような構成には限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

Ｄ／Ａ変換部８０は、デジタル信号処理部５０からの周波数制御データＤＤＳ（処理部の出力データ）のＤ／Ａ変換を行う。Ｄ／Ａ変換部８０に入力される周波数制御データＤＤＳは、デジタル信号処理部５０による温度補償処理後の周波数制御データ（周波数制御コード）である。Ｄ／Ａ変換部８０のＤ／Ａ変換方式としては例えば抵抗ストリング型（抵抗分割型）を採用できる。但し、Ｄ／Ａ変換方式はこれには限定されず、抵抗ラダー型（Ｒ−２Ｒラダー型等）、容量アレイ型、又はパルス幅変調型などの種々の方式を採用できる。またＤ／Ａ変換部８０は、Ｄ／Ａ変換器以外にも、その制御回路や変調回路やフィルター回路などを含むことができる。

発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱと振動子ＸＴＡＬを用いて、発振信号ＳＳＣを生成する。発振回路１５０は、第１、第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬに接続される。例えば発振回路１５０は、振動子ＸＴＡＬ（圧電振動子、共振子等）を発振させることで、発振信号ＳＳＣを生成する。具体的には発振回路１５０は、Ｄ／Ａ変換部８０の出力電圧ＶＱを周波数制御電圧（発振制御電圧）とした発振周波数で、振動子ＸＴＡＬを発振させる。例えば発振回路１５０が、電圧制御により振動子ＸＴＡＬの発振を制御する回路（ＶＣＯ）である場合には、発振回路１５０は、周波数制御電圧に応じて容量値が変化する可変容量キャパシター（バリキャップ等）を含むことできる。

なお、前述のように発振回路１５０はダイレクト・デジタル・シンセサイザー方式により実現してもよく、この場合には振動子ＸＴＡＬの発振周波数はリファレンス周波数となり、発振信号ＳＳＣの発振周波数とは異なる周波数になる。

バッファー回路１６０は、発振信号生成回路１４０（発振回路１５０）で生成された発振信号ＳＳＣのバッファリングを行って、バッファリング後の信号ＳＱを出力する。即ち、外部の負荷を十分に駆動できるようにするためのバッファリングを行う。信号ＳＱは例えばクリップドサイン波信号である。但し信号ＳＱは矩形波信号であってもよい。或いはバッファー回路１６０は、信号ＳＱとしてクリップドサイン波信号と矩形波信号の両方の出力が可能な回路であってもよい。

図５は振動子ＸＴＡＬ（ＡＴ振動子等）の温度による発振周波数の周波数偏差の一例を示す図である。デジタル信号処理部５０は、図５のような温度特性を有する振動子ＸＴＡＬの発振周波数を、温度に依存せずに一定にするための温度補償処理を行う。

具体的にはデジタル信号処理部５０は、Ａ／Ｄ変換部２０の出力データ（温度検出データＤＴＤ）とＤ／Ａ変換部８０の入力データ（周波数制御データ）とが図６に示すような対応関係になるような温度補償処理を実行する。図６の対応関係（周波数補正テーブル）は、例えば回路装置が組み込まれた発振器を恒温槽に入れ、各温度でのＤ／Ａ変換部８０の入力データ（ＤＤＳ）とＡ／Ｄ変換部２０の出力データ（ＤＴＤ）をモニターするなどの手法により取得できる。

そして図６の対応関係を実現するための温度補償用の近似関数の係数データを、回路装置のメモリー部（不揮発性メモリー）に記憶しておく。そしてデジタル信号処理部５０が、メモリー部から読み出された係数データと、Ａ／Ｄ変換部２０からの温度検出データＤＴＤとに基づいて、演算処理を行うことで、振動子ＸＴＡＬの発振周波数を温度に依らずに一定にするための温度補償処理を実現する。

なお温度センサー部１０の温度検出電圧ＶＴＤは、後述するように例えば負の温度特性を有している。従って、図６のような温度補償特性で、図５の振動子ＸＴＡＬの発振周波数の温度依存性を相殺して補償できるようになる。

３．Ａ／Ｄ変換部
次に、Ａ／Ｄ変換部２０の詳細について説明する。具体的には、Ａ／Ｄ変換部２０の構成例を説明した後、通常動作モード、ハイスピードモードのそれぞれの手法を説明する。

３．１ 構成例
Ａ／Ｄ変換部２０の構成例は図１に示したとおりである。図１に示したようにＡ／Ｄ変換部２０は、処理部２３、レジスター部２４、Ｄ／Ａ変換器２６（ＤＡＣＥ、ＤＡＣＦ）、比較部２７を含む。また温度センサー部用アンプ２８を含むことができる。処理部２３、レジスター部２４は、ロジック部２２として設けられ、Ｄ／Ａ変換器２６、比較部２７、温度センサー部用アンプ２８は、アナログ部２５として設けられる。

レジスター部２４は、Ａ／Ｄ変換の途中結果データや最終結果データなどの結果データを記憶する。このレジスター部２４は、例えば逐次比較方式における逐次比較結果レジスターに相当する。Ｄ／Ａ変換器２６（ＤＡＣＥ、ＤＡＣＦ）は、レジスター部２４の結果データをＤ／Ａ変換する。これらのＤＡＣＥ、ＤＡＣＦとしては広く知られた種々のＤ／Ａ変換器を採用できる。比較部２７は、Ｄ／Ａ変換器２６の出力電圧（Ｄ／Ａ変換電圧ＶＤＡＣ）と、温度検出電圧ＶＴＤ（温度センサー部用アンプ２８による増幅後の電圧、広義には入力電圧）との比較を行う。比較部２７は例えばチョッパー型比較器などにより実現できる。処理部２３は、比較部２７の比較結果に基づいて判定処理を行い、レジスター部２４の結果データの更新処理を行う。そして、当該更新処理により求められた最終的な温度検出データＤＴＤが、温度検出電圧ＶＴＤのＡ／Ｄ変換結果として、Ａ／Ｄ変換部２０から出力される。このような構成により、通常動作モードやハイスピードモード、或いは一般的な逐次比較方式等のＡ／Ｄ変換を実現できる。

また、Ｄ／Ａ変換器２６は、処理部２３における更新処理後の結果データのＤ／Ａ変換を行う。これにより、更新処理後の結果データは、次の比較処理において温度検出電圧ＶＴＤとの比較対象として用いることができる。

つまり、比較結果に基づき判定処理を行い、判定処理により結果データの更新処理を行い、更新処理後の結果データを、さらに次の比較処理に利用する、というサイクルを繰り返すことで、温度検出データＤＴＤを適切に更新していくことが可能になる。

具体的には、比較部２７は、前回の結果データをＤ／Ａ変換器２６で変換したＤ／Ａ変換電圧ＶＤＡＣと、温度検出電圧ＶＴＤとを比較し、処理部２３は、比較結果に基づいて判定処理を行い、結果データをｋ×ＬＳＢ以下の範囲で更新する更新処理を行ってもよい。これは後述する通常動作モードに対応する。更新処理後の結果データは、さらに次のタイミングを基準とした場合に「前回の温度検出データＤＴＤ」として扱われるため、Ｄ／Ａ変換器２６では、当該結果データのＤ／Ａ変換を行って比較部２７に出力する処理が行われる。このサイクルを繰り返すことで、通常動作モードでは、温度検出データＤＴＤ（最終結果データ）をｋ×ＬＳＢ以下の範囲で更新していくことが可能になる。

図７Ａに比較部２７の構成例を示す。比較部２７は、レジスター部２４の結果データがＤ／Ａ変換器２６でＤ／Ａ変換された結果であるＤ／Ａ変換電圧が入力される第１のスイッチＳ１と、温度検出電圧ＶＴＤが入力される第２のスイッチＳ２と、Ｓ１及びＳ２に一端（ここを入力端子Ｎｉｎとする）が接続されるキャパシターＣと、キャパシターＣの他端にゲート端子が接続されるトランジスターＴｒと、トランジスターＴｒのゲート端子とドレイン端子との間に設けられる第３のスイッチＳ３と、トランジスターＴｒのドレイン端子と高電位側電源端子との間に設けられる電流源ＩＳとを含む。トランジスターＴｒのソース端子は低電位側電源端子（グラウンド）に接続される。また、トランジスターＴｒのドレイン端子に出力端子Ｎｏｕｔが接続され、Ｎｏｕｔからは出力電圧Ｖｏｕｔが出力される。

比較部２７は、サンプルモードとコンパレーターモードの２つのモードを有する。サンプルモードでは、スイッチＳ１がオフに設定されるとともに、Ｓ２及びＳ３がオンに設定される。図７Ｂがサンプルモードの状態を表す模式図である。この場合、電流源ＩＳとトランジスターＴｒとにより構成されるインバーターのゲインが１となるため、サンプルモードでの出力電圧Ｖｏｕｔ１は下式（１）により求められる。下式（１）において、ＶｃはキャパシターＣの両端の電位差を表し、ＶｔｈはトランジスターＴｒの閾値電圧を表す。
Ｖｏｕｔ１＝Ｖｔｈ＝（ＶＴＤ＋Ｖｃ） （１）

サンプルモードの実行後に、比較部２７はコンパレーターモードに移行する。コンパレーターモードでは、Ｓ１がオンに設定されるとともに、Ｓ２及びＳ３がオフに設定される。図７Ｃがコンパレーターモードの状態を表す模式図である。コンパレーターモードでの出力電圧Ｖｏｕｔ２は、インバーターのゲインを−Ｇｘとした場合、下式（２）により求められる。
Ｖｏｕｔ２＝−Ｇｘ×｛（ＶＤＡＣ＋Ｖｃ）−Ｖｔｈ｝
＝−Ｇｘ（ＶＤＡＣ−ＶＴＤ） （２）

このように、ＶＴＤとＶＤＡＣとの大小関係に応じて、トランジスターＴｒのオンオフが決まることになる。具体的には、温度検出電圧ＶＴＤよりもＤ／Ａ変換電圧ＶＤＡＣが大きければ、トランジスターＴｒはオンとなるため、出力電圧Ｖｏｕｔは低電位側電源電圧（例えばグラウンド）となる。逆に、温度検出電圧ＶＴＤよりもＤ／Ａ変換電圧ＶＤＡＣが小さければ、トランジスターＴｒはオフとなるため、出力電圧Ｖｏｕｔは高電位側電源電圧（例えばＶＤＤ）となる。このように、コンパレーターモードにおける出力電圧に基づいて、温度検出電圧ＶＴＤとＤ／Ａ変換電圧ＶＤＡＣの比較が可能となる。

図８が比較部２７における具体的な波形図である。Ｖｃｏｍは第１のスイッチＳ１を制御する制御電圧であり、Ｖｓｍｐは第２のスイッチＳ２及び第３のスイッチＳ３を制御する制御電圧である。ＶｃｏｍとＶｓｍｐは、Ｈｉｇｈの時に対応するスイッチがオンになり、Ｌｏｗの時に対応するスイッチがオフとなる。また、Ｖｉｎがチョッパー回路の入力電圧（入力端子Ｎｉｎの電圧）、Ｖｏｕｔが出力電圧である。

図８のＡ１はサンプルモードに対応する期間であり、ＶｓｍｐがＨｉｇｈであり、ＶｃｏｍがＬｏｗであるため、Ｓ１がオフ、Ｓ２及びＳ３がオンに設定される。この状態では、温度検出電圧ＶＴＤが入力され、徐々にキャパシターＣに電荷が蓄積されていき、安定した状態ではＶｉｎはＶＴＤ及びＶｃに対応する電圧となる。図８のＡ２からわかるように、キャパシターＣのチャージは即座に行われるわけではないため、サンプルモードの期間を過剰に短くしてしまうと、Ｖｃが温度検出電圧ＶＴＤに対応した値とならず、精度が低下することになる。

図８のＡ３がコンパレーターモードであり、ＶｃｏｍがＨｉｇｈであり、ＶｓｍｐがＬｏｗであるため、Ｓ１がオン、Ｓ２及びＳ３がオフに設定される。この状態では、ＶｉｎはＤ／Ａ変換電圧ＶＤＡＣとなる。図８の例では、ＶＤＡＣ＜ＶＴＤであったため、Ｖｏｕｔは徐々に大きくなり、安定した状態では高電位側電源電圧となる。

処理部２３では、Ｖｏｕｔが高電位側電源電圧（或いはそれに近い電圧）であると判定された場合には、温度検出電圧ＶＴＤがＤ／Ａ変換電圧ＶＤＡＣよりも大きいとしてアップ判定を行う。

図８のＡ４からわかるように、Ｖｏｕｔの高電位側電源電圧への変化は即座に行われるわけではないため、コンパレーターモードの期間を過剰に短くしてしまうと、Ｖｏｕｔが温度検出電圧ＶＴＤとＤ／Ａ変換電圧ＶＤＡＣの関係に対応した値とならず、精度が低下することになる。例えば、ＶＤＡＣ＞ＶＴＤである場合（後述するＡ６の場合）のＶｏｕｔと明確に区別可能な程度までＶｏｕｔが変化する長さの期間を設けなければ判定精度は低下してしまう。また、図８のＡ２とＡ４の比較からわかるように、コンパレーターモードでは回路状態が安定するまでに要する時間がサンプルモードよりも長い。そのため、コンパレーターモードに設定される期間は、サンプルモードに設定される期間よりも長くすることが望ましい。

また、本実施形態の手法では、所与のタイミングでの温度検出電圧ＶＴＤに対して、少なくとも２つのＤ／Ａ変換電圧ＶＤＡＣを用いた比較処理を行う。Ａ１及びＡ３は１つめのＤ／Ａ変換電圧ＶＤＡＣを用いた比較処理に相当する。Ａ３の終了後、温度検出電圧ＶＴＤと２つめのＤ／Ａ変換電圧ＶＤＡＣを用いた比較処理を行う。この２回目の比較処理がＡ５、Ａ６に対応する。

Ａ５は、Ａ１と同様に温度検出電圧ＶＴＤに対応する電荷を蓄積するサンプルモードである。なお、Ａ１とＡ５では同じ温度検出電圧ＶＴＤを対象としており、理想的にはキャパシターＣのチャージ電圧Ｖｃはコンパレーターモードの期間でも一定に保たれることから、Ａ５のサンプルモードは不要であるとも考えられ、実際にＡ５を省略してもよい。しかし、サンプルモードとコンパレーターモードとの切り替えの際には、アナログスイッチ（Ｓ１〜Ｓ３）のオンオフが行われるため、電荷漏れが生じうる。図８の例では、この電荷漏れの可能性を考慮して、２回目の比較処理の際にも再度サンプルモードで動作する期間Ａ５を設けている。

Ａ６は、Ａ３と同様にＶｃｏｍがＨｉｇｈ、ＶｓｍｐがＬｏｗとなり、Ｄ／Ａ変換電圧ＶＤＡＣが入力される。ただし、入力されるＤ／Ａ変換電圧ＶＤＡＣは、Ａ３とは異なるデジタルデータ（通常動作モードであれば後述するように１ＬＳＢ加算した値）をＤ／Ａ変換した電圧となり、それによりＡ３とＡ６ではＶｉｎの値が異なっている。

図８の例では、Ａ６ではＶＤＡＣ＞ＶＴＤであったため、Ｖｏｕｔは徐々に小さくなり、安定した状態では低電位側電源電圧となる。処理部２３では、Ｖｏｕｔが低電位側電源電圧（或いはそれに近い電圧）であると判定された場合には、温度検出電圧ＶＴＤがＤ／Ａ変換電圧ＶＤＡＣよりも小さいとしてダウン判定を行う。

処理部２３では、このようなアップ判定、ダウン判定の組み合わせに応じて、出力である温度検出データＤＴＤの値を決定すればよい。Ｄ／Ａ変換電圧ＶＤＡＣの生成に用いる具体的なデジタル値や、温度検出データＤＴＤの具体的な決定手法については、通常動作モード、ハイスピードモードのそれぞれについて後述する。

３．２ 通常動作モード
通常動作モードは、上述したようにＡ／Ｄ変換結果データの急激な変化に起因する不具合、例えば周波数ホッピングによる不具合等を抑止する手法である。まず図９を用いて、周波数ホッピングが原因で発生するＧＰＳ（Global Positioning System）の通信エラーについて説明する。

ＧＰＳ衛星は、衛星軌道や時刻等に関する情報を図９の航法メッセージに含めて、ＧＰＳ衛星信号として、５０ｂｐｓのデータレートで送信している。このため１ビットの長さは２０ｍｓｅｃ（ＰＮコードの２０周期）になる。１つの航法メッセージは１つのマスターフレームで構成されており、１つのマスターフレームは１５００ビットからなる２５個のフレームで構成される。

ＧＰＳ衛星信号は、図９に示すように航法メッセージのビット値に応じてＢＰＳＫ変調方式で変調されている。具体的には、航法メッセージに対してＰＮコード（疑似ランダム符号）が乗算されてスペクトラム拡散が行われ、スペクトラム拡散後の信号に搬送波（１５７５．４２ＭＨｚ）が乗算されることで、ＢＰＳＫ変調が行われる。図９では、航法メッセージのＢ１の部分のＰＮコードが示され、ＰＮコードのＢ２の部分の搬送波が示されている。ＰＮコードの論理レベルが変化するタイミングで、Ｂ３に示すように搬送波が位相反転する。搬送波の１波長の期間は０．６３５ｎｓ程度である。ＧＰＳ受信機は、ＢＰＳＫ変調方式で変調された航法メッセージの搬送波を受信し、搬送波の受信信号の復調処理を行うことで、航法メッセージを取得する。

このような受信信号の復調処理の際に、搬送波の周波数（１５７５．４２ＭＨｚ）との残差周波数を４Ｈｚ／２０ｍｓｅｃ内に収めないと、復調処理において誤判定が生じてしまう。即ち、ＧＰＳ航法メッセージの１ビット長の期間（ＧＰＳ航法メッセージの周期）であるＴＰ＝２０ｍｓｅｃにおいて、搬送波の周波数との残差周波数を４Ｈｚ内に収めないと、周波数ホッピングによる通信エラーが生じてしまう。

そして搬送波の周波数である１５７５．４２ＭＨｚに対する上記の４Ｈｚの割合が数ｐｐｂ程度であるため、図２Ｂ、図２Ｃに示す許容ドリフト周波数であるＦＤも数ｐｐｂ程度になる。

例えばＧＰＳの受信機では、本実施形態の回路装置（発振器）により生成される発振信号により、復調処理における搬送波の周波数が設定される。このため、発振信号の発振周波数の周波数ドリフトを、ＴＰ＝２０ｍｓｅｃにおいて±ＦＤ内に収めることが必要になる。こうすることで、ＧＰＳ衛星信号の受信信号の復調処理において誤判定の発生を防止でき、通信エラー（受信エラー）が生じるのを回避できる。

しかしながら、従来のＤＴＣＸＯ等のデジタル方式の発振器では、期間ＴＰ（２０ｍｓｅｃ）において周波数ドリフトを±ＦＤ（数ｐｐｂ程度）内に抑えることは行っていなかった。このため図２Ｃに示すような周波数ホッピングが原因で、復調処理の誤判定による通信エラーが発生するという問題点があった。

これに対して、通常動作モードでは隣り合う出力タイミング間での温度検出データＤＴＤの変化がｋ×ＬＳＢ以下となるため、周波数ホッピング等を抑止可能である。

図１０は通常動作モードにおける処理を説明するフローチャートである。なお、ここではまずｋ＝１の場合を例にとって説明を行う。通常動作モードが開始されると、まず前回の温度検出データＤＴＤのコードをＤ／Ａ変換器２６でＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣとする（Ｓ１０１）。そして、図８を用いて上述したように、サンプルモード（例えばＡ１）、コンパレーターモード（例えばＡ３）により温度検出電圧ＶＴＤとの比較処理を行い、アップ判定とダウン判定のいずれかであるかの結果を取得する。

次に、レジスター部の値、すなわち前回の温度検出データＤＴＤの値そのものに対して、１ＬＳＢだけ加算し、加算後のデータをＤ／Ａ変換器２６でＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣとする（Ｓ１０２）。そして、図８を用いて上述したように、サンプルモード（例えばＡ５）、コンパレーターモード（例えばＡ６）により温度検出電圧ＶＴＤとの比較処理を行い、アップ判定とダウン判定のいずれかであるかの結果を取得する。

Ｓ１０１とＳ１０２により、比較部２７は、前回の出力タイミングでの温度検出データＤＴＤ（前回の最終結果データ）をＤ／Ａ変換器２６で変換したＤ／Ａ変換電圧ＶＤＡＣと、温度検出電圧ＶＴＤを比較する第１の比較結果の出力、及び前回の最終結果データに１ＬＳＢを加算した第２のデータをＤ／Ａ変換器２６で変換したＤ／Ａ変換電圧ＶＤＡＣと、温度検出電圧ＶＴＤを比較する第２の比較結果の出力を行ったことになる。

処理部２３は、この２つの比較処理の結果に基づいて、今回の温度検出データＤＴＤを決定する判定処理を行う（Ｓ１０３）。

まず、第１の比較結果に基づく判定処理により、温度検出電圧ＶＴＤがＤ／Ａ変換電圧ＶＤＡＣよりも大きいと判定された場合、すなわちアップ判定であり、第２の比較結果に基づく判定処理の結果もアップ判定である場合は、今回の前記最終結果データを、第２のデータ、すなわち前回の温度検出データＤＴＤに１ＬＳＢを加算した値に決定する（ステップＳ１０４）。

２つの比較処理の両方がアップ判定である場合とは、現在の温度が前回の出力タイミングでの温度よりも充分大きくなっている状態に対応する。そのため、今回の温度検出データＤＴＤは前回の温度検出データＤＴＤよりも大きくするとよく、ここでは変化幅を１ＬＳＢ以下としているため、１ＬＳＢだけ加算した値を出力すればよい。

また、第１の比較結果に基づく判定処理により、温度検出電圧ＶＴＤがＤ／Ａ変換電圧ＶＤＡＣよりも小さいと判定された場合、すなわちダウン判定であり、第２の比較結果に基づく判定処理の結果もダウン判定である場合は、今回の最終結果データを、前回の最終結果データから１ＬＳＢを減算したデータに決定する（ステップＳ１０５）。

２つの比較処理の両方がダウン判定である場合とは、現在の温度が前回の出力タイミングでの温度よりも充分小さくなっている状態に対応する。そのため、今回の温度検出データＤＴＤは前回の温度検出データＤＴＤよりも小さくするとよく、ここでは変化幅を１ＬＳＢ以下としているため、１ＬＳＢだけ減算した値を出力すればよい。

また、第１の比較結果に基づく判定処理の結果がアップ判定であり、第２の比較結果に基づく判定処理の結果がダウン判定である場合とは、温度の変化が大きくない状態に対応する。そのため、今回の温度検出データＤＴＤは前回の温度検出データＤＴＤの値を維持すればよい（ステップＳ１０６）。

また、第１の比較結果に基づく判定処理の結果がダウン判定であり、第２の比較結果に基づく判定処理の結果がアップ判定である場合とは、通常起こりえない状態である。なぜなら、この場合の温度検出電圧ＶＴＤは、所与の電圧に比べて小さく、且つ当該所与の電圧よりも大きい電圧に比べて大きいことになり、そのような電圧値は存在しないためである。この状態では第１，第２の比較処理の少なくとも一方が適切に行えていないおそれがあるため、そのような不適切な判定により出力する温度検出データＤＴＤの値を変動させることは好ましくない。よって本実施形態では、第１の比較結果がダウン判定であり、第２の比較結果がアップ判定である場合には、今回の温度検出データＤＴＤは前回の温度検出データＤＴＤの値を維持する（ステップＳ１０６）。

ここではｋ＝１としたため比較処理が２回となったが、ｋが２以上の場合も処理の簡略化が可能な点は同様である。すなわち、±ｋ×ＬＳＢを超えるようなＭＳＢ側のビットについては、既に求められている前回の温度検出データＤＴＤの値をそのまま流用可能であるため、当該ビットを決定するための比較処理を省略できるという効果がある。

例えば、比較部２７は、前回の出力タイミングでの温度検出データＤＴＤに対応する前回の最終結果データをＤ／Ａ変換器２６で変換したＤ／Ａ変換電圧ＶＤＡＣと、温度検出電圧ＶＴＤとを比較して第１の比較結果を出力し、前回の最終結果データがｋ×ＬＳＢ以下の範囲で更新されたデータをＤ／Ａ変換器２６で変換したＤ／Ａ変換電圧ＶＤＡＣと、温度検出電圧ＶＴＤとを比較して第２の比較結果を出力する。そして処理部２３は、第１の比較結果及び第２の比較結果に基づく判定処理を行い、判定処理に基づいて、前回の最終結果データをｋ×ＬＳＢ以下の範囲で更新して、今回の最終結果データとして決定する更新処理を行えばよい。

ステップＳ１０４〜Ｓ１０６のいずれかの処理後は、通常動作モードを終了するか否か、例えばディスエーブル信号が入力されたか否かを判定し（ステップＳ１０７）、Ｓ１０７でＹｅｓの場合には通常動作モードを終了し、Ｎｏの場合にはステップＳ１０１に戻り処理を継続する。

なお、以上では所与のデジタルデータと、当該デジタルデータに対応するアナログ信号（Ｄ／Ａ変換電圧）との関係として図１１Ａに示した関係を想定していた。具体的には、デジタルデータとして所与の値Ｄと、Ｄ＋１ＬＳＢ、Ｄ−１ＬＳＢを設定し、各デジタルデータに対応するアナログ信号（電圧値）をＶ_Ｄ，Ｖ_Ｄ＋１、Ｖ_Ｄ−１とした場合に、電圧値がＶ_Ｄ−１〜Ｖ_Ｄの場合に対応するデジタルデータをＤ−１ＬＳＢとし、電圧値がＶ_Ｄ〜Ｖ_Ｄ＋１の場合に対応するデジタルデータをＤとし、電圧値がＶ_Ｄ＋１〜Ｖ_Ｄ＋２の場合に対応するデジタルデータをＤ＋１ＬＳＢとする関係である。この例であれば、出力であるデジタルデータをＤにするかＤ±１ＬＳＢにするかの境界は、ＢＯ１とＢＯ２すなわちＶ_ＤとＶ_Ｄ＋１である。そのため、Ｓ１０１，Ｓ１０２を用いて上述したように、Ｄ／Ａ変換器２６に入力するデータ（コード）は、前回の温度検出データＤＴＤ、及びそれに１ＬＳＢを加算した値を用いれば、今回の温度検出データＤＴＤを前回の値そのままとするか±１ＬＳＢするかを適切に判定可能である。

しかし、アナログ信号とデジタルデータとの関係は図１１Ａに限定されるものではなく、例えば図１１Ｂを用いてもよい。図１１Ｂでは、電圧値がＶ_Ｄ−２〜Ｖ_Ｄ−１の場合に対応するデジタルデータをＤ−１ＬＳＢとし、電圧値がＶ_Ｄ−１〜Ｖ_Ｄの場合に対応するデジタルデータをＤとし、電圧値がＶ_Ｄ〜Ｖ_Ｄ＋１の場合に対応するデジタルデータをＤ＋１ＬＳＢとしている。図１１Ｂの例であれば、出力であるデジタルデータをＤにするかＤ±１ＬＳＢにするかの境界は、ＢＯ３とＢＯ４すなわちＶ_Ｄ−１とＶ_Ｄである。そのため、Ｄ／Ａ変換器２６に入力するデータ（コード）は、前回の温度検出データＤＴＤ、及びそれから１ＬＳＢを減算した値を用いるとよいことになる。

この場合、比較部２７は、前回の出力タイミングでの温度検出データＤＴＤに対応する前回の最終結果データをＤ／Ａ変換器２６で変換したＤ／Ａ変換電圧ＶＤＡＣと、温度検出電圧ＶＴＤを比較する第１の比較結果の出力、及び前回の最終結果データから１ＬＳＢが減算された第２のデータをＤ／Ａ変換器２６で変換したＤ／Ａ変換電圧ＶＤＡＣと、温度検出電圧ＶＴＤを比較する第２の比較結果の出力を行えばよい。

この場合も処理部２３での判定は同様に行えばよい。処理部２３は、第１の比較結果に基づく判定処理の結果がアップ判定であり、第２の比較結果に基づく判定処理の結果もアップ判定である場合は、今回の最終結果データを、前回の最終結果データに１ＬＳＢを加算したデータに決定する。また、第１の比較結果に基づく判定処理の結果がダウン判定であり、第２の比較結果に基づく判定処理の結果もダウン判定である場合は、今回の最終結果データを第２のデータ（−１ＬＳＢしたデータ）に決定する。

また、処理部２３は、第１の比較結果に基づく判定処理の結果、及び第２の比較結果に基づく判定処理の結果の一方がアップ判定であり、且つ他方がダウン判定である場合は、今回の最終結果データ（温度検出データＤＴＤ）を、前回の最終結果データに決定すればよい。

なお、図７Ａでは比較部２７への入力は、Ｄ／Ａ変換電圧ＶＤＡＣと温度検出電圧ＶＴＤの２つであるものとしたがこれには限定されない。上述したように、通常動作モードでは温度検出電圧ＶＴＤとの比較対象となる電圧は、前回の温度検出データＤＴＤをＤ／Ａ変換した第１のＤ／Ａ変換電圧ＶＤＡＣＡと、前回の温度検出データＤＴＤに１ＬＳＢを加算（減算）したデータをＤ／Ａ変換した第２のＤ／Ａ変換電圧ＶＤＡＣＢとの２つである。つまり、比較部２７に対してＶＤＡＣＡとＶＤＡＣＢとが入力できればよいため、図７Ａ〜図７Ｃに示したように１つの入力経路を時分割的に利用して、ＶＤＡＣＡを入力する期間とＶＤＡＣＢを入力する期間を設けてもよいし、ＶＤＡＣＡを入力する経路とＶＤＡＣＢを入力する経路を別途設けてもよい。

図１２が経路を別途設ける場合の比較部２７の構成例である。図１２に示したように、比較部２７はＤ／Ａ変換器２６とキャパシターＣの一端との間に設けられる第４のスイッチＳ４を含み、Ｓ４に対してはＤ／Ａ変換器２６から第２のＤ／Ａ変換電圧ＶＤＡＣＢが入力される。この例では、ＶＤＡＣＡとＶＴＤを比較するコンパレーターモード（図８のＡ３）では、Ｓ１をオン、Ｓ２〜Ｓ４をオフに設定し、ＶＤＡＣＢとＶＴＤを比較するコンパレーターモード（図８のＡ５）では、Ｓ１〜Ｓ３をオフ、Ｓ４をオンに設定すればよい。

３．３ ハイスピードモード
次に第１のＡ／Ｄ変換方式の具体例としてハイスピードモードについて説明する。ハイスピードモードは上述したように、ＭＳＢ側とＬＳＢ側とで判定期間に差を設ける手法であるため、まず具体的な判定期間について説明する。

上述したように、ＭＳＢ側のビットは大きな値に対応するため、当該ビットを０にするか１にするかに応じて値（Ｄ／Ａ変換をした場合にはアナログ信号である電圧値）が大きく変化する。そのため、比較部２７における比較処理の誤判定の可能性がＬＳＢ側に比べて低い。しかし、そうは言っても誤判定の可能性は残るし、本実施形態ではＭＳＢ側の判定期間が短いため誤判定の可能性も高まる。さらに、上述してきたようにＭＳＢ側は値に対する寄与度が高いため、誤判定が生じた場合の影響が非常に大きい。

本実施形態では、その点を考慮して、ＬＳＢ側の判定結果に基づいてＭＳＢ側の判定結果を修正する。ＬＳＢ側は判定期間が相対的に長いため、判定精度も高くできる。つまり、判定精度が高いＬＳＢ側の結果により、判定精度が相対的に低いＭＳＢ側の結果を修正することで、温度検出データＤＴＤの精度を高くすることが可能になる。よって以下では、この修正手法についても説明する。

なお、ハイスピードモードは逐次比較型に準ずる手法であり、温度検出データＤＴＤの値をＭＳＢ側から１ビットずつ決定していくことは妨げられない。ただし、後述するように、ＬＳＢ側の結果によるＭＳＢ側の結果の修正を、下位ビットからの繰り上がり又は繰り下がりにより実現しようとした場合、１ビットずつの処理では全ビットについて繰り上がり、繰り下がりの可能性を考慮しなくてはならず比較処理の回数が増えてしまう。例えばＡ／Ｄ変換を１５ビットで行う場合、最上位ビットを除く１４ビットの処理において、毎回繰り上がり繰り下がりの有無を判定しなくてはならない。その場合、１回当たりの比較処理の時間を短くしたとしても、高速化の効果が薄れるおそれがある。

よって、下位ビットからの繰り上がり又は繰り下がりを行いつつ、効率的に高速化を行うためには、繰り上がり（繰り下がり）の発生を判定する回数を少なくするとよい。例えば、２ビットを１単位として処理を行った場合、１５ビットは後述するように８つのビット範囲に区画され、最上位２ビット以外の７つのビット範囲において繰り上がり繰り下がりの判定をすればよいことになる。

よって以下では、Ａ／Ｄ変換結果データを、所与のビット幅で複数のビット範囲に区画し、区画された各ビット範囲においてＭＳＢ側からＬＳＢ側にビット値を決定していく場合を例にとって説明する。特に後述の例では、所与のビット幅とは２ビットである。もちろん、ここでの所与のビット幅を３ビット以上としてもよいし、上述したように１ビット単位で処理を行ってもよい。また、図１３Ａや図１３Ｂでは最下位ビットが１ビットを単位としていることからわかるように、全ビット範囲を同一のビット幅に設定する必要はなく、例えばＭＳＢ側とＬＳＢ側とで異なるビット幅を設定するといった変形実施も可能である。

３．３．１ ＭＳＢ側とＬＳＢ側での判定期間の差
図１３Ａ、図１３Ｂにハイスピードモードにおける判定期間の設定例を示す。図１３Ａの横軸は時間を表す。図１３Ａの上段はモードを表し、ここではハイスピードモードの中でも判定期間の長さが異なる３つのモード（モード１〜モード３）が設定されている。図１３Ａの下段は、１５ビットのＡ／Ｄ変換結果データのうち、どのビットが判定対象となっているかを表すものである。Ｄ［ｘ：ｙ］との表記は、Ａ／Ｄ変換結果データのうち、最下位ビット（ＬＳＢ）から数えてｙビット目からｘビット目までのｘ−ｙ＋１ビットの幅を持つデータを表す。最下位ビットをＤ［０］としているため、例えばＤ［１４：１３］であれば最もＭＳＢ側の２ビットを表す。

図１３Ａからわかるように、Ｄ［１４：１３］〜Ｄ［６：５］の５区画では最も判定期間の短い（最も高速の）モード１に設定される。なお、図１３ＡではＤ［１４：１３］とそれ以外とで判定期間の長さが異なるが、これは最上位のビットでは繰り上がり繰り下がりを考慮しなくてもよいという観点から生じたものであって、１回の比較処理に要する時間に差はない。

そして、Ｄ［４：３］では、モード１に比べて判定期間の長いモード２に設定され、Ｄ［２：１］ではさらに判定期間の長いモード３に設定される。また、最下位ビットであるＤ［０］については、モード３よりもさらに判定期間が長く設定される。詳細については後述するが、例えばＤ［０］の判定は上述した通常動作モードと同様の処理により実現されてもよい。

図１３Ｂが具体的な判定期間の設定例である。図１３Ｂの例では最も高速であるモード１では、サンプルモード及びコンパレーターモードのいずれについても、Ａ／Ｄ変換に用いるクロックに換算して２クロック分の期間を設定している。クロックは種々の設定が可能であるが、例えば１２８ｋＨｚである。

Ｄ［１４：１３］については、図１４ＡのステップＳ２０１、ステップＳ２０３（或いはステップＳ２０４）を用いて後述するように、当該２ビットのデータの決定には２回の比較処理を行えばよい。つまり、Ｄ［１４：１３］は、１回目のサンプルモード、１回目のコンパレーターモード、２回目のサンプルモード、２回目のコンパレーターモードのそれぞれについて２クロック分の期間を要するため、合計で８クロック分の期間が判定期間として設定される。クロックが１２８ｋＨｚであれば、Ｄ［１４：１３］の判定期間は６２．５μｓｅｃとなる。

Ｄ［１２：１１］〜Ｄ［６：５］の４区画については、図１４ＡのステップＳ２０６、ステップＳ２０８及びステップＳ２０９（或いはステップＳ２１０及びステップＳ２１１）を用いて後述するように、当該２ビットのデータの決定及び繰り上がり繰り下がりの有無の決定に３回の比較処理が必要となる。よって、サンプルモード、コンパレーターモードはそれぞれ３回ずつ実行され、各期間が２クロック分であるため、合計で１２クロック分の期間が判定期間として設定される。クロックが１２８ｋＨｚであれば、Ｄ［１２：１１］〜Ｄ［６：５］の各区画の判定期間は９３．７５μｓｅｃとなる。

Ｄ［４：３］では、それよりもＭＳＢ側に比べて判定精度を高くするために、比較的長い判定期間を設定する。その際、図８の波形図を用いて説明したように、コンパレーターモードの期間を長くする方が、サンプルモードの期間を長くする場合に比べて精度に対する寄与が大きい。よって図１３Ｂの例では、モード２では、サンプルモードに２クロック分、コンパレーターモードに６クロック分の期間を割り当てる。Ｄ［４：３］でも、行われる比較処理は３回であるため、（２＋６）×３の合計２４クロック分の期間が判定期間として設定される。クロックが１２８ｋＨｚであれば、Ｄ［４：３］の判定期間は１８７．５μｓｅｃとなる。

Ｄ［２：１］では、さらに長い判定期間を設定する。図１３Ｂの例では、モード３では、コンパレーターモードに１２クロック分の期間を割り当てている。また、図８を用いて上述したようにサンプルモードも長い方が精度が期待できるため、ここではサンプルモードの期間も４クロック分に拡張している。Ｄ［２：１］でも、行われる比較処理は３回であるため、（４＋１２）×３の合計４８クロック分の期間が判定期間として設定される。クロックが１２８ｋＨｚであれば、Ｄ［２：１］の判定期間は３７５μｓｅｃとなる。

Ｄ［０］では、さらに長い判定期間を設定する。図１３Ｂの例では、コンパレーターモードに２４クロック分、サンプルモードに８クロック分の期間を割り当てている。なお、後述するようにＤ［０］では通常動作モードと同様の処理を行ってもよい。この場合、比較処理は２回となるため、（８＋２４）×２の合計６４クロック分の期間が判定期間として設定される。クロックが１２８ｋＨｚであれば、Ｄ［０］の判定期間は５００μｓｅｃとなる。

なお、通常動作モードの説明では具体的な判定期間について触れなかったが、一例としてはＤ［０］と同様に、コンパレーターモードに２４クロック分、サンプルモードに８クロック分の期間を割り当てればよい。もちろん、Ｄ［０］の処理内容や判定期間は通常動作モードと同一にする必要はなく、種々の変形実施が可能である。

また、図１４Ａのフローチャートを用いて後述するように、ハイスピードモード自体はＤ［１４：１］までを決定するモードであると考え、ハイスピードモード内でＤ［０］を決定しないものとしてもよい。この場合、ハイスピードモードで決定したＤ［１４：１］と、初期状態（後述の例では０）のままであるＤ［０］とから構成される１５ビットのデータを初期値として、通常動作モードに移行することになる。最下位ビットやその近傍のビットについては実際の温度と誤差が生じている可能性があるが、その誤差は充分小さく、通常動作モードにおいてｋ×ＬＳＢずつ値を近づけていく処理でも大きな問題は生じない。

図１３Ｂの変換時間の積算を見ればわかるように、１５ビット精度のＡ／Ｄ変換の実行を例えば１．５ｍｓｅｃで実現することができ、上述した２ｍｓｅｃ以内といった要求を満足することが可能になる。

なお、図１３Ａ，図１３Ｂはハイスピードモードにおける判定期間の設定の一例であり、種々の変形実施が可能である。例えば、サンプルモードとコンパレーターモードに割り当てるクロック数を図１３Ｂとは異なる値に設定してもよいし、上述したように２回目３回目のサンプルモード自体を省略してもよい。或いは、ＬＳＢ側の判定結果に基づくＭＳＢ側の判定結果の修正、例えば繰り上がりや繰り下がりを考慮しない場合であれば、Ｄ［１２：１１］〜Ｄ［２：１］の各区間についても比較処理の回数を減らせるため、より高速化を実現することが可能である。また、ここではハイスピードモードのモード１〜３及びノーマルモードの４段階で判定期間を変更する設定例を示したが、少なくともＭＳＢ側とＬＳＢ側とで判定期間が異なればよいため、判定期間の長さは２段階や３段階で変化させてもよいし、５段階以上で変化させることも可能である。

以上のように、処理部２３は、比較部２７での比較期間の長さを設定することで、第１の判定期間（ＭＳＢ側の判定期間）及び第２の判定期間（ＬＳＢ側の判定期間）の長さを設定してもよい。

ここでの比較期間は、具体的にはサンプルモードを実行する期間及びコンパレーターモードを実行する期間の両方を表すものであってもよいし、コンパレーターモードを実行する期間を比較期間と考えてもよい。上述したように、コンパレーターモードを実行する期間を長くすることで、効率的にＡ／Ｄ変換の精度を向上させることが可能になる。

また、Ａ／Ｄ変換結果データが第１〜第Ｎ（Ｎは２以上の整数）のビット範囲に区画される場合に、Ａ／Ｄ変換結果データのＭＳＢ側の判定処理は、第１〜第ｐ（ｐは１以上の整数）のビット範囲に対する判定処理を含み、Ａ／Ｄ変換結果データのＬＳＢ側の判定処理は、第ｑ（ｑはｐ＜ｑ≦Ｎを満たす整数）〜第Ｎのビット範囲に対する判定処理を含んでもよい。

図１３Ａ、図１３Ｂの例では、Ｎ＝８であり、ｐ＝５、ｑ＝８である。すなわち、Ｄ［１４：１３］〜Ｄ［６：５］の第１〜第５のビット範囲がＭＳＢ側であり、当該５範囲については最も短い判定期間により判定処理を行う。また、Ｄ［０］である第８のビット範囲がＬＳＢ側であり、当該１範囲については最も長い判定期間により判定処理を行う。また、図１３Ａ、図１３Ｂの例では、判定期間は４段階で変更しており、中間的な長さの判定期間が設定されるビット範囲が存在する。具体的には第６のビット範囲であるＤ［４：３］は第１〜第５のビット範囲より長く、第８のビット範囲より短い判定期間が設定され、第７のビット範囲であるＤ［２：１］は第６のビット範囲より長く、第８のビット範囲より短い判定期間が設定される。

３．３．２ ＬＳＢ側の判定結果に基づくＭＳＢ側の判定結果の修正
図１４Ａは、ハイスピードモードにおける具体的な処理の流れを説明するフローチャートである。ハイスピードモードは、大きくＤ［１４：１３］を判定する部分（ステップＳ２０１〜Ｓ２０５）と、Ｄ［１２：１］を判定する部分（ステップＳ２０６〜Ｓ２１３）とに分けられる。両者の差異は、ＭＳＢ側への繰り上がり繰り下がりの有無である。以下詳細に説明する。

ハイスピードモードの開始時には、Ａ／Ｄ変換結果データとして中間的な値が設定されている。例えば”１００００００００００００００”といったデータである。まず、Ｄ［１４：１３］の判定では、当該２ビットに”１０”をセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行い（ステップＳ２０１）、処理部２３でその結果に基づく判定処理を行う（ステップＳ２０２）。なお、判定対象とされていない他の１３ビットについては、既に判定済みの値、或いは初期値をセットしておけばよい。Ｄ［１４：１３］の場合、Ｄ［１２：０］は未判定、且つ初期値は全て０であるため、Ｄ［１４：１３］に”１０”をセットした場合のデータは、”１００００００００００００００”となる。

ステップＳ２０２でＶＴＤ＞ＶＤＡＣである、すなわちアップ判定であるとされた場合には、Ｄ［１４：１３］に”１１”をセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行う（ステップＳ２０３）。一方、ステップＳ２０２でＶＴＤ＜ＶＤＡＣである、すなわちダウン判定であるとされた場合には、Ｄ［１４：１３］に”０１”をセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行う（ステップＳ２０４）。

そして処理部２３は、ステップＳ２０３或いはＳ２０４の結果を判定する（ステップＳ２０５）。図１４Ｂは、具体的な判定内容を示す図である。”１０”でアップ判定且つ”１１”でもアップ判定の場合（ステップＳ２０３に移行しそこでもアップ判定の場合）、Ｄ［１４：１３］＝”１１”とする。”１０”でアップ判定且つ”１１”でダウン判定の場合（ステップＳ２０３に移行しそこでダウン判定の場合）、Ｄ［１４：１３］＝”１０”とする。”１０”でダウン判定且つ”０１”でアップ判定の場合（ステップＳ２０４に移行しそこでアップ判定の場合）、Ｄ［１４：１３］＝”０１”とする。”１０”でダウン判定且つ”０１”でもダウン判定の場合（ステップＳ２０４に移行しそこでもダウン判定の場合）、Ｄ［１４：１３］＝”００”とする。

以上の処理は一般的な比較処理と同様であり、特に繰り上がり繰り下がりは考慮しなくてよい。

次に、２ビットＬＳＢ側の判定処理に移行する。まずはＤ［１２：１１］の２ビットについて”１０”をセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行い（ステップＳ２０６）、処理部２３でその結果に基づく判定処理を行う（ステップＳ２０７）。この場合、Ｄ［１４：１３］には、ステップＳ２０５で決定された値をセットし、Ｄ［１０：０］には初期値（ここでは”０”）をセットする。例えば、Ｄ［１４：１３］＝”１１”と決定された場合であれば、ステップＳ２０６でセットするデータは”１１１００００００００００００”となる。

ステップＳ２０７でアップ判定の場合、Ｄ［１２：１１］に”１１”をセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行う（ステップＳ２０８）。しかし、”１１”をセットした場合にＶＴＤ＞ＶＤＡＣとなったとしても、ステップＳ２０５で上述したように、Ｄ［１２：１１］が”１１”と判定されるのみで、よりＭＳＢ側のビット（ここではＤ［１４：１３］）に対する修正ができない。よって、繰り上がりを考慮するためには、Ｄ［１２：１１］に”１１”をセットするよりもさらに大きい値をセットする必要がある。

具体的には、繰り上がりが生じた状態のデータをセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行う（ステップＳ２０９）。この例ではＤ［１２：１１］＝”００”とし、Ｄ［１３］の値を１大きくすればよい。例えば、Ｄ［１４：１３］＝”０１”と判定されていた場合であれば、Ｄ［１４：１１］＝”１０００”をセットする。つまりステップＳ２０８でＤ［１４：１１］＝”０１１１”をセットし、ステップＳ２０９ではさらにそれよりも大きい”１０００”をセットする。

また、ステップＳ２０７でダウン判定の場合、Ｄ［１２：１１］に”０１”をセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行う（ステップＳ２１０）。しかし、”０１”をセットした場合にＶＴＤ＜ＶＤＡＣとなったとしても、ステップＳ２０５で上述したように、Ｄ［１２：１１］が”００”と判定されるのみで、よりＭＳＢ側のビットに対する修正（具体的には小さくする修正）ができない。よって、繰り下がりを考慮するためには、Ｄ［１２：１１］に”０１”をセットするよりもさらに小さい値をセットする必要がある。具体的には、Ｄ［１２：１１］に”００”をセットしたデータをＤ／Ａ変換してＤ／Ａ変換電圧ＶＤＡＣを生成し、温度検出電圧ＶＴＤとの比較処理を行う（ステップＳ２１１）。

そして処理部２３は、ステップＳ２０８、Ｓ２０９の比較結果、或いはステップＳ２１０、Ｓ２１１の比較結果に基づく判定を行う。図１４Ｃは、具体的な判定内容を示す図である。まず２０７でアップ判定である場合について説明する。この場合、ステップＳ２０８、Ｓ２０９の比較処理を行い、それぞれについてアップ判定、ダウン判定があり得るため合計４通りのパターンがあり得る。

ステップＳ２０８及びＳ２０９の両方でアップ判定の場合、温度検出電圧ＶＴＤは繰り上がりが必要な程度に大きいことがわかる。よって、判定対象としている２ビットの値は”００”に決定し、その１つＭＳＢ側のビットに１を加算する。また、ステップＳ２０８及びＳ２０９の両方でダウン判定の場合、温度検出電圧ＶＴＤは”１０”をセットした場合と”１１”をセットした場合の間にあることがわかるため、判定対象としている２ビットは”１０”に決定する。

また、ステップＳ２０８でアップ判定であり、ステップＳ２０９でダウン判定の場合、温度検出電圧ＶＴＤは、”１１”をセットした場合と繰り上がりが生じる場合との間にあることがわかるため、判定対象としている２ビットは”１１”に決定する。

また、ステップＳ２０８でダウン判定であり、ステップＳ２０９でアップ判定の場合、通常ではあり得ないエラー状態であることがわかる。エラー状態である場合の処理は種々考えられるが、ここでは”１１”という値を設定するものとしている。つまり、ステップＳ２０８，２０９については（１）両方アップ判定の場合（２）両方ダウン判定の場合（３）一方がアップ判定で他方がダウン判定の場合、の３パターンを考慮して値を決定する。

次に、２０７でダウン判定である場合について説明する。この場合、ステップＳ２１０、Ｓ２１１の比較処理を行い、それぞれについてアップ判定、ダウン判定があり得るため合計４通りのパターンがあり得る。

ステップＳ２１０及びＳ２１１の両方でアップ判定の場合、温度検出電圧ＶＴＤは”０１”をセットした場合と”１０”をセットした場合の間にあることがわかるため、判定対象としている２ビットは”０１”に決定する。ステップＳ２１０及びＳ２１１の両方でダウン判定の場合、温度検出電圧ＶＴＤは繰り下がりが必要な程度に小さいことがわかる。よって、判定対象としている２ビットの値は”１１”に決定し、その１つＭＳＢ側のビットから１を減算する。例えば、Ｄ［１４：１３］＝”１０”である場合であって、Ｄ［１２：１１］で繰り下がりが必要と判定された場合には、Ｄ［１４：１１］＝”０１１１”に決定すればよい。

また、ステップＳ２１０でダウン判定であり、ステップＳ２１１でアップ判定の場合、温度検出電圧ＶＴＤは、”００”をセットした場合と”０１”をセットした場合との間にあることがわかるため、判定対象としている２ビットは”００”に決定する。

また、ステップＳ２１０でアップ判定であり、ステップＳ２１１でダウン判定の場合、通常ではあり得ないエラー状態であることがわかる。エラー状態である場合の処理は種々考えられるが、ここでは”００”という値を設定するものとしている。つまり、ステップＳ２１０，Ｓ２１１についても（１）両方アップ判定の場合（２）両方ダウン判定の場合（３）一方がアップ判定で他方がダウン判定の場合、の３パターンを考慮して値を決定する。

図１５にハイスピードモードでの具体的な数値の決定例を示す。縦軸が時間を表し、表の上から下へ向かって処理が進んでいく。ＤＢ［１４：０］はＤ／Ａ変換器２６でのＤ／Ａ変換の対象となるデータ（Ｄ／Ａ変換電圧ＶＤＡＣのもととなるデータ）を表し、ＤＯ［１４：０］がハイスピードモードの出力となる１５ビット精度のＡ／Ｄ変換結果データを表す。ＤＢの値を種々変更しながら比較処理、判定処理を行い、その結果によりＤＯを更新していく。そしてＬＳＢ側のビットまで処理が終わったタイミングでのＤＯがＡ／Ｄ変換結果データに対応することになる。なお、上述したように、ＭＳＢ側とＬＳＢ側とで実際には判定期間が異なることになるが、図１５では便宜上縦軸での長さには差を設けていない。また、ＤＢ，ＤＯのうち、網掛けで示された部分は値が更新されたビットを表す。Ｃ８を用いて後述するように、繰り上がり繰り下がりが生じる場合には、処理対象でないビットについても更新対象となる可能性がある。

まず、最もＭＳＢ側の２ビットの”１０”がセットされ（Ｃ１、ステップＳ２０１に対応）、判定処理が行われる。ここではアップ判定であったため、次に当該２ビットに”１１”がセットされ（Ｃ２、ステップＳ２０３に対応）、判定処理が行われる。ここでもアップ判定であったため、ＤＯ［１４：１３］が”１１”に決定され（Ｃ３）、Ｄ［１２：１１］の判定に移行する。

Ｄ［１２：１１］では、まず”１０”がセットされ（Ｃ４、ステップＳ２０６に対応）、判定処理が行われる。ここではダウン判定であったため、”０１”、”００”がセットされる（Ｃ５、Ｃ６、ステップＳ２１０，２１１に対応）。図１５の例では、Ｃ５，Ｃ６の両方がアップ判定であったため、ＤＯ［１２：１１］が”０１”に決定され（Ｃ７）、Ｄ［１０：９］の判定に移行する。

以下、説明を簡略化する。Ｄ［１０：９］では、”１０”でアップ判定、且つ”１１”、”１００（繰り上がり）”の一方がアップ、他方がダウン判定となり、ＤＯ［１０：９］は”１１”に決定されている。なお、”１００”をセットする際には、繰り上がりが生じるためＤＢ［１２：１１］が”１０”となっている（Ｃ８）。

Ｄ［８：７］では、”１０”でダウン判定、且つ”０１”、”００”の両方がダウン判定となり、繰り下がりが生じている。具体的には、ＤＯ［８：７］は”１１”に決定されるとともに、”１１”に決定されてたＤ［１０：９］に対して減算が行われ、Ｄ［１０：９］が”１０”に修正されている。

Ｄ［６：５］では、”１０”でアップ判定、且つ”１１”、”１００（繰り上がり）”の両方がアップ判定となり、繰り上がりが生じている。具体的には、ＤＯ［６：５］は”００”に決定されるとともに、”１１”に決定されてたＤＯ［８：７］に対して加算が行われる。この場合、さらにＭＳＢ側のビットまで繰り上がりが波及し、Ｄ［１０：７］＝”１０１１”であったものが、”１１００”に修正されている。

Ｄ［４：３］では、”１０”でアップ判定、且つ”１１”、”１００（繰り上がり）”の両方がダウン判定となり、ＤＯ［４：３］は”１０”に決定されている。

Ｄ［２：１］では、”１０”でダウン判定、且つ”０１”、”００”の一方がアップ、他方がダウン判定となり、ＤＯ［２：１］は”００”に決定されている。

Ｄ［０］では、通常動作モードと同様であるため、それまでに決定されたＤＯ［１４：０］をセットした場合の比較処理と、ＤＯ［１４：０］に１ＬＳＢを加算した値をセットした場合の比較処理とを行い、１ＬＳＢ以下の範囲で値を更新すればよい。この例では、Ｄ［０］の初期値が０であるため、１ＬＳＢ減算した場合に繰り下がりが生じる。繰り上がりを生じさせたいのであれば初期値を１にセットすればよい。

或いは、通常動作モードとは動作を変更し、まず”１”をセットし、アップ判定の場合に”１０（繰り上がり）”をセット、ダウン判定の場合に”０”をセットするという変形実施を行ってもよい。この例では、両方アップ判定であれば繰り上がり、両方ダウン判定であれば繰り下がり、”１”でアップ判定且つ”１０”でダウン判定の場合は”１”に決定、”１”でダウン判定且つ”０”でアップ判定の場合は“０”に決定すればよい。

以上のように、処理部２３は、第１〜第Ｎのビット範囲のうちの、第ｒ（ｒは２≦ｒ≦Ｎを満たす整数）のビット範囲での判定結果に基づいて、第ｒのビット範囲のＭＳＢ側の第ｒ−１のビット範囲の結果を変更する。

例えば、図１５の例では、第４のビット範囲（Ｄ［８：７］）の判定結果が繰り下がりであることにより、それよりもＭＳＢに近いビット範囲である第３のビット範囲（Ｄ［１０：９］）が変更される。具体的には、Ｄ［１０：９］が”１１”から”１０”に変更されている。同様に、第５のビット範囲（Ｄ［６：５］）の判定結果が繰り上がりであることにより、それよりもＭＳＢに近いビット範囲である第４のビット範囲（Ｄ［８：７］）が変更される。なお、繰り上がりや繰り下がりが上位ビットに波及していくことがあるため、第ｒのビット範囲での判定結果に基づいて、第ｒ−２のビット範囲やさらにＭＳＢ側のビット範囲の結果が変更される場合も考えられる。

４．ＤＴＣＸＯの場合の他の構成の例
図４を用いて上述したように、本実施形態に係る回路装置は、Ｄ／Ａ変換器２６と、比較部２７と、処理部２３とを含むＡ／Ｄ変換部２０と、温度検出データＤＴＤに基づいて発振周波数の温度補償処理を行い、発振周波数の周波数制御データを出力するデジタル信号処理部５０と、デジタル信号処理部５０からの周波数制御データと振動子ＸＴＡＬを用いて、周波数制御データにより設定される発振周波数の発振信号を生成する発振信号生成回路１４０と、を含むものであってもよい。

この例において、周波数ホッピングはＡ／Ｄ変換部２０の出力である温度検出データＤＴＤの変化をｋ×ＬＳＢ以下に抑制することで実現されてもよい。しかし、周波数ホッピングは直接的には発振信号生成回路１４０の出力の変動に関連するものであるため、当該出力に関係する他の構成において周波数ホッピングを抑止する手法を併用してもよい。

以下、具体的な手法を説明した後、当該手法を実現するデジタル信号処理部５０、Ｄ／Ａ変換部８０の構成例について説明する。また、ＤＴＣＸＯに用いられる温度センサー部１０や発振回路１５０の構成例についても説明する。

４．１ Ａ／Ｄ変換部以外の構成による周波数ホッピングの抑止手法
周波数ホッピングを抑止するには、図１６に示すように、第１の温度Ｔ１から第２の温度Ｔ２に温度が変化した場合に、第１の制御電圧ＶＣ１と第２の制御電圧ＶＣ２の差分電圧ＶＤＦの絶対値よりも小さい電圧幅で変化する出力電圧ＶＱが、Ｄ／Ａ変換部８０から発振回路１５０に出力されるようにすればよい。

差分電圧ＶＤＦの絶対値は、例えば｜ＶＣ１−ＶＣ２｜である。この場合にＶＣ１＞ＶＣ２であってもよいし、ＶＣ１＜ＶＣ２であってもよい。また、温度変化が無いことなどにより、ＶＣ１＝ＶＣ２（ＤＴＤ１＝ＤＴＤ２）である場合には、出力電圧ＶＱの変化電圧幅も当然に０Ｖになり、差分電圧ＶＤＦの絶対値と出力電圧ＶＱの変化電圧幅は一致する。即ちこのケースは本実施形態の手法の例外のケースとなる。

例えばこの手法を採用しなかった場合には、温度がＴ１からＴ２に変化した場合に、Ｄ／Ａ変換部８０の出力電圧ＶＱは、図１６のＤ１に示すように差分電圧ＶＤＦのステップ幅で変化してしまう。

これに対して本実施形態の手法では、図１６のＤ２に示すように、この差分電圧ＶＤＦの絶対値よりも小さい電圧幅ＶＡで、Ｄ／Ａ変換部８０の出力電圧ＶＱを変化させる。電圧幅ＶＡは例えば期間ＴＤＡＣ内での出力電圧ＶＱの電圧変化である。

図１６のＤ２に示すように、ＶＡ＜ＶＤＦとなるようにＤ／Ａ変換部８０の出力電圧ＶＱを変化させれば、Ｄ１の場合に比べて、発振回路１５０の発振周波数の変化も非常に小さくなる。従って、図２Ｃのような周波数ホッピングの発生が抑制され、図９で説明した通信エラーの発生も防止できるようになる。

具体的には、デジタル信号処理部５０が、第１の温度から第２の温度に温度が変化した場合に、第１の温度（第１の温度検出データ）に対応する第１のデータから、第２の温度（第２の温度検出データ）に対応する第２のデータへと、ｋ’×ＬＳＢ単位で変化（ｋ’×ＬＳＢずつ変化）する周波数制御データＤＤＳを出力すればよい。ここでｋ’は１以上の整数である。なお、ｋ’は上述したｋと同じ値であってもよいし、異なる値であってもよい。

図１７Ａは、本実施形態の手法を周波数領域において説明する図である。例えば発振信号生成回路１４０（Ｄ／Ａ変換部８０及び発振回路１５０）による発振周波数の周波数可変範囲をＦＲとする。例えば発振信号生成回路１４０は、温度変化に対して図１７Ｂに示すような周波数調整を行うが、この周波数調整での周波数可変範囲がＦＲになる。即ち、この周波数可変範囲ＦＲ内に収まる温度変化であれば、発振信号生成回路１４０による周波数調整が可能となる。

また所定期間ＴＰ内における発振周波数の許容周波数ドリフトをＦＤとする。例えば図９で説明した通信エラーの発生を防止するためには、所定期間ＴＰ内での発振周波数の周波数ドリフトを、許容周波数ドリフトＦＤ内に収める必要がある。図２Ｃに示すような周波数ホッピングにより、発振周波数の周波数ドリフトが許容周波数ドリフトＦＤ内に収まらなくなると、例えばＧＰＳ衛星信号等の受信信号の復調処理において誤判定が発生して、通信エラーが生じてしまう。

またＤ／Ａ変換部８０のフルスケール電圧をＶＦＳとする。Ｄ／Ａ変換部８０は、このフルスケール電圧ＶＦＳの範囲で、出力電圧ＶＱを変化させることができる。このフルスケール電圧ＶＦＳは、例えばＤ／Ａ変換部８０に入力される周波数制御データＤＤＳが、０〜２^ｉというようにフルレンジで変化した場合の電圧範囲に相当する。

そして図１６で説明したＤ／Ａ変換部８０のＤ／Ａ変換間隔（ＴＤＡＣ）での出力電圧ＶＱの電圧変化の電圧幅をＶＡとする。この場合に本実施形態の手法では、図１７Ａに示すように、下式（３）が成立する。
ＶＡ＜（ＦＤ／ＦＲ）×ＶＦＳ （３）

具体的には、Ｄ／Ａ変換部８０の分解能をｉビットとした場合に、下式（４）が成立する。
１／２^ｉ＜（ＦＤ／ＦＲ） （４）

上式（３）、（４）に示す本実施形態の手法を採用することで、図１７Ａに示すように、所定期間ＴＰ（例えば２０ｍｓｅｃ）での、公称発振周波数ｆｏｓ（例えば１６ＭＨｚ程度）に対する発振周波数の周波数ドリフトを、許容周波数ドリフトＦＤ内（例えば数ｐｐｂ程度）に収めることが可能になる。これにより、図２Ｃ等で説明した周波数ホッピングを原因とする通信エラー等の発生を抑制できるようになる。

例えば上式（３）の右辺である（ＦＤ／ＦＲ）×ＶＦＳは、周波数可変範囲ＦＲに対する許容周波数ドリフトＦＤの比率である（ＦＤ／ＦＲ）を、Ｄ／Ａ変換部８０のフルスケール電圧ＶＦＳに乗算したものである。

そしてＤ／Ａ変換部８０のＤ／Ａ変換間隔（ＴＤＡＣ）での出力電圧ＶＱの変化の電圧幅ＶＡを、この（ＦＤ／ＦＲ）×ＶＦＳよりも小さくすれば、周波数領域においては、図１７Ａに示すように、公称発振周波数ｆｏｓに対する周波数ドリフトを、許容周波数ドリフトＦＤ内に収めることが可能になる。即ち、Ｄ／Ａ変換部８０の出力電圧ＶＱの変化の電圧幅ＶＡを、図１６のＤ２に示すように小さくすることができ、周波数ホッピングの発生を抑制できるようになる。

例えば上式（３）が成り立たないと、図１８に示すように、公称発振周波数ｆｏｓに対する周波数ドリフトが許容周波数ドリフトＦＤ内に収まらなくなる周波数ホッピングが生じ、図９で説明した通信エラー等が発生してしまう。本実施形態では上式（３）が成り立つように、Ｄ／Ａ変換部８０の出力電圧ＶＱを変化させることで、このような周波数ホッピングの発生が抑制され、通信エラー等を防止できるようになる。

上記の手法を実現するためのＤ／Ａ変換部８０の構成は種々考えられる。例えば、Ｄ／Ａ変換部８０は、変調回路と、Ｄ／Ａ変換器と、フィルター回路（ＬＰＦ）とを含んでもよい。デジタル信号処理部５０は、Ｄ／Ａ変換器の分解能であるｎビット（例えば１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力する。デジタル信号処理部５０は、例えば温度補償処理等のデジタル信号処理を実現するために、浮動小数点演算等を行っているため、このようなｎビット（例えばｎ＝１６ビット）よりもビット数が多いｉ＝ｍ＋ｎビットの周波数制御データＤＤＳを出力することは容易である。

そして変調回路は、ｉ＝ｍ＋ｎのうちのｍビットのデータに基づいて、ｉ＝ｍ＋ｎのうちのｎビットのデータの変調（ＰＷＭ変調等）を行い、変調後のｎビットのデータＤＭをＤ／Ａ変換器に出力する。そしてＤ／Ａ変換器がデータＤＭのＤ／Ａ変換を行い、得られた出力電圧ＶＤＡの平滑化処理をフィルター回路が行うことで、ｉ＝ｍ＋ｎビット（例えば２０ビット）というような高分解能のＤ／Ａ変換を実現できるようになる。

４．２ 温度センサー部、発振回路
図１９Ａに温度センサー部１０の第１の構成例を示す。図１９Ａの温度センサー部１０は、電流源ＩＳＴと、電流源ＩＳＴからの電流がコレクターに供給されるバイポーラートランジスターＴＲＴを有する。バイポーラートランジスターＴＲＴは、そのコレクターとのベースが接続されるダイオード接続となっており、バイポーラートランジスターＴＲＴのコレクターのノードに、温度特性を有する温度検出電圧ＶＴＤが出力される。温度検出電圧ＶＴＤの温度特性は、バイポーラートランジスターＴＲＴのベース・エミッター間電圧の温度依存性によって生じる。図１９Ｃに示すように温度検出電圧ＶＴＤは、負の温度特性（負の勾配を有する１次の温度特性）を有する。

図１９Ｂに温度センサー部１０の第２の構成例を示す。図１９Ｂでは、図１９Ａの電流源ＩＳＴが抵抗ＲＴにより実現される。そして抵抗ＲＴの一端は電源電圧のノードに接続され、他端はバイポーラートランジスターＴＲＴ１のコレクターに接続される。またバイポーラートランジスターＴＲＴ１のエミッターは、バイポーラートランジスターＴＲＴ２のコレクターに接続される。そしてバイポーラートランジスターＴＲＴ１、ＴＲＴ２は共にダイオード接続されており、バイポーラートランジスターＴＲＴ１のコレクターのノードに出力される電圧ＶＴＳＱは、図１９Ｃのように負の温度特性（負の勾配を有する１次の温度特性）を有している。

また図１９Ｂの温度センサー部１０では、オペアンプＯＰＤと抵抗ＲＤ１、ＲＤ２が更に設けられている。オペアンプＯＰＤの非反転入力端子には、電圧ＶＴＳＱが入力され、反転入力端子には、抵抗ＲＤ１の一端及び抵抗ＲＤ２の一端が接続される。そして抵抗ＲＤ１の他端には基準温度電圧ＶＴＡ０が供給され、抵抗ＲＤ２の他端はオペアンプＯＰＤの出力端子に接続される。

このようなオペアンプＯＰＤ及び抵抗ＲＤ１、ＲＤ２により、基準温度電圧ＶＡＴ０を基準として電圧ＶＴＳＱを正転増幅する増幅アンプが構成される。これにより、温度検出電圧ＶＴＤ＝ＶＡＴ０＋（１＋ＲＤ２／ＲＤ１）×（ＶＴＳＱ−ＶＡＴ０）が、温度センサー部１０から出力されるようになる。そして基準温度電圧ＶＡＴ０を調整することにより、基準温度Ｔ０の調整が可能になる。

図２０に発振回路１５０の構成例を示す。この発振回路１５０は、電流源ＩＢＸ、バイポーラートランジスターＴＲＸ、抵抗ＲＸ、可変容量キャパシターＣＸ１、キャパシターＣＸ２、ＣＸ３を有する。

電流源ＩＢＸは、バイポーラートランジスターＴＲＸのコレクターにバイアス電流を供給する。抵抗ＲＸは、バイポーラートランジスターＴＲＸのコレクターとベースの間に設けられる。

容量が可変である可変容量キャパシターＣＸ１の一端は、振動子ＸＴＡＬの一端に接続される。具体的には、可変容量キャパシターＣＸ１の一端は、回路装置の第１の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの一端に接続される。キャパシターＣＸ２の一端は、振動子ＸＴＡＬの他端に接続される。具体的には、キャパシターＣＸ２の一端は、回路装置の第２の振動子用端子（振動子用パッド）を介して振動子ＸＴＡＬの他端に接続される。キャパシターＣＸ３は、その一端が振動子ＸＴＡＬの一端に接続され、その他端がバイポーラートランジスターＴＲＸのコレクターに接続される。

バイポーラートランジスターＴＲＸには、振動子ＸＴＡＬの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、バイポーラートランジスターＴＲＸのコレクター・エミッター間電流が増加し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が減少するので、コレクター電圧ＶＣＸが低下する。一方、バイポーラートランジスターＴＲＸのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、電流源ＩＢＸから抵抗ＲＸに分岐するバイアス電流が増加するので、コレクター電圧ＶＣＸが上昇する。このコレクター電圧ＶＣＸはキャパシターＣＸ３を介して振動子ＸＴＡＬにフィードバックされる。

振動子ＸＴＡＬの発振周波数は温度特性（例えば図５の温度特性）を有しており、この温度特性は、Ｄ／Ａ変換部８０の出力電圧ＶＱ（周波数制御電圧）により補償される。即ち、出力電圧ＶＱは可変容量キャパシターＣＸ１に入力され、出力電圧ＶＱにより可変容量キャパシターＣＸ１の容量値が制御される。可変容量キャパシターＣＸ１の容量値が変化すると、発振ループの共振周波数が変化するので、振動子ＸＴＡＬの温度特性による発振周波数の変動が補償される。可変容量キャパシターＣＸ１は、例えば可変容量ダイオード（バラクター）などにより実現される。

なお、本実施形態の発振回路１５０は、図２０の構成に限定されず、種々の変形実施が可能である。例えば図２０ではＣＸ１を可変容量キャパシターとする場合を例に説明したが、ＣＸ２又はＣＸ３を、出力電圧ＶＱで制御される可変容量キャパシターとしてもよい。また、ＣＸ１〜ＣＸ３のうち複数を、ＶＱで制御される可変容量キャパシターとしてもよい。

５．変形例
次に本実施形態の種々の変形例について説明する。図２１に本実施形態の変形例の回路装置の構成例を示す。図２１の回路装置は、温度センサー部１０からの温度検出電圧ＶＴＤのＡ／Ｄ変換を行い、温度検出データＤＴＤを出力するＡ／Ｄ変換部２０と、温度検出データＤＴＤに基づいて発振周波数の温度補償処理を行い、発振周波数の周波数制御データＤＤＳを出力するデジタル信号処理部５０と、発振信号生成回路１４０を含む。

そしてデジタル信号処理部５０は、第１の温度から第２の温度に温度が変化した場合に、第１の温度に対応する第１のデータから第２の温度に対応する第２のデータへと、ｋ’×ＬＳＢ単位で変化する周波数制御データＤＤＳを出力する。そして発振信号生成回路１４０は、デジタル信号処理部５０からの周波数制御データＤＤＳと振動子ＸＴＡＬを用いて、周波数制御データＤＤＳにより設定される発振周波数の発振信号ＳＳＣを生成する。

即ち図２１では、図４、図１９とは異なり、発振信号生成回路１４０にＤ／Ａ変換部８０が設けられていない。そして発振信号生成回路１４０により生成される発振信号ＳＳＣの発振周波数が、デジタル信号処理部５０からの周波数制御データＤＤＳに基づいて、直接に制御される。即ちＤ／Ａ変換部を介さずに発振信号ＳＳＣの発振周波数が制御される。

例えば図２１では、発振信号生成回路１４０が、可変容量回路１４２と発振回路１５０を有する。この発振信号生成回路１４０には図４、図１９のＤ／Ａ変換部８０は設けられていない。そして図２０の可変容量キャパシターＣＸ１の代わりに、この可変容量回路１４２が設けられ、可変容量回路１４２の一端が振動子ＸＴＡＬの一端に接続される。

この可変容量回路１４２は、デジタル信号処理部５０からの周波数制御データＤＤＳに基づいて、その容量値が制御される。例えば可変容量回路１４２は、複数のキャパシター（キャパシターアレイ）と、周波数制御データＤＤＳに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子（スイッチアレイ）を有する。これらの複数のスイッチ素子の各スイッチ素子は、複数のキャパシターの各キャパシターに電気的に接続される。そして、これらの複数のスイッチ素子がオン又はオフされることで、複数のキャパシターのうち、振動子ＸＴＡＬの一端に、その一端が接続されるキャパシターの個数が変化する。これにより、可変容量回路１４２の容量値が制御されて、振動子ＸＴＡＬの一端の容量値が変化する。従って、周波数制御データＤＤＳにより、可変容量回路１４２の容量値が直接に制御されて、発振信号ＳＳＣの発振周波数を制御できるようになる。

このように、ｋ’×ＬＳＢ単位で周波数制御データＤＤＳを変化させる本実施形態の手法は、図２１のように発振信号生成回路１４０にＤ／Ａ変換部８０を設けない構成においても実現可能である。そして、ｋ’×ＬＳＢ単位で周波数制御データＤＤＳを変化させることで、図１６〜図１７Ｂで説明した本実施形態の手法と同様の効果を実現することが可能となり、図２Ｃの周波数ホッピングの発生を抑制して、周波数ホッピングを原因とする通信エラー等の発生を防止できるようになる。なお図２１の構成においても、発振信号ＳＳＣをダイレクト・デジタル・シンセサイザー方式で生成することが可能である。

６．発振器、電子機器、移動体
図２２Ａに、本実施形態の回路装置５００を含む発振器４００の構成例を示す。図２２Ａに示すように、発振器４００は、振動子４２０と回路装置５００を含む。振動子４２０と回路装置５００は、発振器４００のパッケージ４１０内に実装される。そして振動子４２０の端子と、回路装置５００（ＩＣ）の端子（パッド）は、パッケージ４１０の内部配線により電気的に接続される。

図２２Ｂに、本実施形態の回路装置５００を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００、水晶振動子等の振動子４２０、アンテナＡＮＴ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。振動子４２０と回路装置５００により発振器４００が構成される。なお電子機器は図２２Ｂの構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

図２２Ｂの電子機器としては、例えばＧＰＳ内蔵時計、生体情報測定機器（脈波計、歩数計等）又は頭部装着型表示装置等のウェアラブル機器や、スマートフォン、携帯電話機、携帯型ゲーム装置、ノートＰＣ又はタブレットＰＣ等の携帯情報端末（移動端末）や、コンテンツを配信するコンテンツ提供端末や、デジタルカメラ又はビデオカメラ等の映像機器や、或いは基地局又はルーター等のネットワーク関連機器などの種々の機器を想定できる。

通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。

操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが操作部５３０及び表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。

図２２Ｃに、本実施形態の回路装置を含む移動体の例を示す。本実施形態の回路装置（発振器）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器（車載機器）を備えて、地上や空や海上を移動する機器・装置である。図２２Ｃは移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置と振動子を有する発振器（不図示）が組み込まれる。制御装置２０８は、この発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置や発振器が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられる種々の機器（車載機器）に組み込むことが可能である。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器、移動体の構成・動作や、Ａ／Ｄ変換手法、Ｄ／Ａ変換手法、周波数制御データの処理手法、処理部の周波数制御データの出力手法、Ｄ／Ａ変換部の電圧の出力手法、振動子の周波数制御手法等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＡＮＴ…アンテナ、Ｃ…キャパシター、ＤＤＳ…周波数制御データ、
ＤＴＤ…温度検出データ、ＦＤ…許容周波数ドリフト、ＦＲ…周波数可変範囲、
ＩＳ…電流源、Ｓ１〜Ｓ４…スイッチ素子、ＴＤＡＣ…期間、ＴＰ…所定期間、
Ｔｒ…トランジスター、ＶＦＳ…フルスケール電圧、ＸＴＡＬ…振動子、
１０…温度センサー部、２０…Ａ／Ｄ変換部、２２…ロジック部、２３…処理部、
２４…レジスター部、２５…アナログ部、２６…Ｄ／Ａ変換器、２７…比較部、
２８…温度センサー部用アンプ、５０…デジタル信号処理部、８０…Ｄ／Ａ変換部、
１４０…発振信号生成回路、１４２…可変容量回路、１５０…発振回路、
１６０…バッファー回路、２０６…自動車、２０７…車体、２０８…制御装置、
２０９…車輪、４００…発振器、４１０…パッケージ、４２０…振動子、
５００…回路装置、５１０…通信部、５２０…処理部、５３０…操作部、
５４０…表示部、５５０…記憶部

Claims (14)

1. 途中結果データ又は最終結果データである結果データを記憶するレジスター部と、
   前記結果データをＤ／Ａ変換してＤ／Ａ変換電圧を出力するＤ／Ａ変換器と、
   入力電圧と、前記Ｄ／Ａ変換器からの前記Ｄ／Ａ変換電圧との比較を行う比較部と、
   前記比較部の比較結果に基づいて判定処理を行い、前記判定処理に基づいて前記結果データの更新処理を行って、前記入力電圧のＡ／Ｄ変換結果データを求める処理部と、
   を含み、
   前記処理部は、
   前記Ａ／Ｄ変換結果データのＭＳＢ側の前記判定処理を、第１の判定期間で行い、前記Ａ／Ｄ変換結果データのＬＳＢ側の前記判定処理を、前記第１の判定期間よりも長い期間である第２の判定期間で行うことを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記処理部は、
   前記回路装置の起動期間の前半期間において、前記Ａ／Ｄ変換結果データの前記ＭＳＢ側の前記判定処理を行い、
   前記回路装置の前記起動期間の後半期間において、前記Ａ／Ｄ変換結果データの前記ＬＳＢ側の前記判定処理を行うことを特徴とする回路装置。
3. 請求項２に記載の回路装置において、
   前記処理部は、
   前記起動期間において、前記ＭＳＢ側の前記判定処理を前記第１の判定期間で行い、前記ＬＳＢ側の前記判定処理を前記第２の判定期間で行う第１のＡ／Ｄ変換方式で、前記Ａ／Ｄ変換結果データを求め、
   前記起動期間の後の通常動作期間において、前記起動期間における前記Ａ／Ｄ変換結果データを初期値として、前記第１のＡ／Ｄ変換方式とは異なる第２のＡ／Ｄ変換方式で前記Ａ／Ｄ変換結果データを求めることを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   Ａ／Ｄ変換でのデータの最小分解能をＬＳＢとした場合に、
   前記処理部は、
   前記第２のＡ／Ｄ変換方式として、
   第１の出力タイミングの前記Ａ／Ｄ変換結果データを第１のＡ／Ｄ変換結果データとし、前記第１の出力タイミングの次の第２の出力タイミングの前記Ａ／Ｄ変換結果データを第２のＡ／Ｄ変換結果データとした場合に、前記第１のＡ／Ｄ変換結果データに対する前記第２のＡ／Ｄ変換結果データの変化がｋ×ＬＳＢ（ｋはｋ＜jを満たす整数、jはＡ／Ｄ変換の分解能を表す整数）以下となるように、前記Ａ／Ｄ変換結果データを求める処理を行うことを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   前記第１の出力タイミングでの前記Ａ／Ｄ変換結果データに対応する前回の前記最終結果データを前記Ｄ／Ａ変換器で変換した前記Ｄ／Ａ変換電圧と、前記入力電圧とを比較して第１の比較結果を出力し、
   前記第１の出力タイミングでの前記Ａ／Ｄ変換結果データをｋ×ＬＳＢ以下の範囲で更新し、更新後のデータを前記Ｄ／Ａ変換器で変換した前記Ｄ／Ａ変換電圧と、前記入力電圧とを比較して第２の比較結果を出力し、
   前記処理部は、
   前記第１の比較結果及び前記第２の比較結果に基づく前記判定処理を行い、前記判定処理に基づいて、前記第１の出力タイミングでの前記Ａ／Ｄ変換結果データをｋ×ＬＳＢ以下の範囲で更新して、第２の出力タイミングでの前記Ａ／Ｄ変換結果データとして決定する前記更新処理を行うことを特徴とする回路装置。
6. 請求項１乃至５のいずれか一項に記載の回路装置において、
   前記処理部は、
   前記比較部での比較期間の長さを設定することで、前記第１の判定期間及び前記第２の判定期間の長さを設定することを特徴とする回路装置。
7. 請求項１乃至６のいずれか一項に記載の回路装置において、
   前記処理部は、
   前記Ａ／Ｄ変換結果データを、所与のビット幅で複数のビット範囲に区画し、区画された各ビット範囲においてＭＳＢ側からＬＳＢ側にビット値を決定していくことを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記Ａ／Ｄ変換結果データが第１〜第Ｎ（Ｎは２以上の整数）のビット範囲に区画される場合に、
   前記Ａ／Ｄ変換結果データのＭＳＢ側の前記判定処理は、第１〜第ｐ（ｐは１以上の整数）のビット範囲に対する判定処理を含み、
   前記Ａ／Ｄ変換結果データのＬＳＢ側の前記判定処理は、第ｑ（ｑはｐ＜ｑ≦Ｎを満たす整数）〜第Ｎのビット範囲に対する判定処理を含むことを特徴とする回路装置。
9. 請求項８に記載の回路装置において、
   前記処理部は、
   前記第１〜第Ｎのビット範囲のうちの、第ｒ（ｒは２≦ｒ≦Ｎを満たす整数）のビット範囲での前記判定結果に基づいて、前記第ｒのビット範囲のＭＳＢ側の第ｒ−１のビット範囲の結果を変更することを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    前記入力電圧は、温度センサー部からの温度検出電圧であり、
    前記Ａ／Ｄ変換結果データは、前記温度検出電圧のＡ／Ｄ変換結果である温度検出データであることを特徴とする回路装置。
11. 請求項１０に記載の回路装置において、
    前記Ｄ／Ａ変換器と、前記比較部と、前記処理部とを含むＡ／Ｄ変換回路と、
    前記温度検出データに基づいて発振周波数の温度補償処理を行い、前記発振周波数の周波数制御データを出力するデジタル信号処理部と、
    前記デジタル信号処理部からの前記周波数制御データと振動子を用いて、前記周波数制御データにより設定される前記発振周波数の発振信号を生成する発振信号生成回路と、
    を含むことを特徴とする回路装置。
12. 請求項１１に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
13. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
14. 請求項１乃至１１のいずれか一項に記載の回路装置を含むことを特徴とする移動体。