JPH01256225A - Ａ−ｄ変換回路 - Google Patents
Ａ−ｄ変換回路Info
- Publication number
- JPH01256225A JPH01256225A JP8426588A JP8426588A JPH01256225A JP H01256225 A JPH01256225 A JP H01256225A JP 8426588 A JP8426588 A JP 8426588A JP 8426588 A JP8426588 A JP 8426588A JP H01256225 A JPH01256225 A JP H01256225A
- Authority
- JP
- Japan
- Prior art keywords
- comparators
- switch
- output
- voltage
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 18
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ−Ｄ変換回路、特に、映像信号など高速なＡ
−Ｄ変換を必要とする信号などに用いられるＡ−Ｄ変換
回路に関する。
−Ｄ変換を必要とする信号などに用いられるＡ−Ｄ変換
回路に関する。
次に従来のＡ−Ｄ変換回路について図面を参照して詳細
に説明する。
に説明する。
第２図は従来のＡ−Ｄ変換回路の一例を示す回路図であ
る。
る。
第２図に示すＡ−Ｄ変換回路は、基準電圧Ｖユと、抵抗
器１〜１０と、比較器１２〜１９と、ＥＸＯＲ回路２０
〜２６で構成される符号化器３４と、ＯＲ回路２７〜１
つとを含んで構成される。
器１〜１０と、比較器１２〜１９と、ＥＸＯＲ回路２０
〜２６で構成される符号化器３４と、ＯＲ回路２７〜１
つとを含んで構成される。
並列型Ａ−Ｄ変換回路は、Ｎビットの場合、２Ｎ−１個
の比較型を使用し、入力電圧ｖｘと一致する比較電圧を
一度で判定し、符号化器３４でディジタルコードに変換
する。
の比較型を使用し、入力電圧ｖｘと一致する比較電圧を
一度で判定し、符号化器３４でディジタルコードに変換
する。
比較器は８個使用しオーバーレンジ出力３ｏを得ること
ができる。
ができる。
いま、Ｖに” ５ ／ ８ Ｖ ｎとすると、比較器１
５〜１９が”１°°、比較器１２〜１４が０゛′になる
。 ＥＸＯＲ回路２２だけが°“１′°になり、残りは
Ｏ″になるノテ、ＯＲ回路２７．２９の出力が” １
”となり、ディジタル出力は“” １０１ ”となる。
５〜１９が”１°°、比較器１２〜１４が０゛′になる
。 ＥＸＯＲ回路２２だけが°“１′°になり、残りは
Ｏ″になるノテ、ＯＲ回路２７．２９の出力が” １
”となり、ディジタル出力は“” １０１ ”となる。
上述した従来のＡ−Ｄ変換回路は、ビット数が増えた場
合、非常に多数の比較器を必要とするという欠点があっ
た。
合、非常に多数の比較器を必要とするという欠点があっ
た。
本発明のＡ−Ｄ変換回路は、
（＾）抵抗値Ｒの抵抗器を複数個接続し、その片端に抵
抗値Ｒ／２の抵抗器を接続した基準電圧の分圧回路、 （８）前記分圧回路により分圧された比較用電圧と入力
電圧と比較する複数の比較器、 （Ｃ）前記分圧回路に供給される前記基準電圧の電位勾
配を逆転させるスイッチ、 （Ｄ）前記複数の比較器の出力を符号化する第１と第２
の符号化器、 （Ｅ）前記第１の符号化器の出力をラッチするラッチ回
路、 （Ｆ）前記ラッチ回路の出力と前記第２の符号化器の出
力を加算する加算器、 （Ｇ）前記ラッチ回路および前記スイッチを制御する制
御部、 とを含んで構成される。
抗値Ｒ／２の抵抗器を接続した基準電圧の分圧回路、 （８）前記分圧回路により分圧された比較用電圧と入力
電圧と比較する複数の比較器、 （Ｃ）前記分圧回路に供給される前記基準電圧の電位勾
配を逆転させるスイッチ、 （Ｄ）前記複数の比較器の出力を符号化する第１と第２
の符号化器、 （Ｅ）前記第１の符号化器の出力をラッチするラッチ回
路、 （Ｆ）前記ラッチ回路の出力と前記第２の符号化器の出
力を加算する加算器、 （Ｇ）前記ラッチ回路および前記スイッチを制御する制
御部、 とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１図に示すＡ−Ｄ変換回路は、スイッチ２゜７と、抵
抗器３〜６と、比較器１０〜１３と、符号化器１４．１
５と、ラッチ回路１６と、加算器１７と、制御部１８と
を含んで構成される。
抗器３〜６と、比較器１０〜１３と、符号化器１４．１
５と、ラッチ回路１６と、加算器１７と、制御部１８と
を含んで構成される。
入力端子９に印加された入力電圧ＶＸは、比較器１０〜
１３により、抵抗値Ｒの抵抗器３〜５と抵抗値Ｒ／２の
抵抗器６とで構成される分圧回路で得られる比較用電圧
と比較される。このとき、スイッチ２は基準電圧■３側
、スイッチ７はグランド側になっている。
１３により、抵抗値Ｒの抵抗器３〜５と抵抗値Ｒ／２の
抵抗器６とで構成される分圧回路で得られる比較用電圧
と比較される。このとき、スイッチ２は基準電圧■３側
、スイッチ７はグランド側になっている。
比較器１０〜１３の出力は符号化器１４で２進数に変換
され、ラッチ回路１６にラッチされる。
され、ラッチ回路１６にラッチされる。
次に、入力電圧Ｖｘは再び比較器１０〜１３によって比
較されるが、このときスイッチ２はグランド側、スイッ
チ７は基準電圧ＶＲ側になっている。
較されるが、このときスイッチ２はグランド側、スイッ
チ７は基準電圧ＶＲ側になっている。
比較器１１〜１３の出力は符号化器１５で２進数に変換
される。
される。
ラッチ回路１６および符号化器１５の出力は加算器１７
で加算され、出力端子１９がらＡ−Ｄ変換された値が得
られる。
で加算され、出力端子１９がらＡ−Ｄ変換された値が得
られる。
スイッチ２が基準電圧ＶＲ側、スイッチ７がグランド側
になっているとき、比較器１０〜１３に供給される比較
用電圧は、それぞれＶＲ，５／７Ｖｎ 、 ３／ ７
ＶＲ、１／ ７ ＶＲとなり、スイッチ２がグランド
側、スイッチ７が基準電圧■８側になっているとき、比
較器１１〜１３に供給される比較用電圧は、それぞれ２
／７ＶＲ，４／７ＶＲ，６／７Ｖａとなる。
になっているとき、比較器１０〜１３に供給される比較
用電圧は、それぞれＶＲ，５／７Ｖｎ 、 ３／ ７
ＶＲ、１／ ７ ＶＲとなり、スイッチ２がグランド
側、スイッチ７が基準電圧■８側になっているとき、比
較器１１〜１３に供給される比較用電圧は、それぞれ２
／７ＶＲ，４／７ＶＲ，６／７Ｖａとなる。
したがって、出力端子１９から得られる値は、比較用電
圧１／７ＶＲ，２／７ＶＲ，３／７ＶＲ４／７Ｖａ 、
５／７ＶＲ，６／７ＶＲ、ＶＲによって比較された値と
なる。
圧１／７ＶＲ，２／７ＶＲ，３／７ＶＲ４／７Ｖａ 、
５／７ＶＲ，６／７ＶＲ、ＶＲによって比較された値と
なる。
本発明のＡ−Ｄ変換回路は、複数個接続した抵抗値Ｒの
抵抗器と、その片方に接続した抵抗値Ｒ／２の抵抗器の
両端の電位勾配を逆転させ、複数個の比較器で比較、符
号化し、電位勾配の逆転前後の結果を加算することによ
り、小数の比較器で高速にＡ−Ｄ変換できるできるとい
う効果がある。
抵抗器と、その片方に接続した抵抗値Ｒ／２の抵抗器の
両端の電位勾配を逆転させ、複数個の比較器で比較、符
号化し、電位勾配の逆転前後の結果を加算することによ
り、小数の比較器で高速にＡ−Ｄ変換できるできるとい
う効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の一例を示す回路図である。 ２・・・・・・スイッチ、３〜６・・・・・・抵抗器、
７・・・・・・スイッチ、９・・・・・・入力端子、１
０〜１３・・・・・・比較器１４・・・・・・符号化器
、１５・・・・・・符号化器、１６・・・・・・ラッチ
回路、１７・・・・・・加算器、１，８・・・・・・制
御部、１９・・・・・・出力端子。 代理人 弁理士 内 原 晋
の一例を示す回路図である。 ２・・・・・・スイッチ、３〜６・・・・・・抵抗器、
７・・・・・・スイッチ、９・・・・・・入力端子、１
０〜１３・・・・・・比較器１４・・・・・・符号化器
、１５・・・・・・符号化器、１６・・・・・・ラッチ
回路、１７・・・・・・加算器、１，８・・・・・・制
御部、１９・・・・・・出力端子。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 （Ａ）抵抗値Ｒの抵抗器を複数個接続し、その片端に抵
抗値Ｒ／２の抵抗器を接続した基準電圧の分圧回路、 （Ｂ）前記分圧回路により分圧された比較用電圧と入力
電圧と比較する複数の比較器、 （Ｃ）前記分圧回路に供給される前記基準電圧の電位勾
配を逆転させるスイッチ、 （Ｄ）前記複数の比較器の出力を符号化する第１と第２
の符号化器、 （Ｅ）前記第１の符号化器の出力をラッチするラッチ回
路、 （Ｆ）前記ラッチ回路の出力と前記第２の符号化器の出
力を加算する加算器、 （Ｇ）前記ラッチ回路および前記スイッチを制御する制
御部、 とを含むことを特徴とするＡ−Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8426588A JPH01256225A (ja) | 1988-04-05 | 1988-04-05 | Ａ−ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8426588A JPH01256225A (ja) | 1988-04-05 | 1988-04-05 | Ａ−ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01256225A true JPH01256225A (ja) | 1989-10-12 |
Family
ID=13825621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8426588A Pending JPH01256225A (ja) | 1988-04-05 | 1988-04-05 | Ａ−ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01256225A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339542B1 (ko) * | 1999-03-26 | 2002-06-03 | 구자홍 | 고속 아날로그/디지털 변환기 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169228A (ja) * | 1984-02-13 | 1985-09-02 | Victor Co Of Japan Ltd | Ａｄ変換回路 |
| JPS62265809A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 基準電圧発生回路 |
-
1988
- 1988-04-05 JP JP8426588A patent/JPH01256225A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60169228A (ja) * | 1984-02-13 | 1985-09-02 | Victor Co Of Japan Ltd | Ａｄ変換回路 |
| JPS62265809A (ja) * | 1986-05-13 | 1987-11-18 | Nec Corp | 基準電圧発生回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100339542B1 (ko) * | 1999-03-26 | 2002-06-03 | 구자홍 | 고속 아날로그/디지털 변환기 |
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