CN109245768B - 一种具有高精度采样开关的sar adc - Google Patents

一种具有高精度采样开关的sar adc Download PDF

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Abstract

本发明属于模拟或数模混合集成电路技术领域，具体为一种具有高精度采样开关的SAR ADC；所述SAR ADC包括两组采样电容阵列和以及比较器；差分输入信号Vin和Vip对应连接到比较器的两个输入端，正端采样电容阵列的采样极板通过正端采样开关与Vin连接；负端采样电容阵列的采样极板通过负端采样开关与Vip连接；比较器的输出端连接基准电压；本发明在采样开关栅极和采样极板之间引入了一个交叉耦合电容，由于正负端采样开关的栅压值是关于一个共模电压对称，使得在采样结束时，正负端两个采样极板之间的电压变化量相等，而且这个变化量不会随着采样信号的变化而变化，从而提高了整个ADC的采样精度。

Description

一种具有高精度采样开关的SAR ADC
技术领域
本发明属于模拟或数模混合集成电路技术领域，涉及一种用于一种具有高精度采样开关的SAR ADC。
背景技术
近年来，随着模数转换器性能指标的进一步提高，特别是随着集成电路工艺技术的不断发展，对高速异步逐次逼近型模数转换器(SAR ADC)的研究也越来越深入。随着集成电路制造工艺的不断演进，高增益运算放大器的设计变得越来越困难，由于不需要运算放大器，SAR ADC具有天然的低功耗优势，特别是在纳米级工艺节点下，SAR结构ADC的速度又得到了巨大的提升。因此，高速SAR结构ADC成为目前模数转换器的研究热点。
以N位二进制电容阵列全差分结构SAR ADC为例，二进制全差分N位SAR ADC原理图如图1所示，由N-1个权重电容阵列(C，2C，…，2N-2C，2N-1C)组成，权重电容阵列的上极板通过采样开关SP和SN分别对输入信号Vip和Vin进行采样，同时接比较器的输入端，权重电容阵列的下极板通过基准开关阵列(SN-1，SN-2，…，S2，S1)接基准电压VREFP或者VREFN。
当SAR ADC处于采样状态时，采样开关SP和SN导通，权重电容阵列上极板对输入信号Vip和Vin进行采样，采样完成后，SAR ADC进入逐次逼近状态，基准开关阵列(SN-1，SN-2，…，S2，S1)依次接VREFP或者VREFN，直到完成一次逐次逼近过程，进而开始下一次采样过程。
在高速SAR ADC的设计中，为了提高采样精度，输入信号的幅度通常要小于电源电压，而基准电压通常采用电源电压和地。因此，设计时通常在采样极板上加一个到地的寄生电容来补偿输入信号幅度和基准电压之间的差值，图1中的采样极板到地的寄生电容为CP。
下面分析采样开关的工作过程，传统二进制全差分N位SAR ADC采样开关剖面图如图2所示，其中P-SUB表示芯片衬底，DNMW表示深N阱，NW表示N阱，PW表示采样NMOS管的衬底，P+表示P+注入区，N+表示N+注入区，BOOST表示栅压自举模块，CS表示二级制权重电容的总和，CP为到地的补偿电容。
由图2可知，正负采样管的栅极VGP(VGN)和正负采样极板之间存在一个寄生电容CGS，这个寄生电容是采样开关的栅极和源/漏极之间的寄生电容，这个寄生电容会随着采样开关面积的增加而增加。由于采用了栅极电压自举技术，采样开关的栅极电压会跟随输入信号大小的变化而变化，当输入差分信号较大时，在采样过程中，输入信号幅度较大的那个采样开关的栅极电压较高，输入信号幅度较小的那个采样开关的栅极电压较低。当采样过程结束时，两个采样开关的栅极电压会从采样状态的值变为0，这个电压变化会通过栅极和采样开关输出极之间的寄生电容(CGS)耦合到采样电容的采样极板。
传统采样开关断开时采样管栅极电压和采样极板电压耦合关系如图3所示，总的权重电容CS和到地的补偿电容CP为并联关系，它们和采样开关栅和源/漏之间的寄生电容CGS为串联关系。由于这个串联关系的存在，当采样管关断时，采样管栅极电压的变化ΔVGP和ΔVGN会被分别耦合到正负采样极板，从而造成正负采样极板的电压变化ΔVSP和ΔVSN。由于两个采样开关的栅极电压在采样状态时可能不同，因此，采样结束时，耦合到两个采样极板的电压也不同。这说明采样管栅极电压的变化ΔVGP和ΔVGN的不同会使得正负采样极板的电压变化ΔVSP和ΔVSN不同。
传统采样开关情况下采样信号变化示意图如图4所示，其中VCM表示共模电压，在采样结束时，正端采样开关的栅极电压变化ΔVGP会大于负端采样开关的栅极电压变化ΔVGN。由图3耦合关系可知，正端采样极板的电压变化ΔVSP大于负端采样开关的栅极电压变化ΔVGN。从而，预期的采样差模信号(VSP-VSN)和实际采样差模信号(VSP1-VSN1)之间有一个误差(ΔVSP-ΔVSN)，而且这个误差会随着输入信号幅度的变化而变化，这个现象会造成采样开关的采样精度下降。
另一方面，在采样过程中，补偿电容CP也会对输入信号进行采样，这会造成采样电容由理论值CS变为CS+CP。由于到地寄生电容CP的存在，使得总的采样电容增加，从而增加了实际的采样电容的容值，这会增加采样时间，在高速采样的情况下会降低采样精度，从而影响整个ADC的精度。
发明内容
针对上述问题，本发明提出了一种用于SAR ADC的高精度采样开关。以N位二进制电容阵列全差分结构SAR ADC为例，本发明的一种具有高精度采样开关的SAR ADC包括：正负两组采样电容阵列，即正端采样电容阵列和负端采样电容阵列以及比较器；差分输入信号Vin和Vip对应连接到比较器的两个输入端上，正端采样电容阵列的采样极板VSP通过正端采样开关Sp与差分输入信号Vin连接；负端采样电容阵列的采样极板VSN通过负端采样开关Sn与差分输入信号Vip连接；比较器的输出端连接基准电压VREFP或者VREFN；
在正端采样开关Sp的栅极和负端采样电容阵列的采样极板VSN之间设置有第一耦合电容CCN，在负端采样开关Sn的栅极和正端采样电容阵列的采样极板VSP之间设置有第二耦合电容CCP；采样电容阵列的另一侧极板分别通过基准开关阵列连接基准电压VREFP或者VREFN。
进一步的，所述采样电容阵列均包括权重电容C，2C，…，2N-2C，2N-1C；基准开关阵列均包括基准采样开关SN-1，SN-2，…，S2，S1；其中，权重电容C，2C，…，2N-2C，2N-1C对应连接开关S1，S2，…，SN-2，SN-1。
进一步的，当所述SAR ADC处于采样状态时，正端采样开关SP和负端采样开关SN导通，正端采样电容阵列的采样极板VSP、负端采样电容阵列的采样极板VSN各自对差分输入信号Vip和Vin采样，采样完成后，所述SAR ADC进入逐次逼近状态，基准开关阵列SN-1，SN-2，…，S2，S1依次连接基准电压VREFP或者VREFN，直到完成一次逐次逼近过程。
进一步的，当正端采样开关Sp和负端采样开关Sn断开时，第一寄生电容以及第一耦合电容CCP均与正端采样电容阵列的采样极板VSN连接，第二寄生电容与第二耦合电容CCN均与负端采样电容阵列的采样极板VSP连接；其中，第一寄生电容由正端采样开关的栅极与正端采样电容阵列的采样极板VSP之间产生；第二寄生电容由负端采样开关的栅极与负端采样电容阵列的采样极板VSN之间产生。
优选的，第一耦合电容CCP、第二耦合电容CCN、第一寄生电容以及第二寄生电容的电容值相等。
本发明的有益效果在于：
1、本发明在采样开关栅极和采样极板之间引入了一个交叉耦合电容，由于正负端采样开关的栅压值是关于一个共模电压对称，使得在采样结束时，正负端两个采样极板之间的电压变化量相等，而且这个变化量不会随着采样信号的变化而变化，从而提高了整个ADC的采样精度。
2、在逐次逼近过程中，采样开关栅极和采样极板之间的交叉耦合电容成为采样极板到地的寄生电容，可以提供一个增益误差，从而补偿输入信号幅度和基准电压之间的差值。
3、本发明结构非常简单，不会引入额外的副作用，使得在高速SAR ADC的设计中，采样开关面积可以做的比较大，而不会因为采样开关栅极自举电压不平衡，造成采样精度降低。
附图说明
图1为传统二进制全差分N位SAR ADC原理图；
图2为传统二进制全差分N位SAR ADC采样开关剖面图；
图3为传统采样开关断开时采样管栅极电压和采样极板电压耦合关系图；
图4为传统采样开关情况下采样信号变化示意图；
图5为本发明提出的基于高精度采样开关的二进制全差分N位SAR ADC原理图；
图6为本发明采样开关剖面图；
图7为本发明中采样开关断开时采样管栅极电压和采样极板电压耦合关系图；
图8为本发明采样开关断开情况下采样信号变化示意图；
图9为随着输入信号频率变化本发明和传统技术无杂散动态范围(SFDR)对比图；
图10为随着输入信号幅度的变化本发明和传统技术信号噪声失真比(SNDR)对比图。
具体实施方式
为使本发明的目的、技术方案和优点表达的更加清楚明白，下面结合附图及具体实施案例对本发明做进一步详细说明。
本发明提出的一种具有高精度采样开关的SAR ADC，也即是基于高精度采样开关的二进制全差分N位SAR ADC原理图如图5所示：
包括正负两组采样电容阵列，正端采样电容阵列和负端采样电容阵列以及比较器；差分输入信号Vin和Vip对应连接到比较器的两个输入端上，正端采样电容阵列的采样极板VSP通过正端采样开关Sp与差分输入信号Vin连接；负端采样电容阵列的采样极板VSN通过负端采样开关Sn与差分输入信号Vip连接；比较器的输出端连接基准电压VREFP或者VREFN；
在正端采样开关Sp的栅极和负端采样电容阵列的采样极板VSN之间设置有第一耦合电容CCN，在负端采样开关Sn的栅极和正端采样电容阵列的采样极板VSP之间设置有第二耦合电容CCP；采样电容阵列的另一侧极板分别通过基准开关阵列连接基准电压VREFP或者VREFN。
所述采样电容阵列均包括权重电容C，2C，…，2N-2C，2N-1C；基准开关阵列均包括基准采样开关SN-1，SN-2，…，S2，S1；其中，电容C，2C，…，2N-2C，2N-1C对应连接开关S1，S2，…，SN-2，SN-1。
本发明在提高采样开关的采样精度的同时，还保证了采样速度，在传统结构的基础上，本发明在正端采样开关的栅极(VGP)和负端采样电容阵列的采样极板上，也即负端采样极板(VSN)之间加入一个第一耦合电容CCN，在负端采样开关的栅极(VGN)和正端采样电容阵列的采样极板上，也即正端采样极板(VSP)之间加入一个第二耦合电容CCP。
本发明采样开关剖面图如图6所示，其中P-SUB表示芯片衬底，DNW表示深N阱，NW表示N阱，PW表示采样NMOS管的衬底，P+表示P+注入区，N+表示N+注入区，BOOST表示栅压自举模块，CS表示二级制权重电容的总和，去掉了补偿电容CP。由图6可知，通过加入的第一耦合电容CCP和第二耦合电容CCN，实现了正负端采样开关的栅极和采样极板VSP、VSN之间的交叉耦合；也即是正端采样开关的栅极与负端采样电容阵列的采样极板VSN耦合、负端采样开关的栅极与正端采样电容阵列的采样极板VSP耦合。
可以理解的是，由于本发明采用的是差分输入信号，本发明的各个结构也是为了对差分信号进行处理，各个结构采用了对称的方式，若未对其限定词进行强调，则表明正负两者均可，例如，采样开关的栅极则表示正端采样开关的栅极或/和负端采样开关的栅极。
其中，所述正端采样开关与负端采样开关的结构一致，均包括芯片衬底、采样NMOS管衬底、深N阱、N阱、在芯片衬底上生成深N阱，在其上方的中间部分生长NMOS管衬底；其上方的两侧部分生长N阱；所述NMOS管衬底的一侧为N+注入区，另一侧为P+注入区和N+注入区；其中，N阱连接电源电压VDD，P+注入区接地；两个N+注入区形成了栅极。在差分输入信号处采用了栅极电压自举技术，即采用了BOOST模块，采样开关的栅极电压会跟随输入信号大小的变化而变化，当输入差分信号较大时，在采样过程中，输入信号幅度较大的那个采样开关的栅极电压较高，输入信号幅度较小的那个采样开关的栅极电压较低。此时，正负端采样开关均处于导通状态，输入信号被采样到采样电容的上极板。当采样过程结束时，采样开关关断，两个采样开关Sp和Sn的栅极电压会从采样状态的值变为0，这个电压变化会通过栅极和采样开关输出极之间的寄生电容(CGS)耦合到采样电容的采样极板上，由于正负采样开关Sp和Sn栅极电压变化量不同，使得正负采样极板由于这种耦合效应所产生的耦合电压不同，从而影响采样开关的采样精度。
本发明中，采样开关断开时，采样管栅极电压和采样极板电压耦合关系如图7所示，左侧为正端采样开关的栅极与正端采样电容阵列的采样极板之间的电容耦合情况示意图；右侧为负端采样开关的栅极与负端采样电容阵列的采样极板之间的电容耦合情况示意图，采样开关的栅极与采样极板之间的寄生电容CGS，与耦合电容CCN/CCP可以理解为并联关系，并联电容和采样电容CS之间为串联关系；其本质是正端采样开关的栅极以及第一耦合电容CCN，与正端采样极板VSP连接；负端采样开关的栅极以及第二耦合电容CCP，与负端采样极板VSN连接。
其中，采样电容CS的值为采样电容阵列各个电容值C，2C，…，2N-2C，2N-1C之和。
可以理解的是，第一寄生电容以及第二寄生电容的电容值是一致的，均为CGS；本发明中为了更好的区分，所以将他们分别命名为第一寄生电容以及第二寄生电容。
由于第一耦合电容CCP和第二耦合电容CCN(交叉耦合电容CCP/CCN)的存在，可以补偿由寄生电容CGS引起的电压耦合不平衡现象，如果将交叉耦合电容CCP/CCN的值和电容CGS的值设置为相等，在采样开关断开时，就可以实现由于交叉耦合效应所造成的正负采样极板电压变化量ΔVSP和ΔVSN相等。
本发明采样开关断开情况下采样信号变化示意图如图8所示，其中VCM表示共模电压，由于交叉耦合电容CCP/CCN的值和寄生电容CGS的值相等，在采样结束时，正端采样开关的栅极电压变化ΔVGP和负端采样开关的栅极电压变化ΔVGN相等。由图7耦合关系可知，由于ΔVSP等于ΔVSN，因此，预期的采样差模信号(VSP-VSN)和实际采样差模信号(VSP1-VSN1)相等，变化的只是一个共模信号，而这个变化的共模信号不会随着输入信号幅度的变化而变化，从而，本发明不会造成采样开关的采样精度下降。
另一方面，在逐次逼近过程中，交叉耦合电容CCP/CCN可以实现传统结构下到地寄生电容CP的补偿作用，在采样时，交叉耦合电容CCP/CCN不会参与采样，从而不会增加整个ADC的采样时间，保证了ADC在高速采样的情况下，采样精度不会因为实际采样电容的增加而降低。
本发明采用40nm CMOS工艺，采用传统采样开关技术和本发明所提出的高精度采样开关分别设计了一个12位120MHz SAR ADC，除了采样开关结构不同之外，其余部分都采用相同的结构，单位电容取值为10fF。随着输入信号频率变化本发明和传统技术无杂散动态范围(SFDR)对比图如图9所示，从图9可知，采用本发明后，ADC的无杂散动态范围(SFDR)在低频下提升了3.5dB，在高频下提升了2dB。随着输入信号幅度的变化，本发明和传统技术信号噪声失真比(SNDR)对比图如图10所示，从图10可知，采用本发明后，ADC的信号噪声失真比(SNDR)至少提升了4.5dB，随着输入信号幅度的增加，SNDR的提升更加明显。
本发明的上述实施例仅仅是为说明本发明所作的举例，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其他不同形式的变化和变动。这里无法对所有的实施方式予以穷举。凡是属于本发明的技术方案所引申出的显而易见的变化或变动仍处于本发明的保护范围之列。

Claims (5)

1.一种具有高精度采样开关的SAR ADC，其特征在于，所述SAR ADC包括正端采样电容阵列和负端采样电容阵列以及比较器；差分输入信号Vin和Vip对应连接到比较器的两个输入端上，正端采样电容阵列的采样极板VSP通过正端采样开关Sp与差分输入信号Vin连接；负端采样电容阵列的采样极板VSN通过负端采样开关Sn与差分输入信号Vip连接；比较器的输出端连接基准电压VREFP或者VREFN；
在正端采样开关Sp的栅极和负端采样电容阵列的采样极板VSN之间设置有第一耦合电容CCN，在负端采样开关Sn的栅极和正端采样电容阵列的采样极板VSP之间设置有第二耦合电容CCP；采样电容阵列的另一侧极板分别通过基准开关阵列连接基准电压VREFP或者VREFN。
2.根据权利要求1所述的一种具有高精度采样开关的SAR ADC，其特征在于，所述采样电容阵列均包括权重电容C，2C，…，2N-2C，2N-1C；基准开关阵列均包括基准采样开关SN-1，SN-2，…，S2，S1；其中，权重电容C，2C，…，2N-2C，2N-1C对应连接开关S1，S2，…，SN-2，SN-1。
3.根据权利要求1所述的一种具有高精度采样开关的SAR ADC，其特征在于，当所述SARADC处于采样状态时，正端采样开关SP和负端采样开关SN导通，正端采样电容阵列的采样极板VSP、负端采样电容阵列的采样极板VSN各自对差分输入信号Vip和Vin采样，采样完成后，所述SAR ADC进入逐次逼近状态，基准开关阵列SN-1，SN-2，…，S2，S1依次连接基准电压VREFP或者VREFN，直到完成一次逐次逼近过程。
4.根据权利要求1所述的一种具有高精度采样开关的SAR ADC，其特征在于，当正端采样开关Sp和负端采样开关Sn断开时，第一寄生电容以及第一耦合电容CCN均与正端采样电容阵列的采样极板VSN连接，第二寄生电容与第二耦合电容CCP均与负端采样电容阵列的采样极板VSP连接；其中，第一寄生电容由正端采样开关的栅极与正端采样电容阵列的采样极板VSP之间产生；第二寄生电容由负端采样开关的栅极与负端采样电容阵列的采样极板VSN之间产生。
5.根据权利要求4所述的一种具有高精度采样开关的SAR ADC，其特征在于，第一耦合电容CCN、第二耦合电容CCP、第一寄生电容以及第二寄生电容的电容值相等。
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