CN109547002A - 高线性度的电压自举开关 - Google Patents

高线性度的电压自举开关 Download PDF

Info

Publication number
CN109547002A
CN109547002A CN201811608633.5A CN201811608633A CN109547002A CN 109547002 A CN109547002 A CN 109547002A CN 201811608633 A CN201811608633 A CN 201811608633A CN 109547002 A CN109547002 A CN 109547002A
Authority
CN
China
Prior art keywords
nmos tube
tube
capacitor
grid
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811608633.5A
Other languages
English (en)
Inventor
郭桂良
王成龙
来强涛
郭江飞
刘生有
韩荆宇
姜宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201811608633.5A priority Critical patent/CN109547002A/zh
Publication of CN109547002A publication Critical patent/CN109547002A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Landscapes

  • Electronic Switches (AREA)

Abstract

本公开提供了一种高线性度的电压自举开关，包括：电压自举开关电路和电荷补偿电路；其中电荷补偿电路包括：第三PMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第四电容，第五电容，第六电容。本公开在第一NMOS管的关断相位，第四电容预充到Vin*C4，在第一NMOS管的导通相位，用第四电容预充的电荷来补偿信号路径上寄生电容带来的电荷分享效应，进而减小由寄生电容导致的开关导通电阻的非线性，实现高线性度的电压自举开关。

Description

高线性度的电压自举开关
技术领域
本公开涉及电路领域，尤其涉及一种高线性度的电压自举开关。
背景技术
采样/保持电路是许多集成电路系统中的关键模块，采样开关作为采样/保持电路中的关键单元，其性能直接影响采样/保持电路的精度和线性度。随着对电路性能要求的不断提高，传统的MOS开关由于其线性度的限制，已无法满足高速高精度采样的要求。
为了减小开关导通电阻的非线性，通常人们采用NMOS采样自举开关，即通过固定开关管的栅源电压来减小开关导通电阻的非线性。
然而由于体效应以及信号路径上寄生电容的电荷分享效应，使得导通电阻依然会随着输入的变化而变化。虽然增大开关尺寸能够缓解体效应的影响，但同时会增大寄生电容，导致电荷分享效应的增加，难以进一步减小导通电阻的非线性。
发明内容
(一)要解决的技术问题
本公开提供了一种高线性度的电压自举开关，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种高线性度的电压自举开关，包括：电压自举开关电路；以及电荷补偿电路，包括：第十三NMOS管、第十二NMOS管和第十一NMOS管，所述第十一NMOS管的漏极与所述第十三NMOS管的漏极互接，所述第十一NMOS管的漏极还与所述电压自举开关电路的第一NMOS管的漏极、第二NMOS管的源极、第十四NMOS管的漏极互接；第三PMOS管，所述第三PMOS管的栅极与所述电压自举开关电路的第一PMOS管的栅极、第二PMOS管的漏极、第三NMOS管的漏极和第五NMOS管的漏极互接；所述第三PMOS管的源极与所述电压自举开关电路的第一PMOS管的源极和第七NMOS管的源极互接；所述第三PMOS管的衬底与所述第三PMOS管的源极互接；第四电容，所述第四电容的上极板分别连接所述第三PMOS管的漏极、所述第十一NMOS管的源极；所述第四电容的下极板连接所述电压自举开关电路的第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的漏极和第五NMOS管的源极；第五电容，所述第五电容的上极板连接所述第十三NMOS管的源极、第十一NMOS管的栅极和所述电压自举开关电路的第十四NMOS管的栅极；所述第五电容的下极板接反相时钟；第六电容，所述第六电容的上极板连接所述电压自举开关电路的第十四NMOS管的源极和第十三PMOS管的栅极；所述第六电容的下极板接时钟。
在本公开的一些实施例中，所述电压自举开关电路包括：第一PMOS管和第二PMOS管，所述第二PMOS管的源极与电源连接；第一NMOS管和第二NMOS管，所述第一NMOS管的栅极分别与第二NMOS管的栅极和第一PMOS管的漏极连接；所述第一NMOS管的漏极与开关的输入端和第二NMOS管的源极连接；所述第一NMOS管的源极与开关的输出端连接；第三NMOS管，所述第三NMOS管的漏极与第一PMOS管的栅极和第二PMOS管的漏极连接；所述第三NMOS管的栅极与所述第一NMOS管的栅极连接；第四NMOS管，所述第四NMOS管的栅极与反相时钟信号连接，所述第四NMOS管的源极接地；第五NMOS管，所述第五NMOS管的栅极与第二PMOS管的栅极和时钟信号连接；所述第五NMOS管的漏极与所述第三NMOS管的漏极连接；第六NMOS，所述第六NMOS管的栅极与电源连接；第六NMOS管的漏极与第一NMOS管的栅极连接；第七NMOS管，所述第七NMOS管的栅极与反相时钟信号连接；所述第七NMOS管是源极接地；所述第七NMOS管的漏极与所述第六NMOS的源极连接；第八NMOS管，所述第八NMOS管的漏极与电源连接；第九NMOS管，所述第九NMOS管的漏极与电源连接；第十NMOS管，所述第十NMOS管的漏极与电源连接；第一电容，所述第一电容的上极板分别与所述第二NMOS管的漏极、所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第五NMOS管的源极连接；所述第一电容的下极板分别与所述第一PMOS管的源极、所述第一PMOS管的衬底和所述第八NMOS管的源极连接；第二电容，第二电容的上极板分别与所述第八NMOS管的栅极、所述第九NMOS管的源极和所述第十NMOS管的栅极连接；所述第二电容的下极板与时钟信号连接；第三电容，所述第三电容的上极板与所述第九NMOS管的栅极和所述第十NMOS管的源极连接；所述第三电容的下极板与反相时钟信号连接。
(三)有益效果
从上述技术方案可以看出，本公开高线性度的电压自举开关至少具有以下有益效果其中之一或其中一部分：
本公开在第一NMOS管的关断相位，第四电容预充到Vin*C4，在第一NMOS管的导通相位，用第四电容预充的电荷来补偿信号路径上寄生电容带来的电荷分享效应，进而减小由寄生电容导致的开关导通电阻的非线性，实现高线性度的电压自举开关。
附图说明
图1为本公开实施例高线性度的电压自举开关的示意图。
图2为图1的电压自举开关电路的示意图。
具体实施方式
本公开提供了一种高线性度的电压自举开关，包括：电压自举开关电路和电荷补偿电路；其中电荷补偿电路包括：第三PMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第四电容，第五电容，第六电容。本公开在第一NMOS管的关断相位，第四电容预充到Vin*C4，在第一NMOS管的导通相位，用第四电容预充的电荷来补偿信号路径上寄生电容带来的电荷分享效应，进而减小由寄生电容导致的开关导通电阻的非线性，实现高线性度的电压自举开关。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
本公开某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本公开的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本公开满足适用的法律要求。
在本公开的第一个示例性实施例中，提供了一种高线性度的电压自举开关。图1为本公开实施例高线性度的电压自举开关的示意图。图2为图1的电压自举开关电路的示意图。如图1和图2所示，本公开高线性度的电压自举开关包括：电压自举开关电路和电荷补偿电路。其中，电压自举开关电路包括：
第一PMOS管P1和第二PMOS管P2，第二PMOS管P2的源极与电源连接；
第一NMOS管N1和第二NMOS管N2，第一NMOS管N1的栅极分别与第二NMOS管N2的栅极和第一PMOS管P1的漏极连接；第一NMOS管N1的漏极与开关的输入端Vin和第二NMOS管N2的源极连接；第一NMOS管N1的源极与开关的输出端Vout连接；
第三NMOS管N3，第三NMOS管N3的漏极与第一PMOS管P1的栅极和第二PMOS管P2的漏极连接；第三NMOS管N3的栅极与第一NMOS管N1的栅极连接；
第四NMOS管N4的栅极与反相时钟信号连接，第四NMOS管N4的源极接地；
第五NMOS管N5的栅极与第二PMOS管P2的栅极和时钟信号连接；第五NMOS管N5的漏极与第三NMOS管N3的漏极连接；
第六NMOS管N6的栅极与电源连接；第六NMOS管N6的漏极与第一NMOS管N1的栅极连接；
第七NMOS管N7的栅极与反相时钟信号连接；第七NMOS管N7是源极接地；第七NMOS管N7的漏极与第六NMOS管N6的源极连接；
第八NMOS管N8的漏极与电源连接；
第九NMOS管N9的漏极与电源连接；
第十NMOS管N10的漏极与电源连接；
第一电容C1的上极板分别与第二NMOS管N2的漏极、第三NMOS管N3的源极、第四NMOS管N4的漏极和第五NMOS管N5的源极连接；第一电容C1的下极板分别与第一PMOS管P1的源极、第一PMOS管P1的衬底和第八NMOS管N8的源极连接；
第二电容C2的上极板分别与第八NMOS管N8的栅极、第九NMOS管N9的源极和第十NMOS管N10的栅极连接；第二电容C2的下极板与时钟信号连接；
第三电容C3的上极板与第九NMOS管N9的栅极和第十NMOS管N10的源极连接；第三电容C3的下极板与反相时钟信号连接。
对应的电压自举开关电路的工作过程为：
当电压自举开关电路的开关信号为低电平时，第六NMOS管N6，第七NMOS管N7导通，对应第一NMOS管N1，第二NMOS管N2，第三NMOS管N3关闭；第五NMOS管N5关闭，第二PMOS管P2导通，对应第一PMOS管P1关闭；第四NMOS管N4，第八NMOS管N8导通，对应电源为第一电容C1充电，由于第九NMOS管N9，第十NMOS管N10，第二电容C2，第三电容C3的存在，使得第八NMOS管N8的栅端电压接近2VDD，确保第一电容C1接电源的一端可以充电到VDD。
当开关信号为高电平时，第四NMOS管N4，第七NMOS管N7，第八NMOS管N8关闭；第五NMOS管N5导通，第二PMOS管P2关闭，对应第一PMOS管P1导通，第一NMOS管N1，第二NMOS管N2，第三NMOS管N3导通。此时，理想状况下，第一PMOS管P1管的栅极电压为Vin，第一PMOS管P1的漏极电压和第一PMOS管P1的源极电压皆为Vin+VDD，确保第一PMOS管P1的栅源电压小于VDD，以免对管子造成损耗。第六NMOS管N6的存在，使得第七NMOS管N7的栅源电压为VDD-Vth，得到同样的效果。第八NMOS管N8的栅源电压为Vin，同样小于VDD。
在理想状况下，开关信号为高电平，开关管第一NMOS管N1导通，第一NMOS管N1的栅源电压Vgs固定为VDD，开关的导通电阻为：
Ron＝1/[unCox(W/L)(Vgs-Vth)]
＝1/[unCox(W/L)(VDD-Vth)]
如果不考虑衬偏效应，是一个与输入无关的定值。
然而，由于信号通路上寄生电容引入的电荷分享效应，在开关导通时，第一NMOS管N1的栅源电压Vgs要明显小于VDD，而且，由于寄生电容的影响变得与输入有关，
Vgs＝VDD(C1+Ct)/Ctotal-Vin(Ct+Cg)/Ctotal
Ctotal＝C1+Ct+Cg
由上式可以看出，受寄生电容的影响，Vgs并不固定。
电荷补偿电路，包括：
第十三NMOS管N13、第十二NMOS管N12和第十一NMOS管N11，第十一NMOS管N11的漏极与第十三NMOS管N13的漏极互接，第十一NMOS管N11的漏极还与电压自举开关电路的第一NMOS管N1的漏极、第二NMOS管N2的源极、第十四NMOS管N14的漏极互接；
第三PMOS管P3的栅极与电压自举开关电路的第一PMOS管P1的栅极、第二PMOS管P2的漏极、第三NMOS管N3的漏极和第五NMOS管N5的漏极互接；第三PMOS管P3的源极与电压自举开关电路的第一PMOS管P1的源极和第七NMOS管P7的源极互接；第三PMOS管P3的衬底与第三PMOS管P3的源极互接；
第四电容C4的上极板分别连接第三PMOS管P3的漏极、第十一NMOS管P11的源极；第四电容C4的下极板连接电压自举开关电路的第二NMOS管N2的源极、第三NMOS管N3的源极、第四NMOS管N4的漏极和第五NMOS管N5的源极；
第五电容C5的上极板连接第十三NMOS管N13的源极、第十一NMOS管N11的栅极和电压自举开关电路的第十四NMOS管N14的栅极；
第五电容C5的下极板接反相时钟；
第六电容C6的上极板连接电压自举开关电路的第十四NMOS管N14的源极和第十三PMOS管P13的栅极；第六电容C6的下极板接时钟。
对应的本公开的高线性度的电压自举开关的工作过程：
当时钟信号为低电平时，由之前分析，电源为第一电容C1充电直至上级板电压为VDD；同时，第三PMOS管P3关断，第十一NMOS管N11导通，输入端为第四电容C4充电，第十一NMOS管N11栅端电压为VDD+Vin，因此可以确保第四电容C4上级板电压最终达到Vin；
当时钟信号为高电平时，第三PMOS管P3导通，第十一NMOS管N11关闭，并且栅端电压为Vin，从而栅源电压小于VDD。此时电荷重新分布，忽略采样相期间输入电压的变化，开关管第一NMOS管N1的栅源电压为：
Vgs＝VDD(C1+Ct)/Ctotal+Vin(C4-Ct-Cg)/Ctotal
Ctotal＝C1+Ct+Cg+C4
由上式可知，只要让第四电容C4的取值与寄生电容Ct+Cg的值相当，就可以使Vgs与Vin无关，从而进一步降低开关电阻的非线性。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开高线性度的电压自举开关有了清楚的认识。
综上所述，本公开通过电荷补偿电路中第四电容预充的电荷来补偿信号路径上寄生电容带来的电荷分享效应，进而减小由寄生电容导致的开关导通电阻的非线性，实现高线性度的电压自举开关。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到「约」的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (2)

1.一种高线性度的电压自举开关，包括：电压自举开关电路；以及
电荷补偿电路，包括：
第十三NMOS管、第十二NMOS管和第十一NMOS管，所述第十一NMOS管的漏极与所述第十三NMOS管的漏极互接，所述第十一NMOS管的漏极还与所述电压自举开关电路的第一NMOS管的漏极、第二NMOS管的源极、第十四NMOS管的漏极互接；
第三PMOS管，所述第三PMOS管的栅极与所述电压自举开关电路的第一PMOS管的栅极、第二PMOS管的漏极、第三NMOS管的漏极和第五NMOS管的漏极互接；所述第三PMOS管的源极与所述电压自举开关电路的第一PMOS管的源极和第七NMOS管的源极互接；所述第三PMOS管的衬底与所述第三PMOS管的源极互接；
第四电容，所述第四电容的上极板分别连接所述第三PMOS管的漏极、所述第十一NMOS管的源极；所述第四电容的下极板连接所述电压自举开关电路的第二NMOS管的源极、第三NMOS管的源极、第四NMOS管的漏极和第五NMOS管的源极；
第五电容，所述第五电容的上极板连接所述第十三NMOS管的源极、第十一NMOS管的栅极和所述电压自举开关电路的第十四NMOS管的栅极；所述第五电容的下极板接反相时钟；
第六电容，所述第六电容的上极板连接所述电压自举开关电路的第十四NMOS管的源极和第十三PMOS管的栅极；所述第六电容的下极板接时钟。
2.根据权利要求1所述的高线性度的电压自举开关，其中，所述电压自举开关电路包括：
第一PMOS管和第二PMOS管，所述第二PMOS管的源极与电源连接；
第一NMOS管和第二NMOS管，所述第一NMOS管的栅极分别与第二NMOS管的栅极和第一PMOS管的漏极连接；所述第一NMOS管的漏极与开关的输入端和第二NMOS管的源极连接；所述第一NMOS管的源极与开关的输出端连接；
第三NMOS管，所述第三NMOS管的漏极与第一PMOS管的栅极和第二PMOS管的漏极连接；所述第三NMOS管的栅极与所述第一NMOS管的栅极连接；
第四NMOS管，所述第四NMOS管的栅极与反相时钟信号连接，所述第四NMOS管的源极接地；
第五NMOS管，所述第五NMOS管的栅极与第二PMOS管的栅极和时钟信号连接；所述第五NMOS管的漏极与所述第三NMOS管的漏极连接；
第六NMOS，所述第六NMOS管的栅极与电源连接；第六NMOS管的漏极与第一NMOS管的栅极连接；
第七NMOS管，所述第七NMOS管的栅极与反相时钟信号连接；所述第七NMOS管是源极接地；所述第七NMOS管的漏极与所述第六NMOS的源极连接；
第八NMOS管，所述第八NMOS管的漏极与电源连接；
第九NMOS管，所述第九NMOS管的漏极与电源连接；
第十NMOS管，所述第十NMOS管的漏极与电源连接；
第一电容，所述第一电容的上极板分别与所述第二NMOS管的漏极、所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第五NMOS管的源极连接；所述第一电容的下极板分别与所述第一PMOS管的源极、所述第一PMOS管的衬底和所述第八NMOS管的源极连接；
第二电容，第二电容的上极板分别与所述第八NMOS管的栅极、所述第九NMOS管的源极和所述第十NMOS管的栅极连接；所述第二电容的下极板与时钟信号连接；
第三电容，所述第三电容的上极板与所述第九NMOS管的栅极和所述第十NMOS管的源极连接；所述第三电容的下极板与反相时钟信号连接。
CN201811608633.5A 2018-12-26 2018-12-26 高线性度的电压自举开关 Pending CN109547002A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811608633.5A CN109547002A (zh) 2018-12-26 2018-12-26 高线性度的电压自举开关

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811608633.5A CN109547002A (zh) 2018-12-26 2018-12-26 高线性度的电压自举开关

Publications (1)

Publication Number Publication Date
CN109547002A true CN109547002A (zh) 2019-03-29

Family

ID=65857394

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811608633.5A Pending CN109547002A (zh) 2018-12-26 2018-12-26 高线性度的电压自举开关

Country Status (1)

Country Link
CN (1) CN109547002A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110417398A (zh) * 2019-08-09 2019-11-05 西安电子科技大学 栅压自举开关及其构成的全差分高线性度电压控制衰减器
CN111245413A (zh) * 2020-01-20 2020-06-05 电子科技大学 一种高速高线性度的栅压自举开关电路
CN113225055A (zh) * 2021-04-21 2021-08-06 深圳市国微电子有限公司 电荷注入消除电路、模拟开关电路以及采样装置
CN114421945A (zh) * 2022-01-24 2022-04-29 福州大学 一种用于传感器的高线性度自举开关电路及其控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040070439A1 (en) * 2002-10-12 2004-04-15 Sarraj Maher M. Buffered bootstrapped input switch with cancelled charge sharing for use in high performance sample and hold switched capacitor circuits
CN103023469A (zh) * 2011-09-23 2013-04-03 国民技术股份有限公司 一种栅压自举开关电路
CN103532534A (zh) * 2013-09-17 2014-01-22 电子科技大学 栅压自举开关电路
US20150200663A1 (en) * 2014-01-16 2015-07-16 Ipgoal Microelectronics (Sichuan) Co., Ltd. Sample and hold switch circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040070439A1 (en) * 2002-10-12 2004-04-15 Sarraj Maher M. Buffered bootstrapped input switch with cancelled charge sharing for use in high performance sample and hold switched capacitor circuits
CN103023469A (zh) * 2011-09-23 2013-04-03 国民技术股份有限公司 一种栅压自举开关电路
CN103532534A (zh) * 2013-09-17 2014-01-22 电子科技大学 栅压自举开关电路
US20150200663A1 (en) * 2014-01-16 2015-07-16 Ipgoal Microelectronics (Sichuan) Co., Ltd. Sample and hold switch circuit

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110417398A (zh) * 2019-08-09 2019-11-05 西安电子科技大学 栅压自举开关及其构成的全差分高线性度电压控制衰减器
CN110417398B (zh) * 2019-08-09 2020-11-10 西安电子科技大学 全差分高线性度电压控制衰减器
CN111245413A (zh) * 2020-01-20 2020-06-05 电子科技大学 一种高速高线性度的栅压自举开关电路
CN111245413B (zh) * 2020-01-20 2023-05-26 电子科技大学 一种高速高线性度的栅压自举开关电路
CN113225055A (zh) * 2021-04-21 2021-08-06 深圳市国微电子有限公司 电荷注入消除电路、模拟开关电路以及采样装置
CN113225055B (zh) * 2021-04-21 2024-02-13 深圳市国微电子有限公司 电荷注入消除电路、模拟开关电路以及采样装置
CN114421945A (zh) * 2022-01-24 2022-04-29 福州大学 一种用于传感器的高线性度自举开关电路及其控制方法
CN114421945B (zh) * 2022-01-24 2024-05-31 福州大学 一种用于传感器的高线性度自举开关电路及其控制方法

Similar Documents

Publication Publication Date Title
CN109547002A (zh) 高线性度的电压自举开关
CN107947784B (zh) 一种高性能输出驱动电路
US9379702B2 (en) Sample and hold switch circuit
US8710897B2 (en) Level shifter and method of using the same
CN110149111B (zh) 一种自举开关电路及其控制方法
CN103166616B (zh) 模拟开关电路结构
TW508521B (en) Interface circuit
CN101547001B (zh) 具有用于内核电源关闭应用的双电压输入电平转换器
CN103840832B (zh) 具有毛刺抑制能力的电流舵型数模转换电路
CN102208167A (zh) 倒相电路以及显示器
CN112953503B (zh) 一种高线性度的栅压自举开关电路
CN112671382B (zh) 一种栅压自举开关电路
CN101303838B (zh) 用纵向移位寄存器产生非重叠输出信号以显示影像的系统
US20240088896A1 (en) Stress reduction on stacked transistor circuits
WO2020147306A1 (zh) 耐压电平转换电路
CN107370485B (zh) 负压电平转换电路
CN110320957B (zh) 一种电压选择电路
CN110690820B (zh) 一种用于Buck电路的上管栅源电压采样电路
CN208384971U (zh) 一种用于点阵液晶驱动芯片的电压切换电路
CN106301379A (zh) 一种输出光滑的dac单元电路
CN101267203B (zh) 具有电压补偿机制的模拟缓冲器
US10277223B2 (en) Charge injection compensation circuit
CN109787607A (zh) 基于低压器件的高压高速io电路
US9374047B2 (en) Buffer circuit
CN116886094B (zh) 一种自举开关采样电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190329