KR20100113408A - 레벨시프터 및 이를 갖는 어레이 기판 - Google Patents

레벨시프터 및 이를 갖는 어레이 기판 Download PDF

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KR20100113408A
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Abstract

레벨시프터에 있어서, 제1 인버팅 회로는 제1 로드 트랜지스터와, 제1 로드 트랜지스터의 게이트 전극에 연결되는 제1 전극 및 제1 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 제1 로드 트랜지스터를 부트스트랩시키는 제1 커패시터를 포함한다. 제2 인버팅 회로는 제2 로드 트랜지스터와, 제2 로드 트랜지스터의 게이트 전극에 연결되는 제1 전극 및 제2 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 제2 로드 트랜지스터를 부트스트랩시키는 제2 커패시터를 포함하고, 제1 인버팅 회로와 전기적으로 연결된다. 따라서, 부트스트랩은 로드 트랜지스터가 턴-온 될 때 확실한 선형영역에서 동작되게 함으로써, 보다 정확한 레벨시프팅을 수행하여, 레벨시프터의 정확성 및 신뢰성이 향상된다.

Description

레벨시프터 및 이를 갖는 어레이 기판{LEVEL SHIFTER AND ARRAY SUBSTRATE HAVING THE SAME}
본 발명은 레벨시프터 및 이를 갖는 어레이 기판에 관한 것으로, 보다 상세하게는 기판에 내장되며 칩셋에서 출력된 전압을 픽셀 내의 트랜지스터를 스위칭시키기 위한 전압으로 승격시키는 레벨시프터 및 이를 갖는 어레이 기판에 관한 것이다.
레벨시프터는 회로 내에서 낮은 전압으로 인가되는 신호를 높은 전압으로 변환하는 역할을 한다.
예를 들어, 디스플레이 패널, 센서 패널 등과 같은 전자장비에 부착되어 외부로부터 인가되는 저전압 신호를 패널을 구동하기 위한 고전압 신호로 변환시킨다.
최근에, 보다 가볍고, 얇고, 작은 전자장비를 구현하기 위한 기술이 개발되면서, 레벨시프터를 별도의 회로로 구성하지 않고 디스플레이 패널이나 센서 패널 상에 집적회로의 형태로 형성하기 위한 기술들이 개발되고 있다. 그러나, 종래의 레벨시프터는 P 타입 박막트랜지스터 및 N 타입 박막트랜지스터를 함께 포함하고 있어서 집적회로 형성시에 복잡하고 비용이 많이 소요되는 CMOS (Complementary metal-oxide-semiconductor) 공정이 요구된다.
또한, 로드 박막트랜지스터(Load TFT)의 게이트 전압이 고전압을 요구하기 때문에 로드 박막트랜지스터의 구동이 불안정하다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 기판에 내장되며 출력된 전압을 부트스트랩을 이용하여 픽셀 내의 트랜지스터를 스위칭시키기 위한 전압으로 승격시키는 레벨시프터를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 레벨시프터를 갖는 어레이 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 레벨시프터는 제1 인버팅 회로 및 제2 인버팅 회로를 포함한다. 상기 제1 인버팅 회로는 제1 로드 트랜지스터와, 상기 제1 로드 트랜지스터의 게이트 전극에 연결되어 상기 제1 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제1 다이오드 커넥션 트랜지스터와, 상기 제1 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제1 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제1 로드 트랜지스터를 부트스트랩 시키는 제1 커패시터를 포함한다. 상기 제2 인버팅 회로는 제2 로드 트랜지스터와, 상기 제2 로드 트랜지스터의 게이트 전극에 연결되어 상기 제2 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제2 다이오드 커넥션 트랜지스터와, 상기 제2 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제2 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제2 로드 트랜지스터를 부트스트랩시키는 제2 커패시터를 포함하고, 상기 제1 인버팅 회로와 전기적으로 연결된다.
상기 제1 및 제2 로드 트랜지스터들, 및 상기 제1 및 제2 다이오드 커넥션 트랜지스터들은 N 타입 트랜지스터로만 구성될 수 있다.
상기 제1 및 제2 로드 트랜지스터들, 및 상기 제1 및 제2 다이오드 커넥션 트랜지스터들은 P 타입 트랜지스터로만 구성될 수 있다.
상기 제1 인버팅 회로 및 상기 제2 인버팅 회로는 기판 상에 집적될 수 있다.
상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호 및 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부를 더 포함할 수 있다. 상기 구동부는 구동전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터, 및 접지전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터를 포함할 수 있다. 상기 구동부는 상기 제2 구동 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제2 구동 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제2 구동 트랜지스터를 부트스트랩 시키는 제3 커패시터를 더 포함할 수 있다. 다른 실시예에서, 상기 구동부는 구동전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터, 및 접지전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터를 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 어레이 기판은 베이스 기판, 구동 드라이버, 레벨시프터 및 화소어레이를 포함한다. 상기 레벨시프터는 상기 구동 드라이버로부터 발생된 신호의 레벨을 상승시키며 제1 인버팅 회로 및 제2 인버팅 회로를 포함한다. 상기 제1 인버팅 회로는 제1 로드 트랜지스터와, 상기 제1 로드 트랜지스터의 게이트 전극에 연결되어 상기 제1 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제1 다이오드 커넥션 트랜지스터와, 상기 제1 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제1 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제1 로드 트랜지스터를 부트스트랩시키는 제1 커패시터를 포함하며, 상기 베이스 기판 상에 직접 집적된다. 상기 제2 인버팅 회로는 제2 로드 트랜지스터와, 상기 제2 로드 트랜지스터의 게이트 전극에 연결되어 상기 제2 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제2 다이오드 커넥션 트랜지스터와, 상기 제2 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제2 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제2 로드 트랜지스터를 부트스트랩시키는 제2 커패시터를 포함하고, 상기 제1 인버팅 회로와 전기적으로 연결되며, 상기 베이스 기판 상에 직접 집적된다. 상기 화소어레이는 상기 레벨이 상승된 신호를 인가받아 영상을 표시하거나 지문 인식, 디지털 엑스레이 이미지 등의 센싱을 하게 된다.
예를 들어, 상기 레벨시프터는 액정표시장치(Liquid Crystal Display; LCD), 유기전계발광표시장치(Organic Light Emitting Display; OLED) 등의 표시장치, 광감지 센서 어레이, 압력감지 센서 어레이, 저항 변화 센서 어레이, 정전용량 센서 어레이 등에 적용될 수 있다.
본 발명의 실시예들에 따르면, 레벨시프터가 P 타입 또는 N 타입 박막 트랜지스터만으로 구성되어, CMOS공정 없이도 디스플레이 패널 또는 센서 패널용 기판에 레벨시프터를 내장한다. 또한, 레벨시프터가 부트스트랩을 포함하여 로드 박막트랜지스터(Load TFT)의 게이트 전압이 낮아진다. 따라서, 로드 박막트랜지스터가 턴-온(turn-on) 시에 선형영역에서 동작하여 레벨시프터의 정확성 및 신뢰성이 향상된다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의 해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
실시예 1-레벨시프터
도 1a는 본 발명의 실시예 1에 따른 레벨시프터를 나타내는 등가 회로도이고, 도 2a는 도 1a에 도시된 레벨시프터에 인가되는 입력신호를 나타내는 타이밍도이고, 도 2b는 도 1a에 도시된 레벨시프터로부터 출력되는 출력신호를 나타내는 타이밍도이다. 도 2a 및 도 2b에서 가로축은 시간을 나타내고, 세로축은 전압레벨을 나타낸다.
도 1a, 2a 및 2b를 참조하면, 상기 레벨시프터는 제1 인버터(또는 제1 인버팅 회로)(11) 및 제2 인버터(또는 제2 인버팅 회로)(12)를 포함한다.
상기 제1 인버터(11)는 입력신호(IN), 구동전압(VDD) 및 접지신호(VSS)를 인가받아 제1 인버팅된 출력신호를 생성하여 상기 제2 인버터(120)에 제공한다. 상기 제1 인버터(11)는 제1 트랜지스터(PT1), 제2 트랜지스터(PT2), 제3 트랜지스터(PT3) 및 제1 커패시터(C1)를 포함한다. 본 실시예에서, 상기 제3 트랜지스터(PT3)는 다이오드 연결되어 상기 제2 트랜지스터(PT2)의 게이트 전극에 연결되며, 상기 제2 트랜지스터(PT2)의 상기 게이트 전극에 플로팅 상태를 형성한다. 또한, 상기 제1 커패시터(C1)는 일단이 상기 제2 트랜지스터(PT2)의 상기 게이트 전극에 연결되고, 타단이 상기 제2 트랜지스터(PT2)의 소스 전극에 연결되어 상기 제2 트랜지스터(PT2)를 부트스트랩시킨다.
상기 제2 인버터(12)는 상기 제1 인버터(11)에 연결되고, 상기 제1 인버팅된 출력신호, 상기 구동전압(VDD) 및 상기 접지신호(VSS)를 인가받아 출력전압(OUT)을 생성한다. 상기 제2 인버터(12)는 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제2 커패시터(C2)를 포함한다. 본 실시예에서, 상기 제6 트랜지스터(PT6)는 다이오드 연결되어 상기 제5 트랜지스터(PT5)의 게이트 전극에 연결되며, 상기 제5 트랜지스터(PT5)의 상기 게이트 전극에 플로팅 상태를 형성한다. 또한, 상기 제2 커패시터(C2)는 일단이 상기 제5 트랜지스터(PT5)의 상기 게이트 전극에 연결되고, 타단이 상기 제5 트랜지스터(PT5)의 소스 전극에 연결되어 상기 제5 트랜지스터(PT5)를 부트스트랩시킨다.
본 실시예에서, 상기 레벨시프터의 트랜지스터는 P 타입 트랜지스터(PT1, PT2, PT3, PT4, PT5, PT6)만으로 구성되고 있으며, 부트스트랩을 이용하여 입력신호(IN)보다 상승된 레벨을 갖는 출력신호(OUT)를 출력한다.
도 1a에서, 제2 트랜지스터(PT2)의 게이트 전극 및 소스 전극에 각각 연결되는 제1 전극 및 제2 전극을 갖는 제1 커패시터(C1)에 의해 1차 부트스트랩 효과가 발생되며, 제5 트랜지스터(PT5)의 게이트 전극 및 소스 전극에 각각 연결되는 제1 전극 및 제2 전극을 갖는 제2 커패시터(C2)에 의해 2차 부트스트랩 효과가 발생된다.
제3 트랜지스터(PT3)의 게이트 전극은 드레인 전극에 전기적으로 연결되서 다이오드로서 기능한다. 상기 다이오드 역할을 하는 상기 제3 트랜지스터(PT3)에 의해 상기 제2 트랜지스터(PT2)의 상기 게이트 전극이 플로팅(floating) 상태가 되며, 상기 제2 트랜지스터(PT2)의 상기 게이트 전극 및 상기 소스 전극에 각각 연결되는 상기 제1 커패시터(C1)에 의해 부트스트랩되어 상기 제2 박막트랜지스터(PT2)의 게이트 전압이 충분히 로우 레벨(Low Level)로 떨어지도록 하여 제1 인버터(11)로부터 출력되는 전압의 레벨이 안정된다.
제6 트랜지스터(PT6)의 게이트 전극은 드레인 전극에 전기적으로 연결되어 다이오드로서 기능한다. 상기 다이오드 역할을 하는 상기 제6 트랜지스터(PT6)에 의해 상기 제5 트랜지스터(PT5)의 상기 게이트 전극이 플로팅(floating) 상태가 되며, 상기 제5 트랜지스터(PT5)의 상기 게이트 전극 및 상기 소스 전극에 각각 연결되는 상기 제2 커패시터(C2)에 의해 부트스트랩되어 상기 제5 박막트랜지스터(PT5) 의 게이트 전압이 충분히 로우 레벨 (Low Level)로 떨어지도록 하여 제2 인버터(12)로부터 출력되는 전압(OUT)의 레벨이 안정된다.
표시장치나 센서 어레이 등에 사용되는 박막트랜지스터는 통상적인 금속산화물 반도체 필드효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET)에 비해서, 문턱전압(|Vth|)의 크기 및 균일성에 있어서 보다 엄격한 기준이 요구된다. 그러나, 본 실시예에서와 같이 부트스트랩을 이용한 레벨시프터를 이용할 경우, 제2 트랜지스터(T2) 및 제5 트랜지스터(PT5)가 선형영역(Linear) 내에서 동작한다. 즉, 상기 레벨시프터의 상기 제2 트랜지스터(PT2) 및 상기 제5 트랜지스터(PT5)는 자동적으로 게이트-소스 전압(Vgs)이 높은 확실한 선형영역에서 턴-온 되기 때문에 박막트랜지스터의 특성에 영향을 덜 받고, 출력하는 전압이 정확히 접지전압(VSS)만큼 레벨이 낮아진다. 따라서, 표시장치나 센서 어레이 등에 내장하여 사용될 수 있다.
도 1a에 도시된 바와 같이, 상기 레벨시프터를 구성하는 박막트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6) 모두는 P 타입 트랜지스터로만 구성되기 때문에, CMOS공정을 할 필요 없이 상기 레벨시프터를 표시장치용 기판 상이나 센서 어레이용 기판 상에 직접 내장할 수 있다. 따라서, 상기 레벨시프터의 제조공정이 단순해지고 수율이 향상된다.
실시예 2-레벨시프터
도 1b는 본 발명의 실시예 2에 따른 레벨시프터를 나타내는 등가 회로도이다. 본 실시예에서, N 타입 트랜지스터를 제외한 나머지 구성요소는 도 1a에 도시 된 실시예와 동일하므로 중복되는 설명은 생략한다. 또한, 도 1b에 도시된 레벨시프터의 동작 설명을 위해 레벨시프터의 입력신호 및 출력신호를 나타내는 타이밍도는 각각 도 2a 및 도 2b에 도시된 바 있다.
도 1b를 참조하면, 상기 레벨시프터의 트랜지스터는 N 타입 트랜지스터(NT1, NT2, NT3, NT4, NT5, NT6)만으로 구성되고 있으며, 부트스트랩을 이용하여 입력신호(IN)보다 상승된 레벨을 갖는 출력신호(OUT)를 출력한다.
도 1b에서, 제2 트랜지스터(NT2)의 게이트 전극 및 소스 전극에 각각 연결되는 제1 전극 및 제2 전극을 갖는 제1 커패시터(C1)에 의해 1차 부트스트랩 효과가 발생되며, 제5 트랜지스터(NT5)의 게이트 전극 및 소스 전극에 각각 연결되는 제1 전극 및 제2 전극을 갖는 제2 커패시터(C2)에 의해 2차 부트스트랩 효과가 발생된다.
제3 트랜지스터(NT3)의 게이트 전극은 드레인 전극에 전기적으로 연결되서 다이오드로서 기능한다. 상기 다이오드 역할을 하는 상기 제3 트랜지스터(NT3)에 의해 상기 제2 트랜지스터(NT2)의 상기 게이트 전극이 플로팅(floating) 상태가 되며, 상기 제2 트랜지스터(NT2)의 상기 게이트 전극 및 상기 소스 전극에 각각 연결되는 상기 제1 커패시터(C1)에 의해 부트스트랩되어 상기 제2 트랜지스터(NT2)의 게이트 전압이 충분히 하이 레벨(High Level)로 떨어지도록 하여 제1 인버터(21)로부터 출력되는 전압의 레벨이 안정된다.
제6 트랜지스터(NT6)의 게이트 전극은 드레인 전극에 전기적으로 연결되서 다이오드로서 기능한다. 상기 다이오드 역할을 하는 상기 제6 트랜지스터(NT6)에 의해 상기 제5 트랜지스터(NT5)의 상기 게이트 전극이 플로팅(floating) 상태가 되며, 상기 제5 트랜지스터(NT5)의 상기 게이트 전극 및 상기 소스 전극에 각각 연결되는 상기 제2 커패시터(C2)에 의해 부트스트랩되어 상기 제5 박막트랜지스터(NT5)의 게이트 전압이 충분히 하이 레벨(High Level)로 떨어지도록 하여 제2 인버터(22)로부터 출력되는 전압(OUR)의 레벨이 안정된다.
도 1b, 도 2a 및 도 2b를 참조하면, 상기 레벨시프터를 구성하는 트랜지스터들(NT1, NT2, NT3, NT4, NT5, NT6) 모두 N 타입 트랜지스터로만 구성되기 때문에, CMOS공정을 할 필요 없이 상기 레벨시프터를 표시장치용 기판 상에나 센서 어레이용 기판 상에 직접 내장할 수 있다. 따라서, 상기 레벨시프터의 제조공정이 단순해지고 수율이 향상된다.
실시예 3-레벨시프터
도 3은 본 발명의 실시예 3에 따른 레벨시프터를 나타내는 등가회로도이고, 도 4a는 도 3에 도시된 레벨시프터에 인가되는 입력신호를 나타내는 타이밍도이고, 도 4b는 도 3에 도시된 레벨시프터로부터 출력되는 출력신호를 나타내는 타이밍도이고, 도 5는 도 3에 도시된 레벨시프터를 나타내는 등가회로도이다. 본 실시예에서, 출력부(125)를 제외한 나머지 구성요소는 도 1b에 도시된 레벨시프터와 동일하므로 중복되는 설명은 생략한다.
도 3 내지 도 5를 참조하면, 본 발명의 실시예 3에 따른 레벨시프터는 제1 인버터(또는 제1 인버팅 회로)(110), 제2 인버터(또는 제2 인버팅 회로)(120) 및 구동부(125)를 포함한다.
상기 제1 인버터(110)는 입력신호(IN), 구동전압(VDD) 및 접지전압(VSS)을 인가받아 제1 인버팅 신호를 상기 인버터(120) 및 상기 구동부(125) 각각에 출력한다. 상기 제1 인버터(110)는 제1 트랜지스터(NT1), 제2 트랜지스터(NT2), 제3 트랜지스터(NT3) 및 제1 커패시터(C1)를 포함한다. 상기 제1 커패시터(C1)의 제1 전극 및 제2 전극은 상기 제2 트랜지스터(NT2)의 게이트 전극 및 드레인 전극에 각각 전기적으로 연결된다.
상기 제2 인버터(120)는 제1 노드(A)에서 상기 제1 인버터(110)에 전기적으로 연결되고, 상기 제1 인버팅 신호, 상기 구동전압(VDD) 및 상기 접지전압(VSS)을 인가받아 제2 인버팅 신호를 출력한다. 상기 제2 인버터(120)는 제4 트랜지스터(NT4), 제5 트랜지스터(NT5), 제6 트랜지스터(NT6) 및 제2 커패시터(C2)를 포함한다. 상기 제2 커패시터(C2)의 제1 전극 및 제2 전극은 상기 제5 트랜지스터(NT5)의 게이트 전극 및 드레인 전극에 각각 전기적으로 연결된다.
상기 구동부(125)는 상기 제1 노드(A)에서 상기 제1 인버터(110)에 전기적으로 연결되고, 상기 제2 노드(B)에서 상기 제2 인버터(120)에 전기적으로 연결되며, 상기 제2 인버팅 신호, 상기 구동전압(VDD) 및 상기 접지전압(VSS)을 인가받아 출력전압(OUT)을 생성한다.
상기 구동부(125)는 제7 트랜지스터(NT7) 및 제8 트랜지스터(NT8)를 포함한다. 상기 구동부(125)의 상기 제7 트랜지스터(NT7)의 게이트 전극에는 상기 제2 노드(B)로 출력되는 상기 제2 인버팅 신호가 인가되고, 드레인 전극에는 상기 구동전압(VDD)이 인가되며, 소스 전극으로 상기 출력전압(OUT)이 출력된다. 상기 제8 트랜지스터(NT8)의 게이트 전극에는 상기 제1 노드(A)로 출력되는 상기 제1 인버팅 신호가 인가되고, 소스 전극에는 상기 접지전압(VSS)이 인가되며, 드레인 전극으로 상기 출력전압(OUT)이 출력된다.
본 실시예에서, 상기 구동부(125)는 제9 트랜지스터(NT9), 제10 트랜지스터(NT10) 및 제3 커패시터(C3)를 더 포함할 수 있다. 상기 제9 트랜지스터(NT9)의 게이트 전극은 제7 트랜지스터(NT7)의 게이트 전극과 연결되고, 드레인 전극은 제10 트랜지스터(NT10)의 소스 전극에 연결되며, 소스 전극은 제7 트랜지스터(NT7)의 소스 전극에 연결된다. 상기 제10 트랜지스터(NT10)의 게이트 전극 및 드레인 전극은 공통 연결되어 제2 노드(B)에 연결되고, 소스 전극은 제7 트랜지스터(NT7)의 게이트 전극에 연결된다. 상기 제3 커패시터(C3)의 제1 전극 및 제2 전극은 상기 제7 트랜지스터(NT7)의 게이트 전극 및 소스 전극에 각각 전기적으로 연결된다.
본 실시예에서, 상기 제1 내지 제10 트랜지스터들(NT1, NT2, NT3, NT4, NT5, NT6, NT7, NT8, NT9, NT10)은 N 타입 트랜지스터이다.
상기 제1 노드(A)로 출력되는 상기 제1 인버팅 신호는 상기 제2 노드(B)로 출력되는 제2 인버팅 신호와 서로 반대되는 극성을 가져서 상기 제7 트랜지스터(NT7) 및 상기 제8 트랜지스터(NT8)는 서로 반대로 동작한다. 즉, 상기 제7 트랜지스터(NT7)가 턴-온되는 경우, 상기 제8 트랜지스터(NT8)가 턴-오프되고 상기 구동전압(VDD)이 상기 제7 트랜지스터(NT7)를 통하여 출력전압(OUT)으로 출력된다. 반면에, 상기 제8 트랜지스터(NT8)가 턴-온되는 경우, 상기 제7 트랜지스터(NT7)가 턴-오프되고 상기 접지전압(VSS)이 상기 제8 트랜지스터(PT8)를 통하여 출력전 압(OUT)으로 출력된다.
상기와 같은 본 실시예에 따르면, 상기 서로 반대되는 극성을 갖는 제1 및 제2 인버팅 신호들을 이용하여 상기 구동부(125)를 제어하여 상기 제7 트랜지스터(NT7) 및 상기 제8 트랜지스터(NT8)의 정확한 턴-온 또는 턴-오프가 가능하다. 따라서, 출력전압(OUT)의 정확한 제어가 가능하고 누설전류가 방지된다.
도 5를 다시 참조하면, 상기 입력신호(IN)가 하이 레벨일 경우, 상기 제1 인버터(110)의 상기 제1 트랜지스터(NT1)가 턴-온되고 상기 제2 트랜지스터(NT2)는 턴-오프된다. 따라서, 상기 제1 노드(A)로 출력되는 상기 제1 인버팅 신호는 로우 레벨이 되고, 상기 제2 노드(B)로 출력되는 상기 제2 인버팅 신호는 하이레벨이 된다. 그 결과, 상기 제7 트랜지스터(NT7)는 턴-온되고, 상기 제8 트랜지스터(NT8)는 턴-오프되어 상기 출력전압(OUT)이 하이 레벨이 된다. 상기 제10 트랜지스터(NT0)의 게이트 전극은 드레인 전극과 연결되어 다이오드로서 기능하며 상기 제9 트랜지스터(NT9)는 턴-오프되어 있기 때문에, 상기 제7 트랜지스터(NT7)의 게이트 전극은 플로팅(floating) 상태에 있다. 상기 제7 트랜지스터(NT7)의 게이트 전극이 플로팅 상태에 있으며, 상기 제3 커패시터(C3)의 제1 전극 및 제2 전극이 각각 상기 제7 트랜지스터(NT7)의 게이트 전극 및 소스 전극에 연결되어 있다. 따라서, 상기 출력전압(OUT)이 하이 상태인 경우, 부트스트랩 작용을 하는 상기 제3 커패시터(C3)의 커패시터 커플링(Capacitive coupling)에 의해 상기 제7 트랜지스터(NT7)의 게이트 전극에 충분히 높은 전압으로 자동 변화한다. 즉, 상기 제7 트랜지스터(PT7)의 게이트 전극이 부트스트랩되며, 상기 부트스트랩되는 전압()의 레벨은 하기의 수학식 1에 의해 구해진다.
[수학식 1]
Figure 112009022235210-PAT00001
수학식 1에서, C3은 상기 제3 커패시터(C3)의 커패시턴스를 나타내고, CT10은 상기 제10 커패시터(NT10)의 커패시턴스를 나타내며, ΔVout은 출력전압(OUT)의 전압차를 나타낸다.
따라서, 상기 제7 트랜지스터(NT7)가 [식 1]의 수학식을 만족하는 전압만큼 상기 제7 트랜지스터(NT7)의 게이트 노드의 전압이 올라가기 때문에 상기 제7 트랜지스터(NT7)는 선형영역에서 동작하게 되고, 트랜지스터 자체의 전기적 특성의 영향이 적어져서 상기 출력전압(OUT)은 상기 구동전압(VDD)과 동일한 레벨을 갖는 전압으로 출력된다.
반면에, 상기 입력신호(IN)가 로우레벨일 경우, 상기 제1 인버터(110)의 상기 제1 트랜지스터(NT1)가 턴-오프되고 상기 제2 트랜지스터(NT2)는 턴-온된다. 따라서, 상기 제1 노드(A)로 출력되는 상기 제1 인버팅 신호는 하이레벨이 되고, 상기 제2 노드(B)로 출력되는 상기 제2 인버팅 신호는 로우레벨이 된다. 그 결과, 상기 제7 트랜지스터(NT7)는 턴-오프되고, 상기 제8 트랜지스터(NT8)는 턴-온되어 상기 출력전압(OUT)이 로우레벨이 된다.
이때, 하이레벨인 제1 인버팅 신호에 의해 제9 트랜지스터(NT9)가 턴-온되기 때문에 상기 제8 트랜지스터(NT8)의 게이트 전극에 로우레벨의 전압이 인가된다. 따라서, 상기 제7 트랜지스터(NT7)는 완전한 턴-오프 상태를 유지하여 누설전류가 방지된다.
실시예 4-레벨시프터
도 6은 본 발명의 실시예 4에 따른 레벨시프터를 나타내는 등가회로도이다. 본 실시예에서, 제11 트랜지스터(NT11)를 제외한 나머지 구성요소는 실시예 3에 따른 레벨시프터와 동일하므로 중복되는 설명은 생략한다.
도 6을 참조하면, 상기 제1 인버터(110)로부터 출력되는 제1 인버팅 신호는 제1 노드(A)로 인가되고, 상기 제2 인버터(120)는 상기 제1 노드(A)를 통하여 상기 제1 인버터(110)에 전기적으로 연결된다. 상기 제2 인버터(120)로부터 출력되는 제2 인버팅 신호는 제2 노드(B)로 인가되고, 상기 구동부(127)는 상기 제2 노드(B)를 통하여 상기 제2 인버터(120)에 전기적으로 연결된다.
상기 구동부(127)의 상기 제11 트랜지스터(NT11)의 게이트 전극은 상기 제2 노드(B)에 전기적으로 연결되고, 드레인 전극은 구동전압(VDD)을 인가받으며, 소스 전극은 제7 트랜지스터(NT7)의 게이트 전극 및 제3 커패시터(C3)의 제1 전극에 전기적으로 연결된다. 본 실시예에서, 제1 인버터(110), 제2 인버터(120) 및 구동부(127)에 구비되는 트랜지스터들은 N 타입 트랜지스터이다.
실시예 5 및 6-레벨시프터
도 7은 본 발명의 실시예 5에 따른 레벨시프터를 나타내는 등가회로도이고, 도 8a는 도 7에 도시된 레벨시프터에 인가되는 입력신호를 나타내는 타이밍도이며, 도 8b는 도 7에 도시된 레벨시프터로부터 출력되는 출력신호를 나타내는 타이밍도 이고, 도 9는 본 발명의 실시예 6에 따른 레벨시프터를 나타내는 등가회로도이다. 도 8a 및 도 8b에서 가로축은 시간을 나타내고, 세로축은 전압레벨을 나타낸다.
도 7 내지 도 9를 참조하면, 상기 레벨시프터는 제1 인버터(210), 제2 인버터(220) 및 구동부(225)를 포함한다.
상기 제1 인버터(210)는 제1 노드(A)로 제1 인버팅 신호를 출력한다.
상기 제2 인버터(220)는 상기 제1 노드(A)를 통하여 상기 제1 인버터(210)에 전기적으로 연결된다. 상기 제2 인버터(220)는 제2 노드(B)로 제2 인버팅 신호를 출력한다.
상기 구동부(225)는 제7 트랜지스터(PT7) 및 제8 트랜지스터(PT8)를 포함한다. 상기 제7 트랜지스터(PT7)의 게이트 전극에는 상기 제1 노드(A)로 출력되는 상기 제1 인버팅 신호가 인가되고, 소스 전극에는 상기 구동전압(VDD)이 인가되며, 드레인 전극으로 출력전압(OUT)이 출력된다. 상기 제8 트랜지스터(PT8)의 게이트 전극에는 상기 제2 노드(B)로 출력되는 상기 제1 인버팅 신호가 인가되고, 드레인 전극에는 상기 접지전압(VSS)이 인가되며, 소스 전극으로 상기 출력전압(OUT)이 출력된다.
본 실시예에서, 상기 구동부(225)는 제9 트랜지스터(PT9), 제10 트랜지스터(PT10) 및 제3 커패시터(C3)를 더 포함할 수 있다. 상기 제9 트랜지스터(PT9)의 게이트 전극은 제7 트랜지스터(PT7)의 게이트 전극과 공통적으로 제1 노드(A)를 통해 인가되는 상기 제1 인버팅 신호를 제공받는다. 상기 제9 트랜지스터(PT9)의 드레인 전극은 제3 커패시터(C3)의 일단, 제8 트랜지스터(PT8)의 게이트 및 제10 트 랜지스터(PT10)의 소스 전극에 연결되고, 상기 제9 트랜지스터(PT9)의 소스 전극은 제7 트랜지스터(PT7)의 드레인 전극 및 제8 트랜지스터(PT8)의 소스 전극에 공통 연결된다. 상기 제10 트랜지스터(PT10)의 게이트 전극 및 드레인 전극은 공통 연결되어 다이오드로서 기능하고, 제2 노드(B)를 통해 인가되는 상기 제2 인버팅 신호를 제공받는다. 상기 제10 트랜지스터(PT10)의 소스 전극은 제8 트랜지스터(PT8)의 게이트 전극, 제3 커패시터(C3)의 제1 전극 및 제9 트랜지스터(PT9)의 드레인 전극에 연결된다.
상기 다이오드 역할을 하는 상기 제10 트랜지스터(PT10)에 의해 상기 제8 트랜지스터(PT8)의 게이트 전극이 플로팅 상태가 되며, 상기 제8 트랜지스터(PT8)의 게이트 전극 및 소스 전극에 각각 연결되는 상기 제3 커패시터(C3)에 의해 부트스트랩되어 상기 제8 트랜지스터(PT8)의 게이트 전압이 충분히 로우 레벨(Low Level)로 떨어지도록 하여 구동부(225)로부터 출력되는 전압의 레벨이 안정된다.
본 실시예에서, 제1 인버터(210), 제2 인버터(220) 및 구동부(225)에 구비되는 트랜지스터들은 P 타입 트랜지스터이다.
도 8a 및 도 8b를 참조하면, 출력전압(OUT)은 입력신호(IN)와 동일한 위상을 갖는다. 즉, 상기 입력신호(IN)가 하이상태이면 상기 출력신호(OUT)가 하이상태이며, 상기 입력신호(IN)가 로우상태이면 상기 출력신호(OUT)가 로우상태이다.
실시예 7-레벨시프터
도 10은 본 발명의 실시예 7에 따른 레벨시프터를 나타내는 등가회로도이다.
도 10을 참조하면, 상기 레벨시프터는 제1 인버터(210), 제2 인버터(220) 및 구동부(227)를 포함한다. 본 실시예에서, 구동부(227)을 제외한 나머지 구성요소는 실시예 6에 따른 레벨시프터와 동일하므로 중복되는 설명은 생략한다.
상기 구동부(227)는 제7 트랜지스터(PT7), 제8 트랜지스터(PT8), 제9 트랜지스터(PT9), 제3 커패시터(C3) 및 제11 트랜지스터(PT11)를 포함한다. 상기 제11 트랜지스터(PT11)를 제외한 나머지 구성요소는 도 9에서 설명된 실시예 6에 따른 레벨시프터의 구동부(225)와 동일하므로 중복되는 설명은 생략한다.
상기 제11 트랜지스터(PT11)의 게이트 전극은 제2 노드(B)에 연결되고, 소스 전극은 접지전압(VSS)에 연결되며, 드레인 전극은 제9 트랜지스터(PT9)의 드레인 전극, 제3 커패시터(C3)의 제1 전극 및 제8 트랜지스터(PT8)의 게이트 전극에 전기적으로 연결된다. 본 실시예에서, 제1 인버터(210), 제2 인버터(220) 및 구동부(227)에 구비되는 트랜지스터들은 P 타입 트랜지스터이다.
실시예 1-어레이 기판
도 11a는 본 발명의 실시예 1에 따른 어레이 기판을 나타내는 평면도이다.
도 11a를 참조하면, 상기 어레이 기판은 제1 시프트 레지스터(141), 제2 시프트 레지스터(142), 제1 레벨시프터(101), 제2 레벨시프터(102), 멀티플렉서(150), 구동 드라이버(130), 게이트 라인(GL), 데이터 라인(DL) 및 화소(P)를 포함한다. 본 실시예에서, 상기 제1 시프트 레지스터(141), 상기 제2 시프트 레지스터(142), 상기 제1 레벨시프터(101), 상기 제2 레벨시프터(102) 및 상기 멀티플렉서(150)는 베이스 기판 상에 직접 집적되어 형성된다.
상기 제1 시프트 레지스터(141)는 상기 제1 레벨시프터(101) 및 상기 게이트 라인(GL)에 전기적으로 연결되어, 상기 게이트 라인(GL)에 순차적으로 게이트 신호를 인가한다.
상기 제1 레벨시프터(101)는 상기 구동 드라이버(130) 또는 상기 멀티플렉서(150)로부터 인가받은 신호의 레벨을 상승시켜서 상기 제1 시프트 레지스터(141)로 인가한다. 본 실시예에서, 상기 제1 레벨시프터(101)는 도 1a 내지 도 10에 도시된 레벨시프터와 동일하므로 중복되는 설명은 생략한다.
상기 제2 시프트 레지스터(142)는 상기 멀티플렉서(150), 상기 구동 드라이버(130) 및 상기 제2 레벨시프터(102)에 전기적으로 연결된다.
상기 제2 레벨시프터(102)는 상기 제2 시프트 레지스터(142)에 전기적으로 연결되어, 상기 제2 시프트 레지스터(142)로부터 입력된 신호의 레벨을 증가시켜서 상기 제2 시프트 레지스터(142)로 출력한다. 본 실시예에서, 상기 제2 레벨시프터(102)는 도 1a 내지 도 10에 도시된 레벨시프터와 동일하므로 중복되는 설명은 생략한다.
상기 구동 드라이버(130)는 상기 제2 시프트 레지스터(142) 및 상기 멀티플렉서(150)를 통하여 상기 데이터 라인(DL)에 데이터 신호를 인가한다.
상기 화소(P)는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)을 통하여 인가받은 신호를 이용하여 동작한다. 예를 들어, 상기 어레이 기판은 복수개의 화소들(P)에 의해 형성된 화소어레이를 포함한다. 상기 화소어레이는 상기 레벨이 상승된 신호를 인가받아 영상을 표시하거나 지문 인식, 디지털 엑스레이 이미지 등의 센싱을 하게 된다. 예를 들어, 상기 레벨시프터는 액정표시장치(Liquid Crystal Display; LCD), 유기전계발광표시장치(Organic Light Emitting Display; OLED) 등의 표시장치, 광감지 센서 어레이, 압력감지 센서 어레이, 저항 변화 센서 어레이, 정전용량 센서 어레이 등에 적용될 수 있다.
본 실시예에서, 상기 구동 드라이버(130)는 상기 게이트 신호를 생성하기 위한 제어신호 및 상기 데이터 신호를 생성하기 위한 제어신호를 생성하는 통합 구동 드라이버일 수 있다. 다른 실시예에서, 상기 구동 드라이버(130)는 상기 데이터 신호를 생성하기 위한 제어신호만을 생성하는 데이터 구동 드라이버일 수도 있다.
실시예 2-어레이 기판
도 11b는 본 발명의 실시예 2에 따른 표시장치를 나타내는 평면도이다. 본 실시예 2에서, 제1 레벨시프터(201) 및 제2 레벨시프터(202)의 배치관계를 제외한 나머지 구성요소는 도 11a에 도시된 실시예 1과 동일하므로 중복되는 설명은 생략한다.
도 11b를 참조하면, 상기 어레이 기판은 제1 시프트 레지스터(241), 제2 시프트 레지스터(242), 제1 레벨시프터(201), 제2 레벨시프터(202), 멀티플렉서(250), 구동 드라이버(230), 게이트 라인(GL), 데이터 라인(DL) 및 화소(P)를 포함한다. 본 실시예에서, 상기 제1 시프트 레지스터(241), 상기 제2 시프트 레지스터(242), 상기 제1 레벨시프터(201), 상기 제2 레벨시프터(202) 및 상기 멀티플렉서(250)는 베이스 기판 상에 직접 집적되어 형성된다.
상기 제1 레벨시프터(201)는 상기 제1 시프트 레지스터(201)와 상기 게이트 라인(GL)의 사이에 배치되어 상기 제1 시프트 레지스터(201)에서 발생된 신호의 레벨을 상승시킨다. 본 실시예에서, 상기 제1 레벨시프터(101)는 도 1a 내지 도 10에 도시된 레벨시프터와 동일하므로 중복되는 설명은 생략한다.
상기 제2 레벨시프터(102)는 상기 제2 시프트 레지스터(142)와 상기 멀티플렉서(250)의 사이에 배치되어 상기 제2 시프트 레지스터(142)에서 발생된 신호의 레벨을 상승시킨다. 본 실시예에서, 상기 제2 레벨시프터(102)는 도 1a 내지 도 10에 도시된 레벨시프터와 동일하므로 중복되는 설명은 생략한다.
본 발명의 실시예들에 따르면, 레벨시프터가 P 타입 또는 N 타입 박막 트랜지스터만으로 구성되어, CMOS공정 없이도 상기 기판에 내장되는 디스플레이 패널 또는 센서 패널용 기판에 레벨시프터를 내장한다. 또한, 레벨시프터가 부트스트랩을 포함하여 로드 박막트랜지스터(Load TFT)의 게이트 전압이 낮아진다. 따라서, 로드 박막트랜지스터가 턴-온(turn-on) 시에 선형영역에서 동작하여 레벨시프터의 정확성 및 신뢰성이 향상된다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a는 본 발명의 실시예 1에 따른 레벨시프터를 나타내는 등가 회로도이다.
도 1b는 본 발명의 실시예 2에 따른 레벨시프터를 나타내는 등가 회로도이다.
도 2a는 도 1a 및 도 1b에 도시된 레벨시프터에 인가되는 입력신호를 나타내는 타이밍도이다.
도 2b는 도 1a 및 도 1b에 도시된 레벨시프터로부터 출력되는 출력신호를 나타내는 타이밍도이다.
도 3은 본 발명의 실시예 3에 따른 레벨시프터를 나타내는 등가회로도이다.
도 4a는 도 3에 도시된 레벨시프터에 인가되는 입력신호를 나타내는 타이밍도이다.
도 4b는 도 3에 도시된 레벨시프터로부터 출력되는 출력신호를 나타내는 타이밍도이다.
도 5는 도 3에 도시된 레벨시프터를 나타내는 등가회로도이다.
도 6은 본 발명의 실시예 4에 따른 레벨시프터를 나타내는 등가회로도이다.
도 7은 본 발명의 실시예 5에 따른 레벨시프터를 나타내는 등가회로도이다.
도 8a는 도 7에 도시된 레벨시프터에 인가되는 입력신호를 나타내는 타이밍도이다.
도 8b는 도 7에 도시된 레벨시프터로부터 출력되는 출력신호를 나타내는 타 이밍도이다.
도 9는 본 발명의 실시예 6에 따른 레벨시프터를 나타내는 등가회로도이다.
도 10은 본 발명의 실시예 7에 따른 레벨시프터를 나타내는 등가회로도이다.
도 11a는 본 발명의 실시예 1에 따른 표시장치를 나타내는 평면도이다.
도 11b는 본 발명의 실시예 2에 따른 표시장치를 나타내는 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
In : 입력신호 OUT : 출력신호
VDD : 구동신호 VSS : 접지신호
101 : 제1 레벨시프터 102 : 제2 레벨시프터
11, 21, 110, 210 : 제1 인버터 12, 22, 120, 220 : 제2 인버터
125 : 출력부 130, 230 : 데이터 드라이버
141, 241 : 제1 시프트 레지스터 142, 242 : 제2 시프트 레지스터
150, 250 : 멀티플렉서

Claims (15)

  1. 제1 로드 트랜지스터와, 상기 제1 로드 트랜지스터의 게이트 전극에 연결되어 상기 제1 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제1 다이오드 연결된 트랜지스터와, 상기 제1 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제1 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제1 로드 트랜지스터를 부트스트랩시키는 제1 커패시터를 포함하는 제1 인버팅 회로; 및
    제2 로드 트랜지스터와, 상기 제2 로드 트랜지스터의 게이트 전극에 연결되어 상기 제2 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제2 다이오드 연결된 트랜지스터와, 상기 제2 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제2 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제2 로드 트랜지스터를 부트스트랩시키는 제2 커패시터를 포함하고, 상기 제1 인버팅 회로와 전기적으로 연결되는 제2 인버팅 회로를 포함하는 레벨시프터.
  2. 제1항에 있어서, 상기 제1 및 제2 로드 트랜지스터들, 및 상기 제1 및 제2 다이오드 연결된 트랜지스터들은 N 타입 트랜지스터로만 구성되는 것을 특징으로 하는 레벨시프터.
  3. 제1항에 있어서, 상기 제1 및 제2 로드 트랜지스터들, 및 상기 제1 및 제2 다이오드 연결된 트랜지스터들은 P 타입 트랜지스터로만 구성되는 것을 특징으로 하는 레벨시프터.
  4. 제1항에 있어서, 상기 제1 인버팅 회로 및 상기 제2 인버팅 회로는 기판 상에 집적되는 것을 특징으로 하는 레벨시프터.
  5. 제1항에 있어서, 상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호 및 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부를 더 포함하는 것을 특징으로 하는 레벨시프터.
  6. 제5항에 있어서, 상기 구동부는 구동전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터; 및
    접지전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터를 포함하는 것을 특징으로 하는 레벨시프터.
  7. 제6항에 있어서, 상기 구동부는 상기 제2 구동 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제2 구동 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제2 구동 트랜지스터를 부트스트랩시키는 제3 커패시터를 더 포함하는 것을 특징으로 하는 레벨시프터.
  8. 제5항에 있어서, 상기 구동부는 구동전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터; 및
    접지전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터를 포함하는 것을 특징으로 하는 레벨시프터.
  9. 베이스 기판;
    구동 드라이버;
    제1 로드 트랜지스터와, 상기 제1 로드 트랜지스터의 게이트 전극에 연결되어 상기 제1 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제1 다이오드 연결된 트랜지스터와, 상기 제1 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제1 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제1 로드 트랜지스터를 부트스트랩시키는 제1 커패시터를 포함하며, 상기 베이스 기판 상에 직접 집적되는 제1 인버팅 회로; 및 제2 로드 트랜지스터와, 상기 제2 로드 트랜지스터의 게이트 전극에 연결되어 상기 제2 로드 트랜지스터의 상기 게이트 전극에 플로팅 상태를 형성하는 제2 다이오드 연결된 트랜지스터와, 상기 제2 로드 트랜지스터의 상기 게이트 전극에 연결되는 제1 전극 및 상기 제2 로드 트랜지스터의 소스 전극에 연결되는 제2 전극을 포함하여 상기 제2 로드 트랜지스터를 부트스트랩시키는 제2 커패시터를 포함하고, 상기 제1 인버팅 회로와 전기적으로 연결되며, 상기 베이스 기판 상에 직접 집적되는 제2 인버팅 회로를 포함하여 상기 구동 드라이버로부터 발생된 신호의 레벨을 상승시키는 레벨시프터; 및
    상기 레벨이 상승된 신호를 인가받아 동작하는 화소어레이를 포함하는 어레이 기판.
  10. 제9항에 있어서, 상기 레벨시프터는 상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호 및 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하며,
    구동전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터;
    접지전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터; 및
    상기 제2 인버팅 신호를 인가받는 게이트 전극과, 상기 게이트 전극에 연결되는 드레인 전극과, 상기 제2 구동 트랜지스터의 게이트 전극에 연결되는 소스 전극을 포함하며, 상기 제2 인버팅 신호를 상기 제2 구동 트랜지스터에 전달하고, 상기 구동부의 부트스트랩 시에 상기 제2 구동트랜지스터의 게이트 전극이 플로팅 상태로 만들어주는 제3 구동 트랜지스터를 포함하는 구동부를 더 포함하는 것을 특징 으로 하는 어레이 기판.
  11. 제9항에 있어서, 상기 레벨시프터는 상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호 및 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하며,
    구동전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터;
    접지전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터; 및
    상기 제1 인버팅 신호를 인가받는 게이트 전극과, 상기 게이트 전극에 연결되는 드레인 전극과, 상기 제2 구동 트랜지스터의 게이트 전극에 연결되는 소스 전극을 포함하며, 상기 제1 인버팅 신호를 상기 제2 구동 트랜지스터에 전달하고, 상기 구동부의 부트스트랩 시에 상기 제2 구동트랜지스터의 게이트 전극이 플로팅 상태로 만들어주는 제3 구동 트랜지스터를 포함하는 구동부를 더 포함하는 것을 특징으로 하는 어레이 기판.
  12. 제9항에 있어서, 상기 레벨시프터는,
    상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호와, 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부를 더 포함하고,
    상기 구동부는,
    구동전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터;
    접지전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터; 및
    상기 제2 인버팅 신호를 인가받는 게이트 전극과, 상기 접지전압을 인가받는 드레인 전극과, 상기 제2 구동 트랜지스터의 게이트 전극에 연결되는 소스 전극을 포함하며, 상기 제2 인버팅 신호를 상기 제2 구동 트랜지스터에 전달하고, 상기 구동부의 부트스트랩 시에 상기 제2 구동트랜지스터의 게이트 전극을 플로팅 상태로 만들어주는 제3 구동 트랜지스터를 포함하는 것을 특징으로 하는 어레이 기판.
  13. 제9항에 있어서, 상기 레벨시프터는,
    상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호와, 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부를 더 포함하고,
    상기 구동부는,
    구동전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제 1 구동 트랜지스터;
    접지전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터; 및
    상기 제1 인버팅 신호를 인가받는 게이트 전극과, 상기 접지전압을 인가받는 드레인 전극과, 상기 제2 구동 트랜지스터의 게이트 전극에 연결되는 소스 전극을 포함하며, 상기 제1 인버팅 신호를 상기 제2 구동 트랜지스터에 전달하고, 상기 구동부의 부트스트랩 시에 상기 제2 구동트랜지스터의 게이트 전극을 플로팅 상태로 만들어주는 제3 구동 트랜지스터를 포함하는 것을 특징으로 하는 어레이 기판.
  14. 제9항에 있어서, 상기 레벨시프터는,
    상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호와, 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부를 더 포함하고,
    상기 구동부는,
    구동전압 및 상기 제1 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제1 구동 트랜지스터;
    접지전압 및 상기 제2 인버팅 신호를 인가받아 상기 출력전압을 출력하는 제2 구동 트랜지스터; 및
    상기 제1 인버팅 신호를 인가받는 게이트 전극과, 상기 제2 구동 트랜지스터 의 게이트 전극에 연결되는 드레인 전극과, 상기 제1 구동 트랜지스터의 드레인 전극에 연결되는 소스 전극을 포함하여, 상기 제2 구동 트랜지스터의 전압을 리셋시켜 주는 제4 구동 트랜지스터를 포함하는 구동부를 더 포함하는 것을 특징으로 하는 어레이 기판.
  15. 제9항에 있어서, 상기 레벨시프터는,
    상기 제1 인버팅 회로에서 출력되는 제1 인버팅 신호와, 상기 제2 인버팅 회로에서 출력되며 상기 제1 인버팅 신호와 반대되는 위상을 갖는 제2 인버팅 신호를 인가받아 상기 제1 인버팅 회로에 입력된 입력신호에 비해 상승된 레벨을 갖는 출력전압을 출력하는 구동부를 더 포함하고,
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