JP2009075575A - 表示装置および電子機器 - Google Patents
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Abstract
【解決手段】1つの検出画素部107を形成し、この検出画素電位出力をスイッチ回路114によりスイッチングして各Vcom補正系110A、Vcs補正系111A、およびVsig補正系113の少なくとも2つに選択的に入力させるように構成する。これにより、回路面積の増大を招くことなく、一系統の検出画素部107のみで複数系統の補正を行うことが可能となり、各補正系の独立配置が可能となる。
【選択図】図50
Description
液晶表示装置1は、図1に示すように、有効画素部2、垂直駆動回路(VDRV)3、および水平駆動回路(HDRV)4を有している。
これら画素回路21の各々に対して、走査ライン(ゲートライン)5−1〜5−mが各行ごとにその画素配列方向に沿って配線され信号ライン6−1〜6−nが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路21のTFT21のゲート電極は、各行単位で同一の走査ライン5−1〜5−mにそれぞれ接続されている。また、各画素回路21のソース電極(または、ドレイン電極)は、各列単位で同一の信号ライン6−1〜6−nに各々接続されている。
そして、各画素回路21の液晶セルLC21の第2電極は、たとえば1水平走査期間(1H)毎に極性が反転するコモン電圧Vcomの供給ライン7に共通に接続されている。
すなわち、垂直駆動回路3から走査ライン5−1に対して走査パルスGP1が与えられたときには第1行目の各列の画素が選択され、走査ライン5−2に対して走査パルスGP2が与えられたときには第2行目の各列の画素が選択される。以下同様にして、走査ライン5−3,…,5−mに対して走査パルスGP3,…,GPmが順に与えられる。
駆動方式におけるタイミングチャートを示す。
図2(A)がゲートパルスGP Nを、図2(B)がコモン電圧Vcomを、図2(C)がストレージ信号CS_Nを、図2(D)が映像信号Vsigを、図2(E)が液晶セルに印加される信号Pix Nをそれぞれ示している。
また、黒輝度を最適化しようとした際、白輝度が黒くなる(沈んでしまう)という不利益がある。
ΔVpix1=Vsig+(Ccs/Ccs+Clc)*ΔVcs−Vcom …(1)
上述したように、黒輝度を最適化しようとした際、白輝度が沈んでしまうのは、上記式(1)の(Ccs/Ccs+Clc)*ΔVcsの項にあり、液晶誘電率の非線形性が実効画素電位に影響を与えるためである。
タ画素部の検出画素電位を所定のパターンで選択的に上記2つまたは3つの補正系に供給するスイッチと、を有し、上記有効画素部に配列された各画素回路は、第1画素電極および第2画素電極を有する表示エレメントと、第1電極および第2電極を有する保持容量と、を含み、上記表示エレメントの第1画素電極と上記保持容量の第1電極と上記スイッチング素子の一端子が接続され、上記保持容量の第2電極が対応する行に配列された上記容量配線に接続され、上記表示エレメントの第2画素電極には所定の周期でレベルが切り替わるコモン電圧信号が印加される。
そして、検出画素電位を所定のパターンで選択的に切り替えられて所望の補正系に供給され、所定の補正処理が行われる。
たとえばコモン電圧補正系においては、正極性、負極性のモニタ画素の検出画素電位が平均化される。そして、その電位が検出されて所定の周期でレベルが切り替わるコモン電圧信号のセンター値が修正される。
また、有効画素部101に隣接して水平駆動回路103および垂直駆動回路102が形成されている。図4においては、有効画素部101の上側に水平駆動回路102が形成され、有効画素部101の左側に垂直駆動回路103が形成されている。
そして、この駆動方式による実駆動中において、モニタ回路における第1モニタ画素部107−1と第2モニタ画素部107−2の正負極性のモニタ画素電位(モニタ画素において、画素回路PXLCの接続ノードND201の電位に相当する)を平均化した電位を検出し、その結果を最適コモン電圧Vcom値、またはリファレンスドライバにフィードバックすることでコモン電圧Vcomのセンター値を自動調整するように構成されている。
また、本実施形態においては、後述するように、第1および第2モニタ画素部107−1,107−2から検出したモニタ画素電位に応じて有効画素部101の画素電位が任意の電位になるように、CSドライバから出力するストレージ信号CSを補正する。このモニタ回路に構成機能、ストレージ信号CSの補正システムについては、後で詳述する。
なお、図5においては、図面の簡単化のために、4×4のマトリクス配列として示している。
なお、TFT201のドレインと、液晶セルLC201の第1画素電極と、保持容量Cs201の第1電極との接続点によりノードND201が形成されている。
各画素回路PXLCの保持容量Cs201の第2電極は、各行単位で同一のストレージライン105−1〜105−mにそれぞれ接続されている。
また、各画素回路PXLCのソース電極(または、ドレイン電極)は、各列単位で同一の信号ライン106−1〜106−nに各々接続されている。
そして、各画素回路PXLCの液晶セルLC201の第2画素電極は、1水平走査期間(1H)に極性が反転する、たとえば小振幅のコモン電圧VCOM(Vcom)の供給ライン112に共通に接続されている。
このコモン電圧Vcomについては後で更に詳述する。
すなわち、垂直駆動回路102は、ゲートライン104−1に対してゲートパルスGP1を与えて第1行目の各列の画素が選択し、ゲートライン104−2に対してゲートパルスGP2を与えて第2行目の各列の画素を選択する。
以下同様にして、ゲートライン104−3,…,104−m対してゲートパルスGP3,…,GPmを順に与える。
図6(A)は垂直駆動回路102に供給される極性を認識するための信号LSCSを、図6(B)はゲートライン104−1〜104−mが配置された領域の外側に設けられた図示せぬダミーのゲートラインに与えられるパルスGate DTを、図6(C)〜(G)は図5に例示されたゲートライン104−1〜104−5に与えられるゲートパルスGP1、GP2、GP3、GP4、およびGP5を、図6(H)はストレージライン105−1〜105−mが配置された領域の外側に設けられた図示せぬダミーのストレージラインに与えられるパルスCS_DTを、図6(I)〜(L)は図5に例示されたストレージライン105−1〜105−4に与えられるパルスCS_1、CS_2、CS_3、CS_4、およびCS_5をそれぞれ示している。
上がりのタイミングで、ストレージライン105−1〜105−mに印加するストレージ信号CS1〜CSmのレベルを、以下のように、第1レベルCSHと第2レベルCSLを交互に選択して印加する。
たとえば、垂直駆動回路102は、第1行目のストレージライン105−1に第1レベルCSHを選択してストレージ信号CSLを印加した場合、第2行目のストレージライン105−2には第2レベルCSLを選択してストレージ信号CS2を印加し、第3行目のストレージライン105−3には第1レベルCSHを選択してストレージ信号CS3を印加し、第4行目のストレージライン105−4には第2レベルCSLを選択してストレージ信号CS4を印加し、以下同様にして交互に第1レベルCSHと第2レベルCSLを選択してストレージ信号CS5〜CSmをストレージライン105−5〜105−mに印加する。
また、第1行目のストレージライン105−1に第2レベルCSlを選択してストレージ信号CS1を印加した場合、第2行目のストレージライン105−2には第1レベルCSHを選択してストレージ信号CS2を印加し、第3行目のストレージライン105−3には第2レベルCSLを選択してストレージ信号CS3を印加し、第4行目のストレージライン105−4には第1レベルCSHを選択してストレージ信号CS4を印加し、以下同様にして交互に第2レベルCSLと第1レベルCSHを選択してストレージ信号CS5〜CSmをストレージライン105−5〜105−mに印加する。
そして、この駆動方式による実駆動中において、後述するように、モニタ回路における第1モニタ画素部107−1と第2モニタ画素部107−2の正負極性のモニタ画素電位(モニタ画素において、画素回路PXLCの接続ノードND201の電位に相当する)を平均化した電位を検出し、その結果を最適コモン電圧Vcom値、またはリファレンスドライバにフィードバックすることでコモン電圧Vcomのセンター値を自動調整するように構成されている。
また、本実施形態においては、第1および第2モニタ画素部107−1,107−2から検出したモニタ画素電位に応じて有効画素部101の画素電位が任意の電位になるように、CSドライバから出力するストレージ信号CSが補正される。
CSドライバ1020は、可変電源部1021と、電源部1021の正極側に接続された第1レベル供給ライン1022と、電源部1021の負極側に接続された第2レベル供給ライン1023と、第1レベル供給ライン1022または第2レベル供給ライン1023とを画素配列の各行毎に配線したストレージライン105−1〜105−mとを選択的に接続するスイッチSW1〜SWmを含んで構成されている。
後で詳述するように、このΔVcsと小振幅の交流のコモン電圧Vcomの振幅ΔVcomは、黒輝度および白輝度をともに最適化できるような値に選定される。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔVpixWが0.5V以下の値となるようにΔVcsとΔVcomの値が決定される。
けられた複数のシフトレジスタVSRを有する。各シフトレジスタVSRは、図示しないクロックジェネレータにより生成された垂直走査の開始を指令する垂直スタートパルスVST、垂直走査の基準となる垂直クロックVCK(または互いに逆相の垂直クロックVCK,VCKX)が供給される。
たとえばシフトレジスタは、垂直スタ−トパルスVSTを、垂直クロックVCKに同期にてシフト動作を行い、対応するゲートバッファに供給する。また、垂直スタートパルスVSTは、有効画素部101の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタVSRにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン104−1〜104−mが順番に駆動されていく。
図7(A),(B)に、第1モニタ画素部107−1および第2モニタ画素部107−2の1つのモニタ画素の構成例を示す。
なお、TFT301のドレインと、液晶セルLC301の第1画素電極と、保持容量Cs301の第1電極との接続点によりノードND301が形成されている。
第1モニタ画素回路PXLCM1の保持容量Cs301の第2電極は、各行単位で同一のストレージライン303に接続されている。
また、第1モニタ画素回路PXLCM1のソース電極(または、ドレイン電極)は、信号ライン304に接続されている。
そして、第1モニタ画素回路PXLCM1の液晶セルLC301の第2画素電極は、1水平走査期間(1H)に極性が反転する、たとえば小振幅のコモン電圧VCOM(Vcom)の供給ライン112に接続されている。
なお、TFT311のドレインと、液晶セルLC311の第1画素電極と、保持容量Cs311の第1電極との接続点によりノードND311が形成されている。
第2モニタ画素回路PXLCM2の保持容量Cs311の第2電極は、各行単位で同一のストレージライン313に接続されている。
また、第2モニタ画素回路PXLCM2のソース電極(または、ドレイン電極)は、信号ライン304に接続されている。
そして、第2モニタ画素回路PXLCM2の液晶セルLC311の第2画素電極は、1水平走査期間(1H)に極性が反転する、たとえば小振幅のコモン電圧VCOM(Vcom)の供給ライン112に接続されている。
また、第1モニタ水平駆動回路109−1および第2モニタ水平駆動回路109−2の基本的な機能は有効画素部101を駆動する水平駆動回路103と同様の機能を有している。
第1モニタ画素回路PXLCM1と第2モニタ画素回路PXLCM2は、たとえば1水平走査期間(1H)ごとに、交互に正極性画素と負極性画素となるよう駆動制御される。
そして、モニタ回路120は、この駆動方式による実駆動中において正極性(または負極性)の第1モニタ画素部107−1と負極性(まはは正極性)の第2モニタ画素部107−2の正負極性のモニタ画素電位(モニタ画素において、接続ノードND301,ND311の電位に相当する)を、検出出力回路110において平均化した中間電位を検出する。
モニタ回路120は、その結果を検出出力回路110の出力回路により出力し、コモン電圧Vcomのセンター値を自動調整する。
図8においては、図面の簡単化のために、モニタ垂直駆動回路108、第1モニタ水平駆動回路109−1および第2モニタ水平駆動回路109−2は省略してある。
また、図8においては、第1モニタ画素部107−1が正極性画素として駆動され、第2モニタ画素部107−2が負極性画素として駆動されている場合を例として示している。
また、液晶表示パネル(図4の液晶表示装置100)の外部には、出力端子TOおよび入力端子TIに接続されたコモン電圧Vcomの平滑用キャパシタC120が配置されている。
そして、モニタ回路120において、第1モニタ画素部107−1、第2モニタ画素部107−2、スイッチ121、およびスイッチ122により中間電位検出回路124が構成され、比較出力部123により出力回路125が構成されている。
スイッチ122の固定接点aが第2モニタ画素部107−2の検出電位の出力に接続され、作動接点bが比較出力部123の第1入力に接続されている。
すなわち、スイッチ121およびスイッチ122の作動接点bの出力側が接続され、その接続点(ノードND121)が比較出力部123の第1入力に接続されている。
比較出力部123は、センター値を自動調整したコモン電圧Vcomを出力端子TOに出力する。
PMOSトランジスタPT121のゲートとNMOSトランジスタNT121のゲートが比較器1231の出力に共通に接続されている。また、PMOSトランジスタPT121のドレインとNMOSトランジスタNT121のドレイン同士が接続され、その接続点(ノードND123)がソースフォロワー1233の入力に接続されている。
PMOSトランジスタPT121のソースが定電流源I121に接続され、定電流源I121が電源電位VDD2に接続されている。
NMOSトランジスタNT121のソースが定電流源I122に接続され、定電流源I122が基準電位VSS(たとえば接地電位GND)に接続されている。
定電流源付きインバータ1232は、CMOSインバータを形成し、その電源電位側(ソース側)および基準電位側(ソース側)に、たとえば500nA程度の定電流を供給す
る定電流源I121,I122が接続されている。
NMOSトランジスタNT122のゲートが定電流源付きインバータ1232の出力であるノードND123に接続されている。NMOSトランジスタNT122のドレインが電源電位VDD2に接続され、ソースが定電流源I123に接続され、その接続点(ノードND124)が比較器1231の第2入力と出力端子TOとの接続点であるノードD122に接続されている。
また、定電流源I123が基準電位VSS(たとえば接地電位GND)に接続されている。
そして、時刻t3で各行に独立して配線されているストレージライン105−1〜105−mから保持容量Cs201を介してカップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する。
所定時間電位を保持させた後、時刻t4で中間電位検出回路124のスイッチ121,122がオンにされると、ノードND121において両電位がショートされ、結果として平均化される。
図8および図9の例では、正極性画素である第1モニタ画素部107−1の第1モニタ画素回路PXLCM1の画素電位VpixHが5.9Vで、負極性画素である第2モニタ画素部107−2の第2モニタ画素回路PXLCM2の画素電位VpixLが−2.8Vである。
したがって、中間電位VMHLとして1.55Vが検出され、時刻t4において比較出力部123に入力される。
そして、比較出力部123により、中間電位検出回路124で検出した中間電位VMHLに追従するように、コモン電圧Vcomのセンター値が自動調整される。
また、正負極性にて、液晶層に印加される電圧が異なるために焼きつきの問題が発生する。これらの対策として、出荷時の検査工程において、最適なコモン電圧Vcomのセンター値を調整し出荷を行う必要がある。この検査工程においては調整回路等を別途設ける必要もあり、煩雑な手間を要する。
また、検査工程において、コモン電圧Vcomセンター値を最適に調整したとしても、使用中の温度、駆動方式、駆動周波数、バックライト(B/L)輝度、外光輝度の変化により、また連続使用により、コモン電圧Vcomのセンター値が最適値からシフトし、同様の問題が発生する。
しかし、本実施形態のように、コモン電圧Vcomのセンター値を最適値に調整することにより、実効画素電位変動に伴う画質への影響を抑止できる。
なお、図11中に示す電圧値等は理解を容易にするために示してあるものであり、実際の駆動時とは異なる場合もある。
正(+)極性と負(−)極性で画素電位Pix対Vcom電位差が均等なら輝度差が生じずフリッカが見えなくなる。
すなわち、Pix対Vcom電位が+/−極性とも等しくなり、映像信号Sigのセンター値が最適Vcom値となるはずである。
しかし、実際の最適なVcom値は映像信号Sigのセンター値より低い。これは、ゲートラインの立ち下がり時のカップリングにより、あるいは画素トランジスタであるTFT201における電流リークによるものと考えられる。
図12(A),(B)は、本実施形態に係る駆動方式において正(+)極性と負(−)極性で画素電位Pix対Vcom電位差の関係を示す図である。
TFT201のゲート(Gate)の+方向のカップリングは画素トランジスタTFT201がオンの期間であることから打ち消されるが、−方向のカップリングは打ち消せず画素電位がドロップする。
そうするとVcom電位=Sigセンター電位であると、Pix対Vcom電位が+/−極性で不均一となってしまい、最適なコモン電圧Vcomではなくなってしまう。
図13は、画素トランジスタのリーク要因を模式的に示す図である。
画素トランジスタのリークには、信号ラインへのリーク(TFTのソース(S)‐ドレイン(D)間のリーク)とゲートラインへの充放電によるリーク(TFTのソース(S)‐ゲート(G)間のリーク)が存在する。
S-D間リークとS-G間リークが複合された結果、画素電位(Pix電位)がドロップする。
これらによって、光による電流Ioffの増大や周波数による保持期間の変動などの影響を画素電位(Pix電位)が受けることになる。
である。
図14(A),(B)において、破線はゲートカップリングおよび画素トランジスタのリークがない場合の波形を示し、実線はゲートカップリングおよび画素トランジスタのリークがある場合の波形を示している。
−極性側はS-D間リークとS-G間リークの方向が逆なので実際の方向はどちらのリークが多いかによる。
+極性側はS-D間リークとS-G間リークとも同じ方向で画素電位がドロップする方向へ向かう。
このように、ゲートカップリング、および、または画素トランジスタのリークにより画素電位がドロップ(降下)し、最適Vcom値が下方向にシフトする。
図15においては、比較対照して検査工程による抑止項目を示している。本実施形態によれば、検査工程においても、抑止できない画素トランジスタ(Tr)のオフリークによる実使用時の駆動周波数変動、温度、エージングによる影響を抑止できる。
また、本実施形態によれば、検査工程においても、抑止できない画素トランジスタの光リークによる実使用時の駆動周波数変動、温度、バックライト輝度、外光輝度による影響を抑止できる。
次に、本実施形態に係るモニタ画素部の画素配置について考察する。
この理由を以下に示す。
また、表示画素と同じ駆動信号(制御信号)を使うことになるため制御信号の自由度が低い。また信号ラインも表示領域と共有しているので、信号ラインからのカップリングの影響も無視できないという問題もある。
本実施形態の駆動方式によれば、モニタ画素への書き込み後、1フレーム期間の中間にて検出を行うことで最適な補正を行うことが可能である。
しかし、図17に示すように、1フレーム期間の中間では表示画素により変動する信号ラインの影響を受けてモニタ画素電位が変動してしまうため、映像信号のブランキング期間の補正にせざるを得ない。
そして、上述したコモン電圧Vcomのセンター値の自動調整化システムのために必要な+極性、−極性の両極性画素の配置も困難である。
そこで、本実施形態においては、有効画素部101に隣接して独立に、第1モニタ画素部107−1、第2モニタ画素部107−2、モニタ垂直駆動回路108、モニタ水平駆動回路109−1、109−2を含むモニタ回路120が形成されている。
図18(A)に示すように、モニタ画素配置を横置きとしてゲートラインを共有するように構成した場合、隣接画素のゲートカップリングの影響を受ける。
また、図18(B)に示すように、モニタ画素配置を縦置きとしてゲートラインを共有した場合、自画素だけでなく隣接画素のゲートカップリングも同時に受けるので、画素電位がドロップする量が大きい。
そこで、本実施形態においては、以下に示すように、ゲートラインの配置をいわゆる入れ子に配置することにより、モニタ画素を縦置きとしても自ライン分のみのゲートカップリングとするように構成されることが好ましい。
画素配列の各行において、実際のモニタには用いない空駆動用の第1モニタ画素回路(図中、pixAで示している)領域ARA11と、実際のモニタ画素として用いる第2モニタ画素(図中、pixBで示している)領域ARA21が形成されている。
そして、各2分領域ARA1,ARA2においては、列方向において、第1モニタ画素領域ARA11と第2モニタ画素領域ARA21が行ごとに交互に配置されている。したがって、第1モニタ画素pixAと第2モニタ画素pixBは、画素配列の列方向においてはジグザグに配置されることになる。
なお、TFT321のドレインと、液晶セルLC321の第1画素電極と、保持容量Cs321の第1電極との接続点によりノードND321が形成されている。
そして、第2モニタ画素pixBのノードND321が、導電性配線たとえばITOにより接続されている。そして、4行2列目の第2モニタ画素回路PXLCM42のノードND321が検出出力回路110に接続される。
図19の例では、実際のモニタ画素として、画素回路PXLCM13、PXLCM22、PXLCM33、およびPXLCM42が割り当てられている。
また、同一列に配列された第1モニタ画素pixAおよび第2モニタ画素pixBのソース電極(または、ドレイン電極)は、それぞれ信号ラインL322−1〜L322−4に接続されている。
そして、第1モニタ画素pixAおよび第2モニタ画素pixBの第2画素電極は、1水平走査期間(1H)に極性が反転する、たとえば小振幅のコモン電圧VCOM(Vcom)の供給ラインに接続されている。
次に、第2ゲートラインGT2を駆動して第2モニタ画素pixBが本駆動される。この場合、ゲートカップリングは自画素分だけで、隣接画素のゲートカップリングを受けることがない。したがって、画素電位がドロップする量を有効画素部101の画素回路PXLCと同等にすることが可能となる。
このように、本実施形態においては、ゲートラインの配置をいわゆる入れ子に配置することにより、モニタ画素のゲートカップリングを自ライン分のみとすることができる。
これにより、モニタ回路120の構成回路、すなわち第1モニタ画素部107−1、第2モニタ画素部107−2、モニタ垂直駆動回路108、モニタ水平駆動回路109−1、109−2の配置も容易となる。
図4のように、有効画素部101に隣接して図中右側にモニタ回路120の全ての構成回路を配置することも可能な他、種々の態様で配置することが可能である。
たとえば図21(A)に示すように、有効画素部101の図中の右側および上側に分けて配置することも可能である。
また、図21(B)に示すように、第1モニタ画素部107−1、第2モニタ画素部107−2を並列に配置し、モニタ水平駆動回路109を第1モニタ画素部107−1、第2モニタ画素部107−2の上側に、モニタ垂直駆動回路108を下側に配置することも可能である。
そこで、本実施形態では、このモニタ電位の目的電位からのシフトを調整する回路を採用している。
この電位が有効画素のVcom電位と一致するはずであるが、モニタ画素と表示画素(有効画素)を独立に配置していると、たとえば図22に示すように、液晶セルギャップ、層間絶縁膜などのパネル面内バラツキによって表示画素と物性値の差異ができてしまう可能性がある。
たとえば、液晶セルギャップのバラツキによって液晶容量に影響があり、層間絶縁膜のバラツキによって、たとえば保持容量、TFTのゲート寄生容量、トランジスタ特性に影響がある。
このような場合、モニタ回路で誤差が生じ目標値からシフトするおそれがある。
この問題は、たとえば以下に示す、二通りの異なる方法およびそれらの組み合わせにより解決することが可能である。
第1は、このモニタ画素にそれぞれ異なる振幅の信号を書き込み検出画素電位のオフセットを行い補正する方法である。
第2は、モニタ画素に容量を付与し検出画素電位をオフセットさせて補正する方法である。
これらに第1の方法または第2の方法、あるいは両方法の組み合わせによってシフト分をキャンセルすることが可能となる。
図23(A)はモニタ画素にそれぞれ同じ振幅の信号を書き込んだ場合の中間電位の検出出力を、図23(B)はモニタ画素にそれぞれ異なる振幅の信号を書き込み検出画素電位のオフセットを行った場合の中間電位の検出出力をそれぞれ示している。
図23(B)に示すように、本実施形態においては、一対のモニタ画素部を有しているがそれぞれに異なる振幅の信号を書き込む。
検出画素電位はモニタ画素の出力をショートして生成することから、これにより検出画素電位のシフトが可能である。
なお、この例では−側の書き込みをシフトさせる場合を記載したが同様にSig+の振幅を変更させて検出電位をシフトさせることも可能である。
書き込み回路1091−1,1091−2は、デジタルアナログコンバータDACと増幅器ampを有する。
回路109−2の出力段に、DACの代わりに分割抵抗群DRG1、DRG2を設け、映像信号Sigの振幅を独立に制御する。
図25の例では、分割抵抗群DRG1、DRG2の各分割抵抗はスイッチSWによって切り替えるように構成されているが、この他にもたとえばレーザリペアによって抵抗を切り離して制御する方法も採用することが可能である。
正極性モニタ画素、負極性モニタ画素の両方に容量COFをつけ、レーザリペアやスイッチングにより、付加容量を調整することにより、検出画素オフセットが可能となる。
図27の例は、オフセットスイッチSWOFのスイッチングにより容量を付加する例を示している。
そして、スイッチSW107−1のゲート電極(制御電極)がインバータINV107を介してオフセット信号SOFSTの供給ラインに接続され、スイッチSW107−2のゲート電極(制御電極)がオフセット信号SOFSTの供給ラインに接続されている。
図28の例では、第1モニタ画素部107−1が正極性画素、第2モニタ画素107−2が負極性画素として示している。また、図28の例では、検出画素電位をショートさせ平均化させるためのスイッチ121,122はトランジスタにより形成されている。
一方、未検出期間はオフセット信号SOFSTがハイレベルに設定されてノードND301、ND311に対して付加容量はCOF107−1、COF107−2が接続されない。
また、付加容量接続期間は、付加容量が接続されているので、CSカップリング量が減少する。
図31は、付加容量値を変更した場合の画素電位波形を示す図である。
次式に上記(2)式を用いて図31の[1],[2]の条件に付加容量を変更した場合のコモン電圧Vcomのセンター値comを示す。
あるいは、レーザによって物理的に切り離し付加容量COFの定数を設定することも可能である。
この構成において、ショートする動作後、モニタ画素の検出画素電位を再書き込みする処理を行う場合と行わない場合では、電位の偏りが生じ、焼きつきなど画素機能が劣化するおそれがある。
そこで、本実施形態では、検出画素電位のショート処理後再書き込みを行うように構成して電位の偏りを是正し、電気的保護を行うようにする。
通常液晶の駆動は、図33(A)に示すように、交流で行い電位の偏りを生じさせないようにする。
しかし、交互にモニタ画素電位検出を行うようなスイッチのショート、オープン状態を繰り返すようなシステムでは、図33(B)に示すように、電位の偏りが生じる懸念がある。
ショートすると−極性にかかっている期間が短くなってしまうので電位が偏る。
図33(B)の例では負極性側が短い状況だが対になる検出画素では逆に正極性が短いケースとなる。
そのため、検出完了後に再びショート前と同じ電位を書き込む。この再書き込みを行う前に一旦再書き込み準備を行う必要がある。このシステムについて後述する。
初回書き込み時に一旦カップリングをしてしまうため再書き込み時にはこのCSカップリングを与えるためには工夫が必要である。
そのため、準備動作として一旦CSカップリング方向とは逆方向に振る(画素極性によってH/Lの方向は変わる)。すなわち、準備動作として一旦CSカップリング方向とは逆方向にCSカップリングを行う。
無論、逆方向に振ることにより画素電位も影響を受けるが、再書き込み用のゲートパルスが来る直前の位置で行うと正規の信号で書き直されるので影響をキャンセルできる。
また、図37(A),(B)は、図36の回路のタイミングチャートである。
このCSリセット回路407は、ストレージ信号CSの極性を認識し現在と逆の方向にリセット(再書き込み準備)を行う。その際に再書き込み直前に準備できるように前段のシフトレジスタ403のパルスV2を使う。
また、逆方向に振るために現在の極性を判定する必要がある。そのために極性に同期した極性認識パルスPOLを入力している。また、マスク中はCSリセット信号Cs resetは出力されないように構成されている。この例では、パルスV3のタイミングで画素書き込みが行われる。
また、図39(A),(B)は、図38の回路のタイミングチャートである。
図38の電位偏り抑止回路400Aは、リセットされている期間が長くなるが無視できるほどの期間であれば有用である。
そこで、時定数の小さいモニタ画素側に調整用抵抗を設ける。より具体的には、モニタ画素のゲートラインの形状を工夫し抵抗となるようにする。それにより有効画素と時定数が一致させて上記課題を解決する。
図40(A)〜(C)に示すように、ゲート波形のなまりにより、液晶容量Cclより電荷再注入が起こり、画素電位がずれる。
ゲート波形のなまり方が違うとモニタ画素(検出画素)電位のずれが生じる。その結果、補正機能が正常に動作しない場合が発生するおそれがある。
たとえば後述するように、白表示のときに液晶に印加される実効画素電位ΔVpixWが0.5V以下の値となるようにΔVcsとΔVcomの値が決定される。
小振幅ΔVcomの値は、極力小さい振幅、たとえば10mV〜1.0V程度の振幅が良い。理由は、それ以外であるとオーバドライブによる応答速度の改善、音響のノイズ低減などの効果が小さくなってしまうためである。
たとえば、白表示のときに液晶に印加される実効画素電位ΔVpix Wが0.5Vより低い値となるようにΔVcsとΔVcomの値が決定される。
以下、本実施形態に関わる容量結合駆動方式についてさらに詳細に説明する。
図44(A)がゲートパルスGP Nを、図44(B)がコモン電圧Vcomを、図44(C)がストレージ信号CS Nを、図44(D)が映像信号Vsigを、図44(E)が液晶セルに印加される信号Pix Nをそれぞれ示している。
また、ストレージ信号CS Nは、有効画素部101の各ゲートライン毎に対応して独立に配線された各ストレージライン105−1〜105−m毎に第1レベル(CSH、たとえば3V〜4V)または第2レベル(CSL、たとえば0V)のいずれかに選択して与える。
このように駆動された場合の、液晶に印加される実効画素電位ΔVpixは次式で与えられる。
数(4)において、近似式の第2項{(Ccs/Ccs+Clc)*ΔVcs}が液晶誘電率の非線形性により白輝度側が黒くなる(沈む)要因となる項であり、近似式の第3項{(Ccl/Ccs+Clc)*ΔVcom/2}が液晶誘電率の非線形性により白輝度側を白くする(浮かせる)項である。
すなわち、近似式の第2項の低電位(白輝度側)が黒くなる(沈む)傾向部分が第3項により低電位側を白くする(浮かせる)機能により補償するように動作する。
そして、黒輝度および白輝度をともに最適化できるような値に選定することで、最適なコントラストを得ることができる。
そのため、白輝度を最適化するためには、白表示のときに液晶に印加される実効画素電位ΔVpix Wが0.5V以下とする必要がある。したがって、実効画素電位ΔVpix Wが0.5V以下となるようにΔVcsとΔVcomの値が決定される。
図47において、横軸が映像信号電圧Vsigを、縦軸が実効画素電位ΔVpixをそれぞれ示している。また、図47中、Aで示す線が本発明の実施形態に係る駆動方式の特性を、Cで示す線が関連する容量結合駆動方式の特性を、Bで示す線が通常の1HVcom駆動方式の特性を示している。
図48において、横軸が映像信号電圧Vsigを、縦軸が輝度をそれぞれ示している。また、図48中、Aで示す線が本発明の実施形態に係る駆動方式の特性を、Bで示す線が関連する容量結合駆動方式の特性を示している。
また、数(6)に関連する容量結合駆動方式の上記数(1)に具体的な数値を設定した場合の黒表示のときと、黒表示のときの実効画素電位ΔVpix Bと実効画素電位ΔVpix Wの値を示す。
白表示のときは、数(6)に示すように、関連する駆動方式の実効画素電位ΔVpixWは0.5V以上の0.8Vとなり、図46(B)に関連付けて説明したように白輝度が沈んでしまう。
これに対して、本実施形態に係る駆動方式の実効画素電位ΔVpix Wは0.5V以下の0.4Vとなり、図46(B)に関連付けて説明したように白輝度が最適化される。
Vcom補正系110Aは、主構成要素として比較器(Cmp)1101、アンプ(Amp)1102を含む。
Vcs補正系111Aは、主構成要素として比較器(Cmp)1111、アンプ(Amp)1112を含む。
Vsig補正系113は、主構成要素として比較器(Cmp)1131、アンプを含むリファレンスドライバ1132を含む。
なお、図49に示す検出画素部(モニタ画素部)107A,107B,107Cは、モニタ回路120の正極性または負極性の第1モニタ画素部107−1、および、負極性または正極性の第2モニタ画素部107−2と同等の機能構成を含む。
Vsig補正系113は、検出画素部(モニタ画素部)107Bからの出力に基づき画素電位処理部117により求められたたとえば第1モニタ画素部107−1および第2モニタ画素部107−2からの異なる極性信号間の電位差に対応する電位と、この補正系のための所定の基準電位2とを比較器(Cmp)1131にて比較して比較結果を出力する。比較結果として比較器(Cmp)1131はたとえば極性信号間の電位差が基準電位2以上の場合とより小さい場合とで異なるレベルの信号を出力する。その信号に基づきアンプを含むリファレンスドライバ1132が出力を制御して補正された映像信号Sigの電位Vsigを生成し、モニタ画素部107Bに設けられた信号ラインと共に信号ライン106−1〜106−nに供給される。
Vcom補正系110Aは、検出画素部(モニタ画素部)107Cからの出力に基づき画素電位処理部115により求められたたとえば第1モニタ画素部107−1および第2モニタ画素部107−2からの異なる極性信号の中間電位に対応する電位と、この補正系のための基準電位3とを比較器(Cmp)1101にて比較して比較結果を出力する。基準電位3としてたとえばアンプ(Amp)1102からの出力を用いることができる。その比較結果をアンプ(Amp)1102にて増幅することにより補正されたコモン電圧Vcomを生成し、モニタ画素部107Bに設けられたコモン電圧供給ラインと共にコモン電圧VCOM(Vcom)の供給ライン112に供給される。
これらVcs補正系111A、Vsig補正系113およびVcom補正系110Aのそれぞれによりフィードバックが形成され、画素電位が所定のレベルに安定化する。
なお上述の画素電位処理部116、117は第1モニタ画素部107−1および第2モニタ画素部107−2からの異なる極性信号間の電位差の代わりに第1モニタ画素部107−1または第2モニタ画素部107−2の信号と接地レベルとの間の電位差を用い、その電位差に対応する電位を出力するようにしてもよい。しかしながら、第1モニタ画素部107−1および第2モニタ画素部107−2からの異なる極性信号間の電位差を所定の基準電位と比較することでより良好な補正結果が得られた。
しかし、これでは回路面積の増大を招く。
そこで、本実施形態においては、図50に示すように、1つの検出画素部107を形成し、この検出画素電位出力をスイッチ回路114によりスイッチングして各Vcom補正系110A、Vcs補正系111A、およびVsig補正系113に選択的に入力させる。
なお、図50は、本実施形態に係る複数の補正系で一つの検出画素部(モニタ画素部)を共用する構成例を示す図である。
これにより、一系統の検出画素部107のみで複数系統の補正を行うことが可能となり、各補正系の独立配置が可能となる。
なお、図50に示した各Vcom補正系110A、Vcs補正系111A、およびVsig補正系113のメモリ1103,1113,1133以外の構成およびその動作は図49に示した各Vcom補正系110A、Vcs補正系111A、およびVsig補正系113と同じである。
図51(A)〜(D)においてcomはVcom補正系110Aが選択されている期間を、CSはVcs補正系111Aが選択されている期間を、SigはVsig補正系113が選択されている期間を示す。
図51(B)は、任意に重み付けを行ってスイッチングする例を示し、この例はVcomを重み付けした場合である。
この場合、検出画素部の検出画素電位をVcom補正系110Aに2回続けて、あるいは3回続けて入力させた後、スイッチングしてVcs補正系111A、Vsig補正系113に入力させる。
図51(C)は1フィールドごとにスイッチングする例を示している。
図51(D)は1/2フィールドごとにスイッチングする例を示している。
図52には、各Vcom補正系110A、Vcs補正系111A、およびVsig補正系113を外付けIC130に搭載した例を示している。
図53(B)の例は、Vcom補正系110AとVcs補正系111Aの二系統の補正系を設け、各補正系にスイッチ回路114Aにより検出画素部107の検出画素電位を選択的に入力させる。
図53(C)の例は、Vcom補正系110AとVsig補正系113の二系統の補正系を設け、各補正系にスイッチ回路114Aにより検出画素部107の検出画素電位を選択的に入力させる。
図55は、図54の回路のスイッチングのタイミング例を示す図である。なお、図54においては、第1モニタ画素部107−1が正極性画素として駆動され、第2モニタ画素部107−2が負極性画素として駆動されている場合を例として示している。
スイッチSW10−1とSW20−1をVcom調整用画素(pix)電位処理部115に接続し、この画素電位処理部115の出力がVcom補正系110Aの比較器1101に供給される。
また、スイッチSW10−2とSW20−2をVcs調整用画素(pix)電位処理部116に接続し、この画素電位処理部116の出力がVcs補正系111Aの比較器1111に供給される。
そして、スイッチSW10−1,SW20−1とスイッチSW10−2とSW20−2は交互にオンオフされる。
このような構成において、両極性の検出画素電位からVcom用検出、Vcs用検出を1フィールド(F)ごとに交互に行い、それぞれの比較結果を見てVcom補正系110A、Vcs補正系111に入力させる。
Vcom調整用画素(pix)電位処理部115は、たとえば第1モニタ画素部107−1と第2モニタ画素部107−2の検出画素電位の中間電位を検出し、その中間電位に対応する電位を比較器1101の一方の端子に供給する。またアンプ(Amp)1102からの出力を比較電位として比較器1101の他方の端子に供給する。比較器1101は、この2つの端子に供給された電位の比較結果に基づき異なる論理レベルを出力して補正されたコモン電圧Vcomを生成し、コモン電圧Vcomのセンター値が自動調整される。
Vcs調整用画素(pix)電位処理部116はたとえば第1モニタ画素部107−1と第2モニタ画素部107−2の検出画素電位の電位差を検出して比較器1111の一方の端子に供給する。基準電圧1を現す外部電位を比較器1101の他方の端子に供給する。比較器1101は、この2つの端子に供給された電位の比較結果に基づき異なる論理レベルを出力することにより補正されたストレージ信号CSの電位Vcsが生成される。
シフトレジスタにおいては、垂直クロックのレベルシフト動作が行われ、かつ、それぞれ異なる遅延時間で遅延される。たとえばシフトレジスタにおいては、垂直スタ−トパルスVSTが、垂直クロックVCKに同期にてシフト動作が行われ、対応するゲートバッファに供給される。
また、垂直スタートパルスVSTは、有効画素部101の上部側から、または下部側から伝搬され、各シフトレジスタに順番にシフトインされていく。
したがって、基本的には、シフトレジスタVSRにより供給された垂直クロックにより各ゲートバッファを通して各ゲートライン104−1〜104−mが順番に駆動されていく。
たとえば、第1行目のストレージライン105−1に第1レベルCSHを選択してストレージ信号CS1が印加された場合、第2行目のストレージライン105−2には第2レベルCSLが選択されてストレージ信号CS2が印加され、第3行目のストレージライン105−3に第1レベルCSHが選択されてストレージ信号CS3が印加され、第4行目のストレージライン105−4には第2レベルCSLが選択されストレージ信号CS4が印加され、以下同様にして交互に第1レベルCSHと第2レベルCSLが選択されストレージ信号CS5〜CSmがストレージライン105−5〜105−mに印加される。
このストレージ信号は、モニタ回路120のモニタ画素部107−1,107−2の画素電位が検出されて、この検出電位に基づいてVcs補正系111Aにおいて、任意の電位になるように補正される。
このコモン電圧Vcomのセンター値がモニタ回路路120のモニタ画素部107−1,107−2の検出画素電位に基づいてVcom補正系110Aにおいて最適値に調整される.
の水平クロックHCK,HCKXを受けてサンプリングパルスが生成され、入力される映像信号が生成したサンプリングパルスに応答して順次サンプリングされて、各画素回路PXLCに書き込むベきデータ信号SDTとして各信号ライン106−1〜106−nに供給される。
たとえば、まず、R対応のセレクタスイッチが導通状態に駆動制御されてRデータが各信号ラインに出力されてRデータが書き込まれる。Rデータの書き込みが終了すると、G対応のセレクタスイッチのみが導通状態に駆動制御されてGデータが各信号ラインに出力されて書き込まれる。Gデータの書き込みが終了すると、B対応のセレクタスイッチのみが導通状態に駆動制御されてBデータが各信号ラインに出力されて書き込まれる。
このとき、コモン電圧Vcomは一定値ではなく小振幅ΔVcom(10mV〜1.0V)で交番信号として供給される。これにより、黒輝度のみならず白輝度も最適化されている。
また、コモン電圧Vcomのセンター値を最適値に調整することにより、実効画素電位変動に伴う画質への影響を抑止できる。
これにより、モニタ回路120の構成回路、すなわち第1モニタ画素部107−1、第2モニタ画素部107−2、モニタ垂直駆動回路108、モニタ水平駆動回路109−1、109−2の配置も容易となる。
また、モニタ画素部専用の垂直および水平駆動回路を有効画素部101とは別個に持つことが可能となり、前述した信号ラインの振幅の問題でブランキング期間中しか検出できないという問題も解決することができる。
位をオフセットさせて補正する方法、あるいは両方法の組み合わせによって目標値からのシフト分をキャンセルすることが可能となる。
これにより、ショートする動作後、モニタ画素の検出画素電位をショートさせる処理を行う場合と行わない場合とで、電位の偏りが生じることがなくなり、焼きつきなどの画素機能が劣化するおそれがなくなる。
すなわち、本実施形態の前後段の信号に依存せず、自段の信号のみで制御可能となっている。
の書き込み後(ゲートライン104−1〜104−mへのゲートパルスの立ち下げ後)に、各行に独立して配線されているストレージライン105−1〜105−mから保持容量Cs201を介してカップリングを与えることにより画素電位を変化させ、液晶印加電圧を変調する容量結合駆動方式を採用し、この駆動方式におけるコモン電圧Vcomのセンター値の自動調整システムについて説明した。
本発明のコモン電圧Vcomのセンター値の自動調整システムは、この容量結合駆動方式のみならず、通常の1HVcom反転駆動方式にも適用可能である。
この場合、対向共通電極(Vcom)が1H反転に同期してTFT側画素電極がカップリングを受けるため、正(+)極性と負(−)極性が同時に存在しない。
そのため、モニタ画素の画素電位の検出に工夫が必要となる。
検出回路500においては、まず、スイッチSW506、SW507をオンにして、比較増幅器501の入出力を接続してリセットして、リファレンス電圧VrefをキャパシタC503にチャージさせる。そして、スイッチSW506、SW507をオフする。
次に、正(+)極性と負(−)極性のモニタ画素部にそれぞれ(1/2)Sig電圧を入れ、1Hずらしたタイミングで容量結合させ、その後、その2つの容量を再度容量結合させることで、VcomDC値を決定する。
スイッチSW501をオンにして画素PIXAの容量C1Aをある1H期間にキャパシタC501に溜める。
次に、スイッチSW502をオンにして1Hにて画素PIXBも同様の動作を行い、その容量C1BをキャパシタC502に溜める。その後、スイッチSW503〜SW505をオンにしてキャパシタC501とC502に蓄えられた電荷を結合させることで平均化を行う。
この場合も、煩雑な手間を要する出荷時の検査工程が不要で、使用中の温度、駆動方式、駆動周波数、バックライト(B/L)輝度、外光輝度の変化により、コモン電圧Vcomのセンター値が最適値からシフトしたとしても、コモン電圧Vcomのセンター値を使用状況に応じた最適な値に保持することが可能となり、フリッカの発生を適応的に抑止できる利点がある。
また、コモン電圧Vcomのセンター値を最適値に調整することにより、実効画素電位変動に伴う画質への影響を抑止できる。
以上説明した実施形態に係る表示装置は、直視型映像表示装置(液晶モニタ、液晶ビューファインダ)、投射型液晶表示装置(液晶プロジェクタ)の表示パネル、すなわちLC
D(liquid crystal display)パネルとして用いることが可能である。
このような構成の携帯電話機において、表示部630にはたとえば液晶表示装置が用いられ、この液晶表示装置として、先述した実施形態に係るアクティブマトリクス型液晶表示装置が用いられる。
また、狭ピッチ化が可能で、狭額縁化を実現でき、また表示装置の低消費電力化を図ることができ、よって端末本体の低消費電力化が可能になる。
Claims (8)
- スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、
上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の行配列に対応するように配置された複数の容量配線と、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する駆動回路と、
上記有効画素部と別個に形成された正極性または負極性の少なくとも一つのモニタ画素を含む第1モニタ画素部と、上記有効画素部と別個に形成された負極性または正極性の少なくとも一つのモニタ画素を含む第2モニタ画素部と、を含むモニタ回路と、
上記第1モニタ画素部および上記第2モニタ画素部の検出電位に基づいて、上記容量配線を駆動する信号を補正する容量補正系と、上記信号ラインに伝搬する信号を補正する信号補正系と、所定の周期でレベルが切り替わるコモン電圧信号のセンター値を補正するコモン電圧補正系と、のうちの少なくとも2つの補正系と、
上記第1モニタ画素部および第2モニタ画素部の検出画素電位を所定のパターンで選択
的に上記2つまたは3つの補正系に供給するスイッチと、を有し、
上記有効画素部に配列された各画素回路は、
第1画素電極および第2画素電極を有する表示エレメントと、
第1電極および第2電極を有する保持容量と、を含み、
上記表示エレメントの第1画素電極と上記保持容量の第1電極と上記スイッチング素
子の一端子が接続され、
上記保持容量の第2電極が対応する行に配列された上記容量配線に接続され、
上記表示エレメントの第2画素電極には所定の周期でレベルが切り替わるコモン電圧
信号が印加される
表示装置。 - 上記スイッチの切り替えは、選択する所定の補正系に重み付けしたタイミングで行う
請求項1記載の表示装置。 - 上記コモン電圧補正系は、
上記第1モニタ画素部および上記第2モニタ画素部の検出電位を平均化した電位に基づいて所定の周期でレベルが切り替わるコモン電圧信号のセンター値を補正する
請求項1記載の表示装置。 - 上記容量補正系は上記第1モニタ画素部および上記第2モニタ画素部の検出電位の電位差に基づいて上記容量配線を駆動する信号を補正する
請求項1記載の表示装置。 - 上記信号補正系は上記第1モニタ画素部および上記第2モニタ画素部の検出電位の電位差に基づいて上記信号ラインに伝搬する信号を補正する
請求項1記載の表示装置。 - 上記第1モニタ画素部と上記第2モニタ画素部は、互いに異なる極性であり、正極性と負極性が所定の周期で切替えられる
請求項1記載の表示装置。 - 上記モニタ回路は、
上記有効画素部とは別個に、走査ライン、容量配線、信号ライン、および駆動回路を有し、
上記モニタ回路は、上記有効画素部の画素回路と等価な構成を有する
請求項2記載の表示装置。 - 表示装置を備えた電子機器であって、
上記表示装置は、
スイッチング素子を通して映像用画素データを書き込む複数の画素回路がマトリクス状に配置された有効画素部と、
上記有効画素部の上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための複数の走査ラインと、
上記画素回路の行配列に対応するように配置された複数の容量配線と、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記複数の走査ライン、および上記複数の容量配線を選択的に駆動する駆動回路と、
上記有効画素部と別個に形成された正極性または負極性の少なくとも一つのモニタ画素を含む第1モニタ画素部と、上記有効画素部と別個に形成された負極性または正極性の少なくとも一つのモニタ画素を含む第2モニタ画素部と、を含むモニタ回路と、
上記第1モニタ画素部および上記第2モニタ画素部の検出電位に基づいて、上記容量配線を駆動する信号を補正する容量補正系と、上記信号ラインに伝搬する信号を補正する信号補正系と、所定の周期でレベルが切り替わるコモン電圧信号のセンター値を補正するコモン電圧補正系と、のうちの少なくとも2つの補正系と、
上記第1モニタ画素部および第2モニタ画素部の検出画素電位を所定のパターンで選択的に上記2つまたは3つの補正系に供給するスイッチと、を有し、
上記有効画素部に配列された各画素回路は、
第1画素電極および第2画素電極を有する表示エレメントと、
第1電極および第2電極を有する保持容量と、を含み、
上記表示エレメントの第1画素電極と上記保持容量の第1電極と上記スイッチング素子の一端子が接続され、
上記保持容量の第2電極が対応する行に配列された上記容量配線に接続され、
上記表示エレメントの第2画素電極には所定の周期でレベルが切り替わるコモン電圧信号が印加される
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