JPH05241125A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPH05241125A JPH05241125A JP7597892A JP7597892A JPH05241125A JP H05241125 A JPH05241125 A JP H05241125A JP 7597892 A JP7597892 A JP 7597892A JP 7597892 A JP7597892 A JP 7597892A JP H05241125 A JPH05241125 A JP H05241125A
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- Japan
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- pixel
- potential
- circuit
- liquid crystal
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Abstract
(57)【要約】
【目的】 液晶表示装置の交流駆動に際し、＋側の駆動
信号と−側の駆動信号による画素電位ＶLCを、相殺され
る電位に確実かつ自動的に揃える。 【構成】 １周期間の画素電位ＶLCを積分する積分回路
２と、積分結果が０でない時にそれを打ち消すバイアス
電圧を画素１に加えるバイアス回路３を設ける。 【効果】 確実な焼き付き防止とフリッカー防止を図れ
る。
信号と−側の駆動信号による画素電位ＶLCを、相殺され
る電位に確実かつ自動的に揃える。 【構成】 １周期間の画素電位ＶLCを積分する積分回路
２と、積分結果が０でない時にそれを打ち消すバイアス
電圧を画素１に加えるバイアス回路３を設ける。 【効果】 確実な焼き付き防止とフリッカー防止を図れ
る。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置における
交流駆動に関する。
交流駆動に関する。
【０００２】
【従来の技術】従来、液晶表示装置、特にＴＮ液晶を用
いた液晶表示装置においては、所謂液晶の焼き付き（ス
テッキング）を防止するために、１フレーム毎に表示信
号の電位を逆転させる交流駆動が行われている。即ち、
１フレーム毎に駆動信号を反転回路で反転させることに
より、例えばｎフレーム目に＋側の駆動信号で駆動した
画素をｎ＋１フレーム目に−側の駆動信号で駆動するこ
とが行われている。
いた液晶表示装置においては、所謂液晶の焼き付き（ス
テッキング）を防止するために、１フレーム毎に表示信
号の電位を逆転させる交流駆動が行われている。即ち、
１フレーム毎に駆動信号を反転回路で反転させることに
より、例えばｎフレーム目に＋側の駆動信号で駆動した
画素をｎ＋１フレーム目に−側の駆動信号で駆動するこ
とが行われている。
【０００３】上記交流駆動において、＋側の駆動信号と
−側の駆動信号による画素電位を、相殺されるような電
位に揃えることは、上述の焼き付きを確実に防止するこ
と以外にもフリッカー等の画像品質低下を防止する上で
重要なことである。
−側の駆動信号による画素電位を、相殺されるような電
位に揃えることは、上述の焼き付きを確実に防止するこ
と以外にもフリッカー等の画像品質低下を防止する上で
重要なことである。
【０００４】
【発明が解決しようとする課題】しかしながら、駆動信
号を反転回路で反転させるだけでは、＋側の駆動信号と
−側の駆動信号による画素電位を、相殺されるような電
位に自動的に確実に揃えることが困難である。
号を反転回路で反転させるだけでは、＋側の駆動信号と
−側の駆動信号による画素電位を、相殺されるような電
位に自動的に確実に揃えることが困難である。
【０００５】また、液晶の印加電圧と透過率の関係は、
温度によって変化するため、温度変化に応じて駆動信号
の電位を調整する必要がある。特にこの調整を自動的に
行う場合、この調整に応じて＋側の駆動信号と−側の駆
動信号による画素電位を自動的に揃える必要があり、こ
のような調整を自動的に行える液晶表示装置が望まれて
いる。
温度によって変化するため、温度変化に応じて駆動信号
の電位を調整する必要がある。特にこの調整を自動的に
行う場合、この調整に応じて＋側の駆動信号と−側の駆
動信号による画素電位を自動的に揃える必要があり、こ
のような調整を自動的に行える液晶表示装置が望まれて
いる。
【０００６】本発明は、上記要望に応えるもので、液晶
表示装置の交流駆動に際し、＋側の駆動信号と−側の駆
動信号による画素電位を、相殺される電位に確実かつ自
動的に揃えることができるようにすることを目的とす
る。
表示装置の交流駆動に際し、＋側の駆動信号と−側の駆
動信号による画素電位を、相殺される電位に確実かつ自
動的に揃えることができるようにすることを目的とす
る。
【０００７】
【課題を解決するための手段】このために本発明で講じ
られた手段を図１で説明すると、本発明では、複数の画
素１を交流駆動する液晶表示装置において、整数周期間
の画素電位を積分する積分回路２と、積分回路２の積分
結果が０とならない場合に、積分結果が０となるバイア
ス電圧を画素１に加えるバイアス回路３とを有する液晶
表示装置としているものである。
られた手段を図１で説明すると、本発明では、複数の画
素１を交流駆動する液晶表示装置において、整数周期間
の画素電位を積分する積分回路２と、積分回路２の積分
結果が０とならない場合に、積分結果が０となるバイア
ス電圧を画素１に加えるバイアス回路３とを有する液晶
表示装置としているものである。
【０００８】
【実施例及び作用】図１〜図４で本発明の第１の実施例
を説明する。
を説明する。
【０００９】図１に示されるように、表示部４には多数
の画素１が配列されており、画素１の１つには積分回路
２が接続されている。また、積分回路２にはサンプルホ
ールド５が接続されており、更にサンプルホールド５は
バイアス回路３に接続されている。
の画素１が配列されており、画素１の１つには積分回路
２が接続されている。また、積分回路２にはサンプルホ
ールド５が接続されており、更にサンプルホールド５は
バイアス回路３に接続されている。
【００１０】表示部４の構成は図２に示されるように従
来のものと同様で、各画素１は、駆動用トランジスタ６
に接続された画素電極７と、共通に接続された共通電極
８との間に液晶９を挟み込んだものとなっている。ま
た、各画素１は、駆動ラインを選択するための垂直シフ
トレジスタ１０と、これによって選択されたラインの各
画素１に所定のタイミングで駆動信号を出力するために
入力トランジスタ１２をＯＮ・ＯＦＦする水平シフトレ
ジスタ１１によってマトリックス駆動されるものとなっ
ている。尚、φVCK は垂直シフトレジスタをシフトさせ
るためのタイミングパルス、φHCK は水平シフトレジス
タをシフトさせるためのタイミングパルス、ＶG はゲー
ト電位である。
来のものと同様で、各画素１は、駆動用トランジスタ６
に接続された画素電極７と、共通に接続された共通電極
８との間に液晶９を挟み込んだものとなっている。ま
た、各画素１は、駆動ラインを選択するための垂直シフ
トレジスタ１０と、これによって選択されたラインの各
画素１に所定のタイミングで駆動信号を出力するために
入力トランジスタ１２をＯＮ・ＯＦＦする水平シフトレ
ジスタ１１によってマトリックス駆動されるものとなっ
ている。尚、φVCK は垂直シフトレジスタをシフトさせ
るためのタイミングパルス、φHCK は水平シフトレジス
タをシフトさせるためのタイミングパルス、ＶG はゲー
ト電位である。
【００１１】更に駆動状態について説明すると、垂直シ
フトレジスタ１０によって選択されたライン毎に、例え
ば＋側の駆動信号で書き込みが行われ、このライン毎の
書き込みが全画面（１フレーム）について終了後、今度
は前とは逆の電位、つまり−側の駆動信号で１フレーム
の書き込みがライン毎に行われ、この＋側と−側の駆動
信号による駆動が１フレームごとに交互に行われるもの
である。即ち、本実施例における交流駆動は、ｎフレー
ム目の書き込みとｎ＋１フレーム目の書き込みを１周期
として行われるものとなっている。
フトレジスタ１０によって選択されたライン毎に、例え
ば＋側の駆動信号で書き込みが行われ、このライン毎の
書き込みが全画面（１フレーム）について終了後、今度
は前とは逆の電位、つまり−側の駆動信号で１フレーム
の書き込みがライン毎に行われ、この＋側と−側の駆動
信号による駆動が１フレームごとに交互に行われるもの
である。即ち、本実施例における交流駆動は、ｎフレー
ム目の書き込みとｎ＋１フレーム目の書き込みを１周期
として行われるものとなっている。
【００１２】本実施例における各画素１は、全て画像表
示に使用されるもので、そのうちの１つに前記図１に示
される積分回路２が接続されている。この積分回路２
は、これが接続された画素１の画素電位ＶLCを積分する
もので、駆動トランジスタ６と画素電極７の間に接続さ
れている。また、前記図１に示されるバイアス回路３
は、共通に接続された共通電極８側に接続され、バイア
ス電圧を加えることで共通電極電位ＶCOM を調整するも
のとなっている。
示に使用されるもので、そのうちの１つに前記図１に示
される積分回路２が接続されている。この積分回路２
は、これが接続された画素１の画素電位ＶLCを積分する
もので、駆動トランジスタ６と画素電極７の間に接続さ
れている。また、前記図１に示されるバイアス回路３
は、共通に接続された共通電極８側に接続され、バイア
ス電圧を加えることで共通電極電位ＶCOM を調整するも
のとなっている。
【００１３】図１に示される積分回路２と、サンプルホ
ールド５と、バイアス回路３の具体的構成を図３に示
す。
ールド５と、バイアス回路３の具体的構成を図３に示
す。
【００１４】積分回路２は、前述のように、これが接続
された画素１の画素電位ＶLCを積分するもので、その積
分結果は交流駆動の１周期の間サンプルホールド５にホ
ールドされる。
された画素１の画素電位ＶLCを積分するもので、その積
分結果は交流駆動の１周期の間サンプルホールド５にホ
ールドされる。
【００１５】サンプルホールド５は、１周期の交流駆動
が完了した時にタイミングパルスφSHによって出力する
ものである。この時、１周期の交流駆動の間の積分結果
が、液晶９に加わる駆動信号の電位が逆になっている最
初の１／２周期と次の１／２周期とで相殺され、０とな
っている場合にはサンプルホールド５からの出力は０と
なるが、＋側の駆動信号と−側の駆動信号による画素電
位ＶLCが揃っていないことによって０にならない場合、
その差が出力されることになる。
が完了した時にタイミングパルスφSHによって出力する
ものである。この時、１周期の交流駆動の間の積分結果
が、液晶９に加わる駆動信号の電位が逆になっている最
初の１／２周期と次の１／２周期とで相殺され、０とな
っている場合にはサンプルホールド５からの出力は０と
なるが、＋側の駆動信号と−側の駆動信号による画素電
位ＶLCが揃っていないことによって０にならない場合、
その差が出力されることになる。
【００１６】バイアス回路３は、上記サンプルホールド
５からの出力を受け、＋側の駆動信号と−側の駆動信号
による画素電位ＶLCが揃っていない時に、これが０とな
るような電圧をバイアスとして出力するものである。そ
して、このバイアス電圧が加わった状態で更に１周期間
の画素電位ＶLCを積分し、その結果からバイアス回路３
からの出力を再度調整することを繰り返すものである。
５からの出力を受け、＋側の駆動信号と−側の駆動信号
による画素電位ＶLCが揃っていない時に、これが０とな
るような電圧をバイアスとして出力するものである。そ
して、このバイアス電圧が加わった状態で更に１周期間
の画素電位ＶLCを積分し、その結果からバイアス回路３
からの出力を再度調整することを繰り返すものである。
【００１７】更に図４で説明すると、まずｔ1 において
ゲート電位ＶG が「ハイ」になり、駆動トランジスタ６
（図２参照）がＯＮとなると、液晶９（図２参照）が容
量を構成しているため、これに充電される。
ゲート電位ＶG が「ハイ」になり、駆動トランジスタ６
（図２参照）がＯＮとなると、液晶９（図２参照）が容
量を構成しているため、これに充電される。
【００１８】次に、上記充電後、ｔ2 において、ゲート
電位ＶG が「ロウ」になって駆動トランジスタ６がＯＦ
Ｆになると、ゲート電位ＶG の変動が振れとなって画素
電位ＶLCを引き下げる（特にｎＭＯＳの場合）。
電位ＶG が「ロウ」になって駆動トランジスタ６がＯＦ
Ｆになると、ゲート電位ＶG の変動が振れとなって画素
電位ＶLCを引き下げる（特にｎＭＯＳの場合）。
【００１９】ｔ2 〜ｔ3 では、リーク等によって画素電
位ＶLCが徐々に低下する。そして、ｔ3 において再度ゲ
ート電位ＶG が「ハイ」になり、駆動トランジスタ６が
ＯＮとなると、今度は上述のｔ1 〜ｔ2 における充電時
とは逆電位の駆動信号によって液晶９への充電が行われ
る。
位ＶLCが徐々に低下する。そして、ｔ3 において再度ゲ
ート電位ＶG が「ハイ」になり、駆動トランジスタ６が
ＯＮとなると、今度は上述のｔ1 〜ｔ2 における充電時
とは逆電位の駆動信号によって液晶９への充電が行われ
る。
【００２０】その後、ｔ4 においてゲート電位ＶG の変
動による振れを受けた後、ｔ4 〜ｔ5 に亙ってリーク等
による画素電位ＶLCの変動があるのは前述と同様であ
る。
動による振れを受けた後、ｔ4 〜ｔ5 に亙ってリーク等
による画素電位ＶLCの変動があるのは前述と同様であ
る。
【００２１】上記図４に示される画素電位ＶLCの変動
が、図１〜図２で説明した液晶表示装置の１周期の交流
駆動による変動で、共通電極電位ＶCOM を基準に、＋側
の充電放出と、−側の充電放出を繰り返すものである。
尚、本発明において、＋側、−側とは、この共通電極電
位ＶCOM を基準にしたものをいう。
が、図１〜図２で説明した液晶表示装置の１周期の交流
駆動による変動で、共通電極電位ＶCOM を基準に、＋側
の充電放出と、−側の充電放出を繰り返すものである。
尚、本発明において、＋側、−側とは、この共通電極電
位ＶCOM を基準にしたものをいう。
【００２２】積分回路２（図１及び図３参照）は、いわ
ば図４に斜線で示される部分の面積Ｓ1 ，Ｓ2 を求める
ものである。
ば図４に斜線で示される部分の面積Ｓ1 ，Ｓ2 を求める
ものである。
【００２３】サンプルホールド５（図１及び図３参照）
は、タイミングパルスφSHが入力されるまでこの積分回
路２からの出力をホールドすると共に、面積Ｓ1 と面積
Ｓ2の符号が逆であるので、積分結果である面積Ｓ1 と
面積Ｓ2 の相殺を行う。面積Ｓ1 と面積Ｓ2 に差を生じ
ていることで積分値が相殺されなかった時、即ち＋側と
−側の駆動信号による画素電位ＶLCが揃わなかった時
に、タイミングパルスφSHに基づいてこの差に対応する
信号を出力することになる。
は、タイミングパルスφSHが入力されるまでこの積分回
路２からの出力をホールドすると共に、面積Ｓ1 と面積
Ｓ2の符号が逆であるので、積分結果である面積Ｓ1 と
面積Ｓ2 の相殺を行う。面積Ｓ1 と面積Ｓ2 に差を生じ
ていることで積分値が相殺されなかった時、即ち＋側と
−側の駆動信号による画素電位ＶLCが揃わなかった時
に、タイミングパルスφSHに基づいてこの差に対応する
信号を出力することになる。
【００２４】バイアス回路３（図１及び図３参照）は、
サンプルホールド５からの出力を受け、上記面積Ｓ1 と
面積Ｓ2 とが等しくなるよう、共通電極電位ＶCOM を上
下させるものである。
サンプルホールド５からの出力を受け、上記面積Ｓ1 と
面積Ｓ2 とが等しくなるよう、共通電極電位ＶCOM を上
下させるものである。
【００２５】尚、以上の説明においては１周期の交流駆
動における画素電位ＶLCを積分して調整することとして
いるが、これは１周期のみに限定されるものではなく、
調整精度を向上させるために複数周期の画素電位ＶLCを
積分した結果に基づいて調整を行うこともできる。図５
は本発明の第２の実施例を示すもので、画素電位ＶLCを
積分するために積分回路２（図１及び図３参照）を接続
する画素１として、表示に使用しないサンプリング専用
の画素１を用意してある点を除いて前述の第１の実施例
と同様で、同じ符号は同じ部材を示すものである。
動における画素電位ＶLCを積分して調整することとして
いるが、これは１周期のみに限定されるものではなく、
調整精度を向上させるために複数周期の画素電位ＶLCを
積分した結果に基づいて調整を行うこともできる。図５
は本発明の第２の実施例を示すもので、画素電位ＶLCを
積分するために積分回路２（図１及び図３参照）を接続
する画素１として、表示に使用しないサンプリング専用
の画素１を用意してある点を除いて前述の第１の実施例
と同様で、同じ符号は同じ部材を示すものである。
【００２６】このようにすると、積分回路２を画素１に
接続したことが画像の表示状態に影響するのを防止する
ことができる。
接続したことが画像の表示状態に影響するのを防止する
ことができる。
【００２７】図６は本発明の第３の実施例を示すもの
で、図５で説明したようにサンプリング専用の画素１を
備えており、しかもバイアス回路３からの出力が駆動信
号に加えられるようになっている点を除いて第１の実施
例と同様である。
で、図５で説明したようにサンプリング専用の画素１を
備えており、しかもバイアス回路３からの出力が駆動信
号に加えられるようになっている点を除いて第１の実施
例と同様である。
【００２８】更に説明すると、第１の実施例では、共通
電極電位ＶCOM にバイアスを加え、図４に示される面積
Ｓ1 と面積Ｓ2 を分ける基準を変更することで調整を行
っているのに対し、本実施例では画素電位ＶLCの変動曲
線そのものを変更して調整を行うものである。また、本
実施例における共通電極電位ＶCOM は駆動中一定電位を
保つものである。
電極電位ＶCOM にバイアスを加え、図４に示される面積
Ｓ1 と面積Ｓ2 を分ける基準を変更することで調整を行
っているのに対し、本実施例では画素電位ＶLCの変動曲
線そのものを変更して調整を行うものである。また、本
実施例における共通電極電位ＶCOM は駆動中一定電位を
保つものである。
【００２９】
【発明の効果】本発明は、以上説明した通りのものであ
り、交流駆動において、＋側と−側駆動時の画素電位Ｖ
LCを、相殺できる電位に自動的に揃えることができるの
で、フリッカーを生じることなく確実な焼き付き防止を
図ることができ、また、温度変化に基づくいて駆動信号
の電位を自動的に調整する機能を有する液晶表示装置に
おいても、この交流駆動における画素電位の調整を行う
ことができる。
り、交流駆動において、＋側と−側駆動時の画素電位Ｖ
LCを、相殺できる電位に自動的に揃えることができるの
で、フリッカーを生じることなく確実な焼き付き防止を
図ることができ、また、温度変化に基づくいて駆動信号
の電位を自動的に調整する機能を有する液晶表示装置に
おいても、この交流駆動における画素電位の調整を行う
ことができる。
【図１】本発明の第１の実施例を示す概略図である。
【図２】第１の実施例における表示部の拡大図である。
【図３】積分回路、サンプルホールド及びバイアス回路
の具体的構成図である。
の具体的構成図である。
【図４】ゲート電位、サンプルホールドへのタイミング
パルス及び画素電位のタイミングチャートである。
パルス及び画素電位のタイミングチャートである。
【図５】本発明の第２の実施例を示す表示部の拡大図で
ある。
ある。
【図６】本発明の第３の実施例を示す概略図である。
１ 画素 ２ 積分回路 ３ バイアス回路 ４ 表示部 ５ サンプルホールド ６ 駆動トランジスタ ７ 画素電極 ８ 共通電極 ９ 液晶 １０ 垂直シフトレジスタ １１ 水平シフトレジスタ １２ 入力トランジスタ ＶLC 画素電位 ＶG ゲート電位 ＶCOM 共通電極電位 φVCK タイミングパルス φHCK タイミングパルス φSH タイミングパルス
Claims (1)
- 【請求項１】 複数の画素を交流駆動する液晶表示装置
において、整数周期間の画素電位を積分する積分回路
と、積分回路の積分結果が０とならない場合に、積分結
果が０となるバイアス電圧を画素に加えるバイアス回路
とを有することを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7597892A JPH05241125A (ja) | 1992-02-28 | 1992-02-28 | 液晶表示装置 |
| DE69319943T DE69319943T2 (de) | 1992-02-28 | 1993-02-26 | Flüssigkristallanzeigegerät |
| EP93103105A EP0558060B1 (en) | 1992-02-28 | 1993-02-26 | Liquid crystal display |
| US08/753,046 US5748171A (en) | 1992-02-28 | 1996-11-19 | Liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7597892A JPH05241125A (ja) | 1992-02-28 | 1992-02-28 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241125A true JPH05241125A (ja) | 1993-09-21 |
Family
ID=13591854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7597892A Pending JPH05241125A (ja) | 1992-02-28 | 1992-02-28 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241125A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538401A (ja) * | 2002-09-04 | 2005-12-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 画像表示装置 |
| JP2007178987A (ja) * | 2005-12-28 | 2007-07-12 | Lg Philips Lcd Co Ltd | 液晶表示素子の駆動装置及び駆動方法 |
| JP2009075575A (ja) * | 2007-08-30 | 2009-04-09 | Sony Corp | 表示装置および電子機器 |
| JP2009145866A (ja) * | 2007-08-30 | 2009-07-02 | Sony Corp | 表示装置およびその駆動方法、電子機器 |
| US8605157B2 (en) | 2008-12-25 | 2013-12-10 | Nec Display Solutions, Ltd. | Video display apparatus and afterimage correcting method |
-
1992
- 1992-02-28 JP JP7597892A patent/JPH05241125A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005538401A (ja) * | 2002-09-04 | 2005-12-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 画像表示装置 |
| JP2007178987A (ja) * | 2005-12-28 | 2007-07-12 | Lg Philips Lcd Co Ltd | 液晶表示素子の駆動装置及び駆動方法 |
| JP2009075575A (ja) * | 2007-08-30 | 2009-04-09 | Sony Corp | 表示装置および電子機器 |
| JP2009145866A (ja) * | 2007-08-30 | 2009-07-02 | Sony Corp | 表示装置およびその駆動方法、電子機器 |
| US8605157B2 (en) | 2008-12-25 | 2013-12-10 | Nec Display Solutions, Ltd. | Video display apparatus and afterimage correcting method |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000404 |