JP2006276541A - 表示装置 - Google Patents

Abstract

【課題】回路規模を縮小させることが可能な単チャネル構成の共通電極駆動回路を備えた表示装置を提供する。
【解決手段】複数の画素と共通電極駆動回路とを備え、前記共通電極駆動回路は複数の基本回路を有し、前記基本回路はクロック信号が第２電圧レベルから第１電圧レベルに変化した時点で第１の入力信号をラッチする手段１と、クロック信号が第２電圧レベルから第１電圧レベルに変化した時点で第２の入力信号をラッチする手段２と、前記手段１でラッチされた電圧に基づきスイッチングされ、オン状態で出力端子に第１の電源電圧を出力する第１のスイッチング手段と、前記手段２でラッチされた電圧に基づきスイッチングされ、オン状態で出力端子に第２の電源電圧を出力する第２のスイッチング手段とを有し、前記第１或いは第２の入力信号は前記クロック信号が第１電圧レベルから第２電圧レベルに変化した後に第１電圧レベルから第２電圧レベルに変化する。
【選択図】図４

Description

本発明は、表示装置に係り、特に、ライン毎独立コモン交流駆動方式の共通電極駆動回路を備えた表示装置に関する。

ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の携帯機器の表示装置として広く使用されている。特に、小型の液晶表示パネルを備える液晶表示モジュールは、例えば、携帯電話機などの常時携帯される携帯機器の表示装置として使用される。
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極（共通電極ともいう）に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン電極に印加される電圧を、交互に高電位側、低電位側の２つの電位に反転させるコモン反転方法があり、このコモン反転法の一つに、コモン電極に印加する電圧をライン毎に独立に交流化する駆動方法（ライン毎独立コモン交流駆動方式という）が下記特許文献１に記載されている。
前述の特許文献１に記載されているライン毎独立コモン交流駆動方式は、ＩＰＳ（In Plane Switching）液晶表示パネルを使用し、各表示ラインのコモン電極に印加する電圧をライン毎に独立に交流化するものであり、当該駆動方法によれば、走査線に供給するゲート電圧の電圧幅を小さくすることが可能となる。

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００１−１９４６８５号公報

前述特許文献１には、コモン電極を前述のライン毎独立コモン交流駆動方式で駆動するための共通電極駆動回路として、ＣＭＯＳ回路で構成した駆動回路が記載されているが、ＣＭＯＳ回路は、製造プロセスが増加するという問題点がある。
この問題点を解消するためには、コモン電極を前述のライン毎独立コモン交流駆動方式で駆動するための共通電極駆動回路を、単チャネル回路で構成すればよい。
図１８は、本願発明の前に、本出願人によって考えられた、ライン毎独立コモン交流駆動方式で駆動するための単チャネル回路構成の共通電極駆動回路を示す回路図である。この図１８に示す共通電極駆動回路は、トランジスタとして、ｎ型のＭＯＳトランジスタを使用したものであり、また、図１９は、図１８に示す共通電極駆動回路のタイムチャートである。
図１８に示す共通電極駆動回路は、複数の基本回路を有し、当該基本回路は、走査線選択信号が、Ｈｉｇｈレベル（以下、Ｈレベルという）からＬｏｗレベル（以下、Ｌレベルという）に変化した時点で、トランジスタ（Ｔ１）により、交流化信号（Ｍ）をラッチし、また、トランジスタ（Ｔ２）により、反転交流化信号（ＭＢ）をラッチする。
ここで、図１９に示すように、交流化信号（Ｍ）と、反転交流化信号（ＭＢ）とは、位相が１８０°異なっているので、ノード（ＮＤ１）とノード（ＮＤ２）とは、必ず一方がＨレベルならば、他方がＬレベルとなる。
Ｈレベルとなったノードにより、トランジスタ（Ｔ３）、あるいはトランジスタ（Ｔ４）をオン状態とすることにより、ノード（ＮＤ１）がＨレベルのときに、出力（ＯＵＴ）に正極性の共通電圧（ＶＣＯＭＨ）を、また、ノード（ＮＤ２）がＨレベルのときに、出力端子（ＯＵＴ）に負極性の共通電圧（ＶＣＯＭＬ）を出力する。

以下、図１９に示すタイムチャートを用いて、図１８に示す共通電極駆動回路の動作をより詳細に説明する。
（１）走査線選択信号（ＳＲ（ｎ））の前々段の走査線選択信号（ＳＲ（ｎ−２））が、Ｈレベルとなったときに、トランジスタ（Ｔ２１，Ｔ２２）がオンとなり、ノード（ＮＤ１，ＮＤ２）がリセット、即ち、Ｌレベルとされる。
同様に、前々段の走査線選択信号（ＳＲ（ｎ−２））が、Ｈレベルとなったときに、トランジスタ（Ｔ２３，Ｔ２４）がオンとなり、ノード（ＮＤ４，ＮＤ５）がリセットとされる。
（２）走査線選択信号（ＳＲ（ｎ））の前段の走査線選択信号（ＳＲ（ｎ−１））が、Ｈレベルとなったときに、トランジスタ（Ｔ１，Ｔ２）がオンとなり、ノード（ＮＤ１，ＮＤ２）に、交流化信号（Ｍ）および反転交流化信号（ＭＢ）の電圧レベルがラッチされる。
同様に、前段の走査線選択信号（ＳＲ（ｎ−１））が、Ｈレベルとなったときに、トランジスタ（Ｔ７，Ｔ８）がオンとなり、ノード（ＮＤ４，ＮＤ５）がリセットとされる。
（３）走査線選択信号（ＳＲ（ｎ））が、Ｈレベルとなったときに、トランジスタ（Ｔ５，Ｔ６）および容量素子（Ｃｂｓ１，Ｃｂｓ２）によるブートストラップ効果により、前段の走査線選択信号（ＳＲ（ｎ−１））がＨレベルとなったときにＨレベルとされたノード（ＮＤ１またはＮＤ２）の電圧をさらに持ち上げる。
以上の動作により、複数のコモン電極を、各ライン毎独立に交流駆動することができる。
なお、図１８に示す回路において、容量素子（Ｃｓ１，Ｃｓ２）は、ノード（ＮＤ１，ＮＤ２）を安定させるための負荷容量素子、トランジスタ（Ｔ９，Ｔ１０）は、ノード（ＮＤ１，ＮＤ２）の一方がＨレベルのとき、他方をＬレベルとするためのトランジスタである。

しかしながら、前述の図１８に示す共通電極駆動回路は、ノードをリセットするためのトランジスタ（Ｔ２１〜Ｔ２４）が必要となり、回路を構成するトランジスタが増加し、さらに、回路構成が複雑になるという問題点がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、従来のものと比して、素子数を増加させることなく、しかも回路規模を縮小させることが可能な単チャネル構成の共通電極駆動回路を備えた表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の課題を達成するために、本発明では、複数の画素と、共通電極駆動回路とを備え、前記共通電極駆動回路は、複数の基本回路を有し、前記基本回路は、クロック信号が第２電圧レベルから第１電圧レベルに変化した時点で第１の入力信号をラッチする第１の回路と、前記クロック信号が前記第２電圧レベルから前記第１電圧レベルに変化した時点で第２の入力信号をラッチする第２の回路と、前記第１の回路でラッチされた電圧に基づいてスイッチングされ、オン状態で出力端子に第１の電源電圧を出力する第１のスイッチング回路と、前記第２の回路でラッチされた電圧に基づいてスイッチングされ、オン状態で出力端子に第２の電源電圧を出力する第２のスイッチング回路とを有する表示装置において、前記第１の入力信号が前記第２電圧レベルである時、前記第２の入力信号は前記第１電圧レベルであり、前記第２の入力信号が前記第２電圧レベルである時、前記第１の入力信号は前記第１電圧レベルであり、前記クロック信号が前記第１電圧レベルから前記第２電圧レベルに変化した後であって、かつ、前記クロック信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち一方が前記第１電圧レベルから前記第２電圧レベルに変化することを特徴とする。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、従来のものと比して、素子数を増加させることなく、しかも回路規模を縮小させることができる単チャネル構成の共通電極駆動回路を備えた表示装置を提供することが可能となる。

以下、本発明をアクティブマトリクス型液晶表示装置に適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。
図１に示すように、本実施例のアクティブマトリクス型液晶表示装置は、ＩＰＳ（In Plane Switching）液晶表示パネルを使用するアクティブマトリクス型液晶表示装置であり、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶面に、ｘ方向に延びるｎ本のゲート線（Ｘ１,Ｘ２,...,Ｘｎ）と、ｘ方向に延びるｎ本のコモン線（ＣＭ１,ＣＭ２,...,ＣＭｎ）と、ｘ方向に交差しｙ方向に延びるｍ本のドレイン線（Ｙ１,Ｙ２,...,Ｙｍ）とを有する。
ゲート線（走査線ともいう）とドレイン線（映像線ともいう）とで囲まれた領域が画素領域であり、１つの画素領域には、ゲートがゲート線に、ドレイン（または、ソース）がドレイン線に、およびソース（または、ドレイン）が画素電極に接続される薄膜トランジスタ（Ｔｎｍ）が設けられる。さらに、画素電極とコモン線（共通電極ともいう）との間には液晶容量（Ｃｎｍ）が設けられる。
なお、画素電極とコモン線（ＣＭ１,ＣＭ２,...,ＣＭｎ）との間には、保持容量も設けられるが、図１ではその図示は省略している。
各ゲート線（Ｘ１,Ｘ２,...,Ｘｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）により、ゲート信号を、Ｘ１からＸｎのゲート線に向かって順次供給する。
各コモン線（ＣＭ１,ＣＭ２,...,ＣＭｎ）は、垂直駆動回路（ＸＤＶ）に接続され、垂直駆動回路（ＸＤＶ）により、ゲート信号と同じタイミングで、ＣＭ１からＣＭｎのコモン線に印加する電圧を、順次極性を切り替えて交流駆動する。
各ドレイン線（Ｙ１,Ｙ２,...,Ｙｍ）は、スイッチ素子（Ｓ１,Ｓ２,...,Ｓｍ）のドレイン（または、ソース）に接続される。
スイッチ素子（Ｓ１,Ｓ２,...,Ｓｍ）のソース（または、ドレイン）は、映像信号線（ＤＡＴＡ）に、ゲートは水平駆動回路（ＹＤＶ）に接続され、水平駆動回路（ＹＤＶ）は、Ｓ１からＳｍのスイッチ素子に向かって、順次スイッチ素子を走査する。

本発明は、垂直駆動回路（ＸＤＶ）内の共通電極駆動回路に関する。
本発明では、ＳＷ１，ＳＷ２の２つのスイッチ素子を、図２Ａのように構成する。
スイッチ素子（ＳＷ１，ＳＷ２）に、ｎＭＯＳ−ＴＦＴ（ｎ型のＭＯＳ薄膜トランジスタ）を用いると、クロック信号（ＣＬＫ）がＨレベルからＬレベルに切り替わると、スイッチ素子（ＳＷ１）は、入力信号（ＩＮ）の電圧をラッチする。
このラッチされた電圧は、クロック信号（ＣＬＫ）がＬレベルのときに保持され、ラッチされた電圧がＨレベルのときに、スイッチ素子（ＳＷ２）がオン状態となり、出力（ＯＵＴ）として、ＶＤＣの電圧が供給される。
本発明の共通電極駆動回路は、図２Ｂに示すように、図２Ａに示す回路構成を２つ組み合わせた回路を、基本構成とする。但し、クロック（ＣＬＫ）がＨレベルの状態で、第１の入力信号（ＩＮ１）と、第２の入力（ＩＮ２）とを同時にＨレベルとすることは禁止される。
図３は、図１に示す垂直駆動回路（ＸＤＶ）の内部構成を示すブロック図であり、同図において、１０は走査線駆動回路、ＣＡ１,ＣＡ２,...,ＣＡｎは共通電極駆動回路である。
図３に示すように、本発明の共通電極駆動回路（ＣＡ１,ＣＡ２,...,ＣＡｎ）は、ゲート線毎に設けられる。

図４は、本実施例の共通電極駆動回路（ＣＡ１,ＣＡ２,...,ＣＡｎ）の基本回路を示す回路図であり、図２Ｂに示す回路を、ｎＭＯＳ−ＴＦＴを用いて構成したものである。
図４において、ＳＲｎは、走査線駆動回路１０から出力されるｎ番目の走査線選択信号であり、Ｍ及びＭＢは交流化信号である。また、ＶＣＯＭＨは、コモン線に供給させる正極性の共通電圧であり、ＶＣＯＭＬは、コモン線に供給させる負極性の共通電圧である。
交流化信号（Ｍ，ＭＢ）及び走査線選択信号（ＳＲｎ）のＨレベルは、正極性の共通電圧（ＶＣＯＭＨ）より高く、Ｌレベルは、負極性の共通電圧（ＶＣＯＭＬ）より低くする。
これにより、走査線選択信号（ＳＲｎ）がＨレベルで、交流化信号（Ｍ）がＬレベル、交流化信号（ＭＢ）がＨレベルのときに、ノード（ＮＤ１）がＨレベル、ノード（ＮＤ２）がＬレベルとなり、１フレーム期間保持されるので、出力（ＯＵＴ）として、１フレーム期間、正極性の共通電圧（ＶＣＯＭＨ）が出力される。
また、走査線選択信号（ＳＲｎ）がＨレベルで、交流化信号（Ｍ）がＨレベル、交流化信号（ＭＢ）がＬレベルのときに、ノード（ＮＤ１）がＬレベル、ノード（ＮＤ２）がＨレベルとなり、１フレーム期間保持されるので、出力（ＯＵＴ）として、１フレーム期間、負極性の共通電圧（ＶＣＯＭＬ）が出力されるので、コモン線に印加する共通電圧の交流化が可能となる。
そして、図３に示すように、共通電極駆動回路（ＣＡ１,ＣＡ２,...,ＣＡｎ）をゲート線毎に設けることで、ゲート線書き込みのタイミングで、それぞれコモン線に印加する共通電圧を独立に設定し、交流化が可能となる。
なお、図４の構成では、交流化信号（Ｍ）がＨレベルで、出力（ＯＵＴ）が負極性の共通電圧（ＶＣＯＭＬ）となり、液晶には、正書き込みとなる構成としたが、書き込み構成によって、ＭとＭＢの交流化信号、または、ＶＣＯＭＨの共通電圧とＶＣＯＭＬの共通電圧とをそれぞれ入れ替えてもよい。

図４に示す共通電極駆動回路（ＣＡ１,ＣＡ２,...,ＣＡｎ）では、ノード（ＮＤ１）およびノード（ＮＤ２）の状態を切り替えて交流化を行なうが、ノード（ＮＤ１）をＨレベルからＬレベルに、かつ、ノード（ＮＤ２）をＬレベルからＨレベルに切り替える場合、あるいは、その逆のとき、切り替わりの瞬間において、ノード（ＮＤ１）とノード（ＮＤ２）とが共にＨレベルになる時間が存在する可能性がある。
つまり、トランジスタ（Ｔｒ３）とトランジスタ（Ｔｒ４）とが同時にオン状態となる可能性があり、この場合、正極性の共通電圧（ＶＣＯＭＨ）が供給される端子と、負極性の共通電圧（ＶＣＯＭＬ）が共通される端子とが直結され、貫通電流が流れることとなる。
そこで、走査線選択信号（ＳＲｎ）と、交流化信号（Ｍ，ＭＢ）として、図５のタイムチャートに示すようなタイミングのクロック信号を入力する。
即ち、走査線選択信号（ＳＲｎ）がＨレベルとなるときに、初めのある期間、交流化信号（Ｍ，ＭＢ）が、共にＬレベルとなるようなタイミング関係とすることにより、図４のノード（ＮＤ１）とノード（ＮＤ２）とをＬレベルとすることができ、一旦、トランジスタ（Ｔｒ３）と、トランジスタ（Ｔｒ４）とをオフ状態とすることができる。
その後、交流化信号（Ｍ）、あるいは、交流化信号（ＭＢ）をＨレベルとすることで、トランジスタ（Ｔｒ３）、あるいは、トランジスタ（Ｔｒ４）のどちらか一方のみをオン状態とすることができ、コモン線に印加する共通電圧を安全に切り替えることが可能となる。
尚、図５において、走査線選択信号（ＳＲｎ）の立ち下がりは、交流化信号（Ｍ，ＭＢ）の立ち下がりよりも早いことが望ましい。走査線選択信号（ＳＲｎ）の立ち下がりが、交流化信号（Ｍ，ＭＢ）の立ち下がりと同時、あるいは、それよりも遅い場合、走査線選択信号（ＳＲｎ）の立ち下がりの際にノード（ＮＤ１，ＮＤ２）が両方ともＬレベルになる可能性がある。その場合でも、出力（ＯＵＴ）は保持されているため動作する上では支障はない。しかしながら、ノード（ＮＤ１，ＮＤ２）が両方ともＬレベルのままでは出力（ＯＵＴ）に変動がおきやすい。そこで、走査線選択信号（ＳＲｎ）の立ち下がりを、交流化信号（Ｍ，ＭＢ）の立ち下がりよりも早くすることによって、ノード（ＮＤ１，ＮＤ２）の何れか一方のみをＨレベルにすることができる。これにより、出力（ＯＵＴ）の安定化を図ることができる。

ノード（ＮＤ１）とノード（ＮＤ２）はフローティングノードである。共通電圧を供給するトランジスタ（Ｔｒ３、あるいはＴｒ４）を一定期間オン状態とするためには、ノード（ＮＤ１）あるいはノード（ＮＤ２）のＨレベルを保持する必要がある。
そこで、図６に示すように、ノード（ＮＤ１，ＮＤ２）（または、トランジスタ（Ｔｒ１，Ｔｒ２）のドレイン）と、基準電圧（ＶＳＳ）が供給される基準電源線との間に、保持容量（Ｃｓ１，Ｃｓ２）を接続することにより、ノード（ＮＤ１，ＮＤ２）の電圧を安定化することができる。
前述したとおり、ノード（ＮＤ１）とノード（ＮＤ２）を同時にＨレベルとすると、正極性の共通電圧（ＶＣＯＭＨ）が供給される端子と、負極性の共通電圧（ＶＣＯＭＬ）が共通される端子との間に貫通電流が流れる。
ノード（ＮＤ１）及びノード（ＮＤ２）は、フローティングノードであるので、ノイズの影響を受けやすい。図６に示すような回路構成とすることで、ノイズに対する影響を少なくすることが可能であるが、一旦、電圧が変動すると効果がない。
そこで、図７に示すように、たすきがけのトランジスタ（Ｔｒ５）及びトランジスタ（Ｔｒ６）を設けることで、ノード（ＮＤ１）とノード（ＮＤ２）の片方がＨレベルの時は常に、もう片方をＬレベルとすることができる。ただし、基準電圧（ＶＳＳ）は、交流化信号（Ｍ，ＭＢ）のＬレベルに相当する電圧とされる。
この構成においてノード（ＮＤ１）とノード（ＮＤ２）が同時にＨレベルとなると、交流化信号（ＭＢ）が供給される端子から、トランジスタ（Ｔｒ１）とトランジスタ（Ｔｒ６）とを介して、あるいは、交流化信号（Ｍ）が供給される端子からトランジスタ（Ｔｒ２）とトランジスタ（Ｔｒ５）とを介して、それぞれ貫通電流が流れるため、ノード（ＮＤ１）とノード（ＮＤ２）の状態切り替えには、図５に示すようなタイミング関係が有効である。

図４に示す回路構成において、交流化信号（ＭＢ）のＨレベルを、ノード（ＮＤ１）に取り込むとき、実際には、交流化信号（ＭＢ）のＨレベルからしきい値電圧（Ｖｔｈ）分下がった電圧が、ノード（ＮＤ１）に書き込まれる。
さらに、出力（ＯＵＴ）のＨレベル（コモン線に印加する正極性の共通電圧（ＶＣＯＭＨ）のＨレベル）は、ノード（ＮＤ１）のＨレベルの電圧からしきい値電圧（Ｖｔｈ）下がった電圧が最大となる。
したがって、交流化信号（Ｍ，ＭＢ）のＨレベルは、最低でも、コモン線に印加する正極性の共通電圧（ＶＣＯＭＨ）のＨレベルに、しきい値電圧（Ｖｔｈ）の２倍分の電圧を加算した電圧が必要となる。
実際には、保持状態において、電荷の減少による電圧降下や書き込み特性の問題からそれより十分高い電圧が必要とされる。
そこで、ブートストラップ効果を用いた昇圧回路を設けた共通電極駆動回路を図８に示す。また、図９は、図８に示す共通電極駆動回路のタイムチャートである。
図８において、ＳＲ（ｎ−１）は、ｎ番目の走査線選択信号（ＳＲｎ）の前段の走査線選択信号であり、この走査線選択信号（ＳＲ（ｎ−１））は、図３に示す走査線駆動回路１０から出力される。
図９に示すタイムチャートを用いて、図８に示す共通電極駆動回路の動作を簡単に説明する。

前段の走査線選択信号（ＳＲ（ｎ−１））がＨレベルとなり、ノード（ＮＤ１）とノード（ＮＤ２）に、一旦Ｌレベルが取り込まれてリセット後、交流化信号（Ｍ，ＭＢ）の状態を取り込み、かつ、トランジスタ（ＴｒＡ）とトランジスタ（ＴｒＢ）とをオンとすることにより、ノード（ＮＤ４）とノード（ＮＤ５）の電圧が、基準電圧（ＶＳＳ）となる。これにより、容量素子（Ｃｂｓ１）と容量素子（Ｃｂｓ２）には、交流化信号（Ｍ，ＭＢ）の電圧が充電される。
この状態で、前段の走査線選択信号（ＳＲ（ｎ−１））がＬレベルとなり、ノード（ＮＤ１）、ノード（ＮＤ２）、ノード（ＮＤ４）、ノード（ＮＤ５）は、電圧の保持状態となる。
次に、ｎ番目の走査線選択信号（ＳＲｎ）がＨレベルとなると、ダイオード接続されたトランジスタ（Ｔｒ７）を介して、ノード（ＮＤ３）にＨレベル（実際には、しきい値電圧（Ｖｔｈ）分降下した電圧）が書き込まれる。
ここで、ノード（ＮＤ１）がＨレベルで、ノード（ＮＤ２）がＬレベルとすると、トランジスタ（Ｔｒ８）がオンで、トランジスタ（Ｔｒ９）がオフとなるので、ノード（ＮＤ５）はＬレベルのままで、ノード（ＮＤ４）にのみＨレベルが書き込まれる。
よって、容量素子（Ｃｂｓ１）を介して、ブートストラップ効果により、ノード（ＮＤ１）の電圧が上昇する。ノード（ＮＤ１）の電圧上昇により、トランジスタ（Ｔｒ８）は完全にオンとなるので、ノード（ＮＤ１）の電圧は、最大で、ｎ番目の走査線選択信号（ＳＲｎ）のＨレベルからしきい値電圧（Ｖｔｈ）が減算された電圧分上昇する。
ノード（ＮＤ２）は、ノード（ＮＤ５）が変動しないため、電圧変動は起こらず、Ｌレベル保持となる。
なお、出力（ＯＵＴ）に負極性の共通電圧（ＶＣＯＭＬ）を出力するトランジスタ（Ｔｒ４）を制御するノード（ＮＤ２）側のトランジスタ（Ｔｒ９，ＴｒＢ）、容量素子（Ｃｂｓ２）は省略することも可能である。

ノード（ＮＤ１）、ノード（ＮＤ２）、ノード（ＮＤ４）、およびノード（ＮＤ５）はフローティングノードである。したがって、ノード（ＮＤ１）及びノード（ＮＤ２）は、ノード（ＮＤ４）及びノード（ＮＤ５）の電圧変動の影響を、容量素子（Ｃｂｓ１，Ｃｂｓ２）を介してそのまま受けることとなる。
そこで、図１０に示すように、ノード（ＮＤ４，ＮＤ５）（または、トランジスタ（Ｔｒ８，Ｔｒ９）のドレイン）と、基準電圧（ＶＳＳ）が供給される基準電源線との間に、負荷容量（Ｃｓ１，Ｃｓ２）を接続することにより、ノード（ＮＤ１，ＮＤ２）の電圧を安定化することができる。なお、負荷容量（Ｃｓ２）は省略することも可能である。
図８に示す共通電極駆動回路において、前段の走査線選択信号（ＳＲ（ｎ−１））がＨレベルとなると、ノード（ＮＤ１）、ノード（ＮＤ２）には、交流化信号（Ｍ，ＭＢ）の電圧が書き込まれ、ノード（ＮＤ４）、ノード（ＮＤ５）の電圧は、基準電圧（ＶＳＳ）となる。
前段の走査線選択信号（ＳＲ（ｎ−１））は、図３に示す走査線駆動回路１０から出力される。走査線駆動回路１０の出力は、ゲート線（Ｘ１,Ｘ２,...,Ｘｎ）に接続されるため、ドレイン線（Ｙ１,Ｙ２,...,Ｙｍ）の電圧変動の影響を受けやすい。
この電圧変動の影響により、走査線駆動回路１０の出力ノードの電圧が瞬間的にあがると、トランジスタ（Ｔｒ１）、トランジスタ（Ｔｒ２）、トランジスタ（ＴｒＡ）、およびトランジスタ（ＴｒＢ）がオンとなる可能性がある。
さらに、ノード（ＮＤ１）、ノード（ＮＤ２）、ノード（ＮＤ４）、およびノード（ＮＤ５）はフローティングノードであるためノイズの影響を受けやすく、前述した電圧変動により、あるいは、繰り返し電圧変動の影響を受けることにより、保持している電荷が失われることが考えられ、誤作動を起こす可能性がある。
そこで、図１１に示すように、走査線駆動回路１０の出力端子を分割し、Ｘ１’,Ｘ２’,...,Ｘｎ’を、ゲート線（Ｘ１,Ｘ２,...,Ｘｎ）と独立とすることで、電圧変動の影響を受けにくくし、誤作動を抑止することができる。
なお、ｎ番目の走査線選択信号（ＳＲｎ）が供給される端子については、定常状態でノード（ＮＤ３）はＨレベルであるから、トランジスタ（Ｔｒ７）により、ｎ番目の走査線選択信号（ＳＲｎ）が供給される端子の電圧変動の影響はほとんど受けることはないため、問題ないと考えられる。

図８に示す共通電極駆動回路において、ノード（ＮＤ１）、およびノード（ＮＤ２）の電圧は、ブートストラップ効果により、交流化信号（Ｍ，ＭＢ）のＨレベルよりも高い電圧となる。したがって、トランジスタ（Ｔｒ１）およびトランジスタ（Ｔｒ２）のソース−ドレイン間に高い電圧差が生じ、耐圧が問題になってくる。
そこで、図１２に示すように、トランジスタ（Ｔｒ１）のドレインとトランジスタ（Ｔｒ３）のゲートとの間にトランジスタ（ＴｒＥ）を接続し、同様に、トランジスタ（Ｔｒ２）のドレインとトランジスタ（Ｔｒ４）のゲートとの間にトランジスタ（ＴｒＦ）を接続する。
そして、トランジスタ（ＴｒＥ，ＴｒＦ）のゲートに、ＶＤＤの所定の電圧を印加する。ここで、電圧（ＶＤＤ）は、走査線選択信号のＨレベルと同等の電圧とする。なお、トランジスタ（ＴｒＦ）は省略することも可能である。
これにより、例えば、ノード（ＮＤ１）がブートストラップ効果により高電圧となったとしても、ノード（ＮＤ７）は、最大でも、ＶＤＤの電圧からしきい値電圧（Ｖｔｈ）降下した電圧（ＶＤＤ−Ｖｔｈ）にしかならない。
したがって、どのトランジスタのソース−ドレイン間にも、交流化信号（Ｍ，ＭＢ）または走査線選択信号の振幅以上の電圧差は発生しない。
なお、図７に示すトランジスタ（Ｔｒ５）およびトランジスタ（Ｔｒ６）と組み合わせる場合、それぞれノード（ＮＤ８）及びノード（ＮＤ７）に対して接続することにより、トランジスタ（Ｔｒ５）およびトランジスタ（Ｔｒ６）に対しても前述した効果を得ることができる。

図８に示す共通電極駆動回路において、図１３に示すように、前段の走査線選択信号（ＳＲ（ｎ−１））が供給される端子に方向制御スイッチを設けることで、簡単に双方向化が可能である。
図１３に示す共通電極駆動回路において、順方向と逆方向走査があるとすると、順方向走査時において、ＳＲ（ｎ−１）Ｆは、ｎ番目の走査線選択信号（ＳＲｎ）の前段の出力（逆方向走査時には後段の出力）ＳＲ（ｎ−１）であり、ＳＲ（ｎ−１）Ｒは、ｎ番目の走査線選択信号（ＳＲｎ）の後段の出力（逆方向走査時には前段の出力）ＳＲ（ｎ＋１）である。
走査線選択信号（ＳＲ（ｎ−１）Ｆ，ＳＲ（ｎ−１）Ｒ）は、図３に示す走査線駆動回路１０から出力される。
そして、順方向走査時には、方向制御信号（ＤＲＦ）をＨレベル、方向制御信号（ＤＲＲ）をＬレベルとすることによりトランジスタ（ＴｒＣ）がオンとなる。また、逆方向走査時には、方向制御信号（ＤＲＦ）をＬレベル、方向制御信号（ＤＲＲ）をＨレベルとすることによりトランジスタ（ＴｒＤ）がオンとなる。したがって、ノード（ＮＤ６）には、走査方向に対して、ｎ番目の走査線選択信号（ＳＲｎ）の前段の走査選択信号が常に入力されるので、双方向化することができる。
なお、方向制御信号（ＤＲＦ，ＤＲＲ）のＨレベルは、走査線選択信号のＨレベルより高くし、方向制御信号（ＤＲＦ，ＤＲＲ）のＬレベルは、走査線選択信号のＬレベルより低くした法が好ましい。

図１３に示す共通電極駆動回路においては、例えば、順方向走査（方向制御信号（ＤＲＦ）がＨレベルで、方向制御信号（ＤＲＲ）がＬレベル）時、走査線選択信号（ＳＲ（ｎ−１）Ｆ）がＨレベルになると、ノード（ＮＤ６）の電圧も上昇し、方向制御信号（ＤＲＦ）のＨレベルからしきい値電圧（Ｖｔｈ）降下した電圧において、トランジスタ（ＴｒＣ）がオフ状態となるため、ノード（ＮＤ６）はフローティング状態となる。
その後、例えば、交流化信号（Ｍ）がＨレベル（交流化信号（ＭＢ）がＬレベル）になると、トランジスタ（Ｔｒ１）のゲート容量によりブートストラップ効果が得られ、ノード（ＮＤ６）の電圧が上昇する。
この場合、上昇する電圧は、トランジスタ（Ｔｒ１）のゲート容量とノード（ＮＤ６）の負荷容量（トランジスタ（Ｔｒ２）、トランジスタ（ＴｒＡ）、トランジスタ（ＴｒＢ）のゲート容量やトランジスタ（ＴｒＤ）のゲートオフ容量など）との比で決まる。
したがって、トランジスタ（ＴｒＡ）、トランジスタ（ＴｒＢ）のゲート容量や、トランジスタ（ＴｒＣ）、トランジスタ（ＴｒＤ）のゲートオフ容量を小さくすることで、より高いブートストラップ効果が得られる。

図１３に示す共通電極駆動回路においても、ノード（ＮＤ１）、およびノード（ＮＤ２）の電圧は、ブートストラップ効果により、交流化信号（Ｍ，ＭＢ）のＨレベルよりも高い電圧となる。したがって、トランジスタ（Ｔｒ１）およびトランジスタ（Ｔｒ２）のソ‐スードレイン間に高い電圧差が生じ、耐圧が問題になってくる。
この問題を解決するために、前述の図１２に示すような回路構成を採用すればよいが、双方向対応の回路構成の場合、図１４に示すように、方向制御信号を利用することも可能である。
図１４に示す共通電極駆動回路において、トランジスタ（Ｔｒ１）のドレインとトランジスタ（Ｔｒ３）のゲートとの間にトランジスタ（ＴｒＥ）とトランジスタ（ＴｒＧ）を接続し、同様に、トランジスタ（Ｔｒ２）のドレインとトランジスタ（Ｔｒ４）のゲートとの間にトランジスタ（ＴｒＦ）とトランジスタ（ＴｒＨ）を接続する。なお、トランジスタ（ＴｒＦ，ＴｒＨ）は省略することも可能である。
そして、トランジスタ（ＴｒＥ，ＴｒＦ）のゲートに、方向制御信号（ＤＲＦ）を、また、トランジスタ（ＴｒＧ，ＴｒＨ）のゲートに、方向制御信号（ＤＲＲ）を印加する。
これにより、トランジスタ（Ｔｒ１）およびトランジスタ（Ｔｒ２）のソース−ドレイン間に高い電圧差が生じるのを防止することができる。
なお、図７に示すトランジスタ（Ｔｒ５）およびトランジスタ（Ｔｒ６）と組み合わせる場合、それぞれノード（ＮＤ８）及びノード（ＮＤ７）に対して接続することにより、トランジスタ（Ｔｒ５）およびトランジスタ（Ｔｒ６）に対しても前述した効果を得ることができる。

図８に示す共通電極駆動回路を、各コモン線に対し設けた場合、ライン反転駆動のタイムチャートは、図１５に示すようになり、また、フレーム反転駆動のタイムチャートは図１６に示すようになる。
図１６に示すように、この回路構成の場合、フレームによっては、交流化信号（Ｍ，ＭＢ）の周波数がライン反転駆動の場合の周波数に対して２倍になることがわかる。
そこで、図８に示す共通電極駆動回路をＣＡとし、図８に示す共通電極駆動回路に対し、交流化信号（Ｍ）が印加される端子と、交流化信号（ＭＢ）が印加される端子とを入れ替えた回路（これは、正極性の共通電圧（ＶＣＯＭＨ）と、負極性の共通電圧（ＶＣＯＭＬ）端子を入れ替えた回路と等価）をＣＡ’とし、例えば、図１７に示すように、交互に設けることで（ｎは偶数）、図１５に示す交流化信号（Ｍ，ＭＢ）のタイミングでフレーム反転駆動をすることができる。なお、奇数段がＣＡ、偶数段がＣＡ’としたが、入れ替えても当然よい。
なお、前述の説明では、共通電極駆動回路を、ｎ型の薄膜トランジスタで構成した場合について説明したが、本発明は、ｎ型の薄膜トランジスタからなるＭＯＳ単チャネル構成だけではなく、ｐ型の薄膜トランジスタからなるｐＭＯＳ単チャネルでも構成可能である。この場合、ＶＳＳの基準電圧がＨレベルとなり、論理が反転する。
尚、共通電圧（ＶＣＯＭＨ，ＶＣＯＭＬ）は画素内に形成された対向電極に印加される。本明細書において、正極性の共通電圧（ＶＣＯＭＨ）の「正極性」とは、画素電極に印加される電圧よりも高電位側であることを意味しており、０Ｖよりも大きいか小さいかを問わない。同様に、負極性の共通電圧（ＶＣＯＭＬ）の「負極性」とは、画素電極に印加される電圧よりも低電位側であることを意味しており、０Ｖよりも大きいか小さいかを問わない。

以上説明したように、本実施例によれば、ｎ型あるいはｐ型の単チャネル素子で回路を構成することができるため製造プロセスの短縮が可能となる。その上、１つの回路で双方向化が可能となる。さらに、素子（トランジスタ）数および信号経路の削減により、回路規模の縮小が可能となり、歩留まりを向上させることが可能となる。
なお、前述の説明では、トランジスタとして、ＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴを使用した場合について説明したが、一般のＭＯＳ−ＦＦＴ、あるいは、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴ等も使用可能である。
また、前述の説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、例えば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例のアクティブマトリクス型液晶表示装置の等価回路を示す回路図である。 本発明の共通電極駆動回路の原理を説明するための回路図である。 本発明の共通電極駆動回路の原理を説明するための回路図である。 図１に示す垂直駆動回路の一例の内部構成を示すブロック図である。 本発明の実施例の共通電極駆動回路の基本回路を示す回路図である。 図４に示す共通電極駆動回路のタイムチャートである。 図４に示す共通電極駆動回路の変形例を示す回路図である。 図４に示す共通電極駆動回路の変形例を示す回路図である。 図４に示す共通電極駆動回路の変形例を示す回路図である。 図８に示す共通電極駆動回路のタイムチャートである。 図８に示す共通電極駆動回路の変形例を示す回路図である。 図１に示す垂直駆動回路の他の例の内部構成を示すブロック図である。 図８に示す共通電極駆動回路の変形例を示す回路図である。 図８に示す共通電極駆動回路の変形例を示す回路図である。 図１３に示す共通電極駆動回路の変形例を示す回路図である。 図８に示す共通電極駆動回路を各コモン線毎に設け、ライン反転駆動方法で駆動した場合のタイムチャートである。 図８に示す共通電極駆動回路を各コモン線毎に設け、フレーム反転駆動方法で駆動した場合のタイムチャートである。 図８に示す共通電極駆動回路を各コモン線毎に設け、フレーム反転駆動方法で駆動する場合の共通電極駆動回路の変形例を示すブロック図である。 本願発明の前に、本出願人よって考えられた、ライン毎独立コモン交流駆動方式で駆動するための単チャネル回路構成の共通電極駆動回路を示す回路図である。 図１８に示す共通電極駆動回路のタイムチャートである。

符号の説明

１０ 走査線駆動回路
Ｘ１,Ｘ２,...,Ｘｎ ゲート線
Ｙ１,Ｙ２,...,Ｙｍ ドレイン線
ＣＭ１,ＣＭ２,...,ＣＭｎ コモン線
Ｓ１,Ｓ２,...,Ｓｍ，ＳＷ１〜ＳＷ４ スイッチ素子
ＸＤＶ 垂直駆動回路
ＹＤＶ 水平駆動回路
ＤＡＴＡ 映像信号線
Ｔｎｍ 画素の薄膜トランジスタ
Ｔ１〜Ｔ１３、Ｔ２１〜Ｔ２４、Ｔｒ１〜Ｔｒ９，ＴｒＡ〜ＴｒＨ ｎ型のＭＯＳ薄膜トランジスタ
ＮＤ１〜ＮＤ８ ノード
Ｃｎｍ 液晶容量
Ｃｂｓ１，Ｃｂｓ２，Ｃｓ１，Ｃｓ２ 容量素子

Claims (20)

1. 複数の画素と、共通電極駆動回路とを備え、
   前記共通電極駆動回路は、複数の基本回路を有し、
   前記基本回路は、クロック信号が第２電圧レベルから第１電圧レベルに変化した時点で第１の入力信号をラッチする第１の回路と、
   前記クロック信号が前記第２電圧レベルから前記第１電圧レベルに変化した時点で第２の入力信号をラッチする第２の回路と、
   前記第１の回路でラッチされた電圧に基づいてスイッチングされ、オン状態で出力端子に第１の電源電圧を出力する第１のスイッチング回路と、
   前記第２の回路でラッチされた電圧に基づいてスイッチングされ、オン状態で出力端子に第２の電源電圧を出力する第２のスイッチング回路とを有し、
   前記第１の入力信号が前記第２電圧レベルである時、前記第２の入力信号は前記第１電圧レベルであり、前記第２の入力信号が前記第２電圧レベルである時、前記第１の入力信号は前記第１電圧レベルであり、
   前記クロック信号が前記第１電圧レベルから前記第２電圧レベルに変化した後であって、かつ、前記クロック信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち一方が前記第１電圧レベルから前記第２電圧レベルに変化することを特徴とする表示装置。
2. 複数の画素と、共通電極駆動回路とを備え、
   前記共通電極駆動回路は、複数の基本回路を有し、
   前記基本回路は、第１の電極に第１の入力信号が印加され、制御電極にクロック信号が印加される第１のトランジスタと、
   第１の電極に第２の入力信号が印加され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
   制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続されるとともに、第２の電極に第１の電源電圧が印加される第３のトランジスタと、
   制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記出力端子に接続されるとともに、第１の電極に第２の電源電圧が印加される第４のトランジスタとを有し、
   前記クロック信号が第１電圧レベルから前記第１および前記第２のトランジスタをオンさせる第２電圧レベルに変化した後であって、かつ、前記クロック信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち一方が前記第１電圧レベルから前記第２電圧レベルに変化し、
   前記第１の入力信号が前記第２電圧レベルである時、前記第２の入力信号は前記第１電圧レベルであり、前記第２の入力信号が前記第２電圧レベルである時、前記第１の入力信号は前記第１電圧レベルであることを特徴とする表示装置。
3. 前記基本回路は、前記第１のトランジスタの第２の電極と、基準電圧が供給される基準電源線との間に接続される第１の容量素子と、
   前記第２のトランジスタの第２の電極と、前記基準電源線との間に接続される第２の容量素子とを有することを特徴とする請求項２に記載の表示装置。
4. 前記基本回路は、制御電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が前記第２のトランジスタの第２の電極に接続されるとともに、第１の電極が基準電圧が供給される基準電源線に接続される第５のトランジスタと、
   制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続されるとともに、第１の電極が前記基準電源線に接続される第６のトランジスタとを有することを特徴とする請求項２に記載の表示装置。
5. 複数の画素と、共通電極駆動回路とを備え、
   前記共通電極駆動回路は、ｋ（ｋ≧２）個の基本回路を有し、
   ｎ（１≦ｎ≦ｋ）番目の基本回路は、第１の電極に第１の入力信号が印加され、制御電極に（ｎ−１）番目の走査線選択信号が印加される第１のトランジスタと、
   第１の電極に第２の入力信号が印加され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
   制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続されるとともに、第２の電極に第１の電源電圧が印加される第３のトランジスタと、
   制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記出力端子に接続されるとともに、第１の電極に第２の電源電圧が印加される第４のトランジスタと、
   制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極にｎ番目の走査線選択信号が印加される第５のトランジスタと、
   制御電極が前記第２のトランジスタの第２の電極に接続され、第１の電極にｎ番目の走査線選択信号が印加される第６のトランジスタと、
   前記第１のトランジスタの第２の電極と、前記第５のトランジスタの第２の電極との間に接続される第１の容量素子と、
   前記第２のトランジスタの第２の電極と、前記第６のトランジスタの第２の電極との間に接続される第２の容量素子と、
   制御電極が前記第１のトランジスタの制御電極に接続され、第１の電極が基準電位が供給される基準電源線に接続されるとともに、第２の電極が前記第５のトランジスタの第２の電極に接続される第７のトランジスタと、
   制御電極が前記第１のトランジスタの制御電極に接続され、第１の電極が前記基準電源線に接続されるとともに、第２の電極が前記第６のトランジスタの第２の電極に接続される第８のトランジスタとを有し、
   前記（ｎ−１）番目の走査線選択信号が第１電圧レベルから前記第１および前記第２のトランジスタをオンさせる第２電圧レベルに変化した後であって、かつ、前記（ｎ−１）番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち一方が前記第１電圧レベルから前記第２電圧レベルに変化し、
   前記ｎ番目の走査線選択信号が前記第１電圧レベルから前記第２電圧レベルに変化した後であって、かつ、前記ｎ番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち前記一方、または、他方が前記第１電圧レベルから前記第２電圧レベルに変化し、
   前記第１の入力信号が前記第２電圧レベルである時、前記第２の入力信号は前記第１電圧レベルであり、前記第２の入力信号が前記第２電圧レベルである時、前記第１の入力信号は前記第１電圧レベルであることを特徴とする表示装置。
6. 複数の画素と、共通電極駆動回路とを備え、
   前記共通電極駆動回路は、ｋ（ｋ≧２）個の基本回路を有し、
   ｎ（１≦ｎ≦ｋ）番目の基本回路は、第１の電極に第１の入力信号が印加される第１のトランジスタと、
   第１の電極に第２の入力信号が印加され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
   制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続されるとともに、第２の電極に第１の電源電圧が印加される第３のトランジスタと、
   制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記出力端子に接続されるとともに、第１の電極に第２の電源電圧が印加される第４のトランジスタと、
   制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極にｎ番目の走査線選択信号が印加される第５のトランジスタと、
   制御電極が前記第２のトランジスタの第２の電極に接続され、第１の電極にｎ番目の走査線選択信号が印加される第６のトランジスタと、
   前記第１のトランジスタの第２の電極と、前記第５のトランジスタの第２の電極との間に接続される第１の容量素子と、
   前記第２のトランジスタの第２の電極と、前記第６のトランジスタの第２の電極との間に接続される第２の容量素子と、
   制御電極が前記第１のトランジスタの制御電極に接続され、第１の電極が基準電位が供給される基準電源線に接続されるとともに、第２の電極が前記第５のトランジスタの第２の電極に接続される第７のトランジスタと、
   制御電極が前記第１のトランジスタの制御電極に接続され、第１の電極が前記基準電源線に接続されるとともに、第２の電極が前記第６のトランジスタの第２の電極に接続される第８のトランジスタと、
   第１の電極に第１走査方向時において（ｎ−１）番目となる走査線選択信号が印加され、制御電極に第１走査方向制御信号が印加されるとともに、第２の電極が前記第１のトランジスタの制御電極に接続される第９のトランジスタと、
   第１の電極に前記第１走査方向とは反対方向の第２走査方向時において（ｎ−１）番目となる走査線選択信号が印加され、制御電極に第２走査方向制御信号が印加されるとともに、第２の電極が前記第１のトランジスタの制御電極に接続される第１０のトランジスタとを有し、
   前記（ｎ−１）番目の走査線選択信号が第１電圧レベルから前記第１および前記第２のトランジスタをオンさせる第２電圧レベルに変化した後であって、かつ、前記（ｎ−１）番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち一方が前記第１電圧レベルから前記第２電圧レベルに変化し、
   前記ｎ番目の走査線選択信号が前記第１電圧レベルから前記第２電圧レベルに変化した後であって、かつ、前記ｎ番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち前記一方、または、他方が前記第１電圧レベルから前記第２電圧レベルに変化し、
   前記第１の入力信号が前記第２電圧レベルである時、前記第２の入力信号は前記第１電圧レベルであり、前記第２の入力信号が前記第２電圧レベルである時、前記第１の入力信号は前記第１電圧レベルであることを特徴とする表示装置。
7. 前記ｎ番目の基本回路は、前記第５のトランジスタの第２の電極と、前記基準電源線との間に接続される第３の容量素子と、
   前記第６のトランジスタの第２の電極と、前記基準電源線との間に接続される第４の容量素子とを有することを特徴とする請求項５または請求項６に記載の表示装置。
8. 前記ｎ番目の基本回路は、前記第１のトランジスタの第２の電極と、前記第３のトランジスタの制御電極との間に接続される第１１のトランジスタと、
   前記第２のトランジスタの第２の電極と、前記第４のトランジスタの制御電極との間に接続される第１２のトランジスタとを有し、
   前記第１１および前記第１２のトランジスタの制御電極には、所定の電位が印加されることを特徴とする請求項５から請求項７のいずれか１項に記載の表示装置。
9. 前記ｎ番目の基本回路は、前記第１のトランジスタの第２の電極と、前記第３のトランジスタの制御電極との間に接続される第１１のトランジスタおよび第１２のトランジスタと、
   前記第２のトランジスタの第２の電極と、前記第４のトランジスタの制御電極との間に接続される第１３のトランジスタおよび第１４のトランジスタとを有し、
   前記第１１および前記第１３のトランジスタの制御電極には、前記第１走査方向制御信号が印加され、
   前記第１２および前記第１４のトランジスタの制御電極には、前記第２走査方向制御信号が印加されることを特徴とする請求項６に記載の表示装置。
10. 前記ｎ番目の基本回路は、前記第５のトランジスタの第２の電極と、前記基準電源線との間に接続される第３の容量素子と、
    前記第６のトランジスタの第２の電極と、前記基準電源線との間に接続される第４の容量素子とを有することを特徴とする請求項９に記載の表示装置。
11. 前記共通電極駆動回路は、奇数段目または偶数段目のうち一方の基本回路が前記ｎ番目の基本回路で構成されており、前記奇数段目または前記偶数段目のうち他方の基本回路が前記ｎ番目の基本回路において前記第１の入力信号と前記第２の入力信号との関係を入れ替えたもの、または、前記第１の電源電圧と前記第２の電源電圧との関係を入れ替えたもので構成されていることを特徴とする請求項５から請求項１０のいずれか１項に記載の表示装置。
12. 複数の画素と、共通電極駆動回路とを備え、
    前記共通電極駆動回路は、ｋ（ｋ≧２）個の基本回路を有し、
    ｎ（１≦ｎ≦ｋ）番目の基本回路は、第１の電極に第１の入力信号が印加され、制御電極に（ｎ−１）番目の走査線選択信号が印加される第１のトランジスタと、
    第１の電極に第２の入力信号が印加され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
    制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続されるとともに、第２の電極に第１の電源電圧が印加される第３のトランジスタと、
    制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記出力端子に接続されるとともに、第１の電極に第２の電源電圧が印加される第４のトランジスタと、
    制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極にｎ番目の走査線選択信号が印加される第５のトランジスタと、
    前記第１のトランジスタの第２の電極と、前記第５のトランジスタの第２の電極との間に接続される第１の容量素子と、
    制御電極が前記第１のトランジスタの制御電極に接続され、第１の電極が基準電位が供給される基準電源線に接続されるとともに、第２の電極が前記第５のトランジスタの第２の電極に接続される第６のトランジスタとを有し、
    前記（ｎ−１）番目の走査線選択信号が第１電圧レベルから前記第１および前記第２のトランジスタをオンさせる第２電圧レベルに変化した後であって、かつ、前記（ｎ−１）番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち一方が前記第１電圧レベルから前記第２電圧レベルに変化し、
    前記ｎ番目の走査線選択信号が前記第１電圧レベルから前記第２電圧レベルに変化した後であって、かつ、前記ｎ番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち前記一方、または、他方が前記第１電圧レベルから前記第２電圧レベルに変化し、
    前記第１の入力信号が前記第２電圧レベルである時、前記第２の入力信号は前記第１電圧レベルであり、前記第２の入力信号が前記第２電圧レベルである時、前記第１の入力信号は前記第１電圧レベルであることを特徴とする表示装置。
13. 複数の画素と、共通電極駆動回路とを備え、
    前記共通電極駆動回路は、ｋ（ｋ≧２）個の基本回路を有し、
    ｎ（１≦ｎ≦ｋ）番目の基本回路は、第１の電極に第１の入力信号が印加される第１のトランジスタと、
    第１の電極に第２の入力信号が印加され、制御電極が前記第１のトランジスタの制御電極に接続される第２のトランジスタと、
    制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極が出力端子に接続されるとともに、第２の電極に第１の電源電圧が印加される第３のトランジスタと、
    制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記出力端子に接続されるとともに、第１の電極に第２の電源電圧が印加される第４のトランジスタと、
    制御電極が前記第１のトランジスタの第２の電極に接続され、第１の電極にｎ番目の走査線選択信号が印加される第５のトランジスタと、
    前記第１のトランジスタの第２の電極と、前記第５のトランジスタの第２の電極との間に接続される第１の容量素子と、
    制御電極が前記第１のトランジスタの制御電極に接続され、第１の電極が基準電位が供給される基準電源線に接続されるとともに、第２の電極が前記第５のトランジスタの第２の電極に接続される第６のトランジスタと、
    第１の電極に第１走査方向時において（ｎ−１）番目となる走査線選択信号が印加され、制御電極に第１走査方向制御信号が印加されるとともに、第２の電極が前記第１のトランジスタの制御電極に接続される第７のトランジスタと、
    第１の電極に前記第１走査方向とは反対方向の第２走査方向時において（ｎ−１）番目となる走査線選択信号が印加され、制御電極に第２走査方向制御信号が印加されるとともに、第２の電極が前記第１のトランジスタの制御電極に接続される第８のトランジスタとを有し、
    前記（ｎ−１）番目の走査線選択信号が第１電圧レベルから前記第１および前記第２のトランジスタをオンさせる第２電圧レベルに変化した後であって、かつ、前記（ｎ−１）番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち一方が前記第１電圧レベルから前記第２電圧レベルに変化し、
    前記ｎ番目の走査線選択信号が前記第１電圧レベルから前記第２電圧レベルに変化した後であって、かつ、前記ｎ番目の走査線選択信号が前記第２電圧レベルから前記第１電圧レベルに戻るよりも前に、前記第１の入力信号と前記第２の入力信号とのうち前記一方、または、他方が前記第１電圧レベルから前記第２電圧レベルに変化し、
    前記第１の入力信号が前記第２電圧レベルである時、前記第２の入力信号は前記第１電圧レベルであり、前記第２の入力信号が前記第２電圧レベルである時、前記第１の入力信号は前記第１電圧レベルであることを特徴とする表示装置。
14. 前記ｎ番目の基本回路は、前記第５のトランジスタの第２の電極と、前記基準電源線との間に接続される第３の容量素子を有することを特徴とする請求項１２または請求項１３に記載の表示装置。
15. 前記ｎ番目の基本回路は、前記第１のトランジスタの第２の電極と、前記第３のトランジスタの制御電極との間に接続される第９のトランジスタを有し、
    前記第９のトランジスタの制御電極には、所定の電位が印加されることを特徴とする請求項１２から請求項１４のいずれか１項に記載の表示装置。
16. 前記ｎ番目の基本回路は、前記第１のトランジスタの第２の電極と、前記第３のトランジスタの制御電極との間に接続される第９のトランジスタおよび第１０のトランジスタを有し、
    前記第９および前記第１０のトランジスタの制御電極には、前記第１走査方向制御信号が印加されることを特徴とする請求項１３に記載の表示装置。
17. 前記ｎ番目の基本回路は、前記第５のトランジスタの第２の電極と、前記基準電源線との間に接続される第３の容量素子を有することを特徴とする請求項１６に記載の表示装置。
18. 前記共通電極駆動回路は、奇数段目または偶数段目のうち一方の基本回路が前記ｎ番目の基本回路で構成されており、前記奇数段目または前記偶数段目のうち他方の基本回路が前記ｎ番目の基本回路において前記第１の入力信号と前記第２の入力信号との関係を入れ替えたもの、または、前記第１の電源電圧と前記第２の電源電圧との関係を入れ替えたもので構成されていることを特徴とする請求項１２から請求項１７のいずれか１項に記載の表示装置。
19. 前記ｎ番目の基本回路は、制御電極が前記第１のトランジスタの第２の電極に接続され、第２の電極が前記第２のトランジスタの第２の電極に接続されるとともに、第１の電極が前記基準電源線に接続される第１５のトランジスタと、
    制御電極が前記第２のトランジスタの第２の電極に接続され、第２の電極が前記第１のトランジスタの第２の電極に接続されるとともに、第１の電極が前記基準電源線に接続される第１６のトランジスタとを有することを特徴とする請求項５から請求項１８のいずれか１項に記載の表示装置。
20. 前記ｎ番目の走査線選択信号は、ダイオード素子を介して前記第５のトランジスタの第１の電極に印加されることを特徴とする請求項５から請求項１９のいずれか１項に記載の表示装置。
    

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