KR20120115126A - 쉬프트 레지스터와 게이트 라인 구동 장치 - Google Patents

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KR20120115126A
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Abstract

본 발명은 쉬프트 레지스터의 비동작 기간 내의 노이즈의 간섭을 줄이기 위해, 액정 표시 기술 분야에 관한 것으로서 쉬프트 레지스터와 게이트 라인 구동 장치를 개시한다. 상기 쉬프트 레지스터는 제1 박막 트랜지스터와, 제2 박막 트랜지스터와, 제3 박막 트랜지스터와, 제4 박막 트랜지스터와, 커패시터와, 풀다운 모듈을 구비하고, 상기 풀다운 모듈은 클럭 신호단과 제1 노드와 신호 출력단 사이에 접속되어 로우 레벨 신호단에 접속되고, 상기 쉬프트 레지스터의 비동작 기간 내에 상기 제1 노드와 신호 출력단을 로우 레벨로 유지한다. 상기 게이트 라인 구동 장치는 직렬로 접속되는 복수의 상기 쉬프트 레지스터를 구비한다. 본 발명은 게이트 라인을 구동하기 위해 사용된다.

Description

쉬프트 레지스터와 게이트 라인 구동 장치{Shift registser and gate line driving device}
본 발명은 액정 표시 기술 분야에 관한 것으로서, 특히 쉬프트 레지스터와 게이트 라인 구동 장치에 관한 것이다.
액정 표시 패널의 화소 어레이는 교차되는 복수행의 게이트 라인과 복수열의 데이터 라인을 구비한다. 그 중에 게이트 라인의 구동은 부착된 집적 구동 회로에 의해 실현할 수 있다. 그것을 실현하기 위해 액정 표시 패널의 어레이 기판의 테두리에 집적 구동 회로의 본딩(Bonding) 영역과 어레이 기판에서의 게이트 라인의 팬아웃(Fan-out) 배선 영역으로서 일정 영역을 사전에 확보해야 한다. 그리고 플렉서블 회로 기판(Chip On FPC, COF)에 의해 집적 구동 회로를 어레이 기판에 본딩한다.
상기로부터 알 수 있듯이, 집적 구동 회로를 사용하여 게이트 라인을 구동할 때 어레이 기판의 테두리에 일정 영역을 사전에 확보할 필요가 있기 때문에 액정 패널의 양변의 설계는 대칭이 되지 않는다. 게다가 본딩의 작업도 생산 능력과 양품률(yield)에 나쁜 영향을 초래한다. 따라서 액정 패널의 대칭 설계를 실현하여 생산 능력과 양품률을 향상시키기 위해 GOA(Gate Drive On Array)기술을 사용하여 게이트 라인 구동 장치(직렬로 접속되는 복수의 쉬프트 레지스터를 포함한다)를 어레이 기판에 집적할 수 있다.
현재 전형적인 GOA기술을 사용하는 쉬프트 레지스터는 4개의 박막 트랜지스터와 1개의 커패시터를 포함하는 경우가 많다. 도 1은 해당 쉬프트 레지스터의 모식도이고, 도 2는 도 1에 도시한 쉬프트 레지스터 입출력의 시퀀스도이다. 도 1과 도 2를 종합하면 알 수 있듯이, 해당 쉬프트 레지스터의 동작 과정은 이하와 같다. 도 2에서 T1?T5의 5단계를 선택하고, T1의 단계에서는, 신호 입력단(Input)이 하이 레벨이고, 클럭 신호단이 로우 레벨이고, 리셋 신호단(Reset)이 로우 레벨이다. 이때 박막 트랜지스터 M1이 온되고, 커패시터 C1이 챠지되어 박막 트랜지스터 M3가 오프되고, 신호 출력단(Output)이 로우 레벨을 출력한다. T2의 단계에서는, 신호 입력단(Input)이 로우 레벨이고, 클럭 신호단이 하이 레벨이고, 리셋 신호단(Reset)이 로우 레벨이다. 이때 커패시터 C1의 부트 스트래핑(Bootstrapping) 작용에 의해 박막 트랜지스터 M3의 게이트의 레벨이 더 올라가 박막 트랜지스터 M3가 온되고, 신호 출력단(Output)이 클럭 신호단의 펄스, 즉 하이 레벨을 출력한다. T3의 단계에서는, 신호 입력단(Input)이 로우 레벨이고, 클럭 신호단이 로우 레벨이고, 리셋 신호단(Reset)이 하이 레벨이다. 이때 박막 트랜지스터 M2와 M4가 온되어 박막 트랜지스터 M3의 게이트의 레벨과 신호 출력단(Output)의 레벨이 Vss 로우 레벨로 낮아진다. T4의 단계에서는, 신호 입력단(Input)이 로우 레벨이고, 클럭 신호단이 하이 레벨이고, 리셋 신호단이 로우 레벨이다. 이때 박막 트랜지스터 M1?M4이 모두 오프되어 신호 출력단(Output)이 로우 레벨을 출력한다. T5의 단계에서는, 신호 입력단(Input)이 로우 레벨이고, 클럭 신호단이 로우 레벨이고, 리셋 신호단이 로우 레벨이다. 이때 박막 트랜지스터 M1?M4가 오프로 유지되어 신호 출력단(Output)이 로우 레벨을 출력한다. 그 후 해당 쉬프트 레지스터는, 다음으로 신호 입력단(Input)이 하이 레벨이 될 때까지 T4와 T5의 단계를 반복한다. 이 기간은 쉬프트 레지스터의 비동작 기간이라고 불린다.
상기와 같은 쉬프트 레지스터의 동작 과정에서 알 수 있듯이, 그 비동작 기간에서 박막 트랜지스터 M3의 게이트와 신호 출력단(Output)이 플로팅(Floating) 상태에 있으며, 클럭 신호단이 하이 레벨일 때 박막 트랜지스터 M3의 기생 커패시터에 의해 그 드레인의 전류가 커져 신호 출력단(Output)에 노이즈의 간섭을 미쳐, 그것이 자칫 하이 레벨을 출력하게 된다.
본 발명의 실시예는 쉬프트 레지스터의 비동작 기간에서의 노이즈의 간섭을 줄이는 쉬프트 레지스터와 게이트 라인 구동 장치를 제공한다.
상기 목적을 달성하기 위해 본 발명의 실시예는 이하와 같은 수단을 채용한다.
본 발명의 일 측면에서는,
게이트와 드레인이 접속되어 신호 입력단에 접속되고, 소스가 풀업 노드인 제1 노드에 접속되는 제1 박막 트랜지스터,
게이트가 리셋 신호단에 접속되고, 드레인이 상기 제1 노드에 접속되고, 소스가 로우 레벨 신호단에 접속되는 제2 박막 트랜지스터,
게이트가 상기 제1 노드에 접속되고, 드레인이 클럭 신호단에 접속되고, 소스가 신호 출력단에 접속되는 제3 박막 트랜지스터,
게이트가 리셋 신호단에 접속되고, 드레인이 신호 출력단에 접속되고, 소스가 로우 레벨 신호단에 접속되는 제4 박막 트랜지스터,
상기 제1 노드와 신호 출력단 사이에 접속되는 커패시터,
클럭 신호단과 제1 노드와 신호 출력단 사이에 접속되어 로우 레벨 신호단에 접속되고, 상기 쉬프트 레지스터의 비동작 기간 내에 상기 제1 노드와 신호 출력단을 로우 레벨로 유지하기 위한 풀다운 모듈,
을 구비한 쉬프트 레지스터를 제공한다.
본 발명의 다른 측면에서는, 직렬로 접속되는 복수의 쉬프트 레지스터를 구비하고, 최초의 쉬프트 레지스터와 최후의 쉬프트 레지스터를 제외한 다른 각 쉬프트 레지스터로부터, 거기에 인접한 다음 쉬프트 레지스터의 신호 입력단에 트리거 신호가 입력되고, 거기에 인접한 전의 쉬프트 레지스터의 리셋 신호단에 리셋 신호가 입력되고,
각 쉬프트 레지스터는,
게이트와 드레인이 접속되어 신호 입력단에 접속되고, 소스가 풀업 노드인 제1 노드에 접속되는 제1 박막 트랜지스터,
게이트가 리셋 신호단에 접속되고, 드레인이 상기 제1 노드에 접속되고, 소스가 로우 레벨 신호단에 접속되는 제2 박막 트랜지스터,
게이트가 상기 제1 노드에 접속되고, 드레인이 클럭 신호단에 접속되고, 소스가 신호 출력단에 접속되는 제3 박막 트랜지스터,
게이트가 리셋 신호단에 접속되고, 드레인이 신호 출력단에 접속되고, 소스가 로우 레벨 신호단에 접속되는 제4 박막 트랜지스터,
상기 제1 노드와 신호 출력단 사이에 접속되는 커패시터,
클럭 신호단과 제1 노드와 신호 출력단 사이에 접속되어 로우 레벨 신호단에 접속되고, 상기 쉬프트 레지스터의 비동작 기간내에 상기 제1 노드와 신호 출력단을 로우 레벨로 유지하기 위한 풀다운 모듈,
을 구비한 게이트 라인 구동 장치를 제공한다.
본 발명의 실시예의 쉬프트 레지스터와 게이트 라인 구동 장치는, 상기 풀다운 모듈이 클럭 신호단과 제1 노드와 신호 출력단 사이에 접속되어 로우 레벨 신호단에 접속되고, 상기 쉬프트 레지스터의 비동작 기간 내에 상기 제1 노드와 신호 출력단을 로우 레벨로 유지하기 때문에, 상기 제1 노드와 신호 출력단이 플로팅 상태에 있는 것을 막을 수 있다. 따라서 클럭 신호단이 하이 레벨일 때 제3 박막 트랜지스터의 기생 커패시터에 의해 그 드레인의 전류가 커지지 않기 때문에 쉬프트 레지스터의 비동작 기간에서의 노이즈의 간섭을 줄였다.
도 1은, 종래 기술에서의 쉬프트 레지스터의 모식도이다.
도 2는, 도 1에 도시한 쉬프트 레지스터의 입출력의 시퀀스도이다.
도 3은, 본 발명의 실시예의 쉬프트 레지스터의 모식도이다.
도 3a는, 도 3에 도시한 쉬프트 레지스터에서의 클럭 신호단의 실현 방식의 모식도(1)이다.
도 3b는, 도 3에 도시한 쉬프트 레지스터에서의 클럭 신호단의 실현 방식의 모식도(2)이다.
도 4는, 본 발명에서의 쉬프트 레지스터의 한 구체적인 실시예의 모식도이다.
도 5는, 도 4에 도시한 쉬프트 레지스터의 입출력의 시퀀스도이다.
도 6은, 도 4에 도시한 쉬프트 레지스터의 T1단계에서의 동작 모식도이다.
도 7은, 도 4에 도시한 쉬프트 레지스터의 T2단계에서의 동작 모식도이다.
도 8은, 도 4에 도시한 쉬프트 레지스터의 T3단계에서의 동작 모식도이다.
도 9는, 도 4에 도시한 쉬프트 레지스터의 T4단계에서의 동작 모식도이다.
도 10은, 도 4에 도시한 쉬프트 레지스터의 T5단계에서의 동작 모식도이다.
도 11은, 본 발명에서의 쉬프트 레지스터의 또 하나의 구체적인 실시예의 모식도이다.
도 12는, 도 4에 도시한 쉬프트 레지스터의 회로 모의 결과의 모식도이다.
도 13은, 도 11에 도시한 쉬프트 레지스터의 회로 모의 결과의 모식도이다.
도 14는, 본 발명의 실시예의 게이트 라인 구동 장치의 모식도이다.
이하, 도면을 참조하여 본 발명의 실시예의 쉬프트 레지스터와 게이트 라인 구동 장치에 대해서 상세히 설명하기로 한다.
여기에서 설명되는 실시예는 단지 본 발명의 일부 실시예이며, 전부는 아니라는 것을 명확히 해야 한다. 본 발명에서의 실시예에 기초하여 당업자의 창조적인 작용을 거치지 않고 획득한 모든 다른 실시예는 모두 본 발명의 보호범위에 있다.
도 3에 도시한 것은 본 발명의 실시예의 쉬프트 레지스터의 모식도이다. 본 실시예에서의 쉬프트 레지스터는 4개의 박막 트랜지스터와 1개의 기억 커패시터와 1개의 풀다운 모듈과 해당하는 입출력단을 구비한다. 구체적으로 이하의 수단을 구비한다.
게이트와 드레인이 접속되어 신호 입력단(Input)에 접속되고, 소스가 풀업 노드인 제1 노드(PU)에 접속되고, 신호 입력단(Input)으로부터 송신된 하이 레벨의 신호를 수신했을 때 쉬프트 레지스터를 제어하여 동작을 개시시키기 위한 제1 박막 트랜지스터(M1)와, 게이트가 리셋 신호단(Reset)에 접속되고, 드레인이 상기 제1 노드(PU)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속되고, 리셋 신호단(Reset)으로부터 입력된 하이 레벨을 수신했을 때 온됨으로써 제3 박막 트랜지스터(M3)가 자칫 온되지 않도록, 제1 노드(PU)를 로우 레벨(Vss)까지 낮추기 위한 제2 박막 트랜지스터(M2)와, 게이트가 상기 제1 노드(PU)에 접속되고, 드레인이 클럭 신호단에 접속되고, 소스가 신호 출력단(Output)에 접속되고, 온되면 클럭 신호단의 하이 레벨을 신호 출력단(Output)으로 전달하여 신호 출력단(Output)의 하이 레벨에 의해 해당 쉬프트 레지스터에 대응하는 1행의 게이트 라인이 온되도록 구동되기 위한 제3 박막 트랜지스터(M3)와, 게이트가 리셋 신호단(Reset)에 접속되고, 드레인이 신호 출력단(Output)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속되고, 리셋 신호단(Reset)으로부터 송신된 하이 레벨을 수신했을 때 온되어 쉬프트 레지스터가 리셋 단계에서 자칫 하이 레벨을 출력하지 않도록 신호 출력단(Output)이 로우 레벨(Vss)로 낮춰지기 위한 제4 박막 트랜지스터(M4)와, 기억 커패시터를 형성하기 위해 제1 노드(PU)와 신호 출력단(Output) 사이에 접속되는 커패시터(C1)와, 클럭 신호단과 제1 노드(PU)와 신호 출력단(Output) 사이에 접속되고, 로우 레벨 신호단(Vss)에 접속되고, 쉬프트 레지스터의 비동작 기간 내에 제1 노드(PU)와 신호 출력단(Output)을 로우 레벨로 유지하기 위한 풀다운 모듈(1)을 구비한다.
본 발명의 실시예의 쉬프트 레지스터는, 상기 풀다운 모듈(1)이 클럭 신호단과 제1 노드(PU)와 신호 출력단Output 사이에 접속되고, 로우 레벨 신호단(Vss)에 접속되고, 상기 쉬프트 레지스터의 비동작 기간 내에 상기 제1 노드(PU)와 신호 출력단(Output)을 로우 레벨로 유지하기 때문에 제1 노드(PU)와 신호 출력단(Output)이 플로팅 상태에 있는 것을 막을 수 있다. 따라서 클럭 신호단이 하이 레벨일 때 제3 박막 트랜지스터(M3)의 기생 커패시터에 의해 그 드레인의 전류가 커지는 일이 없기 때문에 쉬프트 레지스터의 비동작 기간에서의 노이즈의 간섭을 줄였다.
도 4는 본 발명에서의 쉬프트 레지스터의 한 구체적인 실시예의 모식도이다. 도 4로부터 알 수 있듯이, 상기 쉬프트 레지스터는 8개의 박막 트랜지스터와 1개의 기억 커패시터과 해당하는 입출력단을 구비한다. 그 중에서 8개의 박막 트랜지스터는 제1 박막 트랜지스터(M1)와 제2 박막 트랜지스터(M2)와 제3 박막 트랜지스터(M3)와 제4 박막 트랜지스터(M4)와 제5 박막 트랜지스터(M5)와 제6 박막 트랜지스터(M6)와 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)이다. 기억 커패시터는 커패시터(C1)이다. 입출력단은, 신호 입력단(Input)과 신호 출력단(Output)과 리셋 신호단(Reset)과 로우 레벨 신호단(Vss)과 클럭 신호단을 구비한다. 해당 클럭 신호단은 신호 레벨이 서로 역상(逆相)인 제1 클럭 신호단(CLK)와 제2 클럭 신호단(CLKB)를 구비한다. 여기에서 신호 입력단(Input)이 하이 레벨인 경우 제1 클럭 신호단(CLK)은 로우 레벨이고, 제2 클럭 신호단(CLKB)은 하이 레벨이다.
본 발명의 쉬프트 레지스터에서, 제1 박막 트랜지스터(M1)는, 그 게이트와 드레인이 접속되어 신호 입력단(Input)에 접속되고, 소스가 풀업 노드인 제1 노드(PU)에 접속된다. 제2 박막 트랜지스터(M2)는, 그 게이트가 리셋 신호단(Reset)에 접속되고, 드레인이 상기 제1 노드(PU)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속된다. 제3 박막 트랜지스터(M3)는, 그 게이트가 상기 제1 노드(PU)에 접속되고, 드레인이 제1 클럭 신호단(CLK)에 접속되고, 소스가 신호 출력단(Output)에 접속된다. 제4 박막 트랜지스터(M4)는, 그 게이트가 리셋 신호단(Reset)에 접속되고, 드레인이 신호 출력단(Output)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속된다. 제5 박막 트랜지스터(M5)는, 그 게이트와 드레인이 접속되어 제2 클럭 신호단(CLKB)에 접속되고, 소스가 풀다운 노드인 제2 노드(PD)에 접속된다. 제6 박막 트랜지스터(M6)는, 그 게이트가 제1 노드(PU)에 접속되고, 드레인이 제2 노드(PD)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속된다. 제7 박막 트랜지스터(M7)는, 그 게이트가 제2 노드(PD)에 접속되고, 드레인이 제1 노드(PU)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속된다. 제8 박막 트랜지스터(M8)는, 그 게이트가 제2 노드(PD)에 접속되고, 드레인이 신호 출력단(Output)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속된다. 커패시터(C1)는 제1 노드(PU)와 본 단의 출력단(Output) 사이에 접속된다.
그 중의 제5 박막 트랜지스터(M5)와 제6 박막 트랜지스터(M6)과 제7 박막 트랜지스터(M7)과 제8 박막 트랜지스터(M8)에 의해 본 실시예에서의 풀다운 모듈(1)이 형성된다. 풀다운 모듈(1)은, 상기 쉬프트 레지스터의 비동작 기간 내에 제1 노드(PU)와 신호 출력단(Output)을 로우 레벨로 유지하기 때문에 제1 노드(PU)와 신호 출력단(Output)이 플로팅 상태로 있는 것을 막을 수 있다. 따라서 클럭 신호단이 하이 레벨일 때 제3 박막 트랜지스터(M3)의 기생 커패시터에 의해 그 드레인의 전량(電量)이 커지지 않기 때문에 쉬프트 레지스터의 비동작 기간에서의 노이즈의 간섭을 줄였다.
설명할 필요가 있는 것은, 도 3a에 도시한 바와 같이 본 실시예에서의 상기 클럭 신호단은 신호 레벨이 서로 역상인 제1 클럭 신호단(CLK)과 제2 클럭 신호단(CLKB)을 구비할 수 있고, 신호 입력단(Input)이 하이 레벨인 경우 제1 클럭 신호단(CLK)은 로우 레벨이고, 제2 클럭 신호단(CLKB)는 하이 레벨로서, 상기 풀다운 모듈(1)이 제2 클럭 신호단(CLKB)에 접속되지만 그에 한정되지는 않는다. 도 3b에 도시한 바와 같이 본 발명의 다른 실시예에서, 상기 클럭 신호단은 제1 클럭 신호단(CLK)만을 구비하는 것도 가능하고, 신호 입력단(Input)이 하이 레벨인 경우 해당 제1 클럭 신호단(CLK)을 로우 레벨로 설정하여 제1 클럭 신호단(CLK)과 풀다운 모듈(1) 사이에 인버터가 접속된다. 해당 인버터의 역할은, 제1 클럭 신호단(CLK)에서 송신된 레벨의 신호를 위상 회전하여 풀다운 모듈(1)로 전송하는 것이다. 예를 들면 제1 클럭 신호단(CLK)로부터 송신된 레벨의 신호가 로우 레벨인 경우에 해당 인버터를 거쳐 하이 레벨이 되어 풀다운 모듈(1)로 전송되는 반면, 제1 클럭 신호단(CLK)로부터 송신된 레벨의 신호가 하이 레벨인 경우에 해당 인버터를 거쳐 로우 레벨이 되어 풀다운 모듈(1)에 전송된다. 여기에서 말하는 인버터는 종래 기술에서 자주 사용되는 인버터를 채용할 수 있다.
도 4에 도시한 쉬프트 레지스터와 도 5에 도시한 입출력 시퀀스를 참조하여 본 발명의 실시예의 쉬프트 레지스터의 동작 프로세스를 설명하기로 한다. 그리고 어떻게 풀다운 모듈(1)을 이용하여 쉬프트 레지스터의 비동작 기간 내의 노이즈의 간섭을 줄이는지에 대해서 상세히 설명하기로 한다.
도 5는 본 실시예의 쉬프트 레지스터의 입출력의 시퀀스도이다. 그 중의 T1?T5의 5단계를 선택한다. 이제부터의 설명과 도 6 내지 도 10에서, 1로 하이 레벨 신호를, 0으로 로우 레벨 신호를 각각 표현한다. 그리고 도 6 내지 도 10에서, 화살표로 박막 트랜지스터의 온을, X표로 박막 트랜지스터의 오프를 각각 표현한다.
T1의 단계에서는, Input=1, CLK=0, CLKB=1, Reset=0.
도 6에 도시한 바와 같이 Input=1이므로 제1 박막 트랜지스터(M1)가 온되고, 쉬프트 레지스터를 제어하여 동작을 시작하게 한다. 신호 입력단(Input)은 제1 박막 트랜지스터(M1)에 의해 제1 노드(PU)를 끌어올려 기억 커패시터(C1)를 충전한다. CLKB=1이므로 제5 박막 트랜지스터(M5)가 온되고, 제2 노드(PD)를 하이 레벨로 끌어올린다. 그러나 제1 노드(PU)가 끌어 올려졌기 때문에 제6 박막 트랜지스터(M6)가 온되고, 제2 노드(PD)를 로우 레벨(Vss)로 낮춘다. 따라서 제7 박막 트랜지스터(M7)이 제1 노드(PU)를 로우 레벨(Vss)로 낮추지 않도록 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)를 온 상태로 할 수 있다. 제5 박막 트랜지스터(M5)가 제2 노드(PD)를 끌어올리는 경우에 제6 박막 트랜지스터(M6)가 제2 노드(PD)를 낮출 수 있기 때문에 제5 박막 트랜지스터(M5)와 제6 박막 트랜지스터(M6)에 의해 인버터가 구성된다. 제1 노드(PU)가 하이 레벨일 때 제3 박막 트랜지스터(M3)이 온되지만, CLK=0이므로 신호 출력단(Output)이 로우 레벨을 출력한다. T1의 단계는 해당 쉬프트 레지스터에서의 기억 커패시터(C1)의 충전 단계이다.
T2의 단계에서는, Input=0, CLK=1, CLKB=0, Reset=0.
도 7에 도시한 바와 같이 Input=0이므로 제1 박막 트랜지스터(M1)이 오프되고, 기억 커패시터(C1)의 부트 스트래핑 작용에 의해 제1 노드(PU)가 더 끌어 올려진다. CLKB=0이므로 제5 박막 트랜지스터(M5)가 오프되고, 제1 노드(PU)가 끌어 올려지면 제6 박막 트랜지스터 M6가 온되고, 제2 노드(PD)를 로우 레벨(Vss)로 낮춘다. 그래서 제2 노드(PD)가 로우 레벨로 유지된다. CLK=1이므로 제1 노드(PU)가 하이 레벨일 때, 제3 박막 트랜지스터(M3)가 온되고, 제1 클럭 신호단(CLK)에서의 하이 레벨을 신호 출력단(Output)에 출력하고, 또한 신호 출력단(Output)에 의해 해당 하이 레벨을 상기 쉬프트 레지스터에 대응하는 1행의 게이트 라인에 출력하고, 액정 패널의 표시 영역에서의 이 행의 게이트 라인 상의 모든 박막 트랜지스터가 온되고, 데이터 라인은 신호를 기록하기 시작한다. T2의 단계는 해당 쉬프트 레지스터의 온 단계이다.
T3의 단계에서는, Input=0, CLK=0, CLKB=1, Reset=1.
도 8에 도시한 바와 같이 Reset=1이므로, 제2 박막 트랜지스터(M2)와 제4 박막 트랜지스터(M4)가 온된다. 제2 박막 트랜지스터(M2)가 온되면, 제1 노드(PU)를 로우 레벨(Vss)로 낮추고, 제4 박막 트랜지스터(M4)가 온되면, 신호 출력단(Output)을 로우 레벨(Vss)로 낮추고, 신호 출력단(Output)에 로우 레벨을 출력시킨다. 또 CLKB=1이므로 제5 박막 트랜지스터(M5)가 온되어 제2 노드(PD)를 끌어올린다(이때 제1 노드(PU)가 로우 레벨이기 때문에 제6 박막 트랜지스터(M6)가 오프된다). 제2 노드(PD)가 하이 레벨일 때 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)가 온된다. 제7 박막 트랜지스터(M7)가 온됨으로써 제1 노드(PU)를 로우 레벨(Vss)로 낮출 수 있고, 제8 박막 트랜지스터(M8)가 온됨으로써 신호 출력단(Output)을 로우 레벨(Vss)로 낮출 수 있다. 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)가 동시에 온될 수 있고 최종적으로 신호 출력단(Output)에 로우 레벨을 출력시킬 수 있기 때문에, 이 2개의 박막 트랜지스터 중 하나가 부서지면 다른 하나는 신호 출력단(Output)이 로우 레벨을 출력하는 것을 유지할 수 있다. 이와 같은 설치는 이중 보험의 효과를 가져와 신호 출력단(Output)이 다른 간섭 신호의 작용으로 하이 레벨이 되고, 그것이 제어하는 1행의 게이트 라인이 하이 레벨의 작용으로 온되고 나아가 최종적으로 게이트 라인이 자칫 오픈되는 것을 막을 수 있다.
T4의 단계에서는, Input=0, CLK=1, CLKB=0, Reset=0.
도 9에 도시한 바와 같이 CLKB=0, Reset=0이므로 제5 박막 트랜지스터(M5)와 제2 박막 트랜지스터(M2)와 제4 박막 트랜지스터(M4)가 오프되고, 제2 노드(PD)가 하이 레벨 그대로이고 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)이 온된다. 제7 박막 트랜지스터(M7)가 온됨으로써 제1 노드(PU)를 로우 레벨(Vss)로 낮출 수 있고, 제8 박막 트랜지스터(M8)이 온됨으로써 신호 출력단(Output)을 로우 레벨(Vss)로 낮출 수 있다. 그래서 신호 출력단(Output)이 다른 간섭 신호의 작용으로 하이 레벨이 되고, 그것이 제어하는 1행의 게이트 라인이 하이 레벨의 작용으로 온되고 나아가 최종적으로 게이트 라인이 자칫 오픈되는 것을 막을 수 있다.
T5의 단계에서는, Input=0, CLK=0, CLKB=1, Reset=0.
도 10에 도시한 바와 같이 CLKB=1이므로, 제5 박막 트랜지스터(M5)가 온되고, 제2 노드(PD)에 하이 레벨을 유지시키고, 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)에 온을 유지시킨다. 제7 박막 트랜지스터(M7)가 온됨으로써 제1 노드(PU)를 로우 레벨(Vss)로 낮출 수 있고, 제8 박막 트랜지스터(M8)이 온됨으로써 신호 출력단(Output)을 로우 레벨(Vss)로 낮출 수 있다. 그래서 신호 출력단(Output)이 다른 간섭 신호의 작용으로 하이 레벨이 되고, 그것이 제어하는 1행의 게이트 라인이 하이 레벨의 작용으로 온되고 나아가 최종적으로 게이트 라인이 자칫 오픈되는 것을 막을 수 있다.
이제, 다음으로 신호 입력단(Input)이 하이 레벨이 될 때까지 해당 쉬프트 레지스터가 T4와 T5의 단계를 반복한다. 이 시기는 쉬프트 레지스터의 비동작 기간이라고 불린다. T1?T3의 단계는 쉬프트 레지스터의 동작 기간이라고 불려도 좋다. 상기 설명으로부터 알 수 있듯이, 쉬프트 레지스터의 비동작 기간 내에 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)가 온을 유지하도록 제2 노드(PD)가 하이 레벨을 유지하고, 제1 노드(PU)와 신호 출력단(Output)에 로우 레벨을 유지시킨다. 그래서 풀다운 모듈(1)을 이용하여 쉬프트 레지스터의 비동작 기간이 없는 노이즈의 간섭을 줄였다.
이상으로부터 알 수 있듯이, 도 4에 도시한 쉬프트 레지스터의 실시예는 쉬프트 레지스터의 역할을 완수했을 뿐 아니라 노이즈의 간섭을 줄일 수도 있다. 더 중요한 것은, 해당 쉬프트 레지스터는 단지 8개의 박막 트랜지스터와 1개의 기억 커패시터를 이용했다. 이 정도로 적은 박막 트랜지스터와 기억 커패시터의 사용 수는 쉬프트 레지스터가 차지하는 공간을 줄일 수 있을 뿐만 아니라 쉬프트 레지스터 내부, 나아가서는 게이트 라인 구동 장치 내부의 배선도 최량화하여 배선과 쓰루홀이 겹치는 영역을 줄일 수 있기 때문에 액정 표시 패널의 프레임의 섬세한 설계를 용이하게 실현할 수 있다.
또 도 11에 도시한 것은 본 발명의 쉬프트 레지스터의 다른 구체 실시예이다. 본 실시예에서의 쉬프트 레지스터는, 게이트가 제1 클럭 신호단(CLK)에 더 접속되고, 드레인이 제2 노드(PD)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속되는 제9 박막 트랜지스터(M9)를 포함한 것을 제외하고, 도 4에 도시한 실시예에서의 쉬프트 레지스터와 기본적으로 같은 것이다.
설명할 필요가 있는 것은, 본 실시예에서의 쉬프트 레지스터의 입출력의 시퀀스는 도 5에 도시한 입출력의 시퀀스와 마찬가지로 동작 과정도 기본적으로 같다. 이하, 도 12와 도 13을 참조하여 양자의 동작 과정과 회로 모의 결과의 차이점을 주로 설명하기로 한다.
본 실시예의 쉬프트 레지스터의 T1의 단계는 상기 T1의 단계와 같다.
본 실시예의 쉬프트 레지스터의 T2의 단계는 상기 T2의 단계와 다르다. 상기 T2의 단계 내의 동작 이외에, 본 실시예의 T2의 단계에서 CLK=1이므로, 제2 노드(PD)가 제어하는 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)가 온되지 않도록, 제9 박막 트랜지스터(M9)가 온되어 제2 노드(PD)를 로우 레벨(Vss)로 낮춘다. 설명할 필요가 있는 것은, 상기 T2의 단계에서 알 수 있듯이, 본 실시예의 T2의 단계에서, 제6 박막 트랜지스터(M6)와 제9 박막 트랜지스터(M9)가 동시에 온될 수 있고, 그리고 최종적으로 제2 노드(PD)가 로우 레벨로 낮춰지기 때문에 이 2개의 박막 트랜지스터 중 하나가 부서지면 다른 하나는 제2 노드(PD)에 로우 레벨로 유지시킬 수 있다. 이와 같은 설치는 이중 보험의 효과를 가져왔다. 제2 노드(PD)가 로우 레벨을 유지하고 있을 때 제1 노드(PU)와 신호 출력단(Output)이 낮춰지지 않도록 제7 박막 트랜지스터(M7)과 제8 박막 트랜지스터(M8)에 오프를 유지시킬 수 있고, 최종적으로 신호 출력단(Output)이 T2의 단계에서 하이 레벨을 출력하는 것을 보증할 수 있다.
본 실시예의 쉬프트 레지스터의 T3의 단계는 상기 T3의 단계와 같다.
본 실시예의 쉬프트 레지스터의 T4의 단계는 상기 T4의 단계와 다르다. 상기 T4의 단계가 없는 동작 이외에 본 실시예의 T4의 단계에서 CLK=1이므로, 제2 노드PD가 제어하는 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)가 온되지 않도록 제9 박막 트랜지스터(M9)가 온되어 제2 노드(PD)를 로우 레벨(Vss)로 낮춘다.
본 실시예의 쉬프트 레지스터의 T5의 단계는 상기 T5의 단계와 같다.
상기 설명으로부터 알 수 있듯이, 도 12는 도 4에 도시한 쉬프트 레지스터의 회로 모의 결과의 모식도이다. 도 4에 도시한 쉬프트 레지스터의 비동작 기간에서, 제2 노드(PD)는 항시 하이 레벨을 유지하고 그 온 듀티가 100%로 높다. 그로 인해 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)는 항시 온 상태를 유지한다. 이와 같은 장시간의 온 상태에 의해 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)에 전압을 쭉 인가해야 하므로 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)의 문턱값 전압의 오프셋을 일으키고, 최종적으로 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)가 온될 수 없게 되어 쉬프트 레지스터의 사용 수명에까지 영향이 미친다.
도 13에 도시한 것은 도 11에 도시한 쉬프트 레지스터의 회로 모의 결과의 모식도이다. 도 11에 도시한 쉬프트 레지스터의 비동작 기간에서, 제2 노드(PD)는 중복되는 T4의 단계 내에 로우 레벨을 유지하고, 중복되는 T5의 단계에서만 하이 레벨을 유지하기 때문에 그 온 듀티가 대략 50%이다. 그로 인해 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)는 항시 온 상태를 유지하는 것을 막았기 때문에 제7 박막 트랜지스터(M7)와 제8 박막 트랜지스터(M8)의 문턱값 전압의 오프셋을 낮춰 쉬프트 레지스터에 오히려 긴 사용 수명을 부여한다.
도 4에 도시한 쉬프트 레지스터와 유사하게, 도 11에 도시한 쉬프트 레지스터의 실시예는 쉬프트 레지스터의 역할을 완수할 뿐만 아니라 노이즈의 간섭을 줄여 제2 노드(PD)가 제어하는 박막 트랜지스터 M7과 M8에 오히려 낮은 온 듀티를 부여할 수 있다. 더 중요한 것은, 해당 쉬프트 레지스터는 단지 9개의 박막 트랜지스터와 1개의 기억 커패시터를 이용했다. 이 정도로 적은 박막 트랜지스터와 기억커패시터의 사용 수는 쉬프트 레지스터가 차지하는 공간을 줄일 수 있을 뿐만 아니라 쉬프트 레지스터 내부 나아가서는 게이트 라인 구동 장치 내부의 배선도 최량화하여 배선과 쓰루홀이 겹치는 영역을 줄일 수 있기 때문에 액정 표시 패널의 프레임의 섬세한 설계를 용이하게 실현할 수 있다.
설명할 필요가 있는 것은, 상기 도 4와 도 11에 도시한 쉬프트 레지스터의 실시예에 대해서, 실제 사용 중 그들은 수소화 비결정 실리콘 박막 트랜지스터뿐 아니라 다른 박막 트랜지스터에도 적용할 수 있다. 기타 설명할 필요가 있는 것은, 상기 도 4와 도 11에 도시한 쉬프트 레지스터의 실시예에서 사용되고 있는 박막 트랜지스터의 소스와 드레인은 서로 대칭이다.
그 밖에 본 발명의 실시예는 게이트 라인 구동 장치를 더 제공한다. 도 14에 도시한 바와 같이 상기 게이트 라인 구동 장치는 직렬로 접속된 복수의 쉬프트 레지스터를 구비하고, 최초의 쉬프트 레지스터와 최후의 쉬프트 레지스터를 제외한 다른 각 쉬프트 레지스터로부터, 거기에 인접한 다음 쉬프트 레지스터의 신호 입력단에 트리거 신호가 입력되고, 거기에 인접한 전의 쉬프트 레지스터의 리셋 신호단에 리셋 신호가 입력된다.
편의상 도 14에 5개의 쉬프트 레지스터만 표시되며, 각각 제N-2단 쉬프트 레지스터와, 제N-1단 쉬프트 레지스터와, 제N단 쉬프트 레지스터와, 제N+1단 쉬프트 레지스터와, 제N+2단 쉬프트 레지스터이다. 단, 제N단 쉬프트 레지스터의 출력Output(n)은 제N-1단 쉬프트 레지스터를 오프하도록 제N-1단 쉬프트 레지스터에 피드백함과 동시에, 제N+1단 쉬프트 레지스터의 트리거 신호로서 해당 제N+1단 쉬프트 레지스터에 출력한다.
도 3을 참조하여 본 실시예에서의 쉬프트 레지스터는 4개의 박막 트랜지스터와, 1개의 기억 커패시터과, 1개의 풀다운 모듈과, 해당하는 입출력단을 포함한다. 구체적으로,
게이트와 드레인이 접속되어 신호 입력단(Input)에 접속되고, 소스가 풀업 노드인 제1 노드(PU)에 접속되고, 신호 입력단(Input)으로부터 송신된 하이 레벨의 신호를 수신했을 때 쉬프트 레지스터를 제어하여 동작을 개시시키기 위한 제1 박막 트랜지스터(M1)와, 게이트가 리셋 신호단(Reset)에 접속되고, 드레인이 상기 제1 노드(PU)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속되고, 리셋 신호단(Reset)으로부터 입력된 하이 레벨을 수신했을 때 온됨으로써 제3 박막 트랜지스터(M3)이 자칫 온되지 않도록, 제1 노드(PU)를 로우 레벨(Vss)까지 낮추기 위한 제2 박막 트랜지스터(M2)와, 게이트가 상기 제1 노드(PU)에 접속되고, 드레인이 클럭 신호단에 접속되고, 소스가 신호 출력단(Output)에 접속되어 온되면, 클럭 신호단의 하이 레벨을 신호 출력단(Output)에 전달하고, 신호 출력단(Output)의 하이 레벨에 의해 해당 쉬프트 레지스터에 대응하는 1행의 게이트 라인이 온되도록 구동되기 위한 제3 박막 트랜지스터(M3)와, 게이트가 리셋 신호단(Reset)에 접속되고, 드레인이 신호 출력단(Output)에 접속되고, 소스가 로우 레벨 신호단(Vss)에 접속되고, 리셋 신호단(Reset)으로부터 송신된 하이 레벨을 수신했을 때 온되어 쉬프트 레지스터가 리셋 단계에서 자칫 하이 레벨을 출력하지 않도록 신호 출력단(Output)이 로우 레벨(Vss)로 낮춰지기 위한 제4 박막 트랜지스터(M4)와, 기억 커패시터를 형성하기 위해 제1 노드(PU)와 신호 출력단(Output) 사이에 접속되는 커패시터(C1)와, 클럭 신호단과 제1 노드(PU)와 신호 출력단(Output) 사이에 접속되고, 로우 레벨 신호단(Vss)에 접속되고, 쉬프트 레지스터의 비동작 기간 내에 제1 노드(PU)와 신호 출력단(Output)을 로우 레벨로 유지하기 위한 풀다운 모듈(1)을 구비한다.
본 발명의 실시예가 제공하는 게이트 라인 구동 장치에서, 풀다운 모듈(1)이 클럭 신호단과 제1 노드(PU)와 신호 출력단(Output) 사이에 접속되고, 로우 레벨 신호단(Vss)에 접속되고, 상기 쉬프트 레지스터의 비동작 기간에서 제1 노드(PU)와 신호 출력단(Output)이 로우 레벨을 유지하기 때문에 제1 노드(PU)와 신호 출력단(Output)이 플로팅(Floating) 상태에 있는 것을 막을 수 있다. 그로 인해 클럭 신호단이 하이 레벨일 때 제3 박막 트랜지스터(M3)의 기생 커패시터에 의해 그 드레인의 전류가 커지지 않아 쉬프트 레지스터의 비동작 기간에서의 노이즈 간섭을 줄였다.
설명할 필요가 있는 것은, 본 실시예의 게이트 라인 구동 장치에 사용되는 쉬프트 레지스터는 상기 쉬프트 레지스터의 실시예에 사용되고 있는 쉬프트 레지스터와 기능과 구조상 같기 때문에 같은 기술적 문제를 해결하여 같은 예상 효과를 달성할 수 있다.
상기에서 설명한 것은 본 발명의 구체적 실시예일 뿐 본 발명의 보호범위는 그에 한정되지는 않는다. 본 분야의 소정 기술을 숙지하고 있는 당업자가 본 발명이 공개하는 기술적 범위에서 용이하게 생각해낼 수 있는 변화나 교체는 본 발명의 보호범위에 포함될 것이다. 그래서 본 발명의 보호범위는 청구범위에 의해 정해진다.

Claims (8)

  1. 게이트와 드레인이 접속되어 신호 입력단에 접속되고, 소스가 풀업 노드인 제1 노드에 접속되는 제1 박막 트랜지스터,
    게이트가 리셋 신호단에 접속되고, 드레인이 상기 제1 노드에 접속되고, 소스가 로우 레벨 신호단에 접속되는 제2 박막 트랜지스터,
    게이트가 상기 제1 노드에 접속되고, 드레인이 클럭 신호단에 접속되고, 소스가 신호 출력단에 접속되는 제3 박막 트랜지스터,
    게이트가 상기 리셋 신호단에 접속되고, 드레인이 상기 신호 출력단에 접속되고, 소스가 상기 로우 레벨 신호단에 접속되는 제4 박막 트랜지스터,
    상기 제1 노드와 상기 신호 출력단 사이에 접속되는 커패시터,
    상기 클럭 신호단과 상기 제1 노드와 상기 신호 출력단 사이에 접속되어 상기 로우 레벨 신호단에 접속되고, 쉬프트 레지스터의 비동작 기간 내에 상기 제1 노드와 상기 신호 출력단을 로우 레벨로 유지하기 위한 풀다운 모듈,
    을 구비하는 쉬프트 레지스터.
  2. 제1항에 있어서, 상기 풀다운 모듈은 또한,
    게이트와 드레인이 접속되고, 상기 클럭 신호단에 접속되고, 소스가 풀다운 노드인 제2 노드로 접속되는 제5 박막 트랜지스터,
    게이트가 상기 제1 노드에 접속되고, 드레인이 상기 제2 노드에 접속되고, 소스가 상기 로우 레벨 신호단에 접속되는 제6 박막 트랜지스터,
    게이트가 상기 제2 노드에 접속되고, 드레인이 상기 제1 노드에 접속되고, 소스가 상기 로우 레벨 신호단에 접속되는 제7 박막 트랜지스터,
    게이트가 상기 제2 노드에 접속되고, 드레인이 상기 신호 출력단에 접속되고, 소스가 상기 로우 레벨 신호단에 접속되는 제8 박막 트랜지스터,
    를 구비하는 쉬프트 레지스터.
  3. 제1항에 있어서, 상기 클럭 신호단은 신호 레벨이 서로 역상인 제1 클럭 신호단과 제2 클럭 신호단을 구비하고, 상기 신호 입력단이 하이 레벨일 때 상기 제1 클럭 신호단은 로우 레벨이고,
    상기 풀다운 모듈이 상기 제2 클럭 신호단에 접속되고, 상기 제3 박막 트랜지스터의 드레인이 상기 제1 클럭 신호단에 접속되는 쉬프트 레지스터.
  4. 제2항에 있어서, 상기 클럭 신호단은 신호 레벨이 서로 역상인 제1 클럭 신호단과 제2 클럭 신호단을 구비하고, 상기 신호 입력단이 하이 레벨일 때 상기 제1 클럭 신호단은 로우 레벨이고,
    상기 풀다운 모듈이 상기 제2 클럭 신호단에 접속되고, 상기 제3 박막 트랜지스터의 드레인이 상기 제1 클럭 신호단에 접속되고, 상기 제5 박막 트랜지스터의 게이트와 드레인이 접속되어 상기 제2 클럭 신호단에 접속되는 쉬프트 레지스터.
  5. 제1항에 있어서, 상기 클럭 신호단은 제1 클럭 신호단을 구비하고, 상기 신호 입력단이 하이 레벨일 때 상기 제1 클럭 신호단이 로우 레벨이 되고, 상기 제1 클럭 신호단과 상기 풀다운 모듈 사이에 인버터가 접속되고, 상기 제3 박막 트랜지스터의 드레인이 상기 제1 클럭 신호단에 접속되는 쉬프트 레지스터.
  6. 제2항에 있어서, 상기 클럭 신호단은 제1 클럭 신호단을 구비하고, 상기 신호 입력단이 하이 레벨일 때 상기 제1 클럭 신호단이 로우 레벨이 되고, 상기 제1 클럭 신호단과 상기 풀다운 모듈 사이에 인버터가 접속되고, 상기 제3 박막 트랜지스터의 드레인이 상기 제1 클럭 신호단에 접속되고, 상기 제5 박막 트랜지스터의 게이트와 드레인이 접속되어 상기 인버터에 접속되는 쉬프트 레지스터.
  7. 제4항 또는 제6항에 있어서, 상기 쉬프트 레지스터는 또한,
    게이트가 상기 제1 클럭 신호단에 접속되고, 드레인이 상기 제2 노드에 접속되고, 소스가 상기 로우 레벨 신호단에 접속되는 제9 박막 트랜지스터를 구비한 쉬프트 레지스터.
  8. 직렬로 접속되는 복수의 청구항 1 내지 7 중 어느 한 항에 기재된 쉬프트 레지스터를 구비하고, 최초의 쉬프트 레지스터와 최후의 쉬프트 레지스터를 제외한 다른 각 쉬프트 레지스터로부터, 거기에 인접한 다음 쉬프트 레지스터의 신호 입력단에 트리거 신호가 입력되고, 거기에 인접한 전의 쉬프트 레지스터의 리셋 신호단에 리셋 신호가 입력되는 게이트 라인 구동 장치.
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