KR20220137209A - 표시 장치 - Google Patents

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KR20220137209A
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박경순
장재용
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Abstract

표시 장치는 표시 패널, 데이터 구동 회로, 및 제1 스캔 신호 및 제2 스캔 신호를 출력하며, 복수의 스테이지들을 포함하는 스캔 구동 회로를 포함할 수 있다. 상기 복수의 스테이지들 각각은 상기 제1 스캔 신호를 제1 출력 단자로 출력하는 마스킹 회로, 상기 제2 스캔 신호를 제2 출력 단자로 출력하는 구동 회로, 및 상기 마스킹 회로와 상기 구동 회로 사이에 연결된 보조 트랜지스터를 포함하는 보조 회로를 포함하고, 상기 보조 트랜지스터는 턴-온 상태로 유지될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 품질이 향상된 표시 장치에 관한 것이다.
표시 장치 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드(Organic Light Emitting Diode)를 이용하여 영상을 표시한다. 이러한, 유기 발광 표시 장치는 빠른 응답 속도를 가짐과 동시에 낮은 소비 전력으로 구동되는 장점이 있다.
표시 장치는 영상을 표시하는 표시 패널, 표시 패널에 구비된 스캔 라인들에 순차적으로 스캔 신호를 공급하는 스캔 구동 회로 및 표시 패널에 구비된 데이터 라인들에 데이터 신호들을 공급하는 데이터 구동 회로를 포함한다.
특히, 스캔 구동 회로는 소정의 클럭에 동기하여 대응하는 스캔 라인에 스캔 신호를 출력하는 복수의 스테이지를 포함할 수 있다. 스캔구동 회로는 첫 번째 스테이지부터 마지막 스테이지까지 동일한 주기에 따라 순차적으로 스캔 신호를 출력하는 동작을 매 프레임마다 반복적으로 출력한다.
본 발명은 표시 품질이 향상된 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 데이터 라인, 제1 스캔 라인, 제2 스캔 라인, 및 화소를 포함하는 표시 패널, 상기 데이터 라인으로 데이터 전압을 제공하는 데이터 구동 회로, 상기 제1 스캔 라인으로 제1 스캔 신호를 출력하고, 상기 제2 스캔 라인으로 제2 스캔 신호를 출력하며, 복수의 스테이지들을 포함하는 스캔 구동 회로, 및 상기 데이터 구동 회로 및 상기 스캔 구동 회로를 제어하는 구동 컨트롤러를 포함하고, 상기 복수의 스테이지들 각각은 상기 제1 스캔 신호를 제1 출력 단자로 출력하는 마스킹 회로, 상기 제2 스캔 신호를 제2 출력 단자로 출력하는 구동 회로, 및 상기 마스킹 회로와 상기 구동 회로 사이에 연결된 보조 트랜지스터를 포함하는 보조 회로를 포함하고, 상기 보조 트랜지스터는 턴-온 상태를 유지할 수 있다.
상기 구동 회로는 상기 제2 출력 단자와 제1 전압을 수신하는 제1 전압 단자에 연결되며 제1 Q 노드에 연결된 게이트 전극을 포함하는 출력 트랜지스터를 포함하고, 상기 마스킹 회로는 상기 제1 출력 단자와 상기 제1 전압 단자에 연결되며 상기 제1 Q 노드와 상이한 제2 Q 노드에 연결된 게이트 전극을 포함하는 출력 마스킹 트랜지스터를 포함할 수 있다.
상기 보조 트랜지스터는 상기 제1 Q 노드와 상기 제2 Q 노드 사이에 연결되며 상기 제1 전압 단자에 연결된 게이트 전극을 포함할 수 있다.
상기 구동 회로는 상기 제1 Q 노드에 연결된 커패시터를 더 포함하고, 상기 보조 회로는 상기 제2 Q 노드에 연결된 보조 커패시터를 더 포함할 수 있다.
상기 커패시터의 사이즈와 상기 보조 커패시터의 사이즈는 서로 동일할 수 있다.
상기 커패시터의 일단은 상기 제1 Q 노드에 연결되고, 상기 보조 커패시터의 일단은 상기 제2 Q 노드에 연결되고, 상기 커패시터의 타단과 상기 보조 커패시터의 타단은 서로 연결될 수 있다.
상기 표시 패널은 제1 구동 주파수로 구동되는 제1 표시 영역 및 동작 모드에 따라 상기 제1 구동 주파수 또는 상기 제1 구동 주파수와 상이한 제2 구동 주파수로 구동되는 제2 표시 영역을 포함할 수 있다.
상기 복수의 스테이지들은 제1 스테이지, 제2 스테이지, 및 제3 스테이지를 포함하고, 상기 제1 스테이지는 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제1 표시 영역으로 출력하고, 상기 제2 스테이지는 상기 제1 스캔 신호는 상기 제2 표시 영역으로, 상기 제2 스캔 신호는 상기 제1 표시 영역으로 출력하고, 상기 제3 스테이지는 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제2 표시 영역으로 출력할 수 있다.
상기 제1 표시 영역이 상기 제1 구동 주파수로 구동되고, 상기 제2 표시 영역이 상기 제2 구동 주파수로 구동될 때, 특정 구간에서 상기 제2 스테이지는 상기 제2 스캔 신호를 활성화하고, 상기 제1 스캔 신호를 비활성화할 수 있다.
상기 제1 스테이지의 상기 마스킹 회로는 상기 제1 전압과 상이한 제2 전압을 수신하는 제2 전압 단자와 상기 제1 출력 단자 사이에 연결된 마스킹 트랜지스터를 더 포함할 수 있다.
상기 제2 스테이지 및 상기 제3 스테이지 각각의 상기 마스킹 회로는 상기 마스킹 회로의 동작을 제어하는 마스킹 신호를 수신하는 입력 단자와 상기 제1 출력 단자 사이에 연결된 마스킹 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 구동 주파수로 구동되는 제1 표시 영역 및 동작 모드에 따라 상기 제1 구동 주파수 또는 상기 제1 구동 주파수와 상이한 제2 구동 주파수로 구동되는 제2 표시 영역을 포함하는 표시 영역에 배치되며 제1 스캔 신호를 수신하는 복수의 제1 스캔 라인들, 제2 스캔 신호를 수신하는 복수의 제2 스캔 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널, 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제1 표시 영역으로 출력하는 제1 스테이지, 상기 제1 스캔 신호는 상기 제2 표시 영역으로, 상기 제2 스캔 신호는 상기 제1 표시 영역으로 출력하는 제2 스테이지, 및 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제2 표시 영역으로 출력하는 제3 스테이지를 포함하고, 상기 제2 스테이지는 상기 제1 스캔 신호를 제1 출력 단자로 출력하는 마스킹 회로, 상기 제2 스캔 신호를 제2 출력 단자로 출력하는 구동 회로, 및 상기 마스킹 회로와 상기 구동 회로 사이에 연결된 보조 트랜지스터를 포함하는 보조 회로를 포함할 수 있다.
상기 구동 회로는 상기 제2 출력 단자와 제1 전압을 수신하는 제1 전압 단자에 연결되며 제1 Q 노드에 연결된 게이트 전극을 포함하는 출력 트랜지스터를 포함하고, 상기 마스킹 회로는 상기 제1 출력 단자와 상기 제1 전압 단자에 연결되며 상기 제1 Q 노드와 상이한 제2 Q 노드에 연결된 게이트 전극을 포함하는 출력 마스킹 트랜지스터를 포함할 수 있다.
상기 보조 트랜지스터는 상기 제1 Q 노드와 상기 제2 Q 노드 사이에 연결되며 상기 제1 전압 단자에 연결된 게이트 전극을 포함할 수 있다.
상기 구동 회로는 상기 제1 Q 노드에 연결된 커패시터를 더 포함하고, 상기 보조 회로는 상기 제2 Q 노드에 연결된 보조 커패시터를 더 포함하고, 상기 커패시터의 사이즈와 상기 보조 커패시터의 사이즈는 서로 동일할 수 있다.
상기 커패시터의 일단은 상기 제1 Q 노드에 연결되고, 상기 보조 커패시터의 일단은 상기 제2 Q 노드에 연결되고, 상기 커패시터의 타단과 상기 보조 커패시터의 타단은 서로 연결될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 데이터 라인, 제1 스캔 라인, 제2 스캔 라인, 및 화소를 포함하는 표시 패널, 상기 데이터 라인으로 데이터 전압을 제공하는 데이터 구동 회로, 및 상기 제1 스캔 라인으로 제1 스캔 신호를 출력하고, 상기 제2 스캔 라인으로 제2 스캔 신호를 출력하며, 복수의 스테이지들을 포함하는 스캔 구동 회로를 포함하고, 상기 복수의 스테이지들 각각은 상기 제1 스캔 신호를 제1 출력 단자로 출력하며, 상기 제1 출력 단자에 연결된 출력 마스킹 트랜지스터를 포함하는 마스킹 회로, 상기 제2 스캔 신호를 제2 출력 단자로 출력하며, 상기 제2 출력 단자에 연결된 출력 트랜지스터를 포함하는 구동 회로, 및 상기 출력 트랜지스터의 게이트 전극과 상기 출력 마스킹 트랜지스터의 게이트 전극 사이에 연결된 보조 트랜지스터 및 상기 출력 마스킹 트랜지스터의 상기 게이트 전극에 연결된 보조 커패시터를 포함하는 보조 회로를 포함할 수 있다.
상기 구동 회로는 상기 출력 트랜지스터의 게이트 전극에 연결된 커패시터를 더 포함하고, 상기 커패시터의 사이즈와 상기 보조 커패시터의 사이즈는 서로 동일할 수 있다.
상기 커패시터와 상기 보조 커패시터는 서로 연결될 수 있다.
상기 표시 패널은 제1 구동 주파수로 구동되는 제1 표시 영역 및 동작 모드에 따라 상기 제1 구동 주파수 또는 상기 제1 구동 주파수보다 낮은 제2 구동 주파수로 구동되는 제2 표시 영역을 포함할 수 있다.
상술한 바에 따르면, 제1 출력 단자에 연결된 출력 마스킹 트랜지스터의 게이트 전극과 제2 출력 단자에 연결된 출력 트랜지스터의 게이트 전극은 보조 트랜지스터에 의해 분리되어 서로 다른 노드에 연결될 수 있다. 따라서, 제1 출력 단자를 통해 출력되는 제1 스캔 신호의 활성화 여부에 따른 출력 트랜지스터의 게이트 전극에 연결된 노드의 전압 변화는 제거 또는 감소될 수 있다. 그 결과, 제1 스캔 신호가 활성화된 경우와 제1 스캔 신호가 비활성화 상태로 마스킹된 경우에 따른 제2 출력 단자에서 출력된 제2 스캔 신호의 편차는 최소화될 수 있다. 따라서, 동일한 데이터 전압이 입력되더라도 제1 스캔 신호의 활성화 여부에 따라 휘도가 상이하게 표시되는 현상이 제거 또는 감소될 수 있고, 그에 따라 표시 장치의 화질이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 사시도들이다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다.
도 3b는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 6은 도 5에 도시된 화소의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 블록도이다.
도 8a는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 k번째 스테이지를 보여주는 회로도이다.
도 8b는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 j번째 스테이지를 보여주는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 신호들을 도시한 파형도이다.
도 10a는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 k번째 스테이지를 보여주는 회로도이다.
도 10b는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 j번째 스테이지를 보여주는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 k번째 스테이지를 보여주는 회로도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
"부(part)", "유닛"이라는 용어는 특정 기능을 수행하는 소프트웨어 구성 요소(component) 또는 하드웨어 구성 요소를 의미한다. 하드웨어 구성 요소는 예를 들어, FPGA(field-programmable gate array) 또는 ASIC(application-specific integrated circuit)을 포함할 수 있다. 소프트웨어 구성 요소는 실행 가능한 코드 및/또는 어드레스 가능 저장 매체 내의 실행 가능 코드에 의해 사용되는 데이터를 지칭할 수 있다. 따라서 소프트웨어 구성 요소들은 예를 들어, 객체 지향 소프트웨어 구성 요소들, 클래스 구성 요소들 및 작업 구성 요소들일 수 있으며, 프로세스들, 기능들, 속성들, 절차들, 서브 루틴들, 프로그램 코드 세그먼트들, 드라이버들, 펌웨어들, 마이크로 코드들, 회로들, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 배열들 또는 변수들을 포함할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 휴대폰, 태블릿, 자동차 내비게이션, 게임기, 또는 웨어러블 장치일 수 있으나, 이에 제한되는 것은 아니다. 도 1에서는 표시 장치(DD)가 휴대폰인 것을 예시적으로 도시하였다.
표시 장치(DD)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 이미지(IM1, IM2)를 표시하고, 비표시 영역(NDA)은 이미지(IM1, IM2)를 표시하지 않을 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 다만, 이에 제한되지 않고, 표시 영역(DA)의 형상과 비표시 영역(NDA)의 형상은 변형될 수 있다. 예를 들어, 비표시 영역(NDA)은 생략되거나 표시 영역(DA)의 일측에만 배치되거나, 생략될 수도 있다.
표시 영역(DA)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 나란할 수 있으나, 특별히 이에 제한되는 것은 아니다. 표시 장치(DD)는 곡면형 표시 영역 또는 입체형 표시 영역을 포함할 수도 있다. 입체형 표시 영역은 서로 다른 방향을 지시하는 복수 개의 표시 영역들을 포함할 수도 있다. 표시 장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분될 수 있다. 또한, 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다.
표시 장치(DD)의 표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다. 특정 어플리케이션 프로그램에서, 제1 표시 영역(DA1)에는 제1 영상(IM1)이 표시되고, 제2 표시 영역(DA2)에는 제2 영상(IM2)이 표시될 수 있다. 예를 들어, 제1 영상(IM1)은 동영상이고, 제2 영상(IM2)은 정지 영상 또는 변화 주기가 긴 텍스트 정보일 수 있다.
표시 장치(DD)는 제1 모드 또는 제2 모드(또는 멀티 주파수 모드)로 선택적으로 구동될 수 있다. 제1 모드는 제1 표시 영역(DA1)의 구동 주파수와 제2 표시 영역(DA2)의 구동 주파수가 서로 동일한 모드일 수 있고, 제2 모드는 제1 표시 영역(DA1)의 제1 구동 주파수와 제2 표시 영역(DA2)의 제2 구동 주파수가 서로 상이한 모드일 수 있다. 예를 들어, 제1 영상(IM1)이 동영상이고, 제2 영상(IM2)이 정지 영상인 경우, 제1 표시 영역(DA1)의 제1 구동 주파수는 제2 표시 영역(DA2)의 제2 구동 주파수보다 높을 수 있다. 표시장치(DD)를 멀티 주파수 모드로 동작시킴에 따라 동영상의 표시 품질을 향상시키면서 전체적인 소비 전력을 저감할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 사시도들이다. 도 2a는 표시 장치(DD-1)가 펼쳐진 상태(또는 언폴딩 상태), 도 2b는 표시 장치(DD-1)가 일부 접힌 상태(또는 소정의 각도로 폴딩된 상태)를 도시하였다.
도 2a 및 도 2b를 참조하면, 표시 장치(DD-1)는 폴딩 영역(FA, 또는 폴더블 영역) 및 복수 개의 비폴딩 영역들(NFA1, NFA2)을 포함할 수 있다. 비폴딩 영역들(NFA1, NFA2)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)을 포함할 수 있다. 폴딩 영역(FA)은 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2) 사이에 배치될 수 있다.
도 2b에 도시된 것과 같이, 폴딩 영역(FA)은 제1 방향(DR1)에 평행한 폴딩축(FX)을 기준으로 폴딩될 수 있다. 폴딩 영역(FA)은 제1 방향(DR1)을 따라 연장할 수 있다. 폴딩 영역(FA)은 소정의 곡률 및 곡률반경을 갖도록 폴딩될 수 있다. 제1 비폴딩 영역(NFA1) 및 제2 비폴딩 영역(NFA2)은 서로 마주보고, 표시 장치(DD-1)는 표시면(DS)이 외부에 노출되지 않도록 인-폴딩(inner-folding)될 수 있다.
본 발명의 일 실시예에서 표시 장치(DD-1)는 표시면(DS)이 외부에 노출되도록 아웃-폴딩(outer-folding)될 수 있다. 본 발명의 일 실시예에서 표시 장치(DD-1)는 펼침 동작으로부터 인-폴딩 또는 아웃-폴딩 동작이 상호 반복되도록 구성될 수 있으나 이에 제한되지 않는다. 본 발명의 일 실시예에서 표시 장치(DD-1)는 펼침 동작, 인-폴딩 동작, 및 아웃-폴딩 동작 중 어느 하나를 선택할 수 있도록 구성될 수 있다.
표시 영역(DA)은 폴딩축(Fx)을 기준으로 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)으로 구분될 수 있다. 표시 장치(DD-1)가 일부 폴딩된 상태(또는 소정의 각도로 폴딩된 상태)에서, 제1 표시 영역(DA1)에는 제1 영상(IM1)이 표시되고, 제2 표시 영역(DA2)에는 제2 영상(IM2)이 표시될 수 있다. 예를 들어, 제1 영상(IM1)은 동영상이고, 제2 영상(IM2)은 정지 영상 또는 변화 주기가 긴 텍스트 정보일 수 있다. 소정의 각도란 제1 표시 영역(DA1)과 제2 표시 영역(DA2) 사이의 각도가 0도 초과, 180도 미만을 의미할 수 있으며, 특별히 이에 제한되는 것은 아니다.
표시 장치(DD-1)는 제1 모드 또는 제2 모드(또는 멀티 주파수 모드)로 선택적으로 구동될 수 있다. 제1 모드는 제1 표시 영역(DA1)의 구동 주파수와 제2 표시 영역(DA2)의 구동 주파수가 서로 동일한 모드일 수 있고, 제2 모드는 제1 표시 영역(DA1)의 제1 구동 주파수와 제2 표시 영역(DA2)의 제2 구동 주파수가 서로 상이한 모드일 수 있다. 표시장치(DD)를 멀티 주파수 모드로 동작시킴에 따라 동영상의 표시 품질을 향상시키면서 전체적인 소비 전력을 저감할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다. 도 3b는 본 발명의 일 실시예에 따른 표시 장치의 동작을 설명하기 위한 도면이다.
도 1, 도 3a, 및 도 3b를 참조하면, 표시 장치(DD)는 제1 모드(MD1) 또는 제2 모드(MD2)로 선택적으로 구동될 수 있다. 제1 모드(MD1)는 일반 모드로 지칭될 수 있다. 제2 모드(MD2)는 저전력 모드 또는 멀티 주파수 모드로 지칭될 수 있다.
도 3a를 참조하면, 제1 모드(MD1)에서 제1 표시 영역(DA1)의 구동 주파수와 제2 표시 영역(DA2)의 구동 주파수는 서로 동일할 수 있다. 예를 들어, 제1 표시 영역(DA1)의 구동 주파수와 제2 표시 영역(DA2)의 구동 주파수는 120Hz(hertz)일 수 있으나, 특별히 이에 제한되는 것은 아니다. 제1 표시 영역(DA1)과 제2 표시 영역(DA2)각각의 구동 주파수가 120Hz인 경우, 제1 표시 영역(DA1) 및 제2 표시 영역(DA2) 각각은 8.34 밀리초(ms, millisecond)마다 새로운 영상 신호로 리프레쉬(refresh)될 수 있다.
도 3b를 참조하면, 제2 모드(MD2)에서 제1 표시 영역(DA1)의 구동 주파수와 제2 표시 영역(DA2)의 구동 주파수는 서로 상이할 수 있다. 제2 표시 영역(DA2)의 구동 주파수는 제1 표시 영역(DA1)의 구동 주파수보다 낮을 수 있다. 예를 들어, 제1 표시 영역(DA1)의 구동 주파수는 120Hz이고, 제2 표시 영역(DA2)의 구동 주파수는 1Hz일 수 있다. 즉, 제2 모드(MD2)에서 제1 표시 영역(DA1)은 8.34밀로초마다 새로운 영상 신호로 리프레쉬되고, 제2 표시 영역(DA2)은 1초마다 새로운 영상 신호로 리프레쉬될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP), 구동 컨트롤러(100), 데이터 구동 회로(200), 및 전압 발생기(300)를 포함할 수 있다.
구동 컨트롤러(100)는 영상 신호(RGB) 및 제어 신호(CTRL)를 수신한다. 구동 컨트롤러(100)는 데이터 구동 회로(200)와의 인터페이스 사양에 맞도록 영상 신호(RGB)의 데이터 포맷을 변환한 영상 데이터 신호(DATA)를 생성한다. 구동 컨트롤러(100)는 제1 스캔 제어 신호(SCS1), 제2 스캔 제어 신호(SCS2), 데이터 제어 신호(DCS) 및 발광 제어 신호(ECS)를 출력한다.
데이터 구동 회로(200)는 구동 컨트롤러(100)로부터 데이터 제어 신호(DCS) 및 영상 데이터 신호(DATA)를 수신한다. 데이터 구동 회로(200)는 영상 데이터 신호(DATA)를 데이터 신호들로 변환하고, 데이터 신호들을 후술하는 복수 개의 데이터 라인들(DL1-DLm)에 출력한다. 데이터 신호들은 영상 데이터 신호(DATA)의 계조 값에 대응하는 아날로그 전압들이다.
전압 발생기(300)는 표시 패널(DP)의 동작에 필요한 전압들을 발생한다. 이 실시예에서, 전압 발생기(300)는 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 발생한다.
표시 패널(DP)은 제1 스캔 라인들(GIL1-GILn), 제2 스캔 라인들(GCL1-GCLn), 제3 스캔 라인들(GWL1-GWLn), 발광 제어 라인들(EML1-EMLn), 데이터 라인들(DL1-DLm) 및 화소들(PX)을 포함한다. 제1 스캔 라인들(GIL1-GILn), 제2 스캔 라인들(GCL1-GCLn), 및 제3 스캔 라인들(GWL1-GWLn)은 초기화 스캔 라인들(GIL1-GILn), 보상 스캔 라인들(GCL1-GCLn), 기입 스캔 라인들(GWL1-GWLn)로 각각 지칭될 수 있다.
표시 패널(DP)은 제1 스캔 구동 회로(SD1), 제2 스캔 구동 회로(SD2) 및 발광 구동 회로(EDC)를 더 포함할 수 있다. 일 실시예에서, 제1 스캔 구동 회로(SD1) 및 제2 스캔 구동 회로(SD2)는 표시 패널(DP)의 제1 측에 배열되고, 발광 구동 회로(EDC)는 표시 패널(DP)의 상기 제1 측에 마주하는 제2 측에 배열된다. 다시 말하면, 제1 스캔 구동 회로(SD1) 및 제2 스캔 구동 회로(SD2)는 제1 방향(DR1)에서 화소들(PX)을 사이에 두고 발광 구동 회로(EDC)와 마주보고 배열될 수 있다. 도 4에는 제1 스캔 구동 회로(SD1) 및 제2 스캔 구동 회로(SD2)가 표시 패널(DP)의 제1 측에만 배열되는 것으로 도시하였지만, 본 발명은 이에 한정되지 않는다. 또한, 도 4에서는 제1 스캔 구동 회로(SD1)와 제2 스캔 구동 회로(SD2)는 분리된 구성으로 도시되었으나, 이에 제한되지 않는다. 예를 들어, 제1 스캔 구동 회로(SD1)와 제2 스캔 구동 회로(SD2)는 스캔 구동 회로로 통칭될 수도 있다.
제1 스캔 라인들(GIL1-GILn) 및 제2 스캔 라인들(GCL1-GCLn)은 제1 스캔 구동 회로(SD1)로부터 제1 방향(DR1)으로 연장된다. 제3 스캔 라인들(GWL1-GWLn)은 제2 스캔 구동 회로(SD2)로부터 제1 방향(DR1)으로 연장된다. 발광 제어 라인들(EML1-EMLn)은 발광 구동 회로(EDC)로부터 제1 방향(DR1)의 반대 방향으로 연장된다.
제1 스캔 라인들(GIL1-GILn), 제2 스캔 라인들(GCL1-GCLn), 제3 스캔 라인들(GWL1-GWLn) 및 발광 제어 라인들(EML1-EMLn)은 제2 방향(DR2)으로 서로 이격되어 배열된다. 데이터 라인들(DL1-DLm)은 데이터 구동 회로(200)로부터 제2 방향(DR2)과 나란한 방향으로 연장되며, 제1 방향(DR1)으로 서로 이격되어 배열된다.
복수의 화소들(PX) 각각은 제1 스캔 라인들(GIL1-GILn) 중 대응하는 하나, 제2 스캔 라인들(GCL1-GCLn) 중 대응하는 하나, 제3 스캔 라인들(GWL1-GWLn) 중 대응하는 2개, 발광 제어 라인들(EML1-EMLn) 중 대응하는 하나, 그리고 데이터 라인들(DL1-DLm) 중 대응하는 하나에 각각 전기적으로 연결된다.
복수의 화소들(PX) 각각은 4개의 스캔 라인들에 전기적으로 연결될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 1 번째 행의 화소들은 스캔 라인들(GIL1, GCL1, GWL1, GWL2)에 연결될 수 있다. 또한 2 번째 행의 화소들은 스캔 라인들(GIL2, GCL2, GWL2, GWL3)에 연결될 수 있다. 하지만, 이는 일 예일 뿐, 화소들이 연결된 스캔 라인들이 상기 예에 한정되는 것은 아니다.
복수의 화소들(PX) 각각은 발광 다이오드(ED, 도 5 참조) 및 발광 다이오드의 발광을 제어하는 화소 회로부(PXC, 도 5 참조)를 포함한다. 화소 회로부(PXC, 도 5 참조)는 복수의 트랜지스터들 및 커패시터를 포함할 수 있다. 제1 스캔 구동 회로(SD1), 제2 스캔 구동 회로(SD2) 및 발광 구동 회로(EDC) 중 적어도 어느 하나는 화소 회로부와 동일한 공정을 통해 형성된 트랜지스터들을 포함할 수 있다.
복수의 화소들(PX) 각각은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 수신한다.
제1 스캔 구동 회로(SD1)는 구동 컨트롤러(100)로부터 제1 스캔 제어 신호(SCS1)를 수신한다. 제1 스캔 구동 회로(SD1)는 제1 스캔 제어 신호(SCS1)에 응답해서 제1 스캔 라인들(GIL1-GILn)로 제1 스캔 신호들을 출력하고, 제2 스캔 라인들(GCL1-GCLn)로 제2 스캔 신호들을 출력할 수 있다. 하나의 제1 스캔 구동 회로(SD1)로부터 두 종류의 회로 신호(제1 스캔 신호 및 제2 스캔 신호)가 제공됨에 따라, 표시 장치(DD)의 데드 스페이스 면적이 감소될 수 있다. 제1 스캔 구동 회로(SD1)의 회로 구성 및 동작은 추후 상세히 설명된다.
제2 스캔 구동 회로(SD2)는 구동 컨트롤러(100)로부터 제2 스캔 제어 신호(SCS2)를 수신한다. 제2 스캔 구동 회로(SD2)는 제2 스캔 제어 신호(SCS2)에 응답해서 제3 스캔 라인들(GWL1-GWLn)로 제3 스캔 신호들을 출력할 수 있다.
발광 구동 회로(EDC)는 구동 컨트롤러(100)로부터 발광 제어 신호(ECS)를 수신한다. 발광 구동 회로(EDC)는 발광 제어 신호(ECS)에 응답해서 발광 제어 라인들(EML1-EMLn)로 발광 제어 신호들을 출력할 수 있다.
구동 컨트롤러(100)는 제어 신호(CTRL) 및/또는 영상 신호(RGB)에 근거해서 제1 모드 또는 제2 모드로 동작하도록 제1 스캔 구동 회로(SD1)를 제어할 수 있다. 예를 들어, 제1 스캔 제어 신호(SCS1)는 마스킹 신호를 포함할 수 있다. 마스킹 신호는 제2 표시 영역(DA2, 도 1 참조)에 공급되는 제1 스캔 신호들을 소정 레벨로 마스킹하기 위한 신호일 수 있다. 마스킹 신호는 복수의 구동 스테이지들 중 일부 구동 스테이지에 제공될 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 4 및 도 5를 참조하면, 도 1에 도시된 데이터 라인들(DL1-DLm) 중 i번째 데이터 라인(DLi), 제1 스캔 라인들(GIL1-GILn) 중 j번째 제1 스캔 라인(GILj), 제2 스캔 라인들(GCL1-GCLn) 중 j번째 제2 스캔 라인(GCLj), 제3 스캔 라인들(GWL1-GWLn) 중 j번째 제3 스캔 라인(GWLj) 및 j+1번째 제3 스캔 라인(GWLj+1), 발광 제어 라인들(EML1-EMLn) 중 j번째 발광 제어 라인(EMLj)에 접속된 화소(PXij)의 등가 회로도를 예시적으로 도시하였다.
화소(PXij)는 화소 회로부(PXC) 및 화소 회로부(PXC)에 전기적으로 연결된 하나의 발광 다이오드(ED)를 포함할 수 있다. 발광 다이오드(ED)는 유기 발광 다이오드, 무기 발광 다이오드, 또는 유무기 발광 다이오드일 수 있으나, 특별히 제한되지 않는다.
화소 회로부(PXC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 및 커패시터(Cst)를 포함할 수 있다. 도 4에 도시된 복수의 화소들(PX) 각각은 도 5에 도시된 화소(PXij)의 등가 회로도와 동일한 회로 구성을 가질 수 있다.
제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7) 각각은 LTPS(low-temperature polycrystalline silicon) 반도체층을 갖는 P-타입 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4) 각각은 산화물 반도체를 반도체층으로 하는 N-타입 트랜지스터일 수 있다. 그러나, 본 발명에 따른 회로 회로부(PXC)의 구성은 도 5에 도시된 실시예에 제한되지 않는다. 도 5에 도시된 화소 회로부(PXC)는 하나의 예시에 불과하고 화소 회로부(PXC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1~T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다. 또는, 제1 내지 제7 트랜지스터들(T1-T7) 중 적어도 하나가 N-타입 트랜지스터이고, 나머지는 P-타입 트랜지스터일 수 있다.
설명의 편의를 위하여 j번째 제1 스캔 라인(GILj), j번째 제2 스캔 라인(GCLj), j번째 제3 스캔 라인(GWLj), j+1번째 제3 스캔 라인(GWLj+1) 및 j번째 발광 제어 라인(EMLj)은 제1 스캔 라인(GILj), 제2 스캔 라인(GCLj), 제3 스캔 라인(GWLj), 제4 스캔 라인(GWLj+1) 및 발광 제어 라인(EMLj)으로 칭한다.
제1 내지 제4 스캔 라인들(GILj, GCLj, GWLj, GWLj+1)은 각각 제1 내지 제4 스캔 신호들(GIj, GCj, GWj, GWj+1)을 화소(PXij)로 전달할 수 있다. 제1 스캔 신호(GIj)는 N-타입 트랜지스터인 제4 트랜지스터(T4)를 턴 온/턴 오프 할 수 있다. 제2 스캔 신호(GCj)는 N-타입 트랜지스터인 제3 트랜지스터(T3)를 턴 온/턴 오프 할 수 있다. 제3 스캔 신호(GWj)는 P-타입 트랜지스터인 제2 트랜지스터(T2)를 턴 온/턴 오프 할 수 있다. 제4 스캔 신호(GWj+1)는 P-타입 트랜지스터인 제7 트랜지스터(T7)를 턴 온/턴 오프 할 수 있다.
발광 제어 라인(EMLj)은 화소(PXij)가 포함하는 발광 다이오드(ED)의 발광을 제어할 수 있는 발광 제어 신호(EMj)를 전달할 수 있다. 발광 제어 라인(EMLj)이 전달하는 발광 제어 신호(EMj)는 제1 내지 제4 스캔 라인들(GILj, GCLj, GWLj, GWLj+1)이 전달하는 스캔 신호들(GIj, GCj, GWj, GWj+1)과 다른 파형을 가질 수 있다.
데이터 라인(DLi)은 데이터 신호(Di)를 전달한다. 데이터 신호(Di)는 표시 장치(DD, 도 4 참조)에 입력되는 영상 신호(RGB, 도 4 참조)에 대응하는 전압 레벨을 가질 수 있다. 제1 내지 제3 구동 전압 라인들(VL1, VL2, VL3, VL4)은 제1 구동 전압(ELVDD), 제2 구동 전압(ELVSS), 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)을 전달할 수 있다. 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)은 서로 다른 전압 레벨을 가질 수 있다. 일 실시예에서, 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)은 동일한 전압 레벨을 가질 수 있다.
제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 다이오드(ED)의 애노드(anode)와 전기적으로 연결된 제2 전극, 커패시터(Cst)의 일단과 연결된 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 라인(DLi)이 전달하는 데이터 신호(Di)를 전달받아 발광 다이오드(ED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 제3 스캔 라인(GWLj)과 연결된 게이트 전극을 포함한다. 제2 트랜지스터(T2)는 제3 스캔 라인(GWLj)을 통해 전달받은 제3 스캔 신호(GWj)에 따라 턴 온되어 데이터 라인(DLi)으로부터 전달된 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 제2 스캔 라인(GCLj)과 연결된 게이트 전극을 포함한다. 제3 트랜지스터(T3)는 제2 스캔 라인(GCLj)을 통해 전달받은 제2 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극과 연결된 제1 전극, 제1 초기화 전압(VINT1)이 전달되는 제3 구동 전압 라인(VL3)과 연결된 제2 전극 및 제1 스캔 라인(GILj)과 연결된 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 제1 스캔 라인(GILj)을 통해 전달받은 제1 스캔 신호(GIj)에 따라 턴 온되어 제1 초기화 전압(VINT1)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 다이오드(ED)의 애노드에 연결된 제2 전극 및 발광 제어 라인(EMLj)에 연결된 게이트 전극을 포함한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어 라인(EMLj)을 통해 전달받은 발광 제어 신호(EMj)에 따라 동시에 턴 온되고 이를 통해 제1 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제4 구동 전압 라인(VL4)과 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 제4 스캔 라인(GWLj+1)과 연결된 게이트 전극을 포함한다. 다른 실시예에서, 제7 트랜지스터(T7)의 제1 전극은 제4 구동 전압 라인(VL4) 대신 제3 구동 전압 라인(VL3)과 연결될 수 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극과 연결되어 있고, 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 다이오드(ED)의 캐소드(cathode)는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 일 실시예에 따른 화소(PXij)의 구조는 도 5에 도시된 구조에 한정되는 것은 아니고 한 화소(PXij)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
도 6은 도 5에 도시된 화소의 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 참조하면, 한 프레임(F) 내 초기화 기간 동안 제1 스캔 라인(GILj)을 통해 하이 레벨의 제1 스캔 신호(GIj)가 공급된다. 하이 레벨의 제1 스캔 신호(GIj)에 응답해서 제4 트랜지스터(T4)가 턴 온되며, 제4 트랜지스터(T4)를 통해 제1 초기화 전압(VINT1)이 제1 트랜지스터(T1)의 게이트 전극에 전달되어서 제1 트랜지스터(T1)가 초기화된다.
다음, 데이터 프로그래밍 및 보상 기간 동안 제2 스캔 라인(GCLj)을 통해 하이 레벨의 제2 스캔 신호(GCj)가 공급되면 제3 트랜지스터(T3)가 턴 온된다. 제1 트랜지스터(T1)는 턴 온된 제3 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스된다.
제3 스캔 라인(GWLj)을 통해 로우 레벨의 제3 스캔 신호(GWj)가 공급되면 제2 트랜지스터(T2)가 턴 온된다. 그러면, 데이터 라인(DLi)으로부터 공급된 데이터 신호(Di)에서 제1 트랜지스터(T1)의 문턱 전압만큼 감소한 전압이 제1 트랜지스터(T1)의 게이트 전극에 인가된다. 이 후, 제2 스캔 신호(GCj)의 레벨 변화에 의해 킥백 전압이 발생되고, 제1 트랜지스터(T1)의 게이트 전극에 인가되는 전압(T1V)의 레벨이 변화될 수 있다.
커패시터(Cst)의 양단에는 제1 구동 전압(ELVDD)과 제1 트랜지스터(T1)의 게이트 전극의 전압(T1V)이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
제7 트랜지스터(T7)는 제4 스캔 라인(GWLj+1)을 통해 로우 레벨의 제4 스캔 신호(GWj+1)를 공급받아 턴 온된다. 제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 발광 다이오드(ED)의 기생 커패시터(미도시)가 방전된다. 제7 트랜지스터(T7)에 의해 구동 전류(Id)의 일부는 바이패스 전류(Ibp)로서 제7 트랜지스터(T7)를 통해 빠져나갈 수 있다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 발광 다이오드(ED)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
도 5에서는 제7 트랜지스터(T7)의 제어 전극이 i+1번째 제4 스캔 라인(GWLj+1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 제어 전극은 i-1번째 제4 스캔 라인(GWLj-1)에 접속될 수 있다.
다음, 발광 기간 동안 발광 제어 라인(EMLj)으로부터 공급되는 발광 제어 신호(EMj)가 하이 레벨에서 로우 레벨로 변경된다. 발광 기간 동안 로우 레벨의 발광 제어 신호(EMj)에 의해 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴 온 된다. 그러면, 제1 트랜지스터(T1)의 게이트 전극의 게이트 전압(T1V)과 제1 구동 전압(ELVDD) 간의 전압 차에 따르는 구동 전류(Id)가 발생하고, 제6 트랜지스터(T6)를 통해 구동 전류(Id)가 발광 다이오드(ED)에 공급되어 발광 다이오드(ED)에 전류(Ied)가 흐른다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 일부 구성을 도시한 블록도이다. 도 7은 제1 스캔 구동 회로(SD1, 도 4 참조) 및 화소들(PX)을 도시한 블록도이다.
도 4 및 도 7을 참조하면, 제1 스캔 구동 회로(SD1)는 복수의 스테이지들을 포함할 수 있다. 도 7에서는 예시적으로, 복수의 스테이지들 중 7개의 스테이지들(STk, STk+1, STk+2, STK+3, STk+4, STk+5, STk+6)이 예시적으로 도시되었다.
스테이지들(STk, STk+1, STk+2, STK+3, STk+4, STk+5, STk+6)은 제1 스캔 신호들(GIk+6, GIk+7, GIk+8, GIk+9, GIk+10, GIk+11, GIk+12)을 각각 출력하고, 제2 스캔 신호들(GCk, GCk+1, GCk+2, GCk+3, GCk+4, GCk+5, GCk+6)을 각각 출력할 수 있다.
k번째 스테이지(STk)는 제1 표시 영역(DA1)에 배치된 화소들(PX)로 제1 스캔 신호(GIk+6) 및 제2 스캔 신호(GCk)을 출력할 수 있다. k+1번째 스테이지(STk+1) 내지 k+5번째 스테이지(STk+5)는 제1 표시 영역(DA1)에 배치된 화소들(PX)로 제1 스캔 신호들(GIk+7, GIk+8, GIk+9, GIk+10, GIk+11)을 각각 출력하고, 제2 표시 영역(DA2)에 배치된 화소들(PX)로 제2 스캔 신호들(GCk+1, GCk+2, GCk+3, GCk+4, GCk+5, GCk+6)을 각각 출력할 수 있다. k+6번째 스테이지(STk+6)는 제2 표시 영역(DA2)에 배치된 화소들(PX)로 제1 스캔 신호(GIk+12) 및 제2 스캔 신호(GCk+6)을 출력할 수 있다.
복수의 스테이지들 중 제1 스캔 신호와 제2 스캔 신호를 모두 제1 표시 영역(DA1)에 배치된 화소들(PX)로 출력하는 스테이지는 제1 스테이지, 제1 스캔 신호는 제2 표시 영역(DA2)에 배치된 화소들(PX)로 출력하고, 제2 스캔 신호는 제1 표시 영역(DA1)에 배치된 화소들(PX)로 출력하는 스테이지는 제2 스테이지, 제1 스캔 신호 및 제2 스캔 신호를 모두 제2 표시 영역(DA2)에 배치된 화소들(PX)로 출력하는 스테이지는 제3 스테이지로 지칭될 수 있다.
제1 표시 영역(DA1)은 제1 스테이지와 연결된 화소들(PX)이 배치된 제1 서브 영역(SC1), 제2 스테이지와 연결된 화소들(PX)이 배치된 제2 서브 영역(SC3)을 포함할 수 있다. 제2 표시 영역(DA2)은 제3 스테이지와 연결된 화소(PX)이 배치되고, 제2 표시 영역(DA2)은 제3 서브 영역(SC3)이라 지칭될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 k번째 스테이지를 보여주는 회로도이다.
도 7 및 도 8a를 참조하면, 제1 스캔 구동 회로에 포함된 복수의 스테이지들 중, 제1 표시 영역(DA1)에 배치된 화소들(PX)로 제1 스캔 신호 및 제2 스캔 신호를 출력하는 스테이지들은 k번째 스테이지(STk)와 동일한 회로를 가질 수 있다.
k번째 스테이지(STk)는 구동 회로(DC1), 마스킹 회로(MSC1), 보조 회로(AC1), 제1 내지 제4 입력 단자들(IN1-IN4), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)를 포함할 수 있다.
k번째 스테이지(STk)는 제1 내지 제4 입력 단자들(IN1-IN4)을 통해 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 캐리 신호(CRk), 및 리셋 신호(ESR)를 각각 수신한다. k번째 스테이지(STk)는 제1 전압 단자(V1) 및 제2 전압 단자(V2)를 통해 제1 전압(VGL) 및 제2 전압(VGH)을 각각 수신한다. 마스킹 회로(MSC1)는 제1 출력 단자(OUT1)를 통해 제1 스캔 신호(GIk+6)을 출력하고, 구동 회로(DC1)는 제2 출력 단자(OUT2)를 통해 제2 스캔 신호(GCk)를 출력한다.
k번째 스테이지(STk)는 k-1번째 스테이지의 제2 출력 단자(OUT2)를 통해 출력되는 제2 스캔 신호(GCk-1)를 캐리 신호(CRk)로서 수신할 수 있다. k+1번째 스테이지(STk+1)는 k번째 스테이지(STk)의 제2 출력 단자(OUT2)를 통해 출력되는 제2 스캔 신호(GCk)를 캐리 신호로서 수신할 수 있다. 참고로, 첫 번째 스테이지는 시작 신호를 캐리 신호로서 수신할 수 있다.
복수의 스테이지들 중 일부 스테이지들(예를 들면, 홀수 번째 스테이지들)의 제1 입력 단자(IN1)는 제1 클럭 신호(CLK1)를 수신하고, 제2 입력 단자(IN2)는 제2 클럭 신호(CLK2)를 수신할 수 있다. 복수의 스테이지들 중 일부 스테이지들(예를 들면, 짝수 번째 스테이지들)의 제1 입력 단자(IN1)는 제2 클럭 신호(CLK2)를 수신하고, 제2 입력 단자(IN2)는 제1 클럭 신호(CLK1)를 수신할 수 있다.
구동 회로(DC1)는 트랜지스터들(DT1-DT13) 및 커패시터들(DC1, DC2, DC3)을 포함할 수 있다.
트랜지스터(DT1)는 제3 입력 단자(IN3)와 제1 노드(N1) 사이에 연결되며 제1 입력 단자(IN1)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT2)는 제2 전압 단자(V2)와 제6 노드(N6) 사이에 연결되며 제4 노드(N4)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT3)는 제6 노드(N6)와 제2 입력 단자(IN2) 사이에 연결되고, 제2 노드(N2)에 연결된 게이트 전극을 포함한다.
트랜지스터(DT4)는 제4 노드(N4)와 제1 입력 단자(IN1) 사이에 연결되며, 제1 노드(N1)와 연결된 게이트 전극을 포함한다. 트랜지스터(DT4)는 복수로 제공될 수 있으며, 이 경우, 트랜지스터들(DT4)은 제4 노드(N4)와 제1 입력 단자(IN1) 사이에 직렬로 연결되고, 트랜지스터들(DT4) 각각은 제1 노드(N1)와 연결된 게이트 전극을 포함한다.
트랜지스터(DT5)는 제4 노드(N4)와 제1 전압 단자(V1) 사이에 연결되며 제1 입력 단자(IN1)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT6)는 제3 노드(N3)와 제7 노드(N7) 사이에 연결되고, 제2 입력 단자(IN2)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT7)는 제7 노드(N7)와 제2 입력 단자(IN2) 사이에 연결되고, 제5 노드(N5)에 연결된 게이트 전극을 포함한다.
트랜지스터(DT8)는 제2 전압 단자(V2)와 제3 노드(N3) 사이에 연결되고, 제1 노드(N1)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT9)는 제2 전압 단자(V2)와 제2 출력 단자(OUT2) 사이에 연결되고, 제3 노드(N3)에 연결된 게이트 전극을 포함한다.
트랜지스터(DT10)는 제2 출력 단자(OUT2)와 제1 전압 단자(V1) 사이에 연결되고, 제2 노드(N2)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT10)는 출력 트랜지스터로 지칭될 수 있다.
트랜지스터(DT11)는 제4 노드(N4)와 제5 노드(N5) 사이에 연결되고, 제1 전압 단자(V1)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT12)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결되고, 제1 전압 단자(V1)에 연결된 게이트 전극을 포함한다. 트랜지스터(DT13)는 제2 전압 단자(V2)와 제2 노드(N2) 사이에 연결되며, 제4 입력 단자(IN4)와 연결된 게이트 전극을 포함한다. 제4 입력 단자(IN4)는 리셋 신호(ESR)를 수신한다.
리셋 신호(ESR)는 표시 장치(DD, 도 1 참조)가 파워 온 또는 리셋 될 때 로우 레벨로 활성화되는 신호일 수 있다. 리셋 신호(ESR)가 로우 레벨로 천이할 때, 트랜지스터(M13)가 턴 온고, 제2 노드(N2) 및 제 8 노드(N8)는 제2 전압(VGH)의 전압 레벨 즉, 하이 레벨로 유지될 수 있다.
커패시터(DC1)는 제2 전압 단자(V2)와 제3 노드(N3) 사이에 연결된다. 커패시터(DC2)는 제5 노드(N5)와 제7 노드(N7) 사이에 연결된다. 커패시터(DC3)는 제6 노드(N6)와 제2 노드(N2) 사이에 연결된다.
마스킹 회로(MSC1)는 마스킹 트랜지스터들(DT14, DT15)을 포함한다. 마스킹 트랜지스터(DT14)는 제2 전압 단자(V2)와 제1 출력 단자(OUT1) 사이에 연결되고, 제3 노드(N3)에 연결된 게이트 전극을 포함한다. 마스킹 트랜지스터(DT15)는 제1 전압 단자(V1)와 제1 출력 단자(OUT1) 사이에 연결되고, 제8 노드(N8)에 연결된 게이트 전극을 포함한다. 마스킹 트랜지스터(DT15)는 이하 출력 마스킹 트랜지스터로 지칭될 수 있다. 마스킹 회로(MSC1)는 제2 전압(VGH)을 제1 스캔 신호(GIk+6)로서 출력할 수 있다.
보조 회로(AC1)는 트랜지스터(DT16) 및 커패시터(DC3a)를 포함할 수 있다. 트랜지스터(DT16)는 이하 보조 트랜지스터로 지칭될 수 있다. 보조 트랜지스터(DT16)는 제2 노드(N2)와 제8 노드(N8) 사이에 연결되며, 제1 전압 단자(V1)에 연결된 게이트 전극을 포함할 수 있다.
보조 트랜지스터(DT16)는 출력 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15)의 게이트 전극 사이에 연결될 수 있다. 즉, 출력 트랜지스터(DT10)의 게이트 전극이 연결된 제2 노드(N2)와 출력 마스킹 트랜지스터(DT15)의 게이트 전극이 연결된 제8 노드(N8)는 보조 트랜지스터(DT16)에 의해 서로 분리될 수 있다. 제2 노드(N2)는 제1 Q 노드로 지칭될 수 있고, 제8 노드(N8)는 제2 Q 노드로 지칭될 수 있다.
k번째 스테이지(STk)는 제1 표시 영역(DA1)으로 제1 스캔 신호(GIk+6) 및 제2 스캔 신호(GCk)를 출력하는 회로이다. 따라서, 표시 장치(DD, 도 1 참조)가 제1 모드(MD1, 도 3a 참조) 또는 제2 모드(MD2, 도 3a 참조)로 동작하더라도 k번째 스테이지(STk)는 제1 스캔 신호(GIk+6) 및 제2 스캔 신호(GCk) 각각을 소정의 시간마다 활성화시킬 수 있다. 예를 들어, 제1 표시 영역(DA1)이 120Hz로 구동되는 경우, k번째 스테이지(STk)는 제1 스캔 신호(GIk+6) 및 제2 스캔 신호(GCk) 각각을 8.34 밀리초(ms)마다 활성화시킬 수 있으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 제1 스캔 신호(GIk+6) 및 제2 스캔 신호(GCk) 각각이 활성화되는 구간의 간격은 구동 주파수에 따라 변경될 수 있다.
커패시터(DC3a)는 제6 노드(N6)와 제8 노드(N8) 사이에 연결된다. 커패시터(DC3a)는 이하에서 보조 커패시터로 지칭된다. 보조 커패시터(DC3a)는 커패시터(DC3)과 제6 노드(N6)에 연결될 수 있다. 보조 커패시터(DC3a)의 사이즈와 커패시터(DC3)의 사이즈는 서로 동일할 수 있다. 예를 들어, 보조 커패시터(DC3a)의 커패시턴스와 커패시터(DC3)의 커패시턴스는 서로 동일할 수 있다. 따라서, 제8 노드(N8)는 제2 노드(N2)와 분리되어 있지만, 제2 노드(N2)와 제8 노드(N8)는 동일한 신호에 동기화되어 제2 노드(N2)와 제8 노드(N8)의 전압 레벨이 변화될 수 있다.
예를 들어, 제2 클럭 신호(CLK2)가 로우 레벨로 천이할 때, 트랜지스터(DT3)은 턴-온될 수 있다. 이 경우, 제6 노드(N6)와 제2 노드(N2)에 연결된 커패시터(DC3)에 의해, 제2 노드(N2)의 전압은 캐리 신호(CRk)의 전압 레벨보다 더 낮은 레벨로 내려갈 수 있다. 또한, 제6 노드(N6)와 제8 노드(N8)에 연결된 보조 커패시터(DC3a)에 의해8, 제8 노드(N8)의 전압도 캐리 신호(CRk)의 전압 레벨보다 더 낮은 레벨로 내려갈 수 있다.
도 8b는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 j번째 스테이지를 보여주는 회로도이다.
도 7 및 도 8b를 참조하면, j번째 스테이지(STj)는 k+1번째 스테이지(STk+1) 내지 k+5번째 스테이지(STk+5) 중 어느 하나일 수 있다. 제1 스캔 구동 회로에 포함된 복수의 스테이지들 중, 제2 표시 영역(DA2)에 배치된 화소들(PX)로 제1 스캔 신호를 출력하고, 제1 표시 영역(DA1)에 배치된 화소들(PX)로 제2 스캔 신호를 출력하는 스테이지들은 j번째 스테이지(STj)와 동일한 회로를 가질 수 있다.
j번째 스테이지(STj)는 구동 회로(DC2), 마스킹 회로(MSC2), 보조 회로(AC2), 제1 내지 제5 입력 단자들(IN1-IN5), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)를 포함할 수 있다.
구동 회로(DC2), 보조 회로(AC2), 제1 내지 제4 입력 단자들(IN1-IN4), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)는 앞서 도 8a에서 설명된 구조와 동일한 구조를 가질 수 있으므로, 이에 대한 설명은 생략된다.
마스킹 회로(MSC2)는 마스킹 트랜지스터들(DT14a, DT15a)을 포함한다. 마스킹 트랜지스터(DT14a)는 제5 입력 단자(IN5)와 제1 출력 단자(OUT1) 사이에 연결되고, 제3 노드(N3)에 연결된 게이트 전극을 포함한다. 제5 입력 단자(IN5)는 마스킹 신호(GI_en)를 수신할 수 있다. 마스킹 트랜지스터(DT15a)는 제1 전압 단자(V1)와 제1 출력 단자(OUT1) 사이에 연결되고, 제8 노드(N8)에 연결된 게이트 전극을 포함한다. 마스킹 트랜지스터(DT15a)는 이하 출력 마스킹 트랜지스터로 지칭될 수 있다. 마스킹 회로(MSC2)는 마스킹 신호(GI_en)에 응답하여, 제1 스캔 신호(GIj+6)를 소정의 레벨로 마스킹할 수 있다.
보조 회로(AC2)는 트랜지스터(DT16) 및 커패시터(DC3a)를 포함할 수 있다. 트랜지스터(DT16)는 이하 보조 트랜지스터로 지칭될 수 있다. 보조 트랜지스터(DT16)는 제2 노드(N2)와 제8 노드(N8) 사이에 연결되며, 제1 전압 단자(V1)에 연결된 게이트 전극을 포함할 수 있다.
보조 트랜지스터(DT16)는 출력 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극 사이에 연결될 수 있다. 즉, 출력 트랜지스터(DT10)의 게이트 전극이 연결된 제2 노드(N2)와 출력 마스킹 트랜지스터(DT15a)의 게이트 전극이 연결된 제8 노드(N8)는 보조 트랜지스터(DT16)에 의해 서로 분리될 수 있다. 제2 노드(N2)는 제1 Q 노드로 지칭될 수 있고, 제8 노드(N8)는 제2 Q 노드로 지칭될 수 있다.
j번째 스테이지(STj)는 제2 표시 영역(DA2)으로 제1 스캔 신호(GIj+6)를 출력하고, 제1 표시 영역(DA1)으로 제2 스캔 신호(GCj)를 출력하는 회로이다. 따라서, 표시 장치(DD, 도 1 참조)의 동작 모드에 따라, j번째 스테이지(STj)가 제1 스캔 신호(GCj)를 활성화하는 구간들 사이의 간격과 제2 스캔 신호(GCj+6)를 활성화하는 구간들 사이의 간격은 서로 상이할 수 있다.
예를 들어, 제1 모드(MD1, 도 3a 참조)에서 제1 표시 영역(DA1)과 제2 표시 영역(DA2)이 120Hz로 구동되는 경우, j번째 스테이지(STj)는 제1 스캔 신호(GIj+6) 및 제2 스캔 신호(GCj) 각각을 8.34 밀리초(ms)마다 활성화시킬 수 있다. 제2 모드(MD2, 도 3b 참조)에서 제1 표시 영역(DA1)은 120Hz로 구동되고, 제2 표시 영역(DA2)은 1Hz로 구동되는 경우, j번째 스테이지(STj)는 제1 스캔 신호(GIj+6)를 1초마다 활성화시키고, 제2 스캔 신호(GCj)를 8.34 밀리초(ms)마다 활성화시킬 수 있다. 즉, 특정 구간에서는 제2 스캔 신호(GCj)만 활성화되고, 제1 스캔 신호(GIj+6)는 비활성화 상태로 유지될 수 있다.
본 발명의 실시예와 달리, 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극이 동일한 Q 노드에 연결된 경우, 트랜지스터(DT10)의 게이트-소스 기생 커패시터와 출력 마스킹 트랜지스터(DT15a)의 게이트-소스 기생 커패시터에 의해 상기 Q 노드의 전압에 차이가 발생될 수 있다. 구체적으로, 제2 스캔 신호(GCj)와 제1 스캔 신호(GIj+6)가 모두 활성화될 때의 Q 노드의 전압과 제2 스캔 신호(GCj)는 활성화되고 제1 스캔 신호(GIj+6)는 활성화되지 않는 경우의 Q 노드의 전압에 차이가 발생될 수 있다. 따라서, 제1 스캔 신호(GIj+6)의 활성화 여부에 따라, 활성화된 제2 스캔 신호(GCj)의 레벨에 차이가 발생될 수 있다. 이는, 제1 트랜지스터(T1, 도 5 참조)의 게이트 전극에 인가되는 전압(T1V, 도 6 참조)에 차이를 야기한다. 즉, 제1 스캔 신호(GIj+6)의 활성화 여부에 따라, 동일 데이터 전압이 입력되더라도 휘도가 상이한 현상이 발생될 수 있다.
본 발명의 실시예에 따르면, 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극은 보조 트랜지스터(DT16)에 의해 서로 분리될 수 있다. 보조 트랜지스터(DT16)의 게이트 전극은 제1 전압 단자(V1)에 연결되어 턴-온 상태를 유지할 수 있다. 보조 트랜지스터(DT16)가 턴-온 상태로 유지될 수 있다면, 보조 트랜지스터(DT16)의 게이트 전극은 다른 단자에 연결될 수도 있다.
본 발명의 실시예에 따르면, 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극은 서로 다른 노드(예를 들어, 제2 노드(N2) 및 제8 노드(N8))에 각각 연결되어 있다. 따라서, 제1 스캔 신호(GIj+6)의 활성화 여부에 따라, 트랜지스터(DT10)의 게이트 전극이 연결된 제2 노드(N2)가 받는 영향이 감소 또는 제거될 수 있다. 그 결과, 제1 스캔 신호(GIj+6)가 활성화된 경우와 제1 스캔 신호(GIj+6)가 비활성화 상태로 마스킹된 경우에 따른 제2 스캔 신호(GCj)의 편차는 최소화될 수 있다. 따라서, 제1 트랜지스터(T1, 도 5 참조)의 게이트 전극에 인가되는 전압(T1V, 도 6 참조)에 차이도 감소될 수 있고, 제1 스캔 신호(GIj+6)의 활성화 여부에 따라, 동일 데이터 전압이 입력되더라도 휘도가 상이하게 표시되는 현상이 제거 또는 감소될 수 있다.
도 9는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 신호들을 도시한 파형도이다.
도 8a, 도 8b, 및 도 9를 참조하면, 표시 장치(DD, 도 1 참조)가 제2 모드(MD2, 도 3b 참조)로 동작할 때, k번째 스테이지(STk)와 j번째 스테이지(STj)에서 각각 출력되는 제2 스캔 신호들(GCk, GCj)의 파형, k번째 스테이지(STk)의 제2 노드(N2)와 j번째 스테이지(STj)의 제2 노드(N2)에서 측정된 제1 신호들(QSk, QSj)의 파형, 및 k번째 스테이지(STk)의 제8 노드(N8)와 j번째 스테이지(STj)의 제8 노드(N8)에서 측정된 제2 신호들(QSk, QSj)의 파형을 도시하였다.
제2 스캔 신호들(GCk, GCj)의 파형에서의 제1 차이(DF1)와 제2 차이(DF2)가 표시되었다. 제1 차이(DF1)는 제2 스캔 신호들(GCk, GCj)이 하이 레벨에서 중간 로우 레벨로 변화된 후의 차이이고, 제2 차이(DF2)는 제2 스캔 신호들(GCk, GCj)이 중간 로우 레벨에서 로우 레벨로 변화된 후의 차이이다.
본 발명의 실시예에 따르면, 제2 노드(N2)와 제8 노드(N8)가 분리되어 있기 때문에, 제1 스캔 신호(GIj+6)의 활성화 여부에 따른 제2 노드(N2)의 레벨 변화는 감소 또는 제거될 수 있다. 따라서, 제1 차이(DF1)는 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극이 동일 노드에 연결되었을 때보다 1.3V 감소될 수 있고, 제2 차이(DF2)는 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극이 동일 노드에 연결되었을 때보다 0.4V 감소될 수 있다. 따라서, 제1 스캔 신호(GIj+6)의 활성화 여부에 따른 제2 스캔 신호들(GCk, GCj)의 편차가 감소될 수 있다.
본 발명의 실시예와 달리, 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극이 동일 노드에 연결되었을 때, 제1 스캔 신호(GIj+6)의 활성화 여부에 따른 제2 스캔 신호들(GCk, GCj)의 제1 차이(DF1)는 2V, 제2 차이(DF2)는 1V일 수 있고, 127계조의 데이터 전압이 인가 시, 제2 스캔 신호들(GCk, GCj) 각각에 의해 구동된 화소의 휘도 편차는 1.6퍼센트 수준이었다.
본 발명의 실시예와 같이, 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극 사이에 보조 트랜지스터(DT16)가 추가되어, 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15a)의 게이트 전극이 서로 다른 노드에 연결되도록 한 경우, 127계조의 데이터 전압이 인가 시, 제2 스캔 신호들(GCk, GCj) 각각에 의해 구동된 화소의 휘도 편차는 0.1퍼센트 수준으로, 사용자가 시인할 수 없는 수준으로 측정되었다. 즉, 본 발명의 실시예에 따르면, 동일한 데이터 전압이 인가되었을 때, 제1 서브 영역(SC1, 도 7 참조)에 배치된 화소들의 휘도와 제2 서브 영역(SC2, 도 7 참조)에 배치된 화소들의 휘도 차이가 감소될 수 있다.
도 10a는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 k번째 스테이지를 보여주는 회로도이다. 도 10b는 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 j번째 스테이지를 보여주는 회로도이다. 도 10a 및 도 10b를 설명함에 있어서, 도 8a 및 도 8b에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 동일한 구성 요소에 대한 구체적인 설명은 중복을 피하기 위하여 생략한다.
도 10a를 참조하면, k번째 스테이지(STka)는 구동 회로(DC1), 마스킹 회로(MSC1), 보조 회로(AC1a), 제1 내지 제4 입력 단자들(IN1-IN4), 제6 입력 단자(IN6), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)를 포함할 수 있다. k번째 스테이지(STka)는 제1 출력 단자(OUT1)를 통해 제1 스캔 신호(GIka+6)를 출력하고, 제2 출력 단자(OUT2)를 통해 제2 스캔 신호(GCka)를 출력할 수 있다.
도 10b를 참조하면, j번째 스테이지(STja)는 구동 회로(DC2), 마스킹 회로(MSC2), 보조 회로(AC2a), 제1 내지 제6 입력 단자들(IN1-IN6), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)를 포함할 수 있다. j번째 스테이지(STja)는 제1 출력 단자(OUT1)를 통해 제1 스캔 신호(GIja+6)를 출력하고, 제2 출력 단자(OUT2)를 통해 제2 스캔 신호(GCja)를 출력할 수 있다. j번째 스테이지(STja)의 마스킹 회로(MSC2)는 마스킹 신호(GI_en)에 응답하여, 제1 스캔 신호(GIja+6)를 소정의 레벨로 마스킹할 수 있다.
도 10a 및 도 10b를 참조하면, 보조 회로들(AC1a, AC2a) 각각은 보조 트랜지스터(DT16) 및 보조 커패시터(DC3b)를 포함할 수 있다.
보조 트랜지스터(DT16)는 제2 노드(N2)와 제8 노드(N8) 사이에 연결되며, 제1 전압 단자(V1)에 연결된 게이트 전극을 포함할 수 있다. 보조 트랜지스터(DT16)는 출력 트랜지스터(DT10)의 게이트 전극과 출력 마스킹 트랜지스터(DT15)의 게이트 전극 사이에 연결될 수 있다. 즉, 출력 트랜지스터(DT10)의 게이트 전극이 연결된 제2 노드(N2)와 출력 마스킹 트랜지스터(DT15a)의 게이트 전극이 연결된 제8 노드(N8)는 보조 트랜지스터(DT16)에 의해 서로 분리될 수 있다.
보조 커패시터(DC3b)는 제6 노드(N6) 및 제6 입력 단자(IN6)에 연결될 수 있다. 보조 커패시터(DC3b)의 사이즈는 커패시터(DC3)의 사이즈와 동일할 수 있다. 예를 들어, 보조 커패시터(DC3b)의 커패시턴스와 커패시터(DC3)의 커패시턴스는 서로 동일할 수 있다. 또한, 보조 커패시터(DC3b)는 제6 입력 단자(IN6)를 통해 제2 클럭 신호(CLK2a)를 수신할 수 있다. 제2 클럭 신호(CLK2a)는 제2 입력 단자(IN2)를 통해 수신되는 제2 클럭 신호(CLK2)와 동일한 파형의 신호일 수 잇따. 따라서, 제8 노드(N8)는 제2 노드(N2)와 분리되어 있지만, 제2 노드(N2)와 제8 노드(N8)는 동일한 파형의 신호에 동기화되어 제2 노드(N2)와 제8 노드(N8)의 전압 레벨이 변화될 수 있다.
도 11은 본 발명의 일 실시예에 따른 제1 스캔 구동 회로 내 k번째 스테이지를 보여주는 회로도이다. 도 11을 설명함에 있어서, 도 8a에서 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 동일한 구성 요소에 대한 구체적인 설명은 중복을 피하기 위하여 생략한다.
도 11을 참조하면, k번째 스테이지(STkb)는 구동 회로(DC1), 마스킹 회로(MSC1), 제1 내지 제4 입력 단자들(IN1-IN4), 제1 출력 단자(OUT1), 및 제2 출력 단자(OUT2)를 포함할 수 있다. k번째 스테이지(STkb)는 제1 출력 단자(OUT1)를 통해 제1 스캔 신호(GIkb+6)를 출력하고, 제2 출력 단자(OUT2)를 통해 제2 스캔 신호(GCkb)를 출력할 수 있다.
k번째 스테이지(STkb)는 제1 표시 영역(DA1, 도 1 참조)으로 제1 스캔 신호(GIkb+6) 및 제2 스캔 신호(GCkb)를 출력하는 회로일 수 있다. 즉, k번째 스테이지(STkb)의 마스킹 회로는 제1 스캔 신호(GIkb+6)를 마스킹하지 않을 수 있다. 따라서, 복수의 스테이지들 중 제1 표시 영역(DA1, 도 1 참조)으로 제1 스캔 신호(GIkb+6) 및 제2 스캔 신호(GCkb)를 모두 출력하는 스테이지의 트랜지스터(DT10b)의 게이트 전극과 출력 마스킹 트랜지스터(DT15b)의 게이트 전극이 동일한 제2 노드(N2)에 연결될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DA: 표시 영역
DA1: 제1 표시 영역 DA2: 제2 표시 영역
DP: 표시 패널 100: 구동 컨트롤러
200: 데이터 구동 회로 300: 전압 발생기
SD1: 제1 스캔 구동 회로 SD2: 제2 스캔 구동 회로

Claims (20)

  1. 데이터 라인, 제1 스캔 라인, 제2 스캔 라인, 및 화소를 포함하는 표시 패널;
    상기 데이터 라인으로 데이터 전압을 제공하는 데이터 구동 회로;
    상기 제1 스캔 라인으로 제1 스캔 신호를 출력하고, 상기 제2 스캔 라인으로 제2 스캔 신호를 출력하며, 복수의 스테이지들을 포함하는 스캔 구동 회로; 및
    상기 데이터 구동 회로 및 상기 스캔 구동 회로를 제어하는 구동 컨트롤러를 포함하고,
    상기 복수의 스테이지들 각각은,
    상기 제1 스캔 신호를 제1 출력 단자로 출력하는 마스킹 회로;
    상기 제2 스캔 신호를 제2 출력 단자로 출력하는 구동 회로; 및
    상기 마스킹 회로와 상기 구동 회로 사이에 연결된 보조 트랜지스터를 포함하는 보조 회로를 포함하고, 상기 보조 트랜지스터는 턴-온 상태로 유지되는 표시 장치.
  2. 제1 항에 있어서,
    상기 구동 회로는 상기 제2 출력 단자와 제1 전압을 수신하는 제1 전압 단자에 연결되며 제1 Q 노드에 연결된 게이트 전극을 포함하는 출력 트랜지스터를 포함하고,
    상기 마스킹 회로는 상기 제1 출력 단자와 상기 제1 전압 단자에 연결되며 상기 제1 Q 노드와 상이한 제2 Q 노드에 연결된 게이트 전극을 포함하는 출력 마스킹 트랜지스터를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 보조 트랜지스터는 상기 제1 Q 노드와 상기 제2 Q 노드 사이에 연결되며 상기 제1 전압 단자에 연결된 게이트 전극을 포함하는 표시 장치.
  4. 제2 항에 있어서,
    상기 구동 회로는 상기 제1 Q 노드에 연결된 커패시터를 더 포함하고, 상기 보조 회로는 상기 제2 Q 노드에 연결된 보조 커패시터를 더 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 커패시터의 사이즈와 상기 보조 커패시터의 사이즈는 서로 동일한 표시 장치.
  6. 제4 항에 있어서,
    상기 커패시터의 일단은 상기 제1 Q 노드에 연결되고, 상기 보조 커패시터의 일단은 상기 제2 Q 노드에 연결되고, 상기 커패시터의 타단과 상기 보조 커패시터의 타단은 서로 연결된 표시 장치.
  7. 제2 항에 있어서,
    상기 표시 패널은 제1 구동 주파수로 구동되는 제1 표시 영역 및 동작 모드에 따라 상기 제1 구동 주파수 또는 상기 제1 구동 주파수와 상이한 제2 구동 주파수로 구동되는 제2 표시 영역을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 스테이지들은 제1 스테이지, 제2 스테이지, 및 제3 스테이지를 포함하고,
    상기 제1 스테이지는 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제1 표시 영역으로 출력하고, 상기 제2 스테이지는 상기 제1 스캔 신호는 상기 제2 표시 영역으로, 상기 제2 스캔 신호는 상기 제1 표시 영역으로 출력하고, 상기 제3 스테이지는 상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제2 표시 영역으로 출력하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 표시 영역이 상기 제1 구동 주파수로 구동되고, 상기 제2 표시 영역이 상기 제2 구동 주파수로 구동될 때, 특정 구간에서 상기 제2 스테이지는 상기 제2 스캔 신호를 활성화하고, 상기 제1 스캔 신호를 비활성화하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 스테이지의 상기 마스킹 회로는 상기 제1 전압과 상이한 제2 전압을 수신하는 제2 전압 단자와 상기 제1 출력 단자 사이에 연결된 마스킹 트랜지스터를 더 포함하는 표시 장치.
  11. 제8 항에 있어서,
    상기 제2 스테이지 및 상기 제3 스테이지 각각의 상기 마스킹 회로는 상기 마스킹 회로의 동작을 제어하는 마스킹 신호를 수신하는 입력 단자와 상기 제1 출력 단자 사이에 연결된 마스킹 트랜지스터를 더 포함하는 표시 장치.
  12. 제1 구동 주파수로 구동되는 제1 표시 영역 및 동작 모드에 따라 상기 제1 구동 주파수 또는 상기 제1 구동 주파수와 상이한 제2 구동 주파수로 구동되는 제2 표시 영역을 포함하는 표시 영역에 배치되며 제1 스캔 신호를 수신하는 복수의 제1 스캔 라인들, 제2 스캔 신호를 수신하는 복수의 제2 스캔 라인들, 복수의 데이터 라인들, 및 복수의 화소들을 포함하는 표시 패널;
    상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제1 표시 영역으로 출력하는 제1 스테이지;
    상기 제1 스캔 신호는 상기 제2 표시 영역으로, 상기 제2 스캔 신호는 상기 제1 표시 영역으로 출력하는 제2 스테이지; 및
    상기 제1 스캔 신호 및 상기 제2 스캔 신호를 상기 제2 표시 영역으로 출력하는 제3 스테이지를 포함하고,
    상기 제2 스테이지는 상기 제1 스캔 신호를 제1 출력 단자로 출력하는 마스킹 회로, 상기 제2 스캔 신호를 제2 출력 단자로 출력하는 구동 회로, 및 상기 마스킹 회로와 상기 구동 회로 사이에 연결된 보조 트랜지스터를 포함하는 보조 회로를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 구동 회로는 상기 제2 출력 단자와 제1 전압을 수신하는 제1 전압 단자에 연결되며 제1 Q 노드에 연결된 게이트 전극을 포함하는 출력 트랜지스터를 포함하고,
    상기 마스킹 회로는 상기 제1 출력 단자와 상기 제1 전압 단자에 연결되며 상기 제1 Q 노드와 상이한 제2 Q 노드에 연결된 게이트 전극을 포함하는 출력 마스킹 트랜지스터를 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 보조 트랜지스터는 상기 제1 Q 노드와 상기 제2 Q 노드 사이에 연결되며 상기 제1 전압 단자에 연결된 게이트 전극을 포함하는 표시 장치.
  15. 제13 항에 있어서,
    상기 구동 회로는 상기 제1 Q 노드에 연결된 커패시터를 더 포함하고, 상기 보조 회로는 상기 제2 Q 노드에 연결된 보조 커패시터를 더 포함하고, 상기 커패시터의 사이즈와 상기 보조 커패시터의 사이즈는 서로 동일한 표시 장치.
  16. 제15 항에 있어서,
    상기 커패시터의 일단은 상기 제1 Q 노드에 연결되고, 상기 보조 커패시터의 일단은 상기 제2 Q 노드에 연결되고, 상기 커패시터의 타단과 상기 보조 커패시터의 타단은 서로 연결된 표시 장치.
  17. 데이터 라인, 제1 스캔 라인, 제2 스캔 라인, 및 화소를 포함하는 표시 패널;
    상기 데이터 라인으로 데이터 전압을 제공하는 데이터 구동 회로; 및
    상기 제1 스캔 라인으로 제1 스캔 신호를 출력하고, 상기 제2 스캔 라인으로 제2 스캔 신호를 출력하며, 복수의 스테이지들을 포함하는 스캔 구동 회로를 포함하고,
    상기 복수의 스테이지들 각각은,
    상기 제1 스캔 신호를 제1 출력 단자로 출력하며, 상기 제1 출력 단자에 연결된 출력 마스킹 트랜지스터를 포함하는 마스킹 회로;
    상기 제2 스캔 신호를 제2 출력 단자로 출력하며, 상기 제2 출력 단자에 연결된 출력 트랜지스터를 포함하는 구동 회로; 및
    상기 출력 트랜지스터의 게이트 전극과 상기 출력 마스킹 트랜지스터의 게이트 전극 사이에 연결된 보조 트랜지스터 및 상기 출력 마스킹 트랜지스터의 상기 게이트 전극에 연결된 보조 커패시터를 포함하는 보조 회로를 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 구동 회로는 상기 출력 트랜지스터의 게이트 전극에 연결된 커패시터를 더 포함하고, 상기 커패시터의 사이즈와 상기 보조 커패시터의 사이즈는 서로 동일한 표시 장치.
  19. 제18 항에 있어서,
    상기 커패시터와 상기 보조 커패시터는 서로 연결된 표시 장치.
  20. 제17 항에 있어서,
    상기 표시 패널은 제1 구동 주파수로 구동되는 제1 표시 영역 및 동작 모드에 따라 상기 제1 구동 주파수 또는 상기 제1 구동 주파수보다 낮은 제2 구동 주파수로 구동되는 제2 표시 영역을 포함하는 표시 장치.
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