CN114005411A - 阵列基板、显示面板及显示装置 - Google Patents

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Abstract

本申请公开了一种阵列基板、显示面板及显示装置。阵列基板其具有显示区和围绕显示区的非显示区，包括：多个像素电路，多个像素电路沿第一方向和第二方向呈阵列排布，且分布于显示区，第一方向和第二方向交叉；第一栅极驱动电路，设置于非显示区，包括多个级联的第一移位寄存器单元；第二栅极驱动电路，设置于非显示区且与第一栅极驱动电路位于显示区的同一侧，包括多个级联的第二移位寄存器单元；第一栅极驱动电路和第二栅极驱动电路与像素电路中的不同晶体管电连接，第一栅极驱动电路在阵列基板所在平面上的正投影与第二栅极驱动电路在阵列基板所在平面上的正投影沿第二方向至少部分交叠。根据本申请实施例，有利于提高显示面板的屏占比。

Description

阵列基板、显示面板及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板、显示面板及显示装置。
背景技术
随着显示技术的发展，用户越来越追求具有高屏占比甚至全面屏的显示设备。例如，显示设备的像素电路需要有扫描驱动信号和发光控制信号共同控制，因此，可在有显示设备的周边非显示区域设置扫描驱动电路和发光控制驱动电路。而目前的设计中设置扫描驱动电路和发光控制驱动电路占据的非显示区域的空间较大，使得实现高屏占比的显示面板变得困难。
发明内容
本申请提供一种阵列基板、显示面板及显示装置，有利于提高显示面板的屏占比。
第一方面，本申请实施例提供一种阵列基板，其具有显示区和围绕显示区的非显示区，阵列基板包括：多个像素电路，多个像素电路沿第一方向和第二方向呈阵列排布，且分布于显示区，第一方向和第二方向交叉；第一栅极驱动电路，设置于非显示区，包括多个级联的第一移位寄存器单元；第二栅极驱动电路，设置于非显示区且与第一栅极驱动电路位于显示区的同一侧，包括多个级联的第二移位寄存器单元；第一栅极驱动电路和第二栅极驱动电路与像素电路中的不同晶体管电连接，第一栅极驱动电路在阵列基板所在平面上的正投影与第二栅极驱动电路在阵列基板所在平面上的正投影沿第二方向至少部分交叠。
第二方面，基于同一发明构思，本申请实施例提供一种阵列基板，其包括如第一方面实施例的阵列基板。
第三方面，本申请实施例提供一种显示装置，其包括如第二方面实施例的显示面板。
根据本申请实施例提供的阵列基板、显示面板及显示装置，通过将第一栅极驱动电路在阵列基板上的正投影设置为与第二栅极驱动电路在阵列基板上的正投影沿第二方向至少部分交叠，以第二方向为列方向为例，如此第一栅极驱动电路和第二栅极驱动电路位于同一列，相对于第一栅极驱动电路和第二栅极驱动电路呈两列分布，可以少占用一列的宽度，从而可以压缩非显示区在第一方向上的尺寸，减小非显示区的尺寸。另一方面，由于第一栅极驱动电路和第二栅极驱动电路位于同一列，相对于第一栅极驱动电路和第二栅极驱动电路呈两列分布，第二栅极驱动电路与像素电路的距离会更近，且第二栅极驱动电路与像素电路连接时，两者之间的连接走线可不必再穿过第一栅极驱动电路，可降低两者之间的连接走线的长度，从而降低压降和延时。又一方面，第二栅极驱动电路与像素电路连接时，两者之间的连接走线可不必再穿过第一栅极驱动电路，会避免连接走线与第一栅极驱动电路发生耦合，从而可将第二栅极驱动电路输出的信号稳定的传输至像素电路。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1示出相关技术的阵列基板的俯视示意图；
图2示出本申请实施例提供的阵列基板的一种俯视示意图；
图3示出本申请实施例提供的阵列基板中像素电路的一种结构示意图；
图4示出图3的一种时序示意图；
图5示出本申请实施例提供的阵列基板中像素电路的另一种结构示意图；
图6示出本申请实施例提供的阵列基板的另一种俯视示意图；
图7示出图5的一种时序示意图；
图8示出本申请实施例提供的阵列基板的又一种俯视示意图；
图9示出本申请实施例提供的阵列基板的又一种俯视示意图；
图10示出本申请实施例提供的阵列基板中的第一移位寄存器单元的一种电路结构示意图；
图11示出本申请实施例提供的阵列基板中的第二移位寄存器单元的一种电路结构示意图；
图12示出本申请实施例提供的阵列基板中的第二移位寄存器单元的一种版图结构示意图；
图13示出本申请实施例提供的阵列基板中的第一移位寄存器单元的一种版图结构示意图；
图14示出本申请实施例提供的阵列基板中的两个第一移位寄存器单元和一个第二移位寄存器单元的一种版图结构示意图；
图15示出本申请实施例提供的阵列基板的一种膜层结构示意图；
图16示出本申请实施例提供的阵列基板的又一种膜层结构示意图；
图17示出本申请实施例提供的阵列基板的又一种俯视示意图；
图18示出本申请实施例提供的显示面板的一种结构示意图；
图19示出本申请实施例提供的显示装置的一种结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
在本申请实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件电连接。
下面将详细描述本申请的各个方面的特征和示例性实施例。此外，在不矛盾的情况下，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。
在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例的理解，本申请首先对申请人发现的技术问题进行具体说明：
在有机发光二极管(Organic Light Emitting Diode，OLED)阵列基板中设置有像素电路以驱动OLED发光元件，OLED发光元件是电流驱动，像素电路包括驱动晶体管，然而驱动晶体管的阈值电压的漂移会造成显示不均等问题，因此，可以采用具有补偿功能的像素电路补偿驱动晶体管阈值电压的漂移。由于像素电路要实现阈值电压漂移补偿的功能需要设置多个晶体管和多个扫描信号。因此，可在阵列基板的非显示区域会设置扫描驱动电路和发光控制驱动电路为像素电路提供扫描信号。如图1所示，扫描驱动电路20’和发光控制驱动电路30’可在第一方向X(第一方向X可理解为左右方向)上在阵列基板100’的非显示区分布，也就是扫描驱动电路20’和发光控制驱动电路30’呈两列分布，占据的非显示区域宽度较大且驱靠近显示面板外侧的扫描驱动电路20’与像素电路的连接走线需要穿过发光控制电路30’所在区域，容易与发光控制电路发生耦合，影响其信号稳定性，既不利于实现高屏占比的显示面板又会影响显示面板的显示效果。
鉴于申请人的上述研究发现，本申请实施例提供了一种阵列基板、显示面板及显示装置，能够解决上述技术问题。下面结合附图对本申请实施例的阵列基板、显示面板及显示装置进行详细描述。
如图2所示，阵列基板100可具有显示区AA和至少部分围绕显示区AA的非显示区NA。阵列基板100可包括多个像素电路10、第一栅极驱动电路20和第二栅极驱动电路30。
多个像素电路10可以阵列分布于显示区AA。例如，多个像素电路10可以在相交的第一方向X和第二方向Y上呈阵列分布。示例性的，第一方向X和第二方向Y可以相互垂直或者交叉。第一方向X可以是行方向，第二方向Y可以是列方向。
第一栅极驱动电路20和第二栅极驱动电路30均设置在非显示区NA且位于显示区AA的同一侧。例如，在第一方向X上，可在显示区AA的两侧中的至少一侧设置第一栅极驱动电路20和第二栅极驱动电路30。图2附图中以显示区AA在第一方向X的两侧均设置有第一栅极驱动电路20和第二栅极驱动电路30为例进行示意，这并不用于限定本申请。
第一栅极驱动电路20包括多个级联的第一移位寄存器单元21，第二栅极驱动电路30包括多个级联的第二移位寄存器单元31。
示例性的，可在阵列基板100的显示区AA形成与像素电路10连接的发光元件，进而得到显示面板。像素电路10用于驱动发光元件发光。像素电路10包括多个晶体管，第一栅极驱动电路20和第二栅极驱动电路30可与像素电路10中不同的晶体管电连接，从而为不同的晶体管提供栅极驱动信号。第一栅极驱动电路20在阵列基板100上的正投影与第二栅极驱动电路30在阵列基板100上的正投影沿第二方向Y至少部分交叠。以第二方向Y为列方向为例，可以理解为，第一栅极驱动电路20和第二栅极驱动电路30位于同一列，第一栅极驱动电路20的多个第一移位寄存器单元21和第二栅极驱动电路30的多个第二移位寄存器单元31位于同一列。
根据本申请实施例，通过将第一栅极驱动电路20在阵列基板100上的正投影设置为与第二栅极驱动电路30在阵列基板100上的正投影沿第二方向Y至少部分交叠，以第二方向Y为列方向为例，如此第一栅极驱动电路20和第二栅极驱动电路30位于同一列，相对于第一栅极驱动电路20’和第二栅极驱动电路30’呈两列分布，可以少占用一列驱动电路的宽度，从而可以压缩非显示区NA在第一方向X上的尺寸，有利于提高显示面板的屏占比。另一方面，由于第一栅极驱动电路20和第二栅极驱动电路30位于同一列，相对于第一栅极驱动电路20’和第二栅极驱动电路30’呈两列分布，第二栅极驱动电路30与像素电路10的距离会更近，且第二栅极驱动电路30与像素电路10连接时，两者之间的连接走线可不必再穿过第一栅极驱动电路20，可降低两者之间的连接走线的长度，从而降低压降和延时。又一方面，第二栅极驱动电路30与像素电路10连接时，两者之间的连接走线可不必再穿过第一栅极驱动电路20，会避免连接走线与第一栅极驱动电路20发生耦合，从而可将第二栅极驱动电路30输出的信号稳定的传输至像素电路10。
示例性的，为了在同一列中能够放置下第一栅极驱动电路20的多个第一移位寄存器单元21和第二栅极驱动电路30的多个第二移位寄存器单元31，可以对第一移位寄存器单元21及第二移位寄存器单元31在第二方向Y上的尺寸进行适当压缩，对第一移位寄存器单元21及第二移位寄存器单元31在第一方向X上的尺寸进行适当增大，且第一移位寄存器单元21或第二移位寄存器单元31在第一方向X上增大后的尺寸小于第一移位寄存器单元21和第二移位寄存器单元31在第一方向X上增大前的尺寸之和。如此，即使第一移位寄存器单元21及第二移位寄存器单元31在第一方向X上的尺寸增大了，但是由于将第一栅极驱动电路20的多个第一移位寄存器单元21和第二栅极驱动电路30的多个第二移位寄存器单元31设置在同一列，相对于第一移位寄存器单元21和第二移位寄存器单元31在第一方向X上的尺寸未增大且两者占用两列的空间，本申请能够保证在整体上降低第一栅极驱动电路20和第二栅极驱动电路30在第一方向X上的尺寸，以进一步减小显示面板中非显示区占用的空间，提高显示面板的屏占比。
示例性的，第一栅极驱动电路20在阵列基板100上的正投影与第二栅极驱动电路30在阵列基板100上的正投影沿第二方向Y可以重叠。例如，第一栅极驱动电路20在第一方向X上的长度和第二栅极驱动电路30在一方向X上的长度可以相同。
本申请对像素电路10的具体结构不作限定，为了更好的理解本申请中第一栅极驱动电路20和第二栅极驱动电路30可与像素电路10中不同的晶体管电连接，下面以图3所示的像素电路10包括七个晶体管和一个存储电容以及图4所示的驱动时序为例进行说明。
如图3所示，其中，M1为驱动晶体管，M2为数据写入晶体管，M3为补偿晶体管，M4为栅极初始化晶体管，M5为阳极初始化晶体管，M6为电源写入晶体管，M7为发光控制晶体管，D为发光元件，PVDD为第一电源端，PVEE为第二电源端，Vdata为数据信号端，Vref1为第一复位信号端，Vref2为第二复位信号端。示例性的，第一栅极驱动电路20可以为扫描驱动电路，第二栅极驱动电路30可以为发光控制驱动电路。第一栅极驱动电路20用于向像素电路10提供扫描信号，第二栅极驱动电路30用于向像素电路10提供发光控制信号。栅极初始化晶体管M4的栅极可以与第i级第一移位寄存器单元21(i)的输出端电连接，数据写入晶体管M2以及补偿晶体管M3的栅极可以与第i+1级第一移位寄存器单元21(i+1)的输出端电连接，电源写入晶体管M6及发光控制晶体管M7的栅极可以与第二移位寄存器单元31的输出端电连接。阳极初始化晶体管M5的栅极可以与第i级第一移位寄存器单元21(i)或者第i+1级第一移位寄存器单元21(i+1)的输出端电连接。
另外，第一电源端PVDD用于向驱动晶体管T1提供电源电压，第一电源端PVDD可提供正电压。第二电源端PVEE可提供负电压。第一复位信号端Vref1及第二复位信号端Vref2可提供负电压。可选的，第一复位信号端Vref1可复用为第二复位信号端Vref2。数据信号端Vdata用于向像素电路10提供数据信号。
以图3所示的各晶体管均为P型晶体管为例，P型晶体管的导通电平为低电平，截止电平为高电平。如图4所示，像素电路10的驱动过程可以包括复位阶段t1、数据写入阶段t2及发光阶段t3。在复位阶段t1，第i级第一移位寄存器单元21(i)提供低电平信号，栅极初始化晶体管M4导通，第一复位信号端Vref1的信号重置驱动晶体管M1的栅极电位。在数据写入阶段t2，第i+1级第一移位寄存器单元21(i+1)提供低电平信号，数据写入晶体管M2及补偿晶体管M3导通，数据信号线Vdata上的数据信号写到驱动晶体管M1的栅极，且对驱动晶体管M1的阈值电压进行补偿。在发光阶段t3，第二移位寄存器单元31提供低电平信号，电源写入晶体管M6、发光控制晶体管M7导通，驱动晶体管M1产生的驱动电流传输至发光元件D，发光元件D发光。另外，阳极初始化晶体管M5的栅极与第i级第一移位寄存器单元21(i)的输出端电连接的情况下，阳极初始化晶体管M5在复位阶段t1导通，第二复位信号端Vref2重置发光元件D的阳极电位；阳极初始化晶体管M5的栅极与第i+1级第一移位寄存器单元21(i+1)的输出端电连接的情况下，阳极初始化晶体管M5在数据写入阶段t2导通，第二复位信号端Vref2重置发光元件D的阳极电位。图3、图4仅仅是一种示例，并不用于限定本申请。
驱动晶体管M1的栅极电位越稳定，越有利于发光元件的发光稳定性。示例性的，可以通过降低驱动晶体管M1的栅极的漏电流，来保证驱动晶体管M1的栅极电位的稳定性。低温多晶硅晶体管通常为P型晶体管，氧化物晶体管通常为N型晶体管，P型晶体管具有更高的迁移率，N型晶体管具有更低的漏电流。像素电路10可包括为N型晶体管的第一类晶体管以及为P型晶体管的第二类晶体管。如图5所示，仍以像素电路10包括晶体管M1至晶体管M7为例，驱动晶体管M1的栅极与栅极初始化晶体管M4及补偿晶体管M3电连接，可将栅极初始化晶体管M4及补偿晶体管M3设置为N型晶体管，以提高驱动晶体管M1的栅极电位的稳定性。其它晶体管可以为P型晶体管。
在像素电路10包括N型晶体管和P型晶体管的情况下，则需要至少提供两种类型的扫描信号。示例性的，本申请中的第一栅极驱动电路20和第二栅极驱动电路30可以均为扫描驱动电路，第一栅极驱动电路20和第二栅极驱动电路30中的一者可用于控制像素电路中的N型晶体管，另一者可用于控制像素电路中的P型晶体管。
在像素电路10包括N型晶体管和P型晶体管的情况下，除需要两种扫描信号之外，还需要发光控制信号。在一些可选的实施例中，第一栅极驱动电路20可以为扫描驱动电路，第二栅极驱动电路30可以为发光控制驱动电路，如图6所示，第一移位寄存器单元21可包括第一类移位寄存器单元211和第二类移位寄存器单元212。第一类移位寄存器单元211和第二类移位寄存器单元212中的一者与像素电路10中的第一类晶体管电连接，另一者与像素电路10中的第二晶体管类电连接。请继续参考图5，第一类移位寄存器单元211可以与像素电路10中为N型晶体管的第一类晶体管电连接，第二类移位寄存器单元212可以与像素电路10中为P型晶体管的第二类晶体管电连接。当然，也可以将第一类移位寄存器单元211与像素电路10中为P型晶体管的第二类晶体管电连接，将第二类移位寄存器单元212与像素电路10中为N型晶体管的第一类晶体管电连接。
以图5为例，栅极初始化晶体管M4的栅极可以与第i级第一类移位寄存器单元211(i)的输出端电连接，补偿晶体管M3的栅极可以与第i+1级第一类移位寄存器单元211(i+1)的输出端电连接，数据写入晶体管M2及阳极初始化晶体管M5的栅极可以与第二类移位寄存器单元212的输出端电连接。当然，也可以将阳极初始化晶体管M5设置为N型晶体管，在阳极初始化晶体管M5为N型晶体管的情况下，阳极初始化晶体管M5的栅极可以与第i级第一类移位寄存器单元211(i)或者第i+1级第一类移位寄存器单元211(i+1)的输出端电连接。电源写入晶体管M6及发光控制晶体管M7的栅极仍可以与第二移位寄存器单元31的输出端电连接。
N型晶体管的导通电平为高电平，截止电平为低电平。在像素电路10包括N型晶体管和P型晶体管的情况下，为了更好的理解像素电路10的工作过程，请参考图7，像素电路10的驱动过程仍可以包括复位阶段t1、数据写入阶段t2及发光阶段t3。在复位阶段t1，第i级第一类移位寄存器单元211(i)提供高电平信号，栅极初始化晶体管M4导通，第一复位信号端Vref1的信号重置驱动晶体管M1的栅极电位。在数据写入阶段t2，第i+1级第一类移位寄存器单元211(i+1)提供高电平信号，第二类移位寄存器单元212提高低电平信号，数据写入晶体管M2及补偿晶体管M3导通，数据信号线Vdata上的数据信号写到驱动晶体管M1的栅极，且对驱动晶体管M1的阈值电压进行补偿，另外，阳极初始化晶体管M5导通，第二复位信号端Vref2重置发光元件D的阳极电位。在发光阶段t3，第二移位寄存器单元31提供低电平信号，电源写入晶体管M6、发光控制晶体管M7导通，驱动晶体管M1产生的驱动电流传输至发光元件D，发光元件D发光。图5、图7也仅仅是一种示例，并不用于限定本申请。
请继续参考图6，第一类移位寄存器单元211在阵列基板100所在平面上的正投影和第二类移位寄存器单元212在阵列基板100所在平面上的正投影沿第二方向Y无交叠，第二栅极驱动电路30在阵列基板100所在平面上的正投影与第一类移位寄存器单元211和第二类移位寄存器单元212中的一者在阵列基板100所在平面上的正投影沿第二方向Y交叠。仍以第二方向Y为列方向为例，可以理解为，第一类移位寄存器单元211和第二类移位寄存器单元212位于不同列，第二栅极驱动电路30与第一类移位寄存器单元211和第二类移位寄存器单元212中的一者位于同一列。
申请人发现，由于用户越来越要求具有高像素密度(Pixels per inch，PPI)的显示设备，像素电路10的行数也越来越多，因此需要的第一类移位寄存器单元211的数量、第二类移位寄存器单元212的数量以及第二栅极驱动电路30中第二移位寄存器单元31的数量也越来越多，而为了保证各移位寄存器单元的性能，又不能将各移位寄存器单元的尺寸进行无限制的压缩，如果同时将第一类移位寄存器单元211、第二类移位寄存器单元212和第二栅极驱动电路30设置在同一列，则在第二方向Y上没有足够的空间设置的下三者。本申请实施例中，将第二栅极驱动电路30与第一类移位寄存器单元211和第二类移位寄存器单元212中的一者设置为在同一列，相对于三者呈三列分布，可以少占用一列的宽度，从而可以压缩非显示区NA在第一方向X上的尺寸，有利于提高显示面板的屏占比；并且不必增大阵列基板100的非显示区NA第二方向Y上的尺寸，也能够有空间设置下三者。
如上文所述，为了追求高PPI，像素电路10的行数会比较多。而每行像素电路10需要电连接第一移位寄存器单元21和第二移位寄存器单元31。例如，如图2所示，可将多个第一移位寄存器单元21均设置在第二移位寄存器单元31在第二方向Y上的同一侧。例如，多个第一移位寄存器单元21均位于上方，多个第二移位寄存器单元31均位于下方，以其中第一行像素电路10电连接第一级第二移位寄存器单元31为例，这种情况下，第一行像素电路10与其电连接第一级第二移位寄存器单元31在第二方向Y上的距离较远，同理，以最后一行像素电路10电连接最后一级第一移位寄存器单元21为例，两者在第二方向Y上的距离也较远。这种情况下，需要较长的连接走线，导致压降较大且信号延时较大。其中，图2中多个级联的第二移位寄存器单元31中最上方的可认为是第一级第二移位寄存器单元31，图2中多个级联的第一移位寄存器单元21中最下方的可认为是最后一级第一移位寄存器单元21。
在一些可选的实施例中，可以将第一移位寄存器单元21和第二移位寄存器单元31在第二方向Y上交叉分布。如图8所示，在第二方向Y上，至少两个相邻的第二移位寄存器单元31之间分布有第一移位寄存器单元21。仍以第一级第二移位寄存器单元31和最后一级第一移位寄存器单元21为例，相当于将第一级第二移位寄存器单元31向上移动了，将最后一级第一移位寄存器单元21向下移动了，这样可缩短第一行像素电路10与其电连接第一级第二移位寄存器单元31在第二方向Y上的距离，缩短最后一行像素电路10与其电连接的最后一级第一移位寄存器单元21在第二方向Y上的距离，从而可改善像素电路10与其电连接的第一移位寄存器单元21和/或第二移位寄存器单元31在第二方向Y上的距离较远导致的压降较大、信号延时较大的问题。
在一些可选的实施例中，为了进一步改善像素电路10与其电连接的第一移位寄存器单元21和/或第二移位寄存器单元31在第二方向Y上的距离较远导致的压降较大、信号延时较大的问题，在第二方向Y上，任意两个相邻的第二移位寄存器单元31之间可均分布有第一移位寄存器单元21。
示例性的，可以将多个第一移位寄存器单元21和多个第二移位寄存器单元31在第二方向Y上不均匀地交叉分布。例如，部分相邻的两个第二移位寄存器单元31之间分布有一个第一移位寄存器单元21，部分相邻的两个第二移位寄存器单元31之间分布有两个第一移位寄存器单元21。
在一些可选的实施例中，可以将多个第一移位寄存器单元21和多个第二移位寄存器单元31在第二方向Y上均匀地交叉分布。
示例性的，第一栅极驱动电路20包括N个级联的第一移位寄存器单元21，在第二方向Y上，任意两个相邻的第二移位寄存器单元31之间可均分布有i个第一移位寄存器单元21，i和N均为正整数，且i≤N。通过将将多个第一移位寄存器单元21和多个第二移位寄存器单元31在第二方向Y上设置为均匀地交叉分布，可使得每行像素电路10与其电连接的第一移位寄存器单元21在第二方向Y上的距离趋于一致，使得每行像素电路10与其电连接的第二移位寄存器单元31在第二方向Y上的距离也趋于一致，这样对于每一行像素电路10来说，每一行像素电路10与其电连接的第一移位寄存器单元21之间的连接走线引起的压降、信号延时也趋于一致，每一行像素电路10与其电连接的第二移位寄存器单元31之间的连接走线引起的压降、信号延时也趋于一致，如此可提高显示均一性。
如上文所述，第一移位寄存器单元21可用于向像素电路10提供扫描信号，第二移位寄存器单元31可用于向像素电路10提供发光控制信号。一级第二移位寄存器单元31可电连接多行像素电路10，从而控制多行像素电路10发光显示。
在一些可选的实施例中，如图8所示，i可以为2，任意两个相邻的第二移位寄存器单元31之间可均分布有2个第一移位寄存器单元21，第二移位寄存器单元31可电连接两行像素电路10。或者，如图9所示，i可以为4，任意两个相邻的第二移位寄存器单元31之间可均分布有4个第一移位寄存器单元21，第二移位寄存器单元31可电连接四行像素电路10。通过将一级第二移位寄存器单元31设置为与多行像素电路10电连接，可以减少第二移位寄存器单元31的数量，从而可减小第二栅极驱动电路30在第二方向Y上占据的空间，如此能够降低阵列基板在第二方向Y上非显示区的尺寸。
为了降低阵列基板在第二方向Y上的非显示区域的尺寸，在一些可选的实施例中，第一移位寄存器单元21在第二方向Y上的长度可以小于像素电路10在第二方向Y上的长度，和/或，第二移位寄存器单元31在第二方向Y上的长度可以小于像素电路10在第二方向Y上的长度。
可以理解的是，第一移位寄存器单元21在阵列基板所在平面上的正投影可以不是规则的矩形。示例性的，第一移位寄存器单元21在第二方向Y上的长度可以是其在阵列基板所在平面上的正投影在第二方向Y上相对的两个边缘之间在第二方向Y上的最大距离。第一移位寄存器单元21可包括多个元器件，例如，元器件可以包括晶体管和电容。第一移位寄存器单元21在阵列基板所在平面上的正投影可以是其包括的多个元器件在阵列基板所在平面上的正投影。同理，第二移位寄存器单元31在第二方向Y上的长度可以是其在阵列基板所在平面上的正投影在第二方向Y上相对的两个边缘之间在第二方向Y上的最大距离，像素电路10在第二方向Y上的长度可以是其在阵列基板所在平面上的正投影在第二方向Y上相对的两个边缘之间在第二方向Y上的最大距离。
在多个第一移位寄存器单元21和多个第二移位寄存器单元31在第二方向Y上均匀地交叉分布的情况下，可压缩第一移位寄存器单元21和第二移位寄存器单元31在第二方向Y上的尺寸来避免阵列基板在第二方向上的非显示区域占用空间较大。在一些可选的实施例中，任意两个相邻的第二移位寄存器单元31之间均分布有两个第一移位寄存器单元21的情况下，第二移位寄存器单元31可以与两行像素电路10电连接，也就是第二移位寄存器单元31可用于驱动两行像素电路10。而第一移位寄存器单元21的数量可以大于或等于像素电路10的行数，例如第一移位寄存器单元21的数量与像素电路10的行数的差值可以为1。两个相邻的第一移位寄存器单元21和一个第二移位寄存器单元31在第二方向Y上的总长度为第一长度，在第二方向Y上相邻的两个像素电路10在第二方向Y上的总长度为第二长度，第一长度与第二长度可以相同。由于第一长度与第二长度相等，即使将第一栅极驱动电路20和第二栅极驱动电路30设置为呈一列分布，也会使第一栅极驱动电路20和第二栅极驱动电路30在第二方向Y上占据的长度大致和显示区AA在第二方向Y上的长度相等，从而可避免阵列基板在第二方向上的非显示区域占用空间较大。
或者，任意两个相邻的第二移位寄存器单元31之间均分布有四个第一移位寄存器单元21的情况下，第二移位寄存器单元31与四行像素电路10电连接，也就是第二移位寄存器单元31可用于驱动两行像素电路10。如上文所述，第一移位寄存器单元21的数量可以大于或等于像素电路10的行数。四个相邻的第一移位寄存器单元21和一个第二移位寄存器单元31在第二方向Y上的总长度为第三长度，在第二方向Y上相邻的四个像素电路10在第二方向上的总长度为第四长度，第三长度与第四长度可以相同。同理，由于第三长度与第四长度相等，即使将第一栅极驱动电路20和第二栅极驱动电路30设置为呈一列分布，也会使第一栅极驱动电路20和第二栅极驱动电路30在第二方向Y上占据的长度大致和显示区AA在第二方向Y上的长度相等，从而可避免阵列基板在第二方向上的非显示区域占用的空间较大。
如上文所述，申请人发现为了保证第一移位寄存器单元21和第二移位寄存器单元31的性能，以及基于目前的工艺水平，并不能将第一移位寄存器单元21和第二移位寄存器单元31的尺寸进行无限小的压缩。在一些可选的实施例中，在多个第一移位寄存器单元21和多个第二移位寄存器单元31在第二方向Y上均匀地交叉分布的情况下，任意两个相邻的第二移位寄存器单元31之间均分布有两个第一移位寄存器单元21，第二移位寄存器单元31可以与两行像素电路10电连接，也就是第二移位寄存器单元31可用于驱动两行像素电路10。第一移位寄存器单元21的长宽比的范围可以为4.5:1～5.5:1，第二移位寄存器单元31的长宽比的范围可以为4.2:1～5.2:1。可选的，第一移位寄存器单元21的长宽比可以为5.0:1，第二移位寄存器单元31的长宽比可以为4.7:1。
或者，多个第一移位寄存器单元21和多个第二移位寄存器单元31在第二方向Y上均匀地交叉分布的情况下，任意两个相邻的第二移位寄存器单元31之间均分布有四个第一移位寄存器单元21，第二移位寄存器单元31可以与四行像素电路10电连接，也就是第二移位寄存器单元31可用于驱动四行像素电路10。第一移位寄存器单元21的长宽比的范围可以为4.2:1～5.2:1，第二移位寄存器单元31的长宽比的范围可以为4.0:1～5.0:1。可选的，第一移位寄存器单元21的长宽比可以为4.8:1，第二移位寄存器单元31的长宽比可以为4.6:1。
根据本申请实施例提供的上述第一移位寄存器单元21的长宽比以及第二移位寄存器单元31的长宽比，既能够降低显示面板中非显示区域的尺寸，减小边缘非显示区的宽度，又能够保证第一移位寄存器单元21和第二移位寄存器单元31的驱动性能，且在目前的工艺水平下也能实现。
需要说明的是，第一移位寄存器单元21的长宽比可以为第一移位寄存器单元21在第一方向X上的长度与其在第二方向Y上的长度的比值，第二移位寄存器单元31的长宽比可以为第二移位寄存器单元31在第一方向X上的长度与其在第二方向Y上的长度的比值。
如上文所述，第一移位寄存器单元21在阵列基板所在平面上的正投影可以不是规则的矩形。示例性的，第一移位寄存器单元21在第二方向Y上的长度可以是其在阵列基板所在平面上的正投影在第二方向Y上相对的两个边缘在第二方向Y上的最大距离。第一移位寄存器单元21在第一方向X上的长度可以是其在阵列基板所在平面上的正投影在第一方向X上相对的两个边缘在第一方向X上的最大距离。示例性的，第二移位寄存器单元31在第二方向Y上的长度可以是其在阵列基板所在平面上的正投影在第二方向Y上相对的两个边缘在第二方向Y上的最大距离。第二移位寄存器单元31在第一方向X上的长度可以是其在阵列基板所在平面上的正投影在第一方向X上相对的两个边缘在第一方向X上的最大距离。
在一些可选的实施例中，可以将第一移位寄存器单元21在第一方向X上的长度与第二移位寄存器单元31在第一方向X上的长度设置为相等。这样第一移位寄存器单元21和第二移位寄存器单元31在第一方向X上占据的尺寸相同，更有利于实现高屏占比的显示面板。
在一些可选的实施例中，第一移位寄存器单元21中的晶体管和电容的总数量小于第二移位寄存器单元31中的晶体管和电容的总数量，这种情况下，第一移位寄存器单元21在第二方向Y上的长度可以小于第二移位寄存器单元31在第二方向Y上的长度。或者，第一移位寄存器单元21中的晶体管和电容的总数量大于或等于第二移位寄存器单元31中的晶体管和电容的总数量，第一移位寄存器单元21在第二方向Y上的长度大于或等于第二移位寄存器单元31在第二方向Y上的长度。也就是说，第一移位寄存器单元21和第二移位寄存器单元31中所包含的元器件的总数量较多的一者，其在第二方向Y上的长度可以设置的较大。进一步的，第一移位寄存器单元21在第一方向X上的长度与第二移位寄存器单元31在第一方向X上的长度可以相等。这样不会导致元器件的总数量较多的一者被压缩的太严重，进而避免影响其性能的问题出现。
可选的，第一移位寄存器单元21中所包含的元器件的总数量可以小于第二移位寄存器单元31中所包含的元器件的总数量。作为一个示例，第一移位寄存器单元21用于提供扫描信号，第二移位寄存器单元31用于提供发光控制信号，如图10和图11所示，第一移位寄存器单元21可包括8个晶体管和2个电容，第二移位寄存器单元31可包括11个晶体管和4个电容。
示例性的，如图8或者图9所示，阵列基板100的非显示区NA可包括绑定区NA1，绑定区NA1可设置有第一触发信号端STV1和第二触发信号端STV2，第一触发信号端STV1可与第一级第一移位寄存器单元21电连接，用于向第一级第一移位寄存器单元21提供触发信号。除最后一级第一移位寄存器单元21之外，第k级第一移位寄存器单元21的输出端输出的信号可作为第k+1级第一移位寄存器单元21的触发信号。第二触发信号端STV2可与第一级第二移位寄存器单元31电连接，用于向第一级第二移位寄存器单元31提供触发信号。除最后一级第二移位寄存器单元31之外，第k级第二移位寄存器单元31的输出端输出的信号可作为第k+1级第二移位寄存器单元31的触发信号。其中，k为正整数。
在一些可选的实施例中，第二移位寄存器单元31可用于向像素电路10提供发光控制信号，请结合参考图11和图12，第二移位寄存器单元31可以包括第一输出晶体管M210和第二输出晶体管M220，第一输出晶体管M210和第二输出晶体管M220均与第二移位寄存器单元31的输出端OUT2电连接，第一输出晶体管M210和第二输出晶体管M220可沿第二方向Y排布且在第二方向Y上相邻。以第二方向Y为列方向为例，可以理解为第一输出晶体管M210和第二输出晶体管M220位于同一列。
示例性的，如图11所示，第二移位寄存器单元31还可以包括晶体管M21、M22、M23、M24、M25、M26、M27、M28、M21、M29以及电容C21、C22、C23、C24。各晶体管及电容的连接方式如图11所示，在此不再详细赘述。可以理解的是，对于除第一级第二移位寄存器单元31之外的其它级第二移位寄存器单元31，图11中第二触发信号端STV2可以为上一级第二移位寄存器单元31的输出端OUT2。
另外，图11中，VGH表示第一固定信号端，VGL表示第二固定信号端。第一固定信号端VGH可提供高电平信号，如+8V或者+7V。第二固定信号端VGL可提供低电平信号，如-8V或者-7V。STV2表示第二触发信号端，除了最后一级第二移位寄存器单元31，其它级第二移位寄存器单元31的输出端OUT2可作为其下一级第二移位寄存器单元31的第二触发信号端。CK2、XCK2表示两个时钟信号端，CK2、XCK2用于向第二移位寄存器单元31提供时钟信号。
晶体管的沟道的宽长比越大，则晶体管的驱动能力越强，因此第二移位寄存器单元31的输出端所连接的第一输出晶体管M210和第二输出晶体管M220的沟道宽长比可设置为比其它晶体管的沟道宽长比大，因此，第一输出晶体管M210、第二输出晶体管M220占用的面积大于其它晶体管占用的面积，本申请实施例中将第一输出晶体管M210、第二输出晶体管M220设置为位于同一列，相对于第一输出晶体管M210、第二输出晶体管M220位于两列，可减少第一输出晶体管M210、第二输出晶体管M220在第一方向X上占用的空间，从而降低阵列基板在第一方向X上的非显示区的宽度，更有利于提高显示面板的屏占比。
示例性的，第一输出晶体管M210和第二输出晶体管M220的沟道宽长可以相同。
在一些可选的实施例中，第一输出晶体管M210在阵列基板所在平面上的正投影和第二输出晶体管M220在阵列基板所在平面上的正投影在第二方向Y上重叠。示例性的，第一输出晶体管M210在阵列基板所在平面上的正投影在第一方向X上相对的两个边缘之间在第一方向X上的最大距离，可以与第二输出晶体管M220在阵列基板所在平面上的正投影在第一方向X上相对的两个边缘之间在第一方向X上的最大距离相等，且第一输出晶体管M210和第二输出晶体管M220在第二方向Y上可以无错位分布。示例性的，在允许的工艺误差范围内，第一输出晶体管M210和第二输出晶体管M220在阵列基板所在平面上的正投影在第二方向Y上均可认为重叠。如此，可进一步减少第一输出晶体管M210、第二输出晶体管M220在第一方向X上占用的空间，从而进一步降低阵列基板在第一方向X上的非显示区的宽度，更有利于提高显示面板的屏占比。
示例性的，如图11所示，以第一方向X为行方向，第二方向Y为列方向为例。晶体管M21、M26、M25可以在第二方向Y上呈一列分布。晶体管M27、M28可以在第二方向Y上呈一列分布。晶体管M22、M23可以在第一方向X上呈一行分布。在第一方向X上，晶体管M24可位于晶体管M22与晶体管M26之间，电容C21可位于晶体管M24与晶体管M26之间，晶体管M29可位于晶体管M28与晶体管M220之间，电容C23可位于晶体管M210与晶体管M27之间。在第二方向Y上，电容C22可位于电容C24与晶体管M22、M23之间。图11仅仅是一种示例，并不用于限定本申请。
在一些可选的实施例中，请参考图10和图13，第一移位寄存器单元21可包括第三输出晶体管M17及第一电容C11，第三输出晶体管M17的源极或者漏极与第一移位寄存器单元21的输出端OUT1电连接，第一电容C11的一个极板与第三输出晶体管M17的栅极电连接，第一电容C11位于第三输出晶体管M17远离显示区AA的一侧。
示例性的，如图10所示，第一移位寄存器单元21也可以包括晶体管M11、M12、M13、M14、M15、M16、M18以及电容C12。其中，M11为第一输入晶体管，M18为第四输出晶体管，M16为第一节点控制晶体管。各晶体管及电容的连接方式如图10所示，在此不再详细赘述。可以理解的是，对于除第一级第一移位寄存器单元21之外的其它级第一移位寄存器单元21，图10中第一触发信号端STV1可以为上一级第一移位寄存器单元21的输出端OUT1。
另外，图10中，VGH表示第一固定信号端，VGL表示第二固定信号端。第一固定信号端VGH可提供高电平信号，如+8V或者+7V。第二固定信号端VGH可提供低电平信号，如-8V或者-7V。STV1表示第一触发信号端，除了最后一级第一移位寄存器单元21，其它级第一移位寄存器单元21的输出端OUT1可作为其下一级第一移位寄存器单元21的第一触发信号端。CK1、XCK1表示两个时钟信号端，CK1、XCK1用于向第一移位寄存器单元21提供时钟信号。
如图13所示，第一移位寄存器单元21包括多个晶体管，为了方便将第一移位寄存器单元21的输出端OUT1与显示区AA内的像素电路10的连接，第一移位寄存器单元21的输出晶体管可靠近显示区设置，其它晶体管可设置再第一移位寄存器单元21的输出晶体管远离显示区AA的一侧。本申请实施例中，通过将第一电容C11设置于第三输出晶体管M17远离显示区AA的一侧，这样在第一方向X上，第一电容C11可位于第三输出晶体管M17与其它晶体管之间，例如，在第一方向X上，第一电容C11可位于第三输出晶体管M17与晶体管M5之间，相对于第一电容C11位于第三输出晶体管M17靠近显示区AA的一侧，可不必增大第一移位寄存器单元21在第一方向X上的尺寸就能设置下第一电容C11，从而降低阵列基板在第一方向X上的非显示区的宽度，更有利于提高显示面板的屏占比。
在一些可选的实施例中，请继续参考图10和图13，第一移位寄存器单元21可包括第一节点控制晶体管M16、第一输入晶体管M11和第四输出晶体管M18；第四输出晶体管M18的第一极电连接第一移位寄存器单元21的输出端OUT1，第四输出晶体管M18的第二极电连接时钟信号端；除第一级第一移位寄存器单元21之外，其它级第一移位寄存器单元21中的第一节点控制晶体管M16的第一极电连接上一级第一移位寄存器单元的输出端，第一节点控制晶体管M16的第二极电连接第三输出晶体管M17的栅极，第一节点控制晶体管M16的栅极耦接第四输出晶体管M18的栅极和第一输入晶体管M11的第二极；除第一级第一移位寄存器单元21之外，其它级第一移位寄存器单元21中的第一输入晶体管M11的第一极电连接上一级第一移位寄存器单元的输出端，第一输入晶体管M11的第二极耦接第四输出晶体管M18的栅极。
如图13所示，由于第一节点控制晶体管M16的第一极以及第一输入晶体管M11的第一极均电连接上一级第一移位寄存器单元21的输出端，因此，第一节点控制晶体管M16和第一输入晶体管M11可共用一条级联走线实现与上一级第一移位寄存器单元的输出端的电连接，可减少级联走线的数量，优化布线空间，有利于提高显示面板的屏占比。
在一些可选的实施例中，如图14所示，第j+1级第一移位寄存器单元21中的第一节点控制晶体管M16的第一极以及第一输入晶体管M11的第一极通过级联走线201与第j级第一移位寄存器单元21的输出端OUT1连接，级联走线201沿第一方向X延伸，且级联走线201位于第j级第一移位寄存器单元21和第j+1级第一移位寄存器单元21之间，j为正整数。
示例性的，第一移位寄存器单元21的输出端OUT1可位于其靠近显示区的一侧，第一移位寄存器单元21中的第一节点控制晶体管M16以及第一输入晶体管M11可位于其远离显示区的一侧。级联走线201与其它非固定电位信号线之间可以无交叠。
本申请实施例中，由于第一节点控制晶体管M16和第一输入晶体管M11共用一条级联走线201，相对于利用两条级联走线来连接第一节点控制晶体管M16和第一输入晶体管M11，可减少级联走线的数量，有利于提高显示面板的屏占比。并且仅设置一条级联走线，比较容易避免级联走线201与其它非固定电位信号线之间存在交叠，进而可以避免耦合，保证级联走线201上信号的稳定性。
在一些可选的实施例中，请继续参考图14，阵列基板还可以包括沿第二方向Y延伸的第一固定电位信号线411和第二固定电位信号线412，多个第一移位寄存器单元21和多个第二移位寄存器单元22共用第一固定电位信号线411和第二固定电位信号线412。第一固定电位信号线411可用于传输高电平信号，例如第一固定电位信号线411可与第一固定信号端VGH电连接。第二固定电位信号线412可用于传输低电平信号，例如第二固定电位信号线412可与第二固定信号端VGL电连接。相对于设置两条分别电连接第一移位寄存器单元21和第二移位寄存器单元22，或者设置两条第二固定电位信号线412分别电连接第一移位寄存器单元21和第二移位寄存器单元22，可减少第一固定电位信号线411和第二固定电位信号线412的条数，从而进一步提高显示面板的屏占比。
示例性的，第二固定电位信号线412在阵列基板所在平面上的正投影可与第一移位寄存器单元21及第二移位寄存器单元22在阵列基板所在平面上的正投影交叠，第一固定电位信号线411在阵列基板所在平面上的正投影可与第一移位寄存器单元21及第二移位寄存器单元22在阵列基板所在平面上的正投影无交叠。示例性的，至少一条第一固定电位信号线411可设置在第一移位寄存器单元21及第二移位寄存器单元22远离显示区的一侧。
示例性的，请继续参考图14，阵列基板还可以包括时钟信号线421、422、431、432，触发信号线441、442。时钟信号线421、422可以与第一移位寄存器单元21电连接，时钟信号线431、432可以与第二移位寄存器单元31电连接。时钟信号线421可以与时钟信号端CK1电连接，时钟信号线422可以与时钟信号端XCK1电连接，时钟信号线431可以与时钟信号端CK2电连接，时钟信号线432可以与时钟信号端XCK2电连接。触发信号线441可与第一级第一移位寄存器单元21以及第一触发信号端STV1电连接，触发信号线442可与第一级第二移位寄存器单元31以及第二触发信号端STV2电连接。
示例性的，阵列基板100可包括衬底01和位于衬底一侧的驱动器件层02，像素电路10、第一栅极驱动电路21、第二栅极驱动电路20以及信号线可设置于驱动器件层02。示例性的，以阵列基板的晶体管为多晶硅晶体管为例，驱动器件层02可包括层叠设置的第一金属层M1、第二金属层M2、第三金属层M3，驱动器件层02还可以包括半导体层b、栅绝缘层GI、电容绝缘层IMD、层间介质层ILD以及平坦化层PLN，各膜层的位置关系可参考图15，在此不在详细赘述。
可选的，像素电路10、第一栅极驱动电路21、第二栅极驱动电路20中各晶体管的有源层可设置于半导体层b，各晶体管的栅极可设置于第一金属层M1，各晶体管的源极和/或漏极可设置于第三金属层M3。像素电路10、第一栅极驱动电路21、第二栅极驱动电路20中各电容的至少一个极板可设置在第二金属层M2。第一固定电位信号线411、第二固定电位信号线412、时钟信号线421、422、431、432以及触发信号线441、442中的至少一者可设置在第三金属层M3。上述仅仅是一个示例，并不用于限定本申请。
为了保证阵列基板具有较好的驱动性能以及具有较低的漏电流，阵列基板可包括低温多晶硅晶体管和氧化物晶体管。如图16所示，图16与图15的不同之处在于，图16所示的驱动器件层02除绝缘层之外多了一层半导体层和一层金属层。具体的，如图16，驱动器件层02可包括第一半导体层b1，第二半导体层b2，层叠的金属层M1、M2、M3、M4，第一栅绝缘层GI1，电容绝缘层IMD，第一层间介质层ILD1，第二栅绝缘层GI2，第二层间介质层ILD2，以及平坦化层PLN，各膜层的位置关系可参考图16，在此不在详细赘述。
示例性的，阵列基板中的各低温多晶硅晶体管的有源层可设置于第一半导体层b1，各低温多晶硅晶体管的栅极可设置于第一金属层M1，各低温多晶硅晶体管的源极和/或漏极可设置于第四金属层M4。阵列基板中的各氧化物晶体管的有源层可设置于第二半导体层b2，各氧化物晶体管的栅极可设置于第三金属层M3，各氧化物晶体管的源极和/或漏极可设置于第四金属层M4。像素电路10、第一栅极驱动电路21、第二栅极驱动电路20中各电容的至少一个极板可设置在第二金属层M2。第一固定电位信号线411、第二固定电位信号线412、时钟信号线421、422、431、432以及触发信号线441、442中的至少一者可设置在第四金属层M4，或者第一固定电位信号线411、第二固定电位信号线412、时钟信号线421、422、431、432以及触发信号线441、442中的至少一者可设置在第三金属层M3，如此设置可以减小位于同一金属层中的走线数量，从而减小同一膜层中布线占用的空间，降低非显示区的整体宽度。上述仅仅是一个示例，并不用于限定本申请。
如上文所述，相对于仅包括低温多晶硅晶体管的阵列基板，阵列基板既包括低温多晶硅晶体管又包括氧化物晶体管时，其驱动器件层02的金属膜层要多一些，这样在厚度方向上，信号线具有更多的可设置区域。在一些可选的实施例中，如图17所示，阵列基板还包括第一时钟信号线42，第一时钟信号线42在阵列基板所在平面上的正投影与第一栅极驱动电路21和第二栅极驱动电路31中至少一者在阵列基板所在平面上的正投影交叠。相对于第一时钟信号线42与第一栅极驱动电路21及第二栅极驱动电路31无交叠，可进一步降低阵列基板的非显示区的宽度，从而更有利于提高显示面板的屏占比。
需要说明的是，在不矛盾的情况下，上述提供的各实施例可以互相结合。
本申请实施例提供还一种显示面板，包括如上述任一实施例所述的阵列基板。图18示出本申请一种实施例提供的显示面板的结构示意图。如图18所示，该显示面板200包括上述任一实施例所述的阵列基板100及位于阵列基板100上的发光层201。示例性的，发光层201可以是有机发光层，即该显示面板200可以是有机发光二极管(Organic LightEmitting Diode，OLED)显示面板。本申请实施例提供的显示面板，具有本申请实施例提供的阵列基板的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。
本申请还提供了一种显示装置，包括本申请提供的阵列基板。请参考图19，图19是本申请实施例提供的一种显示装置的结构示意图。图19提供的显示装置1000包括本申请上述任一实施例提供的显示面板200。图19实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。
依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (22)

1.一种阵列基板，其特征在于，具有显示区和围绕所述显示区的非显示区，所述阵列基板包括：
多个像素电路，所述多个像素电路沿第一方向和第二方向呈阵列排布，且分布于所述显示区，所述第一方向和所述第二方向交叉；
第一栅极驱动电路，设置于所述非显示区，包括多个级联的第一移位寄存器单元；
第二栅极驱动电路，设置于所述非显示区且与所述第一栅极驱动电路位于所述显示区的同一侧，包括多个级联的第二移位寄存器单元；
所述第一栅极驱动电路和所述第二栅极驱动电路与所述像素电路中的不同晶体管电连接，所述第一栅极驱动电路在所述阵列基板所在平面上的正投影与所述第二栅极驱动电路在所述阵列基板所在平面上的正投影沿所述第二方向至少部分交叠。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一栅极驱动电路包括扫描驱动电路，所述第二栅极驱动电路包括发光控制驱动电路。
3.根据权利要求2所述的阵列基板，其特征在于，所述像素电路包括第一类晶体管和第二类晶体管，所述第一移位寄存器单元包括第一类移位寄存器单元和第二类移位寄存器单元，所述第一类移位寄存器单元和所述第二类移位寄存器单元中的一者与所述第一类晶体管电连接，另一者与所述第二晶体管类电连接；所述第一类晶体管为N型晶体管，所述第二类晶体管为P型晶体管；
所述第一类移位寄存器单元在所述阵列基板所在平面上的正投影和所述第二类移位寄存器单元在所述阵列基板所在平面上的正投影沿所述第二方向无交叠，所述第二栅极驱动电路在所述阵列基板所在平面上的正投影与所述第一类移位寄存器单元和所述第二类移位寄存器单元中的一者在所述阵列基板所在平面上的正投影沿所述第二方向交叠。
4.根据权利要求1所述的阵列基板，其特征在于，在所述第二方向上，至少两个相邻的所述第二移位寄存器单元之间分布有所述第一移位寄存器单元。
5.根据权利要求1所述的阵列基板，其特征在于，在所述第二方向上，任意两个相邻的所述第二移位寄存器单元之间均分布有所述第一移位寄存器单元。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一栅极驱动电路包括N个级联的第一移位寄存器单元，在所述第二方向上，任意两个相邻的所述第二移位寄存器单元之间均分布有i个所述第一移位寄存器单元，i和N均为正整数，且i≤N。
7.根据权利要求6所述的阵列基板，其特征在于，i＝2，所述第二移位寄存器单元与两行所述像素电路电连接；或者，i＝4，所述第二移位寄存器单元与四行所述像素电路电连接。
8.根据权利要求1所述的阵列基板，其特征在于，所述第一移位寄存器单元在所述第二方向上的长度小于所述像素电路在所述第二方向上的长度，和/或，所述第二移位寄存器单元在所述第二方向上的长度小于所述像素电路在所述第二方向上的长度。
9.根据权利要求6所述的阵列基板，其特征在于，i＝2，所述第二移位寄存器单元与两行所述像素电路电连接，两个相邻的所述第一移位寄存器单元和一个所述第二移位寄存器单元在所述第二方向上的总长度为第一长度，在所述第二方向上相邻的两个所述像素电路在所述第二方向上的总长度为第二长度，所述第一长度与所述第二长度相同；
或者，i＝4，所述第二移位寄存器单元与四行所述像素电路电连接，四个相邻的所述第一移位寄存器单元和一个所述第二移位寄存器单元在所述第二方向上的总长度为第三长度，在所述第二方向上相邻的四个所述像素电路在所述第二方向上的总长度为第四长度，所述第三长度与所述第四长度相同。
10.根据权利要求6所述的阵列基板，其特征在于，i＝2，所述第二移位寄存器单元与两行所述像素电路电连接，所述第一移位寄存器单元的长宽比的范围为4.5:1～5.5:1，所述第二移位寄存器单元的长宽比的范围为4.2:1～5.2:1，或者，i＝4，所述第二移位寄存器单元与四行所述像素电路电连接，所述第一移位寄存器单元的长宽比的范围为4.2:1～5.2:1，所述第二移位寄存器单元的长宽比的范围为4.0:1～5.0:1，所述第一移位寄存器单元的长宽比为所述第一移位寄存器单元在所述第一方向上的长度与其在所述第二方向上的长度的比值，所述第二移位寄存器单元的长宽比为所述第二移位寄存器单元在所述第一方向上的长度与其在所述第二方向上的长度的比值。
11.根据权利要求10所述的阵列基板，其特征在于，i＝2，所述第二移位寄存器单元与两行所述像素电路电连接，所述第一移位寄存器单元的长宽比为5.0:1，所述第二移位寄存器单元的长宽比为4.7:1，或者，i＝4，所述第二移位寄存器单元与四行所述像素电路电连接，所述第一移位寄存器单元的长宽比为4.8:1，所述第二移位寄存器单元的长宽比为4.6:1。
12.根据权利要求10所述的阵列基板，其特征在于，所述第一移位寄存器单元在所述第一方向上的长度与所述第二移位寄存器单元在所述第一方向上的长度相等。
13.根据权利要求10所述的阵列基板，其特征在于，所述第一移位寄存器单元中的晶体管和电容的总数量小于所述第二移位寄存器单元中的晶体管和电容的总数量，所述第一移位寄存器单元在所述第二方向上的长度小于所述第二移位寄存器单元在所述第二方向上的长度；
或者，所述第一移位寄存器单元中的晶体管和电容的总数量大于或等于所述第二移位寄存器单元中的晶体管和电容的总数量，所述第一移位寄存器单元在所述第二方向上的长度大于或等于所述第二移位寄存器单元在所述第二方向上的长度。
14.根据权利要求2所述的阵列基板，其特征在于，所述第二移位寄存器单元包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管和所述第二输出晶体管均与所述第二移位寄存器单元的输出端电连接，所述第一输出晶体管和所述第二输出晶体管沿所述第二方向排布且在所述第二方向上相邻。
15.根据权利要求14所述的阵列基板，其特征在于，第一输出晶体管在所述阵列基板所在平面上的正投影和所述第二输出晶体管在所述阵列基板所在平面上的正投影在所述第二方向上重叠。
16.根据权利要求2所述的阵列基板，其特征在于，所述第一移位寄存器单元包括第三输出晶体管及第一电容，所述第三输出晶体管的源极或者漏极与所述第一移位寄存器单元的输出端电连接，所述第一电容的一个极板与所述第三输出晶体管的栅极电连接，所述第一电容位于所述第三输出晶体管远离所述显示区的一侧。
17.根据权利要求16所述的阵列基板，其特征在于，所述第一移位寄存器单元包括第一节点控制晶体管、第一输入晶体管和第四输出晶体管；
所述第四输出晶体管的第一极电连接所述第一移位寄存器单元的输出端，所述第四输出晶体管的第二极电连接时钟信号端；
除第一级所述第一移位寄存器单元之外，其它级所述第一移位寄存器单元中的所述第一节点控制晶体管的第一极电连接上一级所述第一移位寄存器单元的输出端，所述第一节点控制晶体管的第二极电连接所述第三输出晶体管的栅极，所述第一节点控制晶体管的栅极耦接所述第四输出晶体管的栅极和所述第一输入晶体管的第二极；
除第一级所述第一移位寄存器单元之外，其它级所述第一移位寄存器单元中的所述第一输入晶体管的第一极电连接上一级所述第一移位寄存器单元的输出端，所述第一输入晶体管的第二极耦接所述第四输出晶体管的栅极。
18.根据权利要求17所述的阵列基板，其特征在于，第j+1级所述第一移位寄存器单元中的所述第一节点控制晶体管的第一极以及所述第一输入晶体管的第一极通过级联走线与第j级所述第一移位寄存器单元的输出端连接，所述级联走线沿所述第一方向延伸的，且所述级联走线位于第j级所述第一移位寄存器单元和第j+1级所述第一移位寄存器单元之间，j为正整数。
19.根据权利要求2所述的阵列基板，其特征在于，所述阵列基板还包括沿所述第二方向延伸的第一固定电位信号线和第二固定电位信号线，多个所述第一移位寄存器单元和多个所述第二移位寄存器单元共用所述第一固定电位信号线和所述第二固定电位信号线。
20.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括第一时钟信号线，所述第一时钟信号线在所述阵列基板所在平面上的正投影与所述第一栅极驱动电路和所述第二栅极驱动电路中至少一者在所述阵列基板所在平面上的正投影交叠。
21.一种显示面板，其特征在于，包括如权利要求1至20任一项所述的阵列基板。
22.一种显示装置，其特征在于，包括如权利要求21所述的显示面板。
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