JP2022551772A - 表示基板及びその製造方法、表示装置 - Google Patents

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Abstract

表示基板及びその製造方法、表示装置である。該表示基板は、画素アレイ領域と周辺領域とを含むベース基板と、周辺領域内に設けられかつベース基板の第１側に位置する第１走査駆動回路、複数の電源線、第１信号線群及び第２信号線群と、を含む。第１走査駆動回路は、カスケード接続される複数の第１シフトレジスタを含み、複数の電源線は、第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに複数の電源電圧を供給するように構成され、第１信号線群は、少なくとも1つのタイミング信号線を含み、第２信号線群は、第１トリガ信号を１段目の第１シフトレジスタに供給するように構成される第１トリガ信号線を含み、第１トリガ信号線は、複数の電源線と画素アレイ領域との間に位置する。該表示基板は、信号線の導入を容易にし、大サイズの表示パネルの表示の実現に有利である。

Description

本開示の実施例は、表示基板及びその製造方法、表示装置に関する。
表示技術分野において、例えば、液晶表示パネル又は有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルの画素アレイは、一般的に、複数行のゲート線と、ゲート線と交差する複数列のデータ線と、を含む。ゲート線に対する駆動は、ボンディングされる集積駆動回路によって実現されてもよい。近年、非晶質シリコン薄膜トランジスタ又は酸化物薄膜トランジスタの製造プロセスの絶え間ない向上に伴って、ゲート線駆動回路を薄膜トランジスタアレイ基板に直接に集積してＧＯＡ（Ｇａｔｅ ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ）を形成してゲート線を駆動することもできるようになっている。例えば、カスケード接続される複数のシフトレジスタユニットを含むＧＯＡを用いて画素アレイの複数行のゲート線にオン・オフ状態の電圧信号（走査信号）を供給することができ、これにより、例えば、複数行のゲート線が順次オンになるよう制御するとともに、各画素セルに表示画像の各階調に必要な階調電圧を形成して、１フレームの画像を表示するように、データ線によって画素アレイにおける対応する行の画素セルにデータ信号を供給する。
本開示の少なくとも一実施例では、画素アレイ領域と周辺領域とを含むベース基板と、前記周辺領域内に設けられ、かつ、前記ベース基板の第１側に位置する第１走査駆動回路、複数の電源線、第１信号線群及び第２信号線群と、を含む表示基板が提供される。前記第１走査駆動回路は、カスケード接続される複数の第１シフトレジスタを含み、前記複数の電源線は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに複数の電源電圧を供給するように構成され、前記第１信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに少なくとも1つのタイミング信号を供給するように構成される少なくとも1つのタイミング信号線を含み、前記第２信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタのうちの１段目の第１シフトレジスタに接続されて、第１トリガ信号を前記１段目の第１シフトレジスタに供給するように構成される第１トリガ信号線を含み、前記第１トリガ信号線は、前記複数の電源線と前記画素アレイ領域との間に位置する。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第２信号線群は、前記第１走査駆動回路の前記画素アレイ領域に近い側に位置し、前記第１信号線群は、前記第１走査駆動回路の前記第２信号線群が位置する側と対向する他方側に位置する。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記画素アレイ領域は、互いに並列でありかつ重複しない第１表示領域と第２表示領域とを含み、前記第１走査駆動回路は、前記第１表示領域に接続されて、表示するように前記第１表示領域を駆動し、前記表示基板は、前記周辺領域内に設けられかつ前記ベース基板の第１側に位置する、前記画素アレイの走査方向に沿って前記第１走査駆動回路と共に順に配列され、かつ前記第２表示領域に接続されて、表示するように前記第２表示領域を駆動する第２走査駆動回路をさらに含む。前記第２走査駆動回路は、カスケード接続される複数の第２シフトレジスタを含み、前記第２信号線群は、前記第２走査駆動回路に含まれるカスケード接続される複数の第２シフトレジスタのうちの１段目の第２シフトレジスタに接続されて、前記第２走査駆動回路に含まれる１段目の第２シフトレジスタに第２トリガ信号を供給する第２トリガ信号線をさらに含む。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１トリガ信号線及び前記第２トリガ信号線の延在長さは、前記第１走査駆動回路及び前記第２走査駆動回路の配列長さと同じである。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１トリガ信号線と前記第２トリガ信号線とが並設される。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記複数の電源線は、第１電源線及び第２電源線を含み、前記第１電源線及び前記第２電源線は、同一の第１電源電圧を供給するように構成される。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１電源線の前記ベース基板への正射影は、前記第１走査駆動回路の前記ベース基板への正射影と一部に重複し、前記第２電源線の前記ベース基板への正射影は、前記第１電源線の前記ベース基板への正射影と、前記第２信号線群の前記ベース基板への正射影との間に位置する。
例えば、本開示の少なくとも一実施例に係る表示基板は、少なくとも一つの第１抵抗をさらに含み、前記第１抵抗は、前記第１走査駆動回路の前記１段目の第１シフトレジスタから離れる側に位置し、前記第１トリガ信号線は、前記少なくとも一つの第１抵抗を介して前記第１走査駆動回路の１段目の第１シフトレジスタに接続される。
例えば、本開示の少なくとも一実施例に係る表示基板は、少なくとも一つの第２抵抗をさらに含み、前記第２抵抗は、前記第１走査駆動回路の最終段の第１シフトレジスタと前記第２走査駆動回路の１段目の第２シフトレジスタとの間に位置し、前記第２トリガ信号線は、前記少なくとも一つの第２抵抗を介して前記第２走査駆動回路の１段目の第２シフトレジスタに接続される。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１抵抗と前記第２抵抗との抵抗値が異なる。
例えば、本開示の少なくとも一実施例に係る表示基板は、前記第１表示領域と前記第２表示領域との間に位置する折り返し線をさらに含み、前記第２抵抗は、前記折り返し線の延在方向に位置し、前記折り返し線の延在方向は、前記第１信号線群及び前記第２信号線群の延在方向と垂直である。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記少なくとも１つの第２抵抗の前記ベース基板への正射影は、前記第１走査駆動回路の最終段の第１シフトレジスタの前記ベース基板への正射影と、前記第２走査駆動回路の１段目の第２シフトレジスタの前記ベース基板への正射影との間に位置する。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記少なくとも一つの第１抵抗は、前記ベース基板と垂直な方向において前記ベース基板と前記第２信号線群との間に位置し、前記少なくとも一つの第１抵抗の前記ベース基板への正投影が、前記第２信号線群の前記ベース基板への正投影の前記画素アレイ領域から離れる側に位置する。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１抵抗の材料は、半導体材料である。
例えば、本開示の少なくとも一実施例に係る表示基板は、少なくとも一つの第１接続線と、少なくとも一つの第２接続線とをさらに含み、前記第１接続線は、前記少なくとも一つの第１抵抗の一端と前記第１走査駆動回路の１段目の第１シフトレジスタとを接続し、前記第２接続線は、前記少なくとも一つの第１抵抗の他端と前記第１トリガ信号線とを接続する。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１接続線及び前記第２接続線は、前記少なくとも一つの第１抵抗の前記ベース基板から離れる側に位置する。
例えば、本開示の少なくとも一実施例に係る表示基板は、第１導電接続部と、第２導電接続部と、第１絶縁層と、第２絶縁層と、をさらに含み、前記第１導電接続部及び前記第２導電接続部は、前記第１接続線及び前記第２接続線の前記ベース基板から離れる側に位置し、前記複数の電源線、前記第１信号線群及び前記第２信号線群と同層に設けられ、前記第１絶縁層は、前記ベース基板と垂直な方向において前記少なくとも一つの第１抵抗と前記第１接続線及び前記第２接続線との間に位置し、前記第２絶縁層は、前記ベース基板と垂直な方向において前記第１接続線及び前記第２接続線と前記第１導電接続部及び前記第２導電接続部との間に位置する。前記第１導電接続部の一端は、前記第２絶縁層を貫通するスルーホールを介して前記第１接続線の一端に接続され、前記第１導電接続部の他端は、前記第１絶縁層及び前記第２絶縁層を貫通するスルーホールを介して前記少なくとも一つの第１抵抗の一端に接続され、前記第１接続線の他端は、前記第１走査駆動回路の１段目の第１シフトレジスタに接続され、前記第２導電接続部の一端は、前記第２絶縁層を貫通するスルーホールを介して前記第２接続線の一端に接続され、前記第２導電接続部の他端は、前記第１絶縁層及び前記第２絶縁層を貫通するスルーホールを介して前記少なくとも一つの第１抵抗の他端に接続され、前記第２接続線の他端は、前記第２絶縁層を貫通するスルーホールを介して前記第１トリガ信号線に接続される。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１走査駆動回路の各第１シフトレジスタは、前記第１電源線に接続される第１構成トランジスタと、前記第２電源線に接続される第２構成トランジスタ及び第３構成トランジスタとを含み、前記第１構成トランジスタの前記ベース基板への正射影は、前記第１信号線群の前記ベース基板への正射影と前記第１電源線の前記ベース基板への正射影との間に位置し、且つ前記第１電源線の前記ベース基板への正射影に近く、前記第２構成トランジスタ及び第３構成トランジスタの前記ベース基板への正射影は、前記第１電源線の前記ベース基板への正射影と前記第２電源線の前記ベース基板への正射影との間に位置し、前記第２電源線の前記ベース基板への正射影に近い。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記複数の電源線は、第３電源線と第４電源線とを含み、前記第３電源線と前記第４電源線とは、同一の第２電源電圧を供給するように構成され、前記第４電源線の前記ベース基板への正射影は、前記第１走査駆動回路の前記ベース基板への正射影と一部に重複し、前記第３電源線の前記ベース基板への正射影は、前記第４電源線の前記ベース基板への正射影と、前記第１信号線群の前記ベース基板への正射影との間に位置する。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１走査駆動回路の各第１シフトレジスタは、前記第３電源線に接続される第４構成トランジスタと、前記第４電源線に接続される第５構成トランジスタとをさらに含み、前記第４構成トランジスタの前記ベース基板への正射影は、前記第３電源線の前記ベース基板への正射影の、前記第１信号線群の前記ベース基板への正射影から離れる側に位置し、且つ前記第３電源線の前記ベース基板への正射影に近く、前記第５構成トランジスタの前記ベース基板への正射影は、前記第４電源線の前記ベース基板への正射影と前記第２信号線群の前記ベース基板への正射影との間に位置し、前記第４電源線の前記ベース基板への正射影に近い。
本開示の少なくとも一実施例では、画素アレイ領域と周辺領域とを含むベース基板と、前記周辺領域内に設けられかつ前記ベース基板の第１側に位置する第１走査駆動回路、複数の電源線、第１信号線群及び第２信号線群と、を含む表示基板が提供される。前記第１走査駆動回路は、カスケード接続される複数の第１シフトレジスタを含み、前記複数の電源線は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに複数の電源電圧を供給するように構成され、前記第１信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに少なくとも1つのタイミング信号を供給するように構成される少なくとも1つのタイミング信号線を含み、前記第２信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタのうちの１段目の第１シフトレジスタに接続されて、第１トリガ信号を前記１段目の第１シフトレジスタに供給するように構成される第１トリガ信号線を含み、前記第１走査駆動回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、含み、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、それぞれ前記第１信号線群に接続され、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタのチャネルの延在方向は、前記第１信号線群及び前記第２信号線群の延在方向と平行である。
例えば、本開示の少なくとも一実施例に係る表示基板では、前記第１走査駆動回路は、前記第１信号線群にそれぞれ接続される第６トランジスタと第７トランジスタとをさらに含み、前記第６トランジスタ及び前記第７トランジスタのチャネルの延在方向は、前記第１信号線群及び前記第２信号線群の延在方向と平行である。
本開示の少なくとも一実施例では、本開示のいずれかの実施例に係る表示基板を含む表示装置がさらに提供される。
本開示の少なくとも一実施例では、ベース基板を提供するステップと、前記ベース基板と垂直な方向において、半導体層、第１絶縁層、第１導電層、第２絶縁層、第２導電層、第３絶縁層及び第３導電層を順に形成するステップと、を含み、前記電源線、前記第１信号線群及び前記第２信号線群が前記第３導電層に位置し、前記第１走査駆動回路が前記半導体層、前記第１導電層及び前記第２導電層に形成され、前記第１走査駆動回路が前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層を貫通するスルーホールを介してそれぞれ前記電源線、前記第１信号線群及び前記第２信号線群に接続される表示基板の製造方法がさらに提供される。
本発明の実施例の技術的解決手段をより明確に説明するために、以下に実施例の図面を簡単に説明する。以下の説明における図面は、単に本発明の一部の実施例に関し、本発明を限定するものではないことが明らかである。
発光制御シフトレジスタの回路図である。 図１に示す発光制御シフトレジスタの動作時の信号タイミングチャートである。 本開示の少なくとも一実施例に係る第１抵抗及び第２抵抗の模式図である。 本開示の少なくとも一実施例に係る表示基板の模式図である。 本開示の少なくとも一実施例に係る表示基板のレイアウト模式図である。 第２走査駆動回路の１段目のシフトレジスタが含まれる表示基板のレイアウト模式図である。 図５Ａに示す表示基板の各層の配線の平面図である。 図５Ｂに示す表示基板に含まれる１段目のシフトレジスタの各層の配線の平面図である。 図５Ａに示す表示基板の各層の配線の平面図である。 図５Ｂに示す表示基板に含まれる１段目のシフトレジスタの各層の配線の平面図である。 図５Ａに示す表示基板の各層の配線の平面図と図５Ｂに示す表示基板に含まれる１段目のシフトレジスタの各層の配線の平面図である。 図５Ａに示す表示基板の各層の配線の平面図である。 図５Ｂに示す表示基板に含まれる１段目のシフトレジスタの各層の配線の平面図である。 図５Ｂに示す表示基板のＡ－Ａ｀方向の断面図である。 本開示の少なくとも一実施例に係る表示装置の概略図である。 本開示の少なくとも一実施例に係る表示基板の製造方法のフローチャートである。
本発明の実施例の目的、技術的解決手段及び利点をより明確にするために、以下では本発明の実施例の図面を参照し、本発明の実施例の技術的解決手段を明確かつ完全に説明する。明らかに、説明される実施例は、本発明の一部の実施例であり、全ての実施例ではない。説明される本発明の実施例に基づき、当業者が創造的な労働をせずに得られる全ての他の実施例は、いずれも本発明の保護範囲に含まれる。
特に定義されない限り、本開示で使用される技術的用語又は科学的用語は、本発明の属する分野における一般的技能を有する者によって理解される通常の意味である。本開示で使用される「第１」、「第２」及び類似する用語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。同様に、「１つ」や「一」、「該」などの類似する用語も数量を制限するものではなく、少なくとも１つが存在することを示すものである。「含む」や「含まれる」などの類似する用語は、挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する用語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに応じて変わる可能性がある。
以下に、いくつかの具体的な実施例により本開示を説明する。本発明の実施例に対する以下の説明が明確かつ簡明になるように、既知の機能及び既知の部材に対する詳細な説明が省略されうる。本発明の実施例のいずれかの部材が１つ以上の図面に記載される場合、各図面において、該部材には同一の符号が付される。
図１は、発光制御シフトレジスタの回路図である。図２は、図１に示す発光制御シフトレジスタの動作時の信号タイミングチャートである。以下、図１及び図２を参照して、該発光制御シフトレジスタの動作プロセスについて簡単に説明する。
図１に示すように、該発光制御シフトレジスタ１００は、１０個のトランジスタ（第１トランジスタＴ１、第２トランジスタＴ２、…、第１０トランジスタＴ１０）及び三つのコンデンサ（第１コンデンサＣ１、第２コンデンサＣ２、第３コンデンサＣ３）を含む。例えば、複数の発光制御シフトレジスタ１００がカスケード接続される場合、１段目のシフトレジスタ１００の第１トランジスタＴ１の第１極は、第１トリガ信号線ＥＳＴＶ１に接続されて第１トリガ信号ＥＳＴＶ１を受信するように構成され、他の各段の発光制御シフトレジスタ１００の第１トランジスタＴ１の第１極は、前段の発光制御シフトレジスタ１００に接続されて、前段の発光制御シフトレジスタ１００から出力される第１出力信号ＥＭを受信する。
なお、図１及び図２のＣＫは第１クロック信号端を示し、ＥＣＫは第１クロック信号線及び第１クロック信号を示し、第１クロック信号端ＣＫが第１クロック信号線ＥＣＫに接続されて第１クロック信号を受信し、ＣＢは第２クロック信号端を示し、ＥＣＢは第２クロック信号線及び第２クロック信号を示し、第２クロック信号端ＣＢが第２クロック信号線ＥＣＢに接続されて第２クロック信号を受信する。例えば、第１クロック信号ＥＣＫ及び第２クロック信号ＥＣＢは、デューティ比が５０％より大きいパルス信号を用いてもよい。ＶＧＨ１は、第１電源線及び第１電源線によって供給される第１電源電圧を示し、例えば、第１電源電圧が直流のハイレベルである。ＶＧＬ１は、第３電源線及び第３電源線によって供給される第２電源電圧を示し、例えば、第２電源電圧が直流のローレベルであり、第１電源電圧が第２電源電圧より大きい。Ｎ１、Ｎ２、Ｎ３及びＮ４は、それぞれ第１ノード、第２ノード、第３ノード及び第４ノードを示す。
図１に示すように、第１トランジスタＴ１のゲートは、第１クロック信号端ＣＫ（すなわち、第１クロック信号線ＥＣＫ）に接続されて第１クロック信号を受信し、第１トランジスタＴ１の第１極は、入力端ＩＮに接続され、第１トランジスタＴ１の第２極は、第１ノードＮ１に接続される。例えば、該発光制御シフトレジスタが１段目のシフトレジスタである場合、入力端ＩＮは、第１トリガ信号線ＥＳＴＶ１に接続されて第１トリガ信号を受信し、該発光制御シフトレジスタが１段目のシフトレジスタ以外の他の各段のシフトレジスタである場合、入力端ＩＮは、その前段の発光制御シフトレジスタの出力端ＯＵＴに接続される。
第２トランジスタＴ２のゲートは、第１ノードＮ１に接続され、第２トランジスタＴ２の第１極は、第１クロック信号線ＥＣＫに接続されて第１クロック信号を受信し、第２トランジスタＴ２の第２極は、第２ノードＮ２に接続される。
第３トランジスタＴ３のゲートは、第１クロック信号線ＥＣＫに接続されて第１クロック信号を受信し、第３トランジスタＴ３の第１極は、第３電源線ＶＧＬ１に接続されて第２電源電圧を受信し、第３トランジスタＴ３の第２極は、第２ノードＮ２に接続される。
第４トランジスタＴ４のゲートは、第２クロック信号端ＣＢ（すなわち、第２クロック信号線ＥＣＢ）に接続されて第２クロック信号を受信し、第４トランジスタＴ４の第１極は、第１ノードＮ１に接続され、第４トランジスタＴ４の第２極は、第５トランジスタＴ５の第１極に接続される。
第５トランジスタＴ５のゲートは、第２ノードＮ２に接続され、第５トランジスタＴ５の第２極は、第１電源線ＶＧＨに接続されて第１電源電圧を受信する。
第６トランジスタＴ６のゲートは、第２ノードＮ２に接続され、第６トランジスタＴ６の第１極は、第２クロック信号線ＥＣＢに接続されて第２クロック信号を受信し、第６トランジスタＴ６の第２極は、第３のノードＮ３に接続される。
第１コンデンサＣ１の第１端は、第２ノードＮ２に接続され、第１コンデンサＣ２の第２端は、第３ノードＮ３に接続される。
第７トランジスタＴ７のゲートは、第２クロック信号線ＥＣＢに接続されて第２クロック信号を受信し、第７トランジスタＴ７の第１ゲートは、第３ノードＮ３に接続され、第７トランジスタＴ７の第２ゲートは、第４ノードＮ４に接続される。
第８トランジスタＴ８のゲートは、第１ノードＮ１に接続され、第８トランジスタＴ８の第１極は、第１電源線ＶＧＨ１に接続されて第１電源電圧を受け、第８トランジスタＴ８の第２極は、第４ノードＮ４に接続される。
第９トランジスタＴ９のゲートは、第４ノードＮ４に接続され、第９トランジスタＴ９の第１極は、第１電源線ＶＧＨ１に接続されて第１電源電圧を受信し、第９トランジスタＴ９の第２極は、出力端ＯＵＴに接続される。
第３コンデンサＣ３の第１端は、第４ノードＮ４に接続され、第３コンデンサＣ３の第２端は、第１電源線ＶＧＨ１に接続されて第１電源電圧を受信する。
第１０トランジスタＴ１０のゲートは、第１ノードＮ１に接続され、第１０トランジスタＴ１０の第１極は、第３電源線ＶＧＬ１に接続されて第２電源電圧を受信し、第１０トランジスタＴ１０の第２極は、出力端ＯＵＴに接続される。
第２コンデンサＣ２の第１端は、第２クロック信号線ＥＣＢに接続されて第２クロック信号を受信し、第２コンデンサＣ２の第２端は、第１ノードＮ１に接続される。
図１に示す発光制御シフトレジスタ１００におけるトランジスタは、いずれもＰ型トランジスタを例として説明され、すなわち各トランジスタは、ゲートにローレベルが入力されるときにオンになり、ハイレベルが入力されるときにオフになる。この場合、第１極はソースであり、第２極はドレインであってもよい。
本開示の実施例は、図１の構成形態を含むがこれに限定されず、例えば、発光制御シフトレジスタ１００における各トランジスタは、Ｎ型トランジスタを用いてもよく、あるいは、Ｐ型トランジスタとＮ型トランジスタとを合わせて用いてもよく、同時に選定されたタイプのトランジスタのポート極性を本開示の実施例における対応するトランジスタのポート極性に従って接続すればよい。
図２は、図１に示す発光制御シフトレジスタの動作時の信号タイミングチャートである。以下、図１及び図２を参照して、該発光制御シフトレジスタの動作プロセスについて詳細に説明する。例えば、１段目の発光制御シフトレジスタ１００の動作原理で説明し、他の各段の発光制御シフトレジスタ１００の動作原理は同様であるため、詳しく説明しない。図２に示すように、該発光制御シフトレジスタの動作プロセスは、６つの段階を含み、それぞれが第１段階Ｐ１、第２段階Ｐ２、第３段階Ｐ３、第４段階Ｐ４、第５段階Ｐ５及び第６段階Ｐ６であり、図２は各段階における各信号の時系列波形を示している。
第１段階Ｐ１では、図２に示すように、第１クロック信号ＥＣＫがローレベルであるので、第１トランジスタＴ１と第３トランジスタＴ３とがオンになり、オンになった第１トランジスタＴ１がハイレベルの第１トリガ信号ＥＳＴＶ１を第１ノードＮ１に伝送することにより、第１ノードＮ１のレベルがハイレベルになるので、第２トランジスタＴ２、第８トランジスタＴ８及び第１０トランジスタＴ１０が、オフになる。なお、オンになった第３トランジスタＴ３がローレベルの第２電源電圧ＶＧＬ１を第２ノードＮ２に伝送することにより、第２ノードＮ２のレベルがローレベルになるので、第５トランジスタＴ５及び第６トランジスタＴ６が、オンになる。第２クロック信号ＥＣＢがハイレベルであるため、第７トランジスタＴ７は、オフになる。なお、第３コンデンサＣ３の蓄積作用で、第４ノードＮ４のレベルをハイレベルに保持することができ、これにより、第９トランジスタＴ９が、オフになる。第１段階Ｐ１では、第９トランジスタＴ９及び第１０トランジスタＴ１０がいずれもオフになるため、該発光制御シフトレジスタ１００の出力端ＯＵＴ＿１から出力される第１出力信号は、その前のローレベルに保持される。
第２段階Ｐ２では、図４に示すように、第２クロック信号ＥＣＢがローレベルであるので、第４トランジスタＴ４、第７トランジスタＴ７が、オンになる。第１クロック信号ＥＣＫがハイレベルであるので、第１トランジスタＴ１及び第３トランジスタＴ３が、オフになる。第１コンデンサＣ１の蓄積作用で、第２ノードＮ２が引き続き一つ前の段階のローレベルに保持されうるので、第５トランジスタＴ５及び第６トランジスタＴ６が、オンになる。ハイレベルの第１電源電圧ＶＧＨ１が、オンになった第５トランジスタＴ５及び第４トランジスタＴ４を介して第１ノードＮ１に伝送されることにより、第１ノードＮ１のレベルが引き続き１つ前の段階のハイレベルに保持されるので、第２トランジスタＴ２、第８トランジスタＴ８及び第１０トランジスタＴ１０は、オフになる。なお、ローレベルの第２クロック信号ＥＣＢが、オンになった第６トランジスタＴ６及び第７トランジスタＴ７を介して第４ノードＮ４に伝送されることにより、第４ノードＮ４のレベルがローレベルになるので、第９トランジスタＴ９がオンになり、オンになった第９トランジスタＴ９がハイレベルの第１電源電圧ＶＧＨ１を出力するので、第２段階Ｐ２において、該発光制御シフトレジスタ１００の出力端ＯＵＴ＿１から出力される第１出力信号は、ハイレベルである。
第３段階Ｐ３では、図４に示すように、第１クロック信号ＥＣＫがローレベルであるため、第１トランジスタＴ１及び第３トランジスタＴ３は、オンになる。第２クロック信号ＥＣＢがハイレベルであるので、第４トランジスタＴ４及び第７トランジスタＴ７は、オフになる。第３コンデンサＣ３の蓄積作用で、第４ノードＮ４のレベルを１つ前の段階のローレベルに保持することができ、これにより、第９トランジスタＴ９がオン状態に保持され、オンになった第９トランジスタＴ９がハイレベルの第１電源電圧ＶＧＨ１を出力するので、第３の段階Ｐ３において、該発光制御シフトレジスタ１００の出力端ＯＵＴ＿１から出力される出力信号は、依然としてハイレベルである。同時に、この段階において、２段目の発光制御シフトレジスタ１００の出力端ＯＵＴ＿２からハイレベルが出力される（具体的には、上記第２段階Ｐ２における１段目の発光制御シフトレジスタの動作プロセスを参照してもよい）。
第４段階Ｐ４では、図４に示すように、第１クロック信号ＥＣＫがハイレベルであるので、第１トランジスタＴ１及び第３トランジスタＴ３は、オフになる。第２クロック信号ＥＣＢがローレベルであるので、第４トランジスタＴ４及び第７トランジスタＴ７は、オンになる。第２コンデンサＣ２の蓄積作用で、第１ノードＮ１のレベルが１つ前の段階のハイレベルに保持されることにより、第２トランジスタＴ２、第８トランジスタＴ８及び第１０トランジスタＴ１０は、オフになる。第１コンデンサＣ１の蓄積作用で、第２ノードＮ２は、引き続き１つ前の段階のローレベルに保持され、第５トランジスタＴ５及び第６トランジスタＴ６は、オンになる。なお、ローレベルの第２クロック信号ＥＣＢがオンになった６トランジスタＴ６及び第７トランジスタＴ７を介して第４ノードＮ４に伝送されることにより、第４ノードＮ４のレベルがローレベルになるので、第９トランジスタＴ９が、オンになり、オンになった第９トランジスタＴ９は、ハイレベルの第１電源電圧ＶＧＨ１を出力するので、第２段階Ｐ２において、該発光制御シフトレジスタ１００の出力端ＯＵＴ＿１から出力される第１出力信号は、依然としてハイレベルである。同時に、この段階では、２段目の発光制御シフトレジスタ１００の出力端ＯＵＴ＿２は、ハイレベルを出力する（具体的には、上記第３段階Ｐ３における１段目の発光制御シフトレジスタの動作プロセスを参照してもよい）。
第５段階Ｐ５では、図４に示すように、第１クロック信号ＥＣＫがローレベルであるので、第１トランジスタＴ１及び第３トランジスタＴ３は、オンになる。第２クロック信号ＥＣＢがハイレベルであるので、第４トランジスタＴ４及び第７トランジスタＴ７は、オフになる。オンになった第１トランジスタＴ１は、第１ノードＮ１のレベルがローレベルになるように、ローレベルの第１トリガ信号ＥＳＴＶを第１ノードＮ１に伝送する。
例えば、第５段階Ｐ５では、第１クロック信号ＥＣＫのローレベルの電圧が－６Ｖであり、第１トリガ信号ＥＳＴＶ１のローレベルの電圧が－６Ｖであり、第１トランジスタＴ１の閾値電圧Ｖｔｈが－１．５Ｖである。第１トランジスタＴ１がＰ型トランジスタであるので、第１トランジスタＴ１がオンになるように、第１トランジスタＴ１のゲート及びソースの電圧Ｖｇｓを第１トランジスタＴ１の閾値電圧Ｖｔｈよりも小さくする必要がある。そのため、第１ノードＮ１が－４．５Ｖまで充電されると、第１トランジスタＴ１は、オフになり、この場合、第１ノードＮ１への充電が停止される。すなわち、この段階では、第１ノードＮ１のローレベルの電圧が－４．５Ｖであるので、第２トランジスタＴ２、第８トランジスタＴ８及び第１０トランジスタＴ１０は、オンになる。オンになった第２トランジスタＴ２が、ローレベルの第１クロック信号ＥＣＫを第２ノードＮ２に伝送することにより、第２ノードＮ２のレベルをさらに低くすることができるので、第２ノードＮ２は、引き続き1つ前の段階のローレベルに保持され、これにより、第５トランジスタＴ５及び第６トランジスタＴ６は、オンになる。なお、オンになった第８トランジスタＴ８は、ハイレベルの第１電源電圧ＶＧＨ１を第４ノードＮ４に伝送することにより、第４ノードＮ４のレベルをハイレベルにするので、第９トランジスタＴ９が、オフになる。オンになった第１０トランジスタＴ１０は、第１ノードＮ１のローレベル（例えば、－４．５Ｖ）に応答して、ローレベルの第２電源電圧ＶＧＬ（例えば、－６Ｖ）を出力する。同様に、第１０トランジスタＴ１０の閾値電圧Ｖｔｈが－１．５Ｖであり、第１０トランジスタＴ１０がオンになるように、第１０トランジスタＴ１０のゲート及びソースの電圧Ｖｇｓを第１０トランジスタＴ１０の閾値電圧Ｖｔｈよりも小さくする必要があるので、出力端ＯＵＴから出力される電圧が－３Ｖであるとき、第１０トランジスタＴ１０は、オフになる。すなわち、この段階では、出力端ＯＵＴのローレベルの電圧が－３Ｖであるので、第５段階Ｐ５において、該発光制御シフトレジスタ１００の出力端ＯＵＴ＿１から出力される出力信号は、第１ローレベル（例えば、－３Ｖ）になる。同時に、この段階では、２段目の発光制御シフトレジスタ１００の出力端ＯＵＴ＿２から、ハイレベルが出力される（具体的には、上記第４段階Ｐ４における１段目の発光制御シフトレジスタの動作プロセスを参照してもよい）。
第６段階Ｐ６では、図４に示すように、第１クロック信号ＥＣＫがハイレベルであり、第２クロック信号ＥＣＢがローレベルであるので、第４トランジスタＴ４及び第７トランジスタＴ７がオンになる。第２クロック信号ＥＣＢが第５段階Ｐ５でのハイレベルからローレベルに変化するので、例えば、変化量がΔｔ（例えば、６Ｖより大きい）であり、第２コンデンサＣ２のブートストラップ効果により、第１ノードＮ１のレベルは、第５段階Ｐ５でのローレベル（例えば、－４．５Ｖ）から、より低いローレベル（例えば、－４．５Ｖ－Δｔ）に変化し、これにより、第２トランジスタＴ２及び第１０トランジスタＴ１０は、第１ノードＮ１のローレベル（例えば、－４．５Ｖ－Δｔ）の制御下でオンになる。上記第１０トランジスタＴ１０の導通特性により、ローレベルの第２電源電圧ＶＧＬ（例えば－６Ｖ）が出力端ＯＵＴに完全に出力されうる。例えば、この第６段階Ｐ６では、該出力端ＯＵＴから出力される電圧は、第２ローレベル（例えば、－６Ｖ）である。同時に、この段階では、２段目の第１シフトレジスタ１００の出力端ＯＵＴ＿２から、ローレベル（例えば、－３Ｖであり、具体的には、上記第４段階Ｐ４における１段目の第１シフトレジスタの動作プロセスを参照してもよい）が出力される。
例えば、図１に示すように、該表示基板の左側に、配線が密集しているので、第１トリガ信号線ＥＳＴＶ１に残されるスペースが比較的小さく、複数のトリガ信号線の導入が不便になる。なお、図１に示すように、第１電源線ＶＧＨ１が1つのみであり、第５トランジスタＴ５、第８トランジスタＴ８及び第９トランジスタＴ９が第１電源線ＶＧＨ１に接続されるように巻き回されるため、表示基板の鉛直方向で占めるスペースが大きくなり、表示基板のレイアウト設計に不利である。
本開示の少なくとも一実施例では、画素アレイ領域と周辺領域とを含むベース基板と、周辺領域内に設けられかつベース基板の第１側に位置する第１走査駆動回路、複数の電源線、第１信号線群及び第２信号線群と、を含む表示基板が提供される。第１走査駆動回路は、カスケード接続される複数の第１シフトレジスタを含み、複数の電源線は、第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに複数の電源電圧を供給するように構成され、第１信号線群は、第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに少なくとも1つのタイミング信号を供給するように構成される少なくとも1つのタイミング信号線を含み、第２信号線群は、第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタのうちの１段目の第１シフトレジスタに接続されて、第１トリガ信号を１段目の第１シフトレジスタに供給するように構成される、複数の電源線と画素アレイ領域との間に位置する第１トリガ信号線を含む。
本開示の少なくとも一実施例では、上記表示基板に対応する表示装置及び製造方法がさらに提供される。
本開示の上記実施例に係る表示基板は、第１トリガ信号線が複数の電源線と画素アレイ領域との間に設けられて、信号線の導入が容易になり、大サイズの表示パネルの表示の実現に有利である。
以下、添付図面を参照しながら、本開示の実施例及びその一部の例について詳細に説明する。
本開示の少なくとも一実施例では、表示基板が提供される。例えば、該表示基板は、１行ごとに１ドライバの走査駆動回路に適用されてもよく、すなわち、１段のシフトレジスタから出力される出力信号が、１行の画素セルのみを駆動する。１行ごとに１ドライバの走査駆動回路は、１行ごとに２ドライバの走査駆動回路に比べて、駆動する必要のある負荷が半分減少されるため、より強い駆動能力を有し、大サイズの表示パネルの表示により好適である。
なお、該表示基板は、一行二重駆動の走査駆動回路にも同様に適用されてもよく、すなわち、１段のシフトレジスタから出力される出力信号は、２行の画素セルを駆動することができ、本開示の実施例は、これについて限定しない。
図４は本開示の少なくとも一実施例に係る表示基板の模式図である。この表示基板１は、例えば、図４に示すように、ベース基板１０と、第１走査駆動回路１３０と、複数の電源線１４０と、第１信号線群１５０と、第２信号線群１６０と、を含む。
例えば、該ベース基板１００は、例えば、ガラス、プラスチック、石英などの適切な材料を用いることができ、本開示の実施例は、これについて限定しない。例えば、ベース基板１０は、画素アレイ領域１１０と周辺領域１２０とを含み、第１走査駆動回路１３０、複数の電源線１４０、第１信号線群１５０及び第２信号線群１６０が、周辺領域１２０内に設けられ、ベース基板１０の第１側、例えば、ベース基板１０の左側に位置する。
画素アレイ領域１１０は、例えば、アレイ状に配列される複数の画素セルＰを含む。例えば、複数の画素セルＰの各々は、画素回路を含み、例えば、発光素子（図示せず）をさらに含んでもよい。
例えば、第１走査駆動回路１３０は、カスケード接続される複数の第１シフトレジスタ１００を含み、例えば、複数の図１に示すようなシフトレジスタ１００を含む。説明が明確かつ簡潔になるように、以下、第１シフトレジスタ１００をシフトレジスタ１００と略する。以下の実施例でもこれと同様であり、詳しく説明しない。例えば、該複数のシフトレジスタ１００の出力端は、それぞれ画素アレイ領域に位置する各行の画素回路の発光制御端に接続されて該各行の画素回路に出力信号（例えば、発光制御信号）を供給することにより、発光するように発光素子を駆動することを実現する。例えば、該画素回路は、当分野内の、例えば、２Ｔ１Ｃ、４Ｔ２Ｃ、８Ｔ２Ｃなどの回路構成を含む画素回路であってもよく、ここでは、詳しく説明しない。
例えば、第１走査駆動回路１３０は、少なくとも一つのトランジスタを含み、該少なくとも一つのトランジスタのチャネルの延在方向は、第１信号線群１５０及び第２信号線群１６０の延在方向と平行であり、これにより、第１走査駆動回路１３０のチャネルの長さ方向と垂直な方向における面積を減少させ、プロセス整合度を向上させ、比較的好ましいチャネル効果を生じさせることができる。
例えば、第１走査駆動回路１３０は、第１信号線群１５０、例えば、第１信号線群１５０の第１クロック信号ＥＣＫにそれぞれ接続される第１トランジスタＴ１、第２トランジスタＴ２及び第３トランジスタＴ３を含む。例えば、第１トランジスタＴ１、第２トランジスタＴ２及び第３トランジスタＴ３のチャネルの延在方向は、第１信号線群１５０及び第２信号線群１６０の延在方向と平行である。例えば、チャネルの延在方向は、トランジスタの第１極から第２極への延在方向であり、例えば、第１トランジスタＴ１の第１極から第２極への延在方向である。
例えば、第１走査駆動回路１３０は、第１信号線群１５０にそれぞれ接続される第６トランジスタＴ６及び第７トランジスタＴ７をさらに含み、第６トランジスタＴ６及び第７トランジスタＴ７のチャネルの延在方向は、第１信号線群１５０及び第２信号線群１６０の延在方向と平行である。
例えば、複数の電源線１４０は、第１走査駆動回路１３０に含まれるカスケード接続される複数のシフトレジスタ１００に複数の電源電圧、例えば、第１電源電圧（例えば、直流のハイレベル）や第２電源電圧（例えば、直流のローレベル）などを供給するように構成される。
第１信号線群１５０は、第１走査駆動回路１３０に含まれるカスケード接続される複数のシフトレジスタ１００に、少なくとも1つのタイミング信号、例えば、第１クロック信号ＥＣＫ及び第２クロック信号ＥＣＢを供給するように構成される、少なくとも1つのタイミング信号線、例えば、上記第１クロック信号線ＥＣＫ及び第２クロック信号線ＥＣＢを含む。
例えば、少なくとも一例では、第２信号線群１６０は、第１走査駆動回路１５０に含まれるカスケード接続される複数のシフトレジスタ１００のうちの１段目のシフトレジスタに接続されて、１段目のシフトレジスタに第１トリガ信号を供給するように構成される第１トリガ信号線ＥＳＴＶ１を含む。例えば、第１トリガ信号線ＥＳＴＶ１は、複数の電源線１４０と画素アレイ領域１１０との間に位置する。例えば、図４に示すように、該第１トリガ信号線ＥＳＴＶ１は、該第１走査駆動回路１３０の右側に位置してもよく、すなわち、第１トリガ信号線ＥＳＴＶ１のベース基板１０への正投影は、第１走査駆動回路１３０のベース基板１０への正投影と画素アレイ領域１１０のベース基板１０への正投影との間に位置する。当然のことながら、第１走査駆動回路１３０のトランジスタ間に位置してもよく、すなわち、第１トリガ信号線ＥＳＴＶ１のベース基板１０への正投影は、第１走査駆動回路１３０のベース基板１０への正投影と少なくとも一部重複し、トリガ信号線の導入を容易にするために、それを配線が密集でない領域に設けることを満たせばよく、本開示の実施例は、これについて限定しない。
なお、該表示基板は、複数の走査駆動回路、及び該複数の走査駆動回路の１段目のシフトレジスタにそれぞれ接続される複数のトリガ信号線をさらに含んでもよく、本開示の実施例は、これについて限定しない。
例えば、一部の例では、該表示基板が第２走査駆動回路、第３走査駆動回路などの複数の走査駆動回路をさらに含む場合、該表示基板は、該第２走査駆動回路の１段目のシフトレジスタに接続される第２トリガ信号線ＥＳＴＶ２、第３走査駆動回路の１段目のシフトレジスタに接続される第３トリガ信号線などの複数のトリガ信号線をさらに含む。例えば、該第２走査駆動回路、第３走査駆動回路などの複数の走査駆動回路は、第１走査駆動回路と構成が同じであり、第１走査駆動回路から順次配列され、ともに該表示基板の画素アレイ領域を駆動する。例えば、該画素アレイ領域は、互いに重複しない（例えば、並設される）複数の表示領域を含み、第１走査駆動回路、第２走査駆動回路及び第３走査駆動回路などの複数の走査駆動回路は、それぞれ対応する表示領域を駆動する。
例えば、複数の走査駆動回路を含む場合、該第２信号線群１６０は、該複数のトリガ信号線をさらに含む。例えば、該複数のトリガ信号線は、複数の電源線１４０と画素アレイ領域１１０との間に位置してもよく、例えば、各走査駆動回路の右側に位置するか、又は各走査駆動回路と少なくとも重複してもよく、トリガ信号線の導入を容易にするために、それを配線が密集でない領域に設けることを満たせばよく、本開示の実施例は、これについて限定しない。
本開示の上記実施例に係る表示基板は、第１トリガ信号線の位置を調整することにより、配線が密集であることによるより多くの信号線を導入不可や、巻き回し接続などの問題を回避し、表示パネルの狭額縁設計の実現にさらに有利であり、これにより、大サイズの表示パネルの表示の実現に有利である。
図５Ａは、本開示の少なくとも一実施例に係る表示基板のレイアウト模式図である。図５Ｂは、第２走査駆動回路の１段目のシフトレジスタが含まれる表示基板のレイアウト模式図である。図１０は、図５Ｂに示す表示基板のＡ－Ａ｀方向の断面図である。当然のことながら、図１０は、図５Ａに示す積層構成を説明するために用いられてもよい。
なお、図５Ｂに示す１段目のシフトレジスタの積層構成は、各走査駆動回路の１段目のシフトレジスタに適用されてもよく、対応するトリガ信号との接続を変更すればよく、すなわち、第１走査駆動回路の１段目のシフトレジスタは、第１トリガ信号線ＥＳＴＶ１に接続され、第２走査駆動回路の１段目のシフトレジスタは、第２トリガ信号線ＥＳＴＶ２に接続され……、以降同様とする。
図６Ａ、図７Ａ、図８及び図９Ａは、それぞれ図５Ａに示す表示基板の各層の配線の平面図を示している。図６Ａは、本開示の少なくとも一実施例に係る表示基板の半導体層の平面図であり、図７Ａは、本開示の少なくとも一実施例に係る表示基板の第１導電層の平面図であり、図８は、本開示の少なくとも一実施例に係る表示基板の第２導電層の平面図であり、図９Ａは、本開示の少なくとも一実施例に係る表示基板の第３導電層の平面図である。
例えば、層間絶縁層（例えば、第１絶縁層、第２絶縁層、第３絶縁層などを含む）は、図６Ａ～図９Ａに示す層構成の間に位置してもよい。例えば、（図１０に示すような）第１絶縁層３５０は、図６Ａに示す半導体層３１０と図７Ａに示す第１導電層３２０との間に位置し、（図１０に示すような）第２絶縁層３６０は、図７Ａに示す第１導電層３２０と図８に示す第２導電層３３０との間に位置し、（図１０に示すような）第３絶縁層３７０は、図８に示す第２導電層３３０と図９Ａに示す第３導電層３４０との間に位置する。
例えば、図１０に示すように、該表示基板は、第４絶縁層３８０をさらに含み、該第４絶縁層３８０は、第３導電層３４０の上に位置し、第３導電層３４０を保護するために用いられる。
例えば、第１絶縁層３５０、第２絶縁層３６０、第３絶縁層３７０及び第４絶縁層３８０の材料は、例えば、ＳｉＮｘ、ＳｉＯｘ、ＳｉＮｘＯｙなどの無機絶縁材料や、例えば、有機樹脂などの有機絶縁材料、又は他の適切な材料を含んでもよく、本開示の実施例は、これについて限定しない。
なお、図５Ａに示す表示基板について、第１走査駆動回路における一つのシフトレジスタとそれに接続される信号線のレイアウト設計を例として説明する。その他の各段のシフトレジスタのレイアウト実施形態は、図５Ａに示すレイアウト形態を参照してもよく、ここでは、詳しく説明しない。言うまでもないが、他のレイアウト形態を採用してもよく、本開示の実施例は、これについて限定しない。当然のことながら、その他の各走査駆動回路の各段のシフトレジスタも、図５Ａに示すレイアウト形態を参考にしてもよいし、他のレイアウト形態を用いてもよく、本開示の実施例は、これについて限定しない。
以下、図５Ａ～図９Ａを参照して本開示の少なくとも一実施例に係る表示基板について詳細に説明する。
例えば、図５Ａに示すシフトレジスタ１００の第１トランジスタＴ１～第１０トランジスタＴ１０は、図６Ａに示す半導体層３１０に形成されてもよい。半導体層３１０は、半導体材料をパターニングして形成されてもよい。この半導体層３１０は、例えば、図６Ａに示すように、必要に応じて、短棒状、又は湾曲、屈曲を有する形状であってもよく、上記第１トランジスタＴ１～第１０トランジスタＴ１０の活性層を製造するために用いられてよい。各活性層は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に位置するチャネル領域とを含んでもよい。例えば、チャネル領域は、不純物がドーピングされることにより、半導体特性を具備でき、ソース領域とドレイン領域とは、チャネル領域の両側に位置し、不純物がドーピングされることで導電性を具備できる。例えば、該ソース領域は、トランジスタのソース（第１極とも呼ばれる）に対応し、ドレイン領域は、トランジスタのドレイン（第２極とも呼ばれる）に対応する。例えば、図１０に示すように、第１トランジスタＴ１を例として、該第１トランジスタＴ１の活性層は、ソース領域Ｓ１と、（図１０の破線で示すような）ドレイン領域Ｄ１と、チャネル領域Ｐ１と、を含み、該第１トランジスタＴ１は、ゲートＧ１をさらに含み、ゲートＧ１は、第１導電層３２０に位置し、以下に説明するので、ここでは、詳しく説明しない。なお、第１トランジスタＴ１のドレイン領域Ｄ１は、図５ＢのＡ－Ａ｀方向の断面図に示されていないが、説明を明確にするために、図１０では、第１トランジスタＴ１のドレイン領域Ｄ１を破線で追加する。
例えば、半導体層３１０の材料は、酸化物半導体、有機半導体又は非晶質シリコン、多結晶シリコンなどを含んでもよく、例えば、酸化物半導体は、金属酸化物半導体（例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ））を含み、多結晶シリコンは、低温多結晶シリコンや高温多結晶シリコンなどを含み、本開示の実施例は、これについて限定しない。なお、上記ソース領域及びドレイン領域は、ｎ型不純物又はｐ型不純物がドーピングされる領域であってもよく、本開示の実施例は、これについて限定しない。
なお、他の例では、各トランジスタの第１極と第２極は、他の導電層に位置してもよく、半導体層との間に位置する絶縁層におけるスルーホールを介して対応する活性層に接続され、本開示の実施例は、これについて限定しない。
図７Ａは、該表示基板の第１導電層３２０を示している。第１導電層３２０は、第１絶縁層に設けられることにより、半導体層３１０と絶縁される。例えば、第１導電層３２０は、第１コンデンサＣ１～第３コンデンサＣ３の第１電極ＣＥ１１、ＣＥ１２、ＣＥ１３及び第１トランジスタＴ１～第１０トランジスタＴ１０のゲートを含んでもよく、それに応じて、第１絶縁層もゲート絶縁層とされる。図７Ａに示すように、第１トランジスタＴ１～第１０トランジスタＴ１０のゲートは、各トランジスタの半導体層構成と第１導電層３２０の配線とが重複する部分である。
図８は、該表示基板の第２導電層３３０を示している。第２導電層３３０は、第１コンデンサＣ１～第３コンデンサＣ３の第２電極ＣＥ２１、ＣＥ２２、ＣＥ２３を含む。例えば、第２電極ＣＥ２１は、第１電極ＣＥ１１と少なくとも一部に重複して第１コンデンサＣ１を形成し、第２電極ＣＥ２２は、第１電極ＣＥ１２と少なくとも一部に重複して第２コンデンサＣ２を形成し、第２電極ＣＥ２３は、第１電極ＣＥ１３と少なくとも一部に重複して第３コンデンサＣ３を形成する。
図９Ａは、この表示基板の第３導電層３４０を示している。第３導電層３４０は、第１信号線群１５０と、複数の電源線１４０と、第２信号線群１６０とを含んでいる。なお、該第３導電層は、各トランジスタ、コンデンサ及び信号線間を接続する導電接続部をさらに含む。図５Ａ及び図９Ａに示すように、第１信号線群１５０、複数の電源線１４０及び第２信号線群１６０は、少なくとも一つのスルーホールを介してその他の各層における接続の必要があるトランジスタに接続され、各トランジスタ間も少なくとも一つのスルーホールを介して接続され、又は導電接続部を介してブリッジ接続され、ここでは、詳しく説明しない。
例えば、上記第３導電層３４０の材料はアルミニウム、アルミニウム合金、銅、銅合金又は他の任意の適切な材料を含んでもよく、本開示の実施例は、これについて限定しない。例えば、第１導電層３２０及び第２導電層３３０の材料は、第３導電層３４０の材料と同じであってもよく、ここでは、詳しく説明しない。
図５Ａは、上記図６Ａに示す半導体層３１０と、図７Ａに示す第１導電層３２０と、図８に示す第２導電層３３０と、図９Ａに示す第３導電層３４０との積層位置関係を示す図である。
図５Ａ及び図９Ａに示すように、少なくとも一例では、該表示基板は、行方向に沿って順に設けられる第１信号線群１５０（例えば、第１クロック信号線ＥＣＫ及び第２クロック信号線ＥＣＢを含む）と、複数の電源線１４０（例えば、第３電源線ＶＧＬ１、第１電源線ＶＧＨ１及び第４電源線ＶＧＬ２を含む）と、第２信号線群１６０（例えば、第１トリガ信号線ＥＳＴＶ１を含む）とを含む。なお、第２走査駆動回路を含む場合、例えば、第２信号線群１６０は、第２トリガ信号線ＥＳＴＶ２をさらに含む。
一部の実施例では、図４又は図５Ａに示すように、第２信号線群１６０は、第１走査駆動回路１３０の画素アレイ領域１１０に近い側に位置し、第１信号線群１５０は、第１走査駆動回路１３０の第２信号線群１６０が位置する側と対向する他方側に位置する。例えば、図４又は図５Ａに示すように、第２信号線群１６０は、シフトレジスタ１００の右側に位置し、第１信号線群１５０は、シフトレジスタ１００の左側に位置する。
本実施形態では、第１トリガ信号線ＥＳＴＶ１や第２トリガ信号線ＥＳＴＶ２などの第２信号線群１６０をシフトレジスタの右側に設け、すなわち、第１信号線群１５０及び複数の電源線１４０から離れて設けられることにより、左側の信号線が多すぎることによる配線の密集を回避することができる。これにより、配線の密集に起因してトリガ信号線に残されるスペースが小さすぎて他の信号線の導入に影響を与えることを回避することができる。
他の一部の例では、図５Ａに示すように、複数の電源線１４０は、第１電源線ＶＧＨ１、第２電源線ＶＧＨ２、第３電源線ＶＧＬ１及び第４電源線ＶＧＬ２を含む。例えば、第１電源線ＶＧＨ１と第２電源線ＶＧＨ２とは、同一の第１電源電圧、例えば、直流の高電圧を供給する。
例えば、第１電源線ＶＧＨ１のベース基板１０への正射影は、第１走査駆動回路のベース基板１０への正射影と一部に重複し、第２電源線ＶＧＨ２のベース基板１０への正射影は、第１電源線ＶＧＨ１のベース基板１０への正射影と、第２信号線群１６０のベース基板１０への正射影との間に位置する。
なお、第１走査駆動回路のベース基板１０への正射影が連続した領域ではないので、第１電源線ＶＧＨ１のベース基板１０への正射影は、第１走査駆動回路の一部のトランジスタやコンデンサのベース基板１０への正射影と一部に重複すればよい。本開示の実施例は、これについて限定しない。例えば、図５Ａに示すように、第１電源線ＶＧＨ１のベース基板１０への正射影は、第１導電層３２０における配線と重複する。例えば、第３トランジスタＴ３のゲートと第１トランジスタＴ１のゲートとを接続する配線、第４トランジスタＴ４のゲートを接続する配線、第５トランジスタＴ５のゲートを接続する配線、及び第２トランジスタＴ２のゲートを接続する配線と一部に重複する。
例えば、図５Ａに示すように、第１走査駆動回路の各シフトレジスタは、第１電源線ＶＧＨ１に接続される第１構成トランジスタと、第２電源線ＶＧＨ２に接続される第２構成トランジスタ及び第３構成トランジスタとを含む。例えば、第５トランジスタＴ５は、第１構成トランジスタの一例であり、第８トランジスタＴ８は、第２構成トランジスタの一例であり、第９トランジスタＴ９は、第３構成トランジスタの一例である。以下、第１構成トランジスタが第５トランジスタＴ５、第２構成トランジスタが第８トランジスタＴ８、第３構成トランジスタが第９トランジスタＴ９であることを例として説明するが、本開示の実施例は、これについて限定しない。以下の実施例は、これと同様であるため、詳しく説明しない。
例えば、第５トランジスタＴ５のベース基板１０への正射影は、第１信号線群１５０のベース基板１０への正射影と第１電源線ＶＧＨ１のベース基板１０への正射影との間にあって、第１電源線ＶＧＨ１のベース基板１０への正射影に近い。第８トランジスタＴ８及び第９トランジスタＴ９のベース基板１０への正射影は、第１電源線ＶＧＨ１のベース基板１０への正射影と第２電源線ＶＧＨ２のベース基板１０への正射影との間にあって、第２電源線ＶＧＨ２のベース基板１０への正射影に近い。すなわち、第１電源線ＶＧＨ１が第５トランジスタＴ５に近い位置に設けられ、第８トランジスタＴ８及び第９トランジスタＴ９が第２電源線ＶＧＨ２に近い位置に設けられることにより、第５トランジスタＴ５、第８トランジスタＴ８及び第９トランジスタＴ９が、いずれも1つの電源線（例えば第１電源線ＶＧＨ１）に接続されるように巻き回されることを回避することができる。これにより、表示基板の鉛直方向における配線の巻き回しによるスペースの占用が回避される。
例えば、第３電源線ＶＧＬ１と第４電源線ＶＧＬ２とは、同一の第２電源電圧、例えば、直流の低電圧を供給するように構成される。例えば、第１電源電圧は、第２電源電圧よりも高い。例えば、第４電源線ＶＧＬ２のベース基板１０への正射影は、第１走査駆動回路のベース基板１０への正射影と一部に重複し、第３電源線ＶＧＬ１のベース基板１０への正射影は、第３電源線ＶＧＬ１のベース基板１０への正射影と第１信号線群１５０のベース基板１０への正射影との間に位置する。
上述の通り、第１走査駆動回路のベース基板１０への正射影は、連続した領域ではないので、第４電源線ＶＧＬ２のベース基板１０への正射影は、第１走査駆動回路の一部のトランジスタやコンデンサのベース基板１０への正射影と一部に重複すればよい。本開示の実施例は、これについて限定しない。例えば、図５Ａに示すように、第４電源線ＶＧＬ２のベース基板１０への正射影は、第１導電層３２０における配線と重複する。例えば、第８トランジスタＴ８のゲートを接続する配線、第１０トランジスタＴ１０のゲートを接続する配線、第２コンデンサＣ２の第１電極ＣＥ１２と一部に重複する。
例えば、第１走査駆動回路の各シフトレジスタは、第３電源線ＶＧＬ１に接続される第４構成トランジスタをさらに含み、それに加えて、第４電源線ＶＧＬ２に接続される第５構成トランジスタとを含む。例えば、第３トランジスタＴ３は、第４構成トランジスタの一例であり、第１０トランジスタＴ１０は、第５構成トランジスタの一例である。以下、第３トランジスタＴ３が第４構成トランジスタ、第１０トランジスタＴ１０が第５構成トランジスタであることを例として説明するが、本開示の実施例は、これについて限定しない。以下の実施例は、これと同様であるため、詳しく説明しない。
例えば、第３トランジスタＴ３のベース基板１０への正射影は、第３電源線ＶＧＬ１のベース基板１０への正射影の、第１信号線群１５０のベース基板１０への正射影から離れる側にあって、第３電源線ＶＧＬ１のベース基板１０への正射影に近い。例えば、第１０トランジスタＴ１０のベース基板１０への正射影は、第４電源線ＶＧＬ２のベース基板１０への正射影と第２信号線群１６０のベース基板１０への正射影との間にあって、第１０トランジスタＴ１０のベース基板１０への正射影に近い。すなわち、第３電源線ＶＧＬ１が第３トランジスタＴ３に近い位置に設けられ、第１０トランジスタＴ１０が第４電源線ＶＧＬ２に近い位置に設けられることにより、第３トランジスタＴ３及び第１０トランジスタＴ１０が、いずれも1つの電源線（例えば、第３電源線ＶＧＬ１）に、又はそれぞれ表示基板の左側に位置する第３電源線ＶＧＬ１及び第４電源線ＶＧＬ２に接続されるように巻き回されることを回避することができる。これにより、表示基板の鉛直方向における配線の巻き回しによるスペースの占有が回避される。
本開示の少なくとも一実施例では、第１電源線ＶＧＨ１、第２電源線ＶＧＨ２、第３電源線ＶＧＬ１及び第４電源線ＶＧＬ２を、接続されるトランジスタの近傍にそれぞれ設けることにより、各トランジスタがいずれも１つの電源線に接続されるように巻き回されることを回避することができる。これにより、表示基板の鉛直方向における配線の巻き回しによるスペースの占有が回避され、狭額縁の設計の実現に有利である。
他の一部の実施例では、画素アレイ領域１１０は、互いに並列しかつ重複しない第１表示領域と第２表示領域と（図示せず）を含み、第１走査駆動回路１３０は、第１表示領域に接続されて、表示するように第１表示領域を駆動する。
該表示基板は、前記周辺領域に設けられかつベース基板の一方側に位置する第２走査駆動回路をさらに含む。例えば、該第２走査駆動回路は、画素アレイの走査方向（例えば、列方向）に沿って第１走査駆動回路から順に配列され、第２表示領域に接続されて、表示するように第２表示領域を駆動する。例えば、第２走査駆動回路は、カスケード接続される複数の第２シフトレジスタ（例えば、図５Ｂに示す１段目のシフトレジスタ１３２）を含む。例えば、第２シフトレジスタの構成は、第１シフトレジスタの回路構成と同じであり、いずれも図１に示すシフトレジスタの回路構成を採用する。当然のことながら、第２シフトレジスタの構成は、第１シフトレジスタの回路構成と異なってもよく、本開示の実施例は、これについて限定しない。記載を明確かつ簡潔にするために、以下、第２シフトレジスタがシフトレジスタと略される。以下の実施例では、これと同様であるため、詳しく説明しない。
例えば、該表示基板は、折り返し表示基板であり、第１表示領域と第２表示領域との間に位置する折り返し線をさらに含む。例えば、第２抵抗Ｒ２は、折り返し線の延在方向に位置し、折り返し線の延在方向は、第１信号線群１５０及び第２信号線群１６０の延在方向と垂直であり、これにより、信号線は、表示基板全体を貫通することができ、例えば、第１信号線群１５０及び第２信号線群１６０の延在方向は、図４に記載の鉛直方向であり、折り返し線の延在方向は、水平方向である。
例えば、図５Ｂに示すように、第２信号線群１６０は、第２トリガ信号線ＥＳＴＶ２をさらに含み、第２トリガ信号線ＥＳＴＶ２は、第２走査駆動回路に含まれるカスケード接続される複数のシフトレジスタのうちの１段目のシフトレジスタ１３２に接続されて、第２走査駆動回路に含まれる１段目のシフトレジスタ１３２に第２トリガ信号を供給する。例えば、第１トリガ信号線ＥＳＴＶ１と第２トリガ信号線ＥＳＴＮ２とは、隣接して並設される。第１トリガ信号線ＥＳＴＶ１及び第２トリガ信号線ＥＳＴＶ２は並列に延在し、両者の延在長さは、いずれも第１走査駆動回路及び第２走査駆動回路の配列長さと同じであり、例えば、表示パネル全体を貫通することができる。これにより、第１トリガ信号線ＥＳＴＶ１と第２トリガ信号線ＥＳＴＶ２との長さの違いによる配線抵抗の違いで、それぞれによって伝送されるトリガ信号に影響を与えることを回避することができる。それに応じて、例えば、複数の走査駆動回路を含む場合、その他の各トリガ信号線も、第１トリガ信号線ＥＳＴＶ１及び第２トリガ信号線ＥＳＴＶ２に隣接して並設されてもよく、その延在長さは、いずれも第１トリガ信号線ＥＳＴＶ１及び第２トリガ信号線ＥＳＴＶ２の延在長さと同じであってもよい。
なお、図５Ｂは、第１走査駆動回路の最終段のシフトレジスタ１３１及び第２走査駆動回路の１段目のシフトレジスタ１３２のみを模式的に示している。他の各段のシフトレジスタのレイアウト形態は、図５Ａに示すレイアウト形態を参照してもよく、詳しく説明しない。
図６Ｂ、図７Ｂ、図８及び図９Ｂは、それぞれ図５Ｂに示す表示基板に含まれる１段目のシフトレジスタの各層の配線の平面図を示している。以下、図５Ｂ～図９Ｂを参照して、本開示の少なくとも一実施例に係る表示基板について詳細に説明する。
なお、図６Ｂに示す半導体層は、図６Ａに示す半導体層と同様であり、相違点は、少なくとも一つの抵抗（例えば、第２抵抗Ｒ２）をさらに含む点である。図７Ｂに示す第１導電層３２０は、図７Ａに示す第１導電層３２０と同様であり、相違点は、第１接続線Ｌ１及び第２接続線Ｌ２をさらに含む点である。図９Ｂに示す第３導電層３４０は、図９Ａに示す第３導電層３４０と同様であり、相違点は、第１導電接続部３４１及び第２導電接続部３４２をさらに含む点である。具体的な接続関係は、以下に詳細に説明する。
例えば、第１走査駆動回路の最終段のシフトレジスタ１３１から出力信号が出力される場合、第２トリガ信号線ＥＳＴＶ２は、第２走査駆動回路の１段目のシフトレジスタ１３２に第２トリガ信号を供給して、１行ずつ出力信号を出力するように、それに含まれるカスケード接続される複数のシフトレジスタを駆動する。なお、第１トリガ信号線ＥＳＴＶ１が第１走査駆動回路に第１トリガ信号を供給すると同時に、第２トリガ信号線ＥＳＴＶ２が第２走査駆動回路に第２トリガ信号を供給することにより、動作するように第１走査駆動回路と第２走査駆動回路とを同時に駆動することができ、正常な画像を表示するように、表示基板の画素アレイ領域の画素セルを駆動できればよく、本開示の実施例は、これについて限定しない。
例えば、一部の例では、図３に示すように、該表示基板は、少なくとも一つの（図３に示すような）第１抵抗Ｒ１をさらに含む。例えば、該第１抵抗Ｒ１は、第１走査駆動回路１３０の１段目の第１シフトレジスタから離れる側に位置する。例えば、第１トリガ信号線ＥＳＴＶ１は、第１抵抗Ｒ１を介して第１走査駆動回路１３０の１段目のシフトレジスタ（例えば、１段目のシフトレジスタの第１トランジスタＴ１）に接続される。例えば、図５Ｂに示すように、表示基板が第２走査駆動回路２３０を含む場合、該表示基板は、少なくとも１つの第２抵抗Ｒ２をさらに含んでもよい。例えば、第２抵抗Ｒ２は、第１走査駆動回路１３０の最終段の第１シフトレジスタと、第２走査駆動回路２３０の１段目の第２シフトレジスタとの間に位置する。例えば、第２トリガ信号線ＥＳＴＶ２は、第２抵抗Ｒ２を介して第２走査駆動回路２３０の１段目の第２シフトレジスタに接続され、例えば、第２走査駆動回路２３０の１段目のシフトレジスタ１３２の第１トランジスタＴ１に接続される。
例えば、第１抵抗Ｒ１の抵抗値と第２抵抗Ｒ２の抵抗値とは異なる。例えば、一部の例では、第１トリガ信号線ＥＳＴＶ１は、表示基板の上側からコントローラ２０に接続されて第１トリガ信号を受信し、第２トリガ信号線ＥＳＴＶ２は、該表示基板の中央部を挿通し、コントローラに接続されて第２トリガ信号を受信し、これにより、第１トリガ信号線ＥＳＴＶ１と第２トリガ信号線ＥＳＴＶ２との配線抵抗（負荷）が異なるため、例えば、第１トリガ信号線ＥＳＴＶ１の負荷が第２トリガ信号線ＥＳＴＶ２の負荷よりも大きい場合、第１抵抗Ｒ１は、第２抵抗Ｒ２よりも小さく、第１トリガ信号線ＥＳＴＶ１における配線抵抗の抵抗値に第１抵抗の抵抗値を加算した値と、第２トリガ信号線ＥＳＴＶ１における配線抵抗の抵抗値に第２抵抗の抵抗値を加算した値とが略等しくなる。例えば、一部の例では、第１抵抗Ｒ１の抵抗値は、５０００オームであり、第２抵抗Ｒ２の抵抗値は、５５００オームであり、第１トリガ信号線ＥＳＴＶ１における配線抵抗の抵抗値は、１０００オームであり、第２トリガ信号線ＥＳＴＶ１における配線抵抗の抵抗値は、５００オームである。
なお、該表示基板が複数の走査駆動回路を含む場合、該表示基板は、該複数の走査駆動回路の１段目のシフトレジスタと、対応するトリガ信号線とをそれぞれ接続する複数の抵抗をさらに含んでもよく、例えば、該表示基板が第３走査駆動回路、第４走査駆動回路などの複数の走査駆動回路を含む場合、それに応じて、該表示基板は、１段目のシフトレジスタの第１トランジスタＴ１にそれぞれ接続される第３抵抗、第４抵抗などをさらに含み、本開示の実施例は、これについて限定しない。例えば、その他の複数の抵抗の設置は、いずれも該第１抵抗及び第２抵抗Ｒ２の設置を参照してもよく、詳しく説明しない。
例えば、該第１抵抗と第２抵抗は、同じであってもよく、異なってもよく、具体的には実際の状況に応じて決定されてもよく、本開示の実施例は、これについて限定しない。例えば、第１抵抗及び第２抵抗の材料は、半導体材料であってもよく、トランジスタの活性層と同層に設けられてもよい。該第１抵抗及び第２抵抗は、例えば、図６Ｂに示す半導体層に位置する。
図５Ｂには、第２抵抗の接続形態が示されるので、図５Ｂに示す第２抵抗Ｒ２を例として以下に説明する。図１０は、図５Ｂに示す表示基板のＡ－Ａ｀方向の断面図である。以下、図５Ｂ及び図１０を参照して、第２抵抗を例とする各抵抗の接続形態について詳細に説明する。
図５Ｂ及び図１０に示すように、第２抵抗Ｒ２は、ベース基板１０と垂直な方向において、ベース基板１０と第２信号線群１６０との間（すなわち、半導体層３１０）に位置し、第２抵抗Ｒ２のベース基板１０への正投影は、第２信号線群１６０のベース基板１０への正投影の画素アレイ領域から離れる側に位置する。それに応じて、第１抵抗は、ベース基板１０と垂直な方向において、ベース基板１０と第２信号線群１６０との間（すなわち半導体層３１０）に位置し、第１抵抗のベース基板１０への正投影は、第２信号線群１６０のベース基板１０への正投影の画素アレイ領域から離れる側に位置する。なお、第１抵抗及び第２抵抗Ｒ２は、図５Ｂに示す位置に限定されず、他の適切な位置に設けられてもよく、トリガ信号線と第１トランジスタＴ１とを接続しやすい位置に位置すればよく、本開示の実施例は、これについて限定しない。
図５Ｂに示すように、該表示基板は、少なくとも一つの第１接続線Ｌ１と少なくとも一つの第２接続線Ｌ２とをさらに含む。第１の接続線Ｌ１は、第２抵抗Ｒ２の一端を第２走査駆動回路の１段目のシフトレジスタ（例えば、第１トランジスタＴ１）に接続し、第２接続線Ｌ２は、第２抵抗Ｒ２の他端を第２トリガ信号線ＥＳＴＶ２に接続する。
なお、該表示基板は、他の走査駆動回路に対応する抵抗と一対一に対応する複数の第１接続線及び第２接続線をさらに含み、第１抵抗又は他の抵抗は、いずれも対応する第１接続線及び第２接続線を介して対応する走査駆動回路及びトリガ信号線に接続され、例えば、第１接続線は、第１抵抗の一端を第１走査駆動回路の１段目のシフトレジスタに接続し、第２接続線は、前記第１抵抗の他端を第１トリガ信号線に接続し、ここでは、詳しく説明しない。
例えば、第１接続線Ｌ１及び第２接続線Ｌ２は、第２抵抗Ｒ２のベース基板１０から離れる側に位置し、すなわち、第１接続線Ｌ１及び第２接続線Ｌ２は、図７Ｂに示す第１導電層３２０に位置するため、第３導電層３４０に設けられる際に、第４電源線ＶＧＬ２と交差することによる信号の乱れを回避することができる。
例えば、表示基板は、少なくとも一つの第１導電接続部Ｌ３及び第２導電接続部Ｌ４をさらに含むことによって、各抵抗が、第１接続線及び第２接続線にブリッジ接続されるようになる。例えば、第１の導電接続部Ｌ３及び第２導電接続部Ｌ４は、第１の接続線Ｌ１及び第２接続線Ｌ２のベース基板１０から離れる側に位置し、複数の電源線１４０、第１信号線群１５０及び第２信号線１６０と同層に設けられ、すなわち、第１の導電接続部Ｌ３及び第２導電接続部Ｌ４は、図９Ｂに示す第３導電層３４０に位置する。
例えば、上述の通り、表示基板１は、第１絶縁層３５０と、第２絶縁層３６０と、第３絶縁層３７０とをさらに含む。例えば、第１絶縁層３５０は、ベース基板１０と垂直な方向において、第２抵抗Ｒ２（すなわち半導体層３１０）と第１接続線Ｌ１及び第２接続線Ｌ２（第１導電層３２０）との間に位置し、第２絶縁層３６０は、ベース基板１０と垂直な方向において、第１接続線Ｌ１及び第２接続線Ｌ２（すなわち第１導電層３２０）と第１導電接続部Ｌ３及び第２導電接続部Ｌ４（すなわち第３導電層３４０）との間に位置する。なお、第２絶縁層３６０と第３導電層３４０との間には、図８に示す第２導電層３３０及び第２導電層３３０と第３導電層３４０との間に位置する第３絶縁層３７０がさらに含まれ、具体的な説明は、以上の説明を参照してもよく、ここでは、詳しく説明しない。
例えば、図５Ｂ及び図１０に示すように、第１導電接続部Ｌ３の一端は、第２絶縁層３６０（及び第３絶縁層３７０）を貫通するスルーホール１３３を介して第１接続線Ｌ１の一端に接続され、第１導電接続部Ｌ３の他端は、第１絶縁層３５０及び第２絶縁層３６０（並びに第３絶縁層３７０）を貫通するスルーホール１３４を介して第２抵抗Ｒ２の一端に接続される。例えば、第１接続線Ｌ１の他端は、第２絶縁層３６０及び第３絶縁層３７０を貫通するスルーホール１３５と、第１絶縁層３５０、第２絶縁層３６０及び第３絶縁層３７０を貫通するスルーホール１３９とを介して、第１走査駆動回路の１段目のシフトレジスタ（例えば、第１トランジスタＴ１のソースＳ１）に接続される。例えば、該第１接続線Ｌ１の他端のベース基板１０への正投影は、第１トランジスタＴ１のソースＳ１のベース基板１０への正投影と少なくとも一部に重複する場合、第１接続線Ｌ１の他端は、第１絶縁層３５０を貫通するスルーホール（図示せず）を介して第１トランジスタＴ１のソースＳ１に接続されてもよく、本開示の実施例は、これについて限定しない。
第２導電接続部Ｌ４の一端は、第２絶縁層３５０（及び第３絶縁層３６０）を貫通するスルーホール１３６を介して第２接続線Ｌ２の一端に接続され、第２導電接続部Ｌ４の他端は、第１絶縁層３５０及び第２絶縁層３６０（並びに第３絶縁層３７０）を貫通するスルーホール１３７を介して第２抵抗Ｒ２の他端に接続される。第２接続線Ｌ２の他端は、第２絶縁層３６０及び第３絶縁層３７０を貫通するスルーホール１３８を介して第２トリガ信号線ＥＳＴＶ２に接続される。
なお、該表示基板は、他の走査駆動回路に対応する抵抗と一対一に対応する複数の第１導電接続部及び第２導電接続部をさらに含み、第１抵抗又は他の抵抗は、いずれも対応する第１導電接続部と第２導電接続部を介して、対応する第１接続線及び第２接続線に接続され、ここでは、詳しく説明しない。
例えば、第１導電接続部の一端は、第２絶縁層を貫通するスルーホールを介して第１接続線の一端に接続され、第１導電接続部の他端は、第１絶縁層及び第２絶縁層を貫通するスルーホールを介して第１抵抗の一端に接続され、第１接続線の他端は、第１走査駆動回路の１段目のシフトレジスタに接続され、第２導電接続部の一端は、第２絶縁層を貫通するスルーホールを介して第２接続線の一端に接続され、第２導電接続部の他端は、第１絶縁層及び第２絶縁層を貫通するスルーホールを介して第１抵抗の他端に接続され、第２接続線の他端は、第２絶縁層を貫通するスルーホールを介して第１トリガ信号線に接続される。
本開示の実施例では、各走査駆動回路の１段目のシフトレジスタは、各抵抗を介して対応するトリガ信号に接続され、装置に通電する瞬間に発生する静電気が各信号（例えば、トリガ信号、クロック信号など）に与える影響を回避することができる。これにより、走査駆動回路から出力される出力信号をより正確にし、表示パネルの表示品質を向上させることができる。
本開示の少なくとも一実施例は、表示装置をさらに提供する。図１１は本開示の少なくとも一実施例に係る表示装置の概略図である。図１１に示すように、この表示装置２は、本開示のいずれの実施例に係る表示基板１、例えば、図４、図５Ａ又は図５Ｂに示す表示基板１を含む。
なお、該表示装置２は、ＯＬＥＤパネル、ＯＬＥＤテレビ、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、ナビゲーションなどの任意の表示機能を有する製品又は部品であってもよい。該表示装置２は、他の部材をさらに含んでもよく、本開示の実施例は、これについて限定しない。
なお、記載を明確かつ簡潔にするために、本開示の実施例は、該表示装置の全ての構成要素を示していることではない。該表示装置の基板機能を実現するために、当業者は具体的なニーズに応じて他の図示しない構成を提供し、設けることができ、本開示の実施例は、これについて限定しない。
上記実施例に係る表示装置２の技術的効果については、本開示の実施例に係る表示基板１の技術的効果を参照してもよいので、ここでは、詳しく説明しない。
本開示の少なくとも一実施例は、表示基板の製造方法をさらに提供する。図１２は、本開示の少なくとも一実施例に係る表示基板の製造方法のフローチャートである。この製造方法は、例えば、本開示のいずれの実施例に係る表示基板の製造に適用することができる。例えば、図５Ａ又は図５Ｂに示す表示基板の製造に適用することができる。
図１２に示すように、該表示基板の製造方法は、ステップＳ１１０～ステップＳ１２０を含む。
ステップＳ１１０：ベース基板を提供する。
ステップＳ１２０：ベース基板の周辺領域であってベース基板の第１側に第１走査駆動回路、複数の電源線、第１信号線群及び第２信号線群を形成する。
ステップＳ１１０に関して、該ベース基板１０は、例えば、ガラス、プラスチック、石英、又は他の適切な材料を用いることができ、本開示の実施例は、これについて限定しない。ベース基板１０は、例えば、画素アレイ領域１１０と周辺領域１２０とを含む。
ステップＳ１２０に関して、例えば、第１走査駆動回路１３０、複数の電源線１４０、第１信号線群１５０及び第２信号線群１６０は、周辺領域１２０内、かつ、ベース基板１０の第１側、例えば、ベース基板１０の左側に設けられる。
例えば、第１走査駆動回路１３０は、カスケード接続される複数のシフトレジスタ１００を含み、例えば、複数の図１に示すようなシフトレジスタを含む。例えば、シフトレジスタの第１トランジスタＴ１～第１０トランジスタＴ１０は、図６Ａに示す半導体層３１０上に形成されてもよい。例えば、半導体層３１０の材料は、酸化物半導体、有機半導体又は非晶質シリコン、多結晶シリコンなどを含んでもよく、例えば、酸化物半導体は、金属酸化物半導体（例えば、酸化インジウムガリウム亜鉛（ＩＧＺＯ））を含み、多結晶シリコンは、低温多結晶シリコン又は高温多結晶シリコンなどを含み、本開示の実施例は、これについて限定しない。なお、上記ソース領域及びドレイン領域は、ｎ型不純物又はｐ型不純物がドーピングされている領域であってもよく、本開示の実施例は、これについて限定しない。
例えば、第１コンデンサＣ１～第３コンデンサＣ３の第１電極ＣＥ１１、ＣＥ１２、ＣＥ１３及び第１トランジスタＴ１～第１０トランジスタＴ１０のゲートは、図７Ａに示す第１導電層３２０に形成されてもよい。図７Ａに示すように、第１トランジスタＴ１～第１０トランジスタＴ１０のゲートは、各トランジスタの半導体層構成と第１導電層３２０における配線とが重複する部分である。
例えば、第１コンデンサＣ１～第３コンデンサＣ３の第２電極ＣＥ２１、ＣＥ２２、ＣＥ２３は図８に示す第２導電層３３０に形成されてもよい。例えば、第２電極ＣＥ２１は、第１電極ＣＥ１１と少なくとも一部重複して第１コンデンサＣ１を形成し、第２電極ＣＥ２２は、第１電極ＣＥ１２と少なくとも一部に重複して第２コンデンサＣ２を形成し、第２電極ＣＥ２３は、第１電極ＣＥ１３と少なくとも一部に重複して第３コンデンサＣ３を形成する。
例えば、複数の電源線１４０、第１信号線群１５０及び第２信号線群は、図９Ａに示す第３導電層３４０に形成されてもよい。なお、該第３導電層は、各トランジスタ、コンデンサ及び信号線間を接続する導電接続部をさらに含む。図５Ａ及び図９Ａに示すように、第１信号線群１５０、複数の電源線１４０及び第２信号線群１６０は、少なくとも一つのスルーホールを介してその他の各層における接続の必要があるトランジスタに接続され、各トランジスタ間も少なくとも一つのスルーホールを介して接続され、又は導電接続部を介してブリッジ接続され、ここでは、詳しく説明しない。
例えば、上記第３導電層３４０の材料はアルミニウム、アルミニウム合金、銅、銅合金又は他の任意の適切な材料を含んでもよく、本開示の実施例は、これについて限定しない。例えば、第１導電層３２０及び第２導電層３３０の材料は、第３導電層３４０の材料と同じであってもよく、ここでは、詳しく説明しない。
例えば、複数の電源線１４０は、第１走査駆動回路１３０に含まれるカスケード接続される複数のシフトレジスタ１００に電源電圧を供給するように構成される。例えば、第１電源電圧（例えば、直流のハイレベルを有する）や第２電源電圧（例えば、直流のローレベルを有する）などを供給する。
例えば、第１信号線群１５０は、少なくとも1つのタイミング信号線を含み、例えば、第１走査駆動回路１３０に含まれるカスケード接続される複数のシフトレジスタ１００にタイミング信号、例えば、上記第１クロック信号ＥＣＫ及び第２クロック信号ＥＣＢを供給するように構成される、第１クロック信号線ＥＣＫ及び第２クロック信号線ＥＣＢを含む。
例えば、少なくとも一例では、第２信号線群１６０は、第１走査駆動回路１５０に含まれるカスケード接続される複数のシフトレジスタ１００の１段目のシフトレジスタに接続されて、１段目のシフトレジスタに第１トリガ信号を供給するように構成される第１トリガ信号線ＥＳＴＶ１を含む。第１トリガ信号線ＥＳＴＶ１は、例えば、複数の電源線１４０と画素アレイ領域１１０との間に設けられる。
一部の実施例では、図４又は図５Ａに示すように、第２信号線群１６０は、第１走査駆動回路１３０の画素アレイ領域１１０に近い側に形成され、第１信号線群１５０は、第１走査駆動回路１３０の第２信号線群１６０が位置する側と対向する他方側に形成される。例えば、図４又は図５Ａに示すように、第２信号線群１６０は、シフトレジスタ１００の右側に位置し、第１信号線群１５０は、シフトレジスタ１００の左側に位置する。
本実施例では、第１トリガ信号線ＥＳＴＶ１をシフトレジスタの右側に設け、即ち、第１信号線群１５０及び複数の電源線１４０から離れて設けられることにより、左側の信号線が多すぎることによる配線の密集を回避することができる。これにより、配線の密集に起因してトリガ信号線に残されるスペースが小さすぎて他の信号線の導入に影響を与えることを回避することができる。
例えば、ステップＳ１２０は、第１電源線ＶＧＨ１、第２電源線ＶＧＨ２、第３電源線ＶＧＬ１をベース基板１０に形成するステップ、及び第１電源線ＶＧＨ１に接続される第５トランジスタＴ５と、第２電源線ＶＧＨ２に接続される第８トランジスタＴ８及び第９トランジスタＴ９と、第３電源線ＶＧＨＬ１に接続される第３トランジスタＴ３と、第４電源線ＶＧＬ２に接続される第１０トランジスタＴ１０とをベース基板１０に形成するステップをさらに含む。例えば、第１電源線ＶＧＨ１と第２電源線ＶＧＨ２とは、同一の第１電源電圧、例えば、直流の高電圧を供給する。
例えば、第１電源線ＶＧＨ１のベース基板１０への正射影は、第１走査駆動回路のベース基板１０への正射影と一部に重複し、第２電源線ＶＧＨ２のベース基板１０への正射影は、第１電源線ＶＧＨ１のベース基板１０への正射影と、第２信号線群１６０のベース基板１０への正射影との間に位置する。
例えば、第５トランジスタＴ５に近い位置に第１電源線ＶＧＨ１が形成され、第８トランジスタＴ８及び第９トランジスタＴ９に近い位置に第２電源線ＶＧＨ２が形成されることにより、第５トランジスタＴ５、第８トランジスタＴ８及び第９トランジスタＴ９がいずれも1つの電源線（例えば第１電源線ＶＧＨ１）に接続されるように巻き回されることを回避でき、表示基板の鉛直方向における配線の巻き回しによるスペースの占有が回避される。
例えば、第３電源線ＶＧＬ１と第４電源線ＶＧＬ２とは、同一の第２電源電圧、例えば、直流の低電圧を供給する。例えば、第１電源電圧は、第２電源電圧よりも高い。例えば、第４電源線ＶＧＬ２のベース基板１０への正射影は、第１走査駆動回路のベース基板１０への正射影と一部に重複し、第３電源線ＶＧＬ１のベース基板１０への正射影は、第３電源線ＶＧＬ１のベース基板１０への正射影と、第１信号線群１５０のベース基板１０への正射影との間に位置する。
例えば、第３トランジスタＴ３に近い位置に第３電源線ＶＧＬ１が形成され、第１０トランジスタＴ１０に近い位置に第４電源線ＶＧＬ２が形成されることにより、第３トランジスタＴ３と第１０トランジスタＴ１０とが、いずれも1つの電源線（例えば、第３電源線ＶＧＬ１）に接続され、又は表示基板の左側に位置する第３電源線ＶＧＬ１と第４電源線ＶＧＬ２とにそれぞれ接続されるように巻き回されることを回避することができ、表示基板の鉛直方向における配線の巻き回しによるスペースの占有が回避される。
例えば、一部の例では、該表示基板の製造方法は、周辺領域内であってベース基板１０の第１側に第２走査駆動回路を形成するステップをさらに含む。例えば、第２走査駆動回路は、カスケード接続される複数のシフトレジスタ（例えば、図５Ｂに示す１段目のシフトレジスタ１３２）を含む。例えば、図５Ｂに示すように、第２信号線群１６０は、第２走査駆動回路に含まれるカスケード接続される複数のシフトレジスタのうちの１段目のシフトレジスタ１３２に接続されて、第２走査駆動回路に含まれる１段目のシフトレジスタ１３２に第２トリガ信号を供給する第２トリガ信号線ＥＳＴＶ２をさらに含む。
例えば、第１トリガ信号線ＥＳＴＶ１及び第２トリガ信号線ＥＳＴＶ２の延在長さは、いずれも第１走査駆動回路及び第２走査駆動回路の配列長さと同じであり、これにより、第１トリガ信号線ＥＳＴＶ１と第２トリガ信号線ＥＳＴＶ２との延在長さの違いによる配線抵抗の違いで、それぞれによって伝送されるトリガ信号に影響を与えることを回避することができる。それに応じて、例えば、複数の走査駆動回路を含む場合、その他の各トリガ信号線の延在長さは、いずれも第１トリガ信号線ＥＳＴＶ１及び第２トリガ信号線ＥＳＴＶ２の延在長さと同じであってもよい。
例えば、一部の例では、該表示基板の製造方法は、ベース基板１０に垂直な方向において、ベース基板１０と第２信号線群１６０との間に、少なくとも１つの第１抵抗と少なくとも１つの第２抵抗とを形成するステップをさらに含む。
なお、該表示基板が複数の走査駆動回路を含む（例えば、第３走査駆動回路、第４走査駆動回路などをさらに含む）場合、該表示基板の製造方法は、ベース基板１０に垂直な方向において、ベース基板１０と第２信号線群との間に複数の走査駆動回路に対応する抵抗を形成するステップをさらに含み、本開示の実施例は、これについて限定しない。
図５Ｂ及び図１０に示すように、第２抵抗Ｒ２は、ベース基板１０と垂直な方向において、ベース基板１０と第２信号線群１６０との間（すなわち半導体層３１０）に位置し、第２抵抗Ｒ２のベース基板１０への正投影は、第２信号線群１６０のベース基板１０への正投影の画素アレイ領域から離れる側に位置する。それに応じて、第１抵抗は、ベース基板１０に垂直な方向において、ベース基板１０と第２信号線群１６０との間に位置し、第１抵抗のベース基板１０への正射影は、第２信号線群１６０のベース基板１０への正射影の画素アレイ領域から離れる側に位置する。なお、第１抵抗Ｒ２及び第２抵抗Ｒ２は、図５Ｂに示す位置に限らず、他の適切な位置に設けられてもよい。
例えば、一部の例では、該表示基板の製造方法は、第１抵抗Ｒ１及び第２抵抗Ｒ２のベース基板１０から離れる側、すなわち第１導電層３２０に、少なくとも１つの第１接続線及び少なくとも１つの第２接続線を形成するステップをさらに含む。したがって、第３導電層３４０に設けられる際に、第４電源線ＶＧＬ２と交差することによる信号の乱れを回避することができる。
例えば、第１接続線は、第１抵抗の一端を第１走査駆動回路の１段目のシフトレジスタに接続し、第２接続線は、前記第１抵抗の他端を第１トリガ信号線に接続する。第１接続線Ｌ１は、第２抵抗Ｒ２の一端を第２走査駆動回路の１段目のシフトレジスタ（例えば、第１トランジスタＴ１）に接続し、第２接続線Ｌ２は、第２抵抗Ｒ２の他端を第２トリガ信号線ＥＳＴＶ２に接続する。
例えば、一部の例では、該表示基板の製造方法は、ベース基板１０に、複数の電源線１４０、第１信号線群１５０及び第２信号線群１６０と同層に設けられる第１導電接続部Ｌ３及び第２導電接続部Ｌ４を形成するステップと、ベース基板１０と垂直な方向において、第１抵抗Ｒ１（すなわち半導体層３１０）と第１接続線Ｌ１及び第２接続線Ｌ２（第１導電層３２０）との間に第１絶縁層３５０を形成するステップと、ベース基板１０と垂直な方向において、第１接続線Ｌ１及び第２接続線Ｌ２（第１導電層３２０）と第１導電接続部Ｌ３及び第２導電接続部Ｌ４（すなわち第３導電層３４０）との間に第２絶縁層３６０を形成するステップと、をさらに含む。なお、該表示基板の製造方法は、第２絶縁層３６０と第３導電層３４０との間に、図８に示すような第２導電層３３０と、第２導電層３３０と第３導電層３４０との間に位置する第３絶縁層３７０とを形成するステップをさらに含み、具体的な説明は、上記説明を参照してもよく、ここでは、詳しく説明しない。
例えば、図５Ｂ及び図１０に示すように、第１導電接続部Ｌ３の一端は、第２絶縁層３６０（及び第３絶縁層３７０）を貫通するスルーホール１３３を介して第１接続線Ｌ１の一端に接続され、第１導電接続部Ｌ３の他端は、第１絶縁層３５０及び第２絶縁層３６０（並びに第３絶縁層３７０）を貫通するスルーホール１３４を介して第２抵抗Ｒ２の一端に接続される。例えば、第１接続線Ｌ１の他端は、第２絶縁層３６０及び第３絶縁層３７０を貫通するスルーホール１３５と、第１絶縁層３５０、第２絶縁層３６０及び第３絶縁層３７０を貫通するスルーホール１３９とを介して第１走査駆動回路の１段目のシフトレジスタ（例えば、第１トランジスタＴ１のソースＳ１）に接続される。例えば、該第１接続線Ｌ１の他端のベース基板１０への正投影が、第１トランジスタＴ１のソースＳ１のベース基板１０への正投影と少なくとも一部に重複する場合、第１接続線Ｌ１の他端は、第１絶縁層３５０を貫通するスルーホール（図示せず）を介して第１トランジスタＴ１のソースＳ１に接続されてもよく、本開示の実施例は、これについて限定しない。
第２導電接続部Ｌ４の一端は、第２絶縁層３６０（及び第３絶縁層３７０）を貫通するスルーホール１３６を介して第２接続線Ｌ２の一端に接続され、第２導電接続部Ｌ４の他端は、第１絶縁層３５０及び第２絶縁層３６０（並びに第３絶縁層３７０）を貫通するスルーホール１３７を介して第２抵抗Ｒ２の他端に接続される。第２接続線Ｌ２の他端は、第２絶縁層３６０及び第３絶縁層３７０を貫通するスルーホール１３８を介して第２トリガ信号線ＥＳＴＶ２に接続される。
本開示の実施例では、各走査駆動回路の１段目のシフトレジスタは、各抵抗を介して対応するトリガ信号に接続されることにより、装置に通電する瞬間に発生する静電気が各信号（例えば、トリガ信号、クロック信号など）に与える影響を回避することができる。これにより、走査駆動回路から出力される出力信号をより正確し、表示パネルの表示品質を向上させることができる。
なお、本開示の複数の実施例では、該表示基板の製造方法のフローは、より多く又はより少ない操作を含んでもよく、これらの操作は、順次又は並列に実行することができる。上記の製造方法のフローは、特定の順序で表れる複数の操作を含むが、複数の操作の順序が限定されないことは明らかである。上記の製造方法は、１回実行されてもよく、所定の条件に従って複数回実行されてもよい。
上記実施例に係る表示基板の製造方法の技術的効果について、本開示の実施例に係る表示基板の技術的効果を参照してもよく、ここでは、詳しく説明しない。
下記の点は、説明する必要がある。
（１）本開示の実施例の図面は、本開示の実施例に係る構成のみに関し、その他の構成は、一般的な設計を参照してもよい。
（２）矛盾しない限り、本開示の実施例や実施例における特徴を互いに組み合わせて、新たな実施例を得ることができる。
以上は、単なる本開示の例示的な実施形態に過ぎず、本開示の保護範囲を制限するものではない。本開示の保護範囲は、添付される特許請求の範囲によって決定される。
１０ ベース基板
２０ コントローラ
１００ 発光制御シフトレジスタ
１１０ 画素アレイ領域
１２０ 周辺領域
１３０ 第１走査駆動回路
１３２ シフトレジスタ
１３３～１３９ スルーホール
１４０ 電源線
１５０ 第１信号線群
１６０ 第２信号線群
２３０ 第２走査駆動回路
３１０ 半導体層
３２０ 第１導電層
３３０ 第２導電層
３４０ 第３導電層
３４１ 第１導電接続部
３４２ 第２導電接続部
３５０ 第１絶縁層
３６０ 第２絶縁層
３６０ 第２絶縁層
３７０ 第３絶縁層
３８０ 第４絶縁層

Claims (24)

  1. 画素アレイ領域と周辺領域とを含むベース基板と、
    前記周辺領域内に設けられ、かつ、前記ベース基板の第１側に位置する第１走査駆動回路、複数の電源線、第１信号線群及び第２信号線群と、を含み、
    前記第１走査駆動回路は、カスケード接続される複数の第１シフトレジスタを含み、
    前記複数の電源線は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに複数の電源電圧を供給するように構成され、
    前記第１信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに少なくとも1つのタイミング信号を供給するように構成される少なくとも1つのタイミング信号線を含み、
    前記第２信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタのうちの１段目の第１シフトレジスタに接続されて、第１トリガ信号を前記１段目の第１シフトレジスタに供給するように構成される第１トリガ信号線を含み、
    前記第１トリガ信号線は、前記複数の電源線と前記画素アレイ領域との間に位置する、表示基板。
  2. 前記第２信号線群は、前記第１走査駆動回路の前記画素アレイ領域に近い側に位置し、
    前記第１信号線群は、前記第１走査駆動回路の前記第２信号線群が位置する側と対向する他方側に位置する、請求項１に記載の表示基板。
  3. 前記画素アレイ領域は、互いに並列でありかつ重複しない第１表示領域と第２表示領域とを含み、前記第１走査駆動回路は、前記第１表示領域に接続されて、表示するように前記第１表示領域を駆動し、
    前記表示基板は、前記周辺領域内に設けられかつ前記ベース基板の第１側に位置する、前記画素アレイの走査方向に沿って前記第１走査駆動回路から順に配列されかつ前記第２表示領域に接続されて、表示するように前記第２表示領域を駆動する第２走査駆動回路をさらに含み、
    前記第２走査駆動回路は、カスケード接続される複数の第２シフトレジスタを含み、
    前記第２信号線群は、前記第２走査駆動回路に含まれるカスケード接続される複数の第２シフトレジスタのうちの１段目の第２シフトレジスタに接続されて、前記第２走査駆動回路に含まれる１段目の第２シフトレジスタに第２トリガ信号を供給するように構成される第２トリガ信号線をさらに含む、請求項１又は２に記載の表示基板。
  4. 前記第１トリガ信号線及び前記第２トリガ信号線の延在長さは、前記第１走査駆動回路及び前記第２走査駆動回路の配列長さと同じである、請求項３に記載の表示基板。
  5. 前記第１トリガ信号線と前記第２トリガ信号線とが並設される、請求項３又は４に記載の表示基板。
  6. 前記複数の電源線は、第１電源線及び第２電源線を含み、
    前記第１電源線及び前記第２電源線は、同一の第１電源電圧を供給するように構成される、請求項１～５のいずれか一項に記載の表示基板。
  7. 前記第１電源線の前記ベース基板への正射影は、前記第１走査駆動回路の前記ベース基板への正射影と一部に重複し、
    前記第２電源線の前記ベース基板への正射影は、前記第１電源線の前記ベース基板への正射影と、前記第２信号線群の前記ベース基板への正射影との間に位置する、請求項６に記載の表示基板。
  8. 少なくとも一つの第１抵抗をさらに含み、
    前記第１抵抗は、前記第１走査駆動回路の前記１段目の第１シフトレジスタから離れる側に位置し、前記第１トリガ信号線は、前記少なくとも一つの第１抵抗を介して前記第１走査駆動回路の１段目の第１シフトレジスタに接続される、請求項３に記載の表示基板。
  9. 少なくとも一つの第２抵抗をさらに含み、
    前記第２抵抗は、前記第１走査駆動回路の最終段の第１シフトレジスタと前記第２走査駆動回路の１段目の第２シフトレジスタとの間に位置し、前記第２トリガ信号線は、前記少なくとも一つの第２抵抗を介して前記第２走査駆動回路の１段目の第２シフトレジスタに接続される、請求項８に記載の表示基板。
  10. 前記第１抵抗と前記第２抵抗との抵抗値が異なる、請求項９に記載の表示基板。
  11. 前記第１表示領域と前記第２表示領域との間に位置する折り返し線をさらに含み、
    前記第２抵抗は、前記折り返し線の延在方向に位置し、前記折り返し線の延在方向は、前記第１信号線群及び前記第２信号線群の延在方向と垂直である、請求項９に記載の表示基板。
  12. 前記少なくとも１つの第２抵抗の前記ベース基板への正射影は、前記第１走査駆動回路の最終段の第１シフトレジスタの前記ベース基板への正射影と、前記第２走査駆動回路の１段目の第２シフトレジスタの前記ベース基板への正射影との間に位置する、請求項９～１１のいずれか一項に記載の表示基板。
  13. 前記少なくとも一つの第１抵抗は、前記ベース基板と垂直な方向において前記ベース基板と前記第２信号線群との間に位置し、前記少なくとも一つの第１抵抗の前記ベース基板への正投影が、前記第２信号線群の前記ベース基板への正投影の前記画素アレイ領域から離れる側に位置する、請求項８～１２のいずれか一項に記載の表示基板。
  14. 前記第１抵抗の材料は、半導体材料である、請求項８～１３のいずれか一項に記載の表示基板。
  15. 少なくとも一つの第１接続線と、少なくとも一つの第２接続線とをさらに含み、
    前記第１接続線は、前記少なくとも一つの第１抵抗の一端と前記第１走査駆動回路の１段目の第１シフトレジスタとを接続し、
    前記第２接続線は、前記少なくとも一つの第１抵抗の他端と前記第１トリガ信号線とを接続する、請求項８～１４のいずれか一項に記載の表示基板。
  16. 前記第１接続線及び前記第２接続線は、前記少なくとも一つの第１抵抗の前記ベース基板から離れる側に位置する、請求項１５に記載の表示基板。
  17. 第１導電接続部と、第２導電接続部と、第１絶縁層と、第２絶縁層と、をさらに含み、
    前記第１導電接続部及び前記第２導電接続部は、前記第１接続線及び前記第２接続線の前記ベース基板から離れる側に位置し、前記複数の電源線、前記第１信号線群及び前記第２信号線群と同層に設けられ、
    前記第１絶縁層は、前記ベース基板と垂直な方向において前記少なくとも一つの第１抵抗と前記第１接続線及び前記第２接続線との間に位置し、前記第２絶縁層は、前記ベース基板と垂直な方向において前記第１接続線及び前記第２接続線と前記第１導電接続部及び前記第２導電接続部との間に位置し、
    前記第１導電接続部の一端は、前記第２絶縁層を貫通するスルーホールを介して前記第１接続線の一端に接続され、前記第１導電接続部の他端は、前記第１絶縁層及び前記第２絶縁層を貫通するスルーホールを介して前記少なくとも一つの第１抵抗の一端に接続され、
    前記第１接続線の他端は、前記第１走査駆動回路の１段目の第１シフトレジスタに接続され、
    前記第２導電接続部の一端は、前記第２絶縁層を貫通するスルーホールを介して前記第２接続線の一端に接続され、前記第２導電接続部の他端は、前記第１絶縁層及び前記第２絶縁層を貫通するスルーホールを介して前記少なくとも一つの第１抵抗の他端に接続され、
    前記第２接続線の他端は、前記第２絶縁層を貫通するスルーホールを介して前記第１トリガ信号線に接続される、請求項１５又は１６に記載の表示基板。
  18. 前記第１走査駆動回路の各第１シフトレジスタは、前記第１電源線に接続される第１構成トランジスタと、前記第２電源線に接続される第２構成トランジスタ及び第３構成トランジスタとを含み、
    前記第１構成トランジスタの前記ベース基板への正射影は、前記第１信号線群の前記ベース基板への正射影と前記第１電源線の前記ベース基板への正射影との間に位置し、且つ前記第１電源線の前記ベース基板への正射影に近く、
    前記第２構成トランジスタ及び第３構成トランジスタの前記ベース基板への正射影は、前記第１電源線の前記ベース基板への正射影と前記第２電源線の前記ベース基板への正射影との間に位置し、前記第２電源線の前記ベース基板への正射影に近い、請求項３に記載の表示基板。
  19. 前記複数の電源線は、第３電源線と第４電源線とを含み、
    前記第３電源線と前記第４電源線とは、同一の第２電源電圧を供給するように構成され、
    前記第４電源線の前記ベース基板への正射影は、前記第１走査駆動回路の前記ベース基板への正射影と一部に重複し、
    前記第３電源線の前記ベース基板への正射影は、前記第４電源線の前記ベース基板への正射影と、前記第１信号線群の前記ベース基板への正射影との間に位置する、請求項１～１８のいずれか一項に記載の表示基板。
  20. 前記第１走査駆動回路の各第１シフトレジスタは、前記第３電源線に接続される第４構成トランジスタと、前記第４電源線に接続される第５構成トランジスタとをさらに含み、
    前記第４構成トランジスタの前記ベース基板への正射影は、前記第３電源線の前記ベース基板への正射影の、前記第１信号線群の前記ベース基板への正射影から離れる側に位置し、前記第３電源線の前記ベース基板への正射影に近く、
    前記第５構成トランジスタの前記ベース基板への正射影は、前記第４電源線の前記ベース基板への正射影と前記第２信号線群の前記ベース基板への正射影との間に位置し、前記第４電源線の前記ベース基板への正射影に近い、請求項１９に記載の表示基板。
  21. 画素アレイ領域と周辺領域とを含むベース基板と、
    前記周辺領域内に設けられかつ前記ベース基板の第１側に位置する第１走査駆動回路、複数の電源線、第１信号線群及び第２信号線群と、を含み、
    前記第１走査駆動回路は、カスケード接続される複数の第１シフトレジスタを含み、
    前記複数の電源線は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに複数の電源電圧を供給するように構成され、
    前記第１信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタに少なくとも1つのタイミング信号を供給するように構成される少なくとも1つのタイミング信号線を含み、
    前記第２信号線群は、前記第１走査駆動回路に含まれるカスケード接続される複数の第１シフトレジスタのうちの１段目の第１シフトレジスタに接続されて、第１トリガ信号を前記１段目の第１シフトレジスタに供給するように構成される第１トリガ信号線を含み、
    前記第１走査駆動回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、を含み、前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタは、それぞれ前記第１信号線群に接続され、
    前記第１トランジスタ、前記第２トランジスタ及び前記第３トランジスタのチャネルの延在方向は、前記第１信号線群及び前記第２信号線群の延在方向と平行である、表示基板。
  22. 前記第１走査駆動回路は、前記第１信号線群にそれぞれ接続される第６トランジスタと第７トランジスタとをさらに含み、
    前記第６トランジスタ及び前記第７トランジスタのチャネルの延在方向は、前記第１信号線群及び前記第２信号線群の延在方向と平行である、請求項２１に記載の表示基板。
  23. 請求項１～２２のいずれか一項に記載の表示基板を含む、表示装置。
  24. ベース基板を提供するステップと、
    前記ベース基板と垂直な方向において、半導体層、第１絶縁層、第１導電層、第２絶縁層、第２導電層、第３絶縁層及び第３導電層を順に形成するステップと、を含み、
    前記電源線、前記第１信号線群及び前記第２信号線群が前記第３導電層に位置し、
    前記第１走査駆動回路が前記半導体層、前記第１導電層及び前記第２導電層に形成され、
    前記第１走査駆動回路が前記第１絶縁層、前記第２絶縁層及び前記第３絶縁層を貫通するスルーホールを介してそれぞれ前記電源線、前記第１信号線群及び前記第２信号線群に接続される、請求項１～２２のいずれか一項に記載の表示基板の製造方法。
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