CN100508072C - 移位寄存器及其驱动方法 - Google Patents

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Abstract

本发明涉及一种适于防止故障与损坏的移位寄存器及其驱动方法。一种具有多级的移位寄存器，所述多级利用第一供压源、前级输出信号、后级输出信号和第一至第四时钟信号中的任何三个，通过输出信号线输出一输出信号，移位寄存器包括：上拉晶体管，通过所述输出信号线输出所述第一时钟信号以响应Q节点的逻辑值；下拉晶体管，从第一供压源向所述输出信号线供应电源电压以响应Qb节点的逻辑值；Q节点控制器，控制所述Q节点的逻辑值以响应前级输出信号和后级输出信号中的任何一个；和Qb节点控制器，当信号线处于低状态时，利用第二时钟信号、第三时钟信号和Q节点的逻辑值中的至少一个控制所述Qb节点的逻辑值在低与高之间反复交替。

Description

移位寄存器及其驱动方法
本申请要求在2004年12月31日提交的韩国专利申请No.P2004-118605的权益，在此引入作为参考。
技术领域
本发明涉及显示设备的驱动电路，更具体地涉及适于防止故障和损坏的移位寄存及其驱动方法。
背景技术
近来，已经研制了各种平板显示设备，这些平板显示设备的重量和尺寸可以减小，这点优于阴极射线管CRT。平板显示设备包括液晶显示器LCD、场效应显示器FED、等离子体显示面板PDP、电镀发光EL显示设备等。
平板显示设备中的液晶显示器(以下称为“LCD”)由于其诸如轻巧、纤细、低功耗等特性而得到越来越广泛的应用。依据该趋势，LCD已用于办公自动化设备、音频和视频设备等。
现有技术的液晶显示器利用电场控制液晶的透光性，从而显示图像。为此，液晶显示器包括其中液晶单元成矩阵状排列的液晶显示面板和用来驱动液晶显示面板的驱动电路。
液晶显示面板具有相互交叉设置的选通线和数据线并且液晶单元位于通过使选通线和数据线交叉而形成的区域。在液晶显示面板内设置有像素电极和公共电极，用于向各液晶单元施加电场。像素电极连接到作为切换器件的薄膜晶体管。薄膜晶体管根据数据驱动器和选通驱动器的信号向像素电极提供视频数据。
驱动电路包括用于驱动选通线的选通驱动器和用于驱动数据线的数据驱动器。选通驱动器依次向选通线提供扫描信号，以逐行顺序驱动液晶显示面板上的液晶单元。每当将选通信号提供到任何一个选通线时数据驱动器向各数据线提供视频信号。因此，液晶显示器根据液晶单元加载的视频信号，通过在像素电极和公共电极之间施加的电场来控制透光性，从而显示图像。
由从移位寄存器电路提供的选通信号对作为液晶矩阵的横向线的选通线进行选择。
图1是说明选通驱动器的移位寄存器的简图，而图2是说明施加到各选通线的选通信号的图。选通驱动器包括用于提供来自时钟信号发生源的时钟信号的时钟信号线、以及用于提供选通信号的移位寄存器SR1至SRn和选通线。
移位寄存器SR1至SRn与时钟信号同步以向选通线g1至gn提供选通信号用于逐行选择液晶单元。为此，将移位寄存器SR1至SRn连接到选通线和时钟信号线。将起动脉冲(Start)(未示出)提供给移位寄存器的第一移位寄存器用于生成选通信号，并将各移位寄存器的输出端子连接到后一级的输入端子。因此，前一级移位寄存器的输出用作后一级移位寄存器的起动脉冲。
起动脉冲和时钟信号使提供给选通线g1至gn的选通信号将由选通线g1至gn移位，由此提供移位后的选通信号。并由此，逐行选择液晶单元线。
图3是说明用于驱动图1的移位寄存器SR的驱动波形的简图。
图3示出了切换信号发生器的栅极输出端子Vg、第一时钟信号线CLK1、第一输出端子Q和第二输出端子Qb的信号波形。如果第一输出端子Q具有高(高或1)逻辑值且第二输出端子Qb具有低(低或0)逻辑值，则通过栅极输出端子Vg输出来自第一时钟信号线CLK1的时钟信号。相反地，如果第一输出端子Q具有低逻辑值且第二输出端子Qb具有高逻辑值，则即使第一时钟信号线CLK1的时钟信号具有高逻辑值，也不向栅极输出端子Vg输出时钟信号。通过栅极输出端子Vg向选通线gn提供信号的时段与没有至栅极输出端子Vg的输出的时段相比非常短。换句话说，对于大部分时段(大约90％)，第二输出端子Qb具有高逻辑值。这是因为选通信号必须具有低逻辑值。
但是，如果向薄膜晶体管的栅极端子(即第二输出端子Qb)持续施加高压，则薄膜晶体管的阈值电压增大，使迁移性变差。
图4是说明阈值电压随着时间增大的图。
参照图4，坐标的纵轴代表薄膜晶体管的阈值电压，而横轴代表经过的时间。为了使栅极输出端子Vg的输出保持低，如果向第二输出端子Qb连续施加电压，则如图4所示阈值电压增加。以此方式，如果阈值电压由于长时间的使用而增大，则薄膜晶体管持续劣化。换句话说，如果向第二输出端子Qb连续施加电压，则存在由于薄膜晶体管的劣化引起的器件损坏或故障的问题。
发明内容
一种具有多级的移位寄存器，所述多级利用第一供压源、前级输出信号、后级输出信号和第一至第四时钟信号中的任何三个通过输出信号线输出一输出信号，该移位寄存器包括：上拉(pull-up)晶体管，通过输出信号线输出第一时钟信号以响应第一节点(“Q节点”)的逻辑值；下拉(pull-down)晶体管，从第一供压源向输出信号线提供一电源电压以响应第二节点(“Qb节点”)的逻辑值；Q节点控制器，响应于前级输出信号和后级输出信号中的任何一个对Q节点的逻辑值进行控制；以及Qb节点控制器，当输出信号线处于低状态时，利用第二时钟信号、第三时钟信号和Q节点的逻辑值中的至少一个，将Qb节点的逻辑值控制成在低与高之间反复交替。
在该移位寄存器中，Q节点控制器包括：第一开关，其连接在Q节点和前级输出信号线之间以由前级输出信号控制；第二开关，其连接在Q节点和第一供压源之间以由后级输出信号控制；以及第三开关，其连接在第一供压源和Q节点之间以由Qb节点的逻辑值控制。
在该移位寄存器中，Qb节点控制器包括：第四开关，其连接在提供第二电压的第二供压源和Qb节点之间以由第二时钟信号控制；第五开关，其连接在Qb节点和第一供压源之间以由第二时钟信号控制；第六开关，其连接在Qb节点和第一供压源之间以由前级输出信号控制；第七开关，其连接在Qb节点和第一供压源之间以由Q节点的逻辑值控制。
在该移位寄存器中，第四开关连接在第二供压源和第二节点之间。
该移位寄存器还包括连接在第二供压源和Qb节点之间以由第二节点的逻辑值控制的第八开关。
在该移位寄存器中，Qb节点控制器还包括连接在Qb节点和第一供压源之间以由第二时钟信号控制的第九开关。
在该移位寄存器中，Qb节点控制器还包括连接在第二节点和第一供压源之间以由前级输出信号控制的第十开关。
根据本发明另一方面的具有多级的移位寄存器的驱动方法，包括下列步骤，其中所述多级利用第一供压源、前级输出信号、后级输出信号和第一至第四时钟信号中的任何三个通过输出信号线输出一输出信号：响应于Q节点的逻辑值，通过输出信号线输出第一时钟信号；响应于Qb节点的逻辑值，从第一供压源向输出信号线提供电源电压；响应于前级输出信号和后级输出信号中的任何一个，控制Q节点的逻辑值；当输出信号线处于低状态时，利用第二时钟信号、第三时钟信号和Q节点的逻辑值中的至少一个，将Qb节点的逻辑值控制成在低与高之间反复交替。
在该驱动方法中，Qb节点的逻辑值为高的时段包括第一时钟信号为高的时段。
另选地，具有响应于前级输出信号而在后一级中生成的输出信号的移位寄存器可包括：上拉晶体管，通过输出信号线输出第一时钟信号以响应Q节点的逻辑值；下拉晶体管，从第一供压源向输出信号线提供电源电压以响应Qb节点的逻辑值；Q节点控制器，控制Q节点的逻辑值以响应前级输出信号和后级输出信号中的任何一个；以及Qb节点控制器，当输出信号线处于低状态时，其利用第二时钟信号和Q节点的逻辑值中的至少一个，将Qb节点的逻辑值控制成在低与高之间反复交替，其中Qb节点的逻辑值为高的时段包括第一时钟信号为高的时段。
一种移位寄存器的驱动方法，其中所述移位寄存器响应于前级输出信号而在下一级中生成输出信号，所述驱动方法可包括以下步骤：通过输出信号线输出第一时钟信号以响应Q节点的逻辑值；从第一供压源向输出信号线提供电源电压以响应Qb节点的逻辑值；控制Q节点的逻辑值以响应前级输出信号和后级输出信号中的任何一个；以及当输出信号线处于低状态时，利用第二时钟信号和Q节点的逻辑值中的至少一个，将Qb节点的逻辑值控制成在低与高之间反复交替，并且其中Qb节点的逻辑值为高的时段包括第一时钟信号为高的时段。
通过研究以下附图和详细说明，本领域的技术人员能够清楚地理解本发明的其他系统、方法、特征和优点。所有类似的其他系统、方法、特征和优点都将包括在该说明中，包括在本发明的范围内并得到后附权利要求的保护。
附图说明
参照以下附图和说明可以更好地理解本发明。附图中的元件并不限定尺寸，而重点在于解释本发明的原理。此外，在附图中，在所有不同的视图中用相似标号表示对应部分。
图1是说明选通驱动器的移位寄存器的简图；
图2是说明施加到各选通线的选通信号的图；
图3是说明用于驱动图1的移位寄存器SR的驱动波形的简图；
图4是说明阈值电压随着时间的推移而增大的图；
图5是说明N相移位寄存器的电路图；
图6是说明图5中所示的N相移位寄存器的各级的电路图；
图7是说明用于驱动图5和6的移位寄存器的驱动波形以及根据该驱动波形的输出波形的图；
图8是说明Qb节点内累积的电压应力的图；
图9是说明图5的级的第二电路图；
图10是说明图5的级的第三电路图；
图11是说明本发明的移位寄存器的构成简图；和
图12是说明使用三相的本发明的移位寄存器的图。
具体实施方式
具有多级的移位寄存器可用于驱动显示设备。对多级进行级联，使得一级的输出可用作后一级或前一级的输入。该移位寄存器可降低由连续向节点施加电压所生成的累积电压应力，从而防止所连接的薄膜晶体管的劣化。
图5是说明N相移位寄存器的电路图。图5中所示的移位寄存器包括级联的第一至第n级。此外，图6是说明图5中所示各级的电路图。
参照图5和6，移位寄存器包括n级STR1至STRn。n级的输出线均连接到负载电路10的输入端子。在此，连接到输出端子Vout的电路等效代表负载电路10。
将来自定时控制器(未示出)的起动脉冲Vstart供应到第一级STR1，并将第一至第(n-1)级的输出信号Vout1至Voutn-1均供应到后一级作为起动脉冲。移位寄存器电路的输入信号具有指定周期，并从电源电路和时钟发生器(未示出)施加。输入信号包括第一至第四时钟信号CLK1至CLK4、电源电压VDD和地电压VSS。
除了作为最后一级的第n级STRn没有后一级的输入以外，每级STR1至STRn具有彼此相同的构成。因此，仅以第一级STR1为例对第一至第n级STR1至STRn进行解释。
如图6中所示，第一级STR1包括：第一供压线VSS；第二供压线VDD；第一至第四时钟信号线CLK1至CLK4；前级输出信号供给线(或起动脉冲供给线)Vstart；在第一节点N1、前级输出信号供给线Vstart和Q节点之间连接的第一NMOS晶体管T1；在第一时钟信号线CLK1、第二供压线VDD和Qb节点之间连接的第二NMOS晶体管T2；在后级输出Vout2、第一供压线和Q节点之间连接的第三NMOS晶体管T3；在Q节点、Qb节点和第一供压线VSS之间连接的第四NMOS晶体管T4；在第二时钟信号线CLK2、Qb节点和第一供压线VSS之间连接的第五NMOS晶体管T5；在第一节点N1、Qb节点和第一供压线VSS之间连接的第六NMOS晶体管T6；在Q节点、Qb节点和第一供压线VSS之间连接的第七NMOS晶体管T7；在第一时钟信号线CLK1、Q节点和输出信号线Vout1之间连接的第八NMOS晶体管T8；以及在第一供压线VSS、Qb节点和输出信号线Vout1之间连接的第九NMOS晶体管T9。
第一至第七NMOS晶体管T1至T7是控制输出的控制器，而第八和第九晶体管T8、T9是输出第一时钟信号CLK1的输出缓冲器。
控制器包括用于控制Q节点的充电和放电的Q节点充电/放电控制器和用于控制Qb节点的充电和放电的Qb节点充电/放电控制器。Q节点充电/放电控制器包括第一、第三和第四NMOS晶体管T1、T3、T4并包括Q节点充电部分和Q节点放电部分。Q节点充电部分包括第一NMOS晶体管T1，其利用来自前级输出信号线Vstart或起动脉冲的前级输出Vout对Q节点进行充电。Q节点放电部分包括：第三NMOS晶体管T3，其通过来自后级输出信号线Vout2的输出信号Vout2对Q节点内充电的电压进行放电；和第四NMOS晶体管T4，其通过Qb节点内充电的电压对Q节点内充电的电压进行放电。
Qb节点充电/放电控制器包括第二、第五、第六和第七NMOS晶体管T2、T5、T6、T7并且包括Qb节点充电部分和Qb节点放电部分。
Qb节点充电部分包括第二NMOS晶体管T2，其响应于第四时钟信号CLK4，利用来自第二供压线VDD的电源电压对Qb节点进行充电。
Qb节点放电部分包括：第六NMOS晶体管T6，其通过前级输出信号Vout或起动脉冲Vstart对Qb节点内充电的电压进行放电；第七NMOS晶体管T7，其通过Q节点内充电的电压对Qb节点内充电的电压进行放电；以及第五NMOS晶体管T5，其通过来自第二时钟信号线CLK2的时钟信号对Qb节点内充电的电压进行放电。
第一至第四时钟信号CLK1至CLK4均具有相同的周期，并且第二时钟信号CLK2供应有相对于第一时钟信号CLK1的指定延迟间隔，第三时钟信号CLK3供应有相对于第二时钟信号的指定延迟间隔，以及第四时钟信号CLK4供应有相对于第三时钟信号的指定延迟间隔。因此，如果第一时钟信号CLK1是高电平(高或1)，则第二至第四时钟信号CLK2至CLK4是低电平(低或0)。因此，第一至第四时钟信号CLK1至CLK4中的每一个的上升沿时间具有指定间隔。将第一至第四时钟信号CLK1至CLK4用作用于向输出线Vout供应输出信号Vout1或用于对该级内充电的电压进行放电的信号。
将来自电压源(未示出)的低电平L的电压供应到第一供压线VSS，并将来自电压源(未示出)的高电平H的电压供应到第二供压线VDD。
第一NMOS晶体管T1利用来自前级输出信号线Vstart的前级输出电压Vout或来自定时控制器(未示出)的起动脉冲对Q节点进行充电。
第二NMOS晶体管T2响应于第四时钟信号CLK4，利用来自第二供压线VDD的电压对Qb节点进行充电。
第三NMOS晶体管T3对Q节点内充电的电压进行放电以响应后级输出信号Vout。例如，在第一级STR1中，连接到第三NMOS晶体管T3的后级输出信号Vout是Vout2。第三NMOS晶体管T3控制Q节点的放电，从而对输出缓冲器的第八NMOS晶体管T8以及控制器的第七NMOS晶体管T7的导通/截止进行控制。
第四NMOS晶体管T4对Q节点内充电的电压进行放电以响应Qb节点内充电的电压。第四NMOS晶体管T4控制Q节点的放电，从而对输出缓冲器的第八NMOS晶体管T8以及控制器的第七NMOS晶体管T7的导通/截止进行控制。
第五NMOS晶体管T5对Qb节点的充电电压进行放电以响应来自第二时钟信号线CLK2的时钟信号。
第六NMOS晶体管T6通过前级输出信号Vout或起动脉冲Vstart对Qb节点内充电的电压进行放电。
第七NMOS晶体管T7对Qb节点内充电的电压进行放电以响应Q节点内充电的电压。
第八NMOS晶体管T8响应于在/从Q节点充电/放电的电压，使来自第一时钟信号线CLK1的时钟信号通过输出信号线Vout输出。
第九NMOS晶体管T9响应于在/从Qb节点充电/放电的电压，使来自第一供压源VSS的电压输出到输出信号线Vout。
当将来自第一时钟信号线CLK1的时钟信号通过第八NMOS晶体管T8供应到输出线Vout时，第一电容C1将Q节点内的电压提高了如第一时钟信号CLK1的电压电平那么大。换句话说，Q节点的电压通过电容C1的效应自举(bootstarp)。
在此，不同于第一级STR1的第二NMOS晶体管T2，将第二移位寄存器STR2的第二NMOS晶体管T2的栅极端子连接到第一时钟信号线CLK1。此外，将第三级STR3的第二NMOS晶体管T2的栅极端子连接到第二时钟信号线CLK2。另外，将第八NMOS晶体管T8的漏极端子连接到第一级STR1中的第一时钟信号线CLK1(如图6中所示)、第二级STR2中的第二时钟信号线CLK2、第三级STR3中的第三时钟信号线CLK3以及第四级STR4中的第四时钟信号线CLK4。将第五NMOS晶体管T5的栅极端子连接到第一级STR1中的第二时钟信号线CLK2、第二级STR2中的第三时钟信号线CLK3、第三级STR3中的第四时钟信号线CLK4以及第四级STR4中的第一时钟信号线CLK1。以此方式，将第二NMOS晶体管T2的栅极端子、第八NMOS晶体管T8的漏极端子和第五NMOS晶体管T5的栅极端子逐级连接到第一至第四时钟信号线CLK1至CLK4。
图7是说明用于驱动图5和6的移位寄存器的驱动波形以及根据该驱动波形的输出波形的图。结合图5和6，通过图7对根据本发明第一实施例的移位寄存器的驱动方法进行说明。
在t1时段中，与第四时钟信号CLK4同步地输入起动脉冲或前级输出信号。如果输入起动脉冲Vstart，则第一NMOS晶体管T1导通并将Q节点充上如起动脉冲Vstart那样大的电压。同时，如果输入第四时钟信号CLK4，则第二NMOS晶体管T2导通并将Qb节点充上来自第二供压线VDD的电压。但是，第六NMOS晶体管T6由起动脉冲Vstart导通而第七NMOS晶体管T7由Q节点内充电的电压导通，因此Qb节点内充电的电压通过第一供压源VSS放电。
在t2时段内，起动脉冲Vstart和第四时钟信号CLK4的逻辑值变低并供应第一时钟信号CLK1。由于第四时钟信号CLK4和起动脉冲Vstart变成低逻辑值，因此第一和第二以及第六NMOS晶体管T1、T2、T6截止。因此，Q节点内充电的电压阻断其充电和放电路径，从而使Q节点上浮(float)到高状态，并且上浮的Q节点使第七和第八NMOS晶体管T7、T8甚至在t2时段内保持导通状态。保持导通状态的第七NMOS晶体管T7使Qb节点保持与第一供压源VSS连接，从而使Qb节点固定保持在低状态下。此外，经由保持导通的第八NMOS晶体管T8，通过输出信号线Vout输出第一时钟信号CLK1。此时，Q节点的电压通过由第一时钟信号CLK1充电的第一电容C1自举，从而变成比高电平更高的电平。
在t3时段内，将后一级(即，第二级STR2)的输出供应到第三NMOS晶体管T3的栅极端子以导通第三NMOS晶体管T3。由导通的第三NMOS晶体管T3在Q节点内充电的电压经由第三NMOS晶体管T3，通过第一供压源VSS放电。因此，第七NMOS晶体管T7截止。另一方面，在t3时段内，前级的输出信号Vout和第二时钟信号同时供应到第五NMOS晶体管T5的栅极端子，由此导通第五NMOS晶体管T5。由于第五NMOS晶体管T5导通，代替截止的第七NMOS晶体管T7的作用，使Qb节点持续保持在低状态下。
在t4时段内，不向第一级STR1加载任何时钟信号，因此Q节点和Qb节点都保持在低状态下。此外，输出到输出信号线Vout的输出信号Vout1在负载电路10中消耗变成低状态。
在t5时段内，不供应起动脉冲Vstart或前级输出信号Vout并且仅向第二NMOS晶体管T2的栅极端子供应第四时钟信号CLK4，由此导通第二NMOS晶体管T2。因此，在Qb节点内对从第二供压源VDD提供的高电平电压进行充电，并导通第九NMOS晶体管T9。导通的第九NMOS晶体管T9使输出信号线Vout和第一供压源VSS连接。因此，输出信号线Vout稳定地保持在低电平。
在t6时段内，仅将第一时钟信号CLK1供应到第一级STR1，但由于第八NMOS晶体管T8截止，因此不向输出信号线Vout供应第一时钟信号CLK1。此外，在Qb节点内充电的电压阻断其充电和放电路径，因此保持高电平上浮状态。
在t7时段内，仅将第二时钟信号供应到第二级STR2。第五NMOS晶体管T5由第二时钟信号CLK2导通，并由第五NMOS晶体管T5将Qb节点内充电的电压放电到第一供压源VSS。因此在t7时段内，Qb节点的电压从高电平变到低电平。
在t8时段内，不向第一移位寄存器STR1加载时钟信号，由此使Q节点、Qb节点和输出信号线Vout在t7时段之后持续保持在低电平。
在第一级STR1内重复t5至t8时段，直到再次向其输入起动脉冲Vstart或者完成一个垂直时段为止。
图8是说明Qb节点内累积的电压应力的图。参照图8，已知在各移位寄存器STR1至STRn输出了输出信号之后重复第五至第八时段t5至t8，因此与现有技术不同，Qb节点内累积的电压应力不持续增加。由于重复第五至第八时段t5至t8，如图8中所示，因此当在Qb节点内对高电平电压充电时累积的电压应力增大St-up，和如果Qb节点放电以保持低电平电压则累积的电压应力下降St-down。通过上述，与现有技术不同，本发明的移位寄存器可防止由累积电压导致的累积电压应力持续增大，并且可防止由累积电压应力导致的电路劣化。
当输入用作输出信号Vout的时钟信号时，移位寄存器使Qb节点的电压在该时段内理想地保持在高电平。此外，Qb节点保持在高电平的时段不少于最小值25％，理想为50％。在此，该时段为一个垂直时段或者每次供应第一至第四时钟信号中的一个的时段。
图7的驱动波形仅为一个例子，应该理解，在不背离本发明的精神的情况下可实现各种其他应用。
图9是说明移位寄存器的一级的第二电路图。该移位寄存器包括n级STR1至STRn。n级的输出线均连接到负载电路20的输入端子。在此，连接到输出端子Vout的电路等效代表负载电路20。
将来自定时控制器(未示出)的起动脉冲Vstart供应到第一级STR1，并将第一至第(n-1)级的输出信号Vout1至Voutn-1均供应到后一级作为起动脉冲。移位寄存器电路的输入信号具有指定周期，并从电源电路和时钟发生器(未示出)被供应。输入信号包括第一至第四时钟信号CLK1至CLK4、电源电压VDD和地电压VSS。
除了作为最后一级的第n级STRn没有后一级的输入以外，各级STR1至STRn具有相同的构成。因此，仅将第一级STR1作为例子对第一至第n级STR1至STRn进行说明。
如图9所示，第一级STR1包括：第一供压线VSS；第二供压线VDD；第一至第四时钟信号线CLK1至CLK4；前级输出信号供给线(或起动脉冲供给线)Vstart；在第一节点N1、前级输出信号供给线Vstart和Q节点之间连接的第一NMOS晶体管T1；在第四时钟信号线CLK4、第二供压线VDD和第二节点N2之间连接的第二NMOS晶体管T2；在后级输出Vout2、第一供压线VSS和Q节点之间连接的第三NMOS晶体管T3；在Q节点、Qb节点和第一供压线VSS之间连接的第四NMOS晶体管T4；在第二时钟信号线CLK2、第二节点N2和第一供压线VSS之间连接的第五NMOS晶体管T5；在第一节点N1、Qb节点和第一供压线VSS之间连接的第六NMOS晶体管T6；在Q节点、Qb节点和第一供压线VSS之间连接的第七NMOS晶体管T7；在第一时钟信号线CLK1、Q节点和输出信号线Vout之间连接的第八NMOS晶体管T8；在第一供压线VSS、Qb节点和输出信号线Vout之间连接的第九NMOS晶体管T9；在第二供压线VDD、第二节点N2和Qb节点之间连接的第十NMOS晶体管T10；以及在Qb节点、第二时钟信号线CLK2和第一供压线VSS之间连接的第十一NMOS晶体管T11。
第一至第七NMOS晶体管T1至T7、第十和第十一NMOS晶体管T10、T11是用于控制输出的控制器，而第八和第九晶体管T8、T9是用于输出第一时钟信号CLK1的输出缓冲器。
该控制器包括：Q节点充电/放电控制器，用于控制Q节点的充电和放电；Qb节点充电/放电控制器，用于控制Qb节点的充电/放电；以及第二节点N2放电器，用于对第二节点N2内充电的电压进行放电。
Q节点充电/放电控制器包括第一、第三和第四NMOS晶体管T1、T3、T4并包括Q节点充电部分和Q节点放电部分。Q节点充电部分包括第一NMOS晶体管T1，其利用来自前级输出信号线Vstart或起动脉冲供给线的前级输出Vout或起动脉冲对Q节点进行充电。Q节点放电部分包括：第三NMOS晶体管T3，其通过来自后级输出信号线Vout2的后级输出信号Vout2对Q节点内充电的电压进行放电；以及第四NMOS晶体管T4，其通过Qb节点内充电的电压对Q节点内充电的电压进行放电。
Qb节点充电/放电控制器包括第二、第五、第六、第七、第十和第十一NMOS晶体管T2、T5、T6、T7、T10、T11并包括Qb节点充电部分和Qb节点放电部分。
Qb节点充电部分包括：第二NMOS晶体管T2，其将来自第二供压线VDD的电压供应到第十NMOS晶体管T10以响应第四时钟信号线CLK4；以及第十NMOS晶体管T10，其利用来自第二电源线的电源电压对Qb节点进行充电，以响应通过第二NMOS晶体管T2提供的、来自第二电源线的电源电压。
Qb节点放电部分包括：第六NMOS晶体管T6，其通过第一供压线对Qb节点内充电的电压进行放电，以响应前级输出信号或起动脉冲Vstart；第十一NMOS晶体管T11，其对Qb节点内充电的电压进行放电以响应第二时钟信号CLK2；以及第七NMOS晶体管T7，其对Qb节点内充电的电压进行放电以响应Q节点内充电的电压。此外，第二节点N2放电器包括第五NMOS晶体管T5，用于对第二节点内上浮的电压进行放电，以响应来自第二时钟信号线CLK2的时钟信号。
第一至第四时钟信号CLK1至CLK4均具有相同的周期，并且第二时钟信号CLK2供应有相对于第一时钟信号CLK1的指定延迟间隔，第三时钟信号CLK3供应有相对于第二时钟信号CLK2的指定延迟间隔，第四时钟信号CLK4供应有相对于第三时钟信号CLK3的指定延迟间隔。因此，如果第一时钟信号CLK1是高电平(高或1)时，则第二至第四时钟信号CLK2至CLK4为低电平(低或0)。因此，第一至第四时钟信号CLK1至CLK4中的每一个的上升沿时间具有指定间隔。将第一至第四时钟信号CLK1至CLK4用作用于向输出线Vout提供输出信号Vout1或者用于对移位寄存器中充电的电压进行放电的信号。
将来自电压源(未示出)的低电平L的电压提供给第一供压线VSS，并将来自电压源(未示出)的高电平H的电压提供给第二供压线VDD。
第一NMOS晶体管T1通过来自定时控制器(未示出)的前级输出电压Vout或起动脉冲Vstart，利用前级输出电压Vout或起动脉冲Vstart对Q节点进行充电。
第二NMOS晶体管T2利用来自第二供压线VDD的电压对Qb节点充电以响应第四时钟信号CLK4。因此，第二NMOS晶体管T2控制第十NMOS晶体管T10的导通/截止。
第三NMOS晶体管T3对Q节点内充电的电压进行放电以响应后级输出信号Vout。第三NMOS晶体管T3控制Q节点的放电，以控制输出缓冲器的第八NMOS晶体管T8以及控制器的第七NMOS晶体管T7的导通/截止。
第四NMOS晶体管T4对Q节点内充电的电压进行放电以响应Qb节点内充电的电压。第四NMOS晶体管T4控制Q节点的放电，以控制输出缓冲器的第八NMOS晶体管T8以及控制器的第七NMOS晶体管T7的导通/截止。
第五NMOS晶体管T5对第二节点N2的充电电压进行放电以响应来自第二时钟信号线CLK2的时钟信号。因此，第五NMOS晶体管T5控制第十NMOS晶体管T10的导通/截止。
第六NMOS晶体管T6通过前级输出信号Vout或起动脉冲Vstart对Qb节点内充电的电压进行放电。
第七NMOS晶体管T7对Qb节点内充电的电压进行放电以响应Q节点内充电的电压。
第八NMOS晶体管T8使来自第一时钟信号线CLK1的时钟信号通过输出信号线Vout输出，以响应在/从Q节点充电/放电的电压。
第九NMOS晶体管T9使来自第一供压源VSS的地电压供给到输出信号线Vout，以响应在/从Qb节点充电/放电的电压。
第十NMOS晶体管T10利用来自第二供压线VDD的电源电压对Qb节点进行充电，以响应在第二节点N2中充电的电压。
第十一NMOS晶体管T11对Qb节点内充电的电压进行放电以响应来自第二时钟信号线CLK2的时钟信号。
当将来自第一时钟信号线CLK1的时钟信号通过第八NMOS晶体管T8提供给输出线Vout时，第一电容C1将Q节点内的电压提高了如第一时钟信号CLK1的电压电平那么大。换句话说，通过电容C1的效应使Q节点的电压自举。
在此，将各移位寄存器STR1至STRn的第二NMOS晶体管T2的栅极端子连接到第一级STR1内的第四时钟信号CLK4、连接到第二级STR2内的第一时钟信号CLK1、连接到第三级STR3内的第二时钟信号CLK2、连接到第四级STR4内的第三时钟信号CLK3，和再次连接到第五级STR5内的第四时钟信号CLK4。
此外，将各移位寄存器STR1至STRn的第五和第十一NMOS晶体管T5、T11的栅极端子连接到第一级STR1内的第二时钟信号CLK2、连接到第二级STR2内的第三时钟信号CLK3、连接到第三级STR3内的第四时钟信号CLK4以及连接到第四级STR4内的第一时钟信号CLK1。
另外，将各移位寄存器STR1至STRn的第八晶体管T8连接到第一级STR1内的第一时钟信号CLK1、连接到第二级STR2内的第二时钟信号CLK2、连接到第三级STR3内的第三时钟信号CLK3、以及连接到第四级STR4内的第四时钟信号CLK4。以此方式，将第二NMOS晶体管T2、第八NMOS晶体管T8和第五NMOS晶体管T5逐级连接到第一至第四时钟信号线CLK1至CLK4。
根据本发明第二实施例的移位寄存器的驱动方法与图7中所示的驱动波形相同，因此结合图7和9对根据第二实施例的移位寄存器的驱动方法进行说明。
参照图7和9，在t1时段内，与第四时钟信号CLK4同步地向第一级STR1输入起动脉冲Vstart或前级输出信号。如果输入起动脉冲Vstart，则第一NMOS晶体管T1导通并且Q节点充上如起动脉冲Vstart那么大的电压。此外，由起动脉冲Vstart导通第六NMOS晶体管T6。同时，如果输入第四时钟信号CLK4，则第二NMOS晶体管T2导通并且利用来自第二供压源VDD的电源电压对第二节点N2进行充电。由第二节点N2内充电的电压导通第十NMOS晶体管T10，以利用来自第二供压源VDD的电源电压对Qb进行充电。但是，由Q节点内充电的电压导通的第七NMOS晶体管T7以及由第四时钟信号CLK4导通的第六NMOS晶体管T6对Qb节点内充电的电压进行放电，由此使Qb节点保持在低电平。
在t2时段内，不向第一级STR1供应第四时钟信号CLK4和起动脉冲Vstart，并且仅向第一级STR1供应第一时钟信号CLK1。由于不供应第四时钟信号CLK4和起动脉冲Vstart，因此第一和第二NMOS晶体管T1、T2截止。因此，Q节点内充电的电压阻断其充电和放电路径以使Q节点上浮到高状态，并且上浮的Q节点使第七和第八NMOS晶体管T7、T8甚至在t2时段内也保持在导通状态。保持在导通状态的第七NMOS晶体管T7使Qb节点即使在t2时段内也保持与第一供压源VSS连接，从而使Qb节点固定保持在低状态下。此外，经由保持导通的第八NMOS晶体管T8，通过输出信号线Vout输出第一时钟信号CLK1。此时，由第一时钟信号CLK1充电的第一电容C1使Q节点的电压自举，由此变成比高电平更高的电平。
在t3时段内，将后级(即第二级STR2)的输出提供给第三NMOS晶体管T3以导通第三NMOS晶体管T3。另外，由来自第二时钟信号线CLK2的时钟信号导通第五和第十一NMOS晶体管T5、T11。经由第三NMOS晶体管T3，通过第一供压源VSS对由导通的第三NMOS晶体管T3在Q节点内充电的电压进行放电。因此，第七NMOS晶体管T7截止。另一方面，由导通的第五NMOS晶体管T5对第二节点N2内保持的上浮电压进行放电，由此完全截止第十NMOS晶体管T10。而且，导通的第十一NMOS晶体管T11使Qb节点稳定地保持在低电平。
在t4时段内，不向第一级STR1提供时钟信号，因此Q节点和Qb节点都保持在低电平。此外，输出到输出信号线Vout的输出信号Vout1在负载电路20中消耗变成低状态。
在t5时段内，不提供起动脉冲Vstart或前级输出信号Vout，并且仅向第二NMOS晶体管T2提供第四时钟信号CLK4，从而此导通第二NMOS晶体管T2。因此，将来自第二供压源VDD的电源电压通过导通的第二NMOS晶体管T2提供给第二节点N2以导通第十NMOS晶体管T10。来自第二供压源VDD的电源电压通过导通的第十NMOS晶体管T10在Qb节点内充电，从而使Qb节点的电压处于高电平。另一方面，在t5时段内，Qb节点内充电的电压不放电并且Qb节点保持在高电平。
在t6时段内，仅向第一级STR1提供第一时钟信号CLK1。但是，由于第八NMOS晶体管T8保持截止，因此不向输出信号线Vout提供第一时钟信号CLK1。此外，由于第二NMOS晶体管T2和第五NMOS晶体管T5截止，因此第二节点N2内充电的电压保持在高电平上浮状态，由此将第十NMOS晶体管T10保持在导通状态。因此，通过第十NMOS晶体管T10提供的来自第二供压源VDD的电源电压在Qb节点内充电。
在t7时段内，仅向第一移位寄存器STR1提供第二时钟信号CLK2以导通第五和第十一NMOS晶体管T5、T11。导通的第五NMOS晶体管T5对第二节点N2内充电的电压进行放电，并使第十NMOS晶体管T10截止，从而不能将来自第二供压源VDD的电源电压提供给Qb节点。此外，导通的第十一NMOS晶体管T11对Qb节点内充电的电压进行放电以使Qb节点的电压变为低电平。
在t8时段内，不向第一级STR1提供时钟信号，因此在t7时段之后Q节点、Qb节点和输出信号线Vout的电压持续保持在低电平。
在第一级STR1内重复t5至t8时段，直到再次向其输入起动脉冲Vstart或完成一个垂直时段为止。
图10是说明移位寄存器的一级的第三电路图。移位寄存器包括n级STR1至STRn。n级STR1至STRn的输出线均连接到负载电路30的输入端子。在此，连接到输出端子Vout的电路等效代表负载电路30。
除了其中还包括用于控制第二节点N2的放电的第十二NMOS晶体管T12以外，图10中所示的移位寄存器与图9中所示的相同。因此，当对图10的移位寄存器进行说明时，省略了与图9的移位寄存器相同的配置和操作的详细说明。
除了不向第n级STRn输入后级输出以外，各级STR1至STRn具有彼此相同的元件。因此，以下，仅以第一级STR1为例对第一至第n级STR1至STRn进行说明。
如图10中所示，第一级STR1包括：第一供压线VSS；第二供压线VDD；第一至第四时钟信号线CLK1至CLK4；前级输出信号供给线(或起动脉冲供给线)Vstart；在第一节点N1、前级输出信号供给线Vstart和Q节点之间连接的第一NMOS晶体管T1；在第四时钟信号线CLK4、第二供压线VDD和第二节点N2之间连接的第二NMOS晶体管T2；在后级输出Vout2、第一供压线VSS和Q节点之间连接的第三NMOS晶体管T3；在Q节点、Qb节点和第一供压线VSS之间连接的第四NMOS晶体管T4；在第二时钟信号线CLK2、第二节点N2和第一供压线VSS之间连接的第五NMOS晶体管T5；在第一节点N1、Qb节点和第一供压线VSS之间连接的第六NMOS晶体管T6；在Q节点、Qb节点和第一供压线VSS之间连接的第七NMOS晶体管T7；在第一时钟信号线CLK1、Q节点和输出信号线Vout之间连接的第八NMOS晶体管T8；在第一供压线VSS、Qb节点和输出信号线Vout之间连接的第九NMOS晶体管T9；在第二供压线VDD、第二节点N2和Qb节点之间连接的第十NMOS晶体管T10；在Qb节点、第二时钟信号线CLK2和第一供压线VSS之间连接的第十一NMOS晶体管T11；以及在第一节点N1、第二节点N2和第一供压线VSS之间连接的第十二NMOS晶体管T12。
此外，第二节点N2放电器包括：第五NMOS晶体管T5，用于对第二节点N2内上浮的电压进行放电以响应来自第二时钟信号线CLK2的时钟信号；以及第十二NMOS晶体管，用于对第二节点N2内充电的电压进行放电，以响应前级或起动脉冲Vstart的输出信号。
根据本发明第三实施例的移位寄存器的驱动方法与图7中所示的驱动波形相同，因此结合图7和10对根据第三实施例的移位寄存器的驱动方法进行说明。
参照图7和10，在t1时段内，与第四时钟信号CLK4同步地向第一级STR1输入起动脉冲Vstart或前级输出信号。如果输入起动脉冲Vstart，则第一NMOS晶体管T1导通并且Q节点充有如起动脉冲Vstart那么大的电压。此外，由起动脉冲Vstart导通第六NMOS晶体管T6和第十二NMOS晶体管T12。同时，如果输入第四时钟信号CLK4，则第二NMOS晶体管T2导通，并利用来自第二供压源VDD的电源电压对第二节点N2进行充电。由第二节点N2内充电的电压导通第十NMOS晶体管T10，以利用来自第二供压源VDD的电源电压对Qb节点进行充电。但是，由Q节点内充电的电压导通的第七NMOS晶体管T7以及由第四时钟信号CLK4导通的第六NMOS晶体管T6对Qb节点内充电的电压进行放电，由此使Qb节点保持在低电平。而且，导通的第十二NMOS晶体管T12对第二节点N2内充电的电源电压进行放电以截止第十NMOS晶体管T10。本发明的第三实施例通过第十二NMOS晶体管T12对第二节点N2内充电的电源电压进行放电并且使Qb节点不充电，因此与第二实施例相比提高了电路的响应速度。
以下，t2时段至t8时段的移位寄存器的操作与上述第二实施例的相同，因此省略对此的详细说明。
理想地，Qb节点的逻辑值处于高状态而输出信号线的逻辑值为低的时段包括生成相关级的输出信号时的时钟信号，即在第一级中输入第一时钟信号的时段。
本发明可降低由于对Qb节点持续施加电压而生成的累积电压应力。另外，可通过两相、三相或五相时钟对本发明的移位寄存器及其驱动方法进行驱动。
图11是说明本发明的移位寄存器的配置的简图，并说明了在简单电路中使用两相时钟的例子。
参照图11，移位寄存器包括逻辑器件、切换信号发生器和薄膜晶体管。逻辑器件通过时钟信号和起动脉冲向切换信号发生器提供用于生成切换信号的驱动信号。为此，将逻辑器件连接到时钟信号线、起动脉冲输入线和切换信号发生器。
切换信号发生器由起动器等构成并生成用于通过来自逻辑器件的驱动信号控制薄膜晶体管Tup、Tdown的导通/截止的切换信号。因此，将切换信号发生器连接到逻辑器件以及薄膜晶体管Tup、Tdown。
薄膜晶体管Tup、Tdown由来自切换信号发生器的切换信号导通/截止以向选通线gn提供选通信号。
以此方式，利用具有两相时钟信号的电路，可以防止由于反复导通/截止Qb节点的电压导致劣化所引起的故障和损坏，这是本发明的核心要点。
图12是说明利用三相的本发明移位寄存器的图。表1说明了图12的切换信号发生器的真实值。参照图12和表1，与图11不同，采用图12的三相的移位寄存器还包括逻辑器件，其通过第二和第三时钟CLK2、CLK3以及Q节点的逻辑值控制切换信号发生器。
如图12中所示，第一逻辑器件11和第二逻辑器件12通过起动脉冲Vstart或前级输出信号对输出缓冲器14进行控制以输出第一时钟信号。
第三逻辑器件13根据第二时钟信号CLK2、第三时钟信号CLK3和Q节点的逻辑值，控制Qb节点的电压在高与低之间反复交替。第三逻辑器件13控制Qb节点的电压，使得Qb节点的电压为高的时段包括第一时钟信号CLK1为高的时段。
[表1]
 
S R Q Qb
1 0 1 0
0 1 0 1
0 0 Q Qb
1 1 * *
如表1中所示，如果来自第一逻辑器件11的输出值为高逻辑值并且第二逻辑器件12的输出值为低逻辑值，则通过输出缓冲器14输出第一时钟信号CLK1。
在输出之后，在后一时钟信号时段内，控制移位寄存器，使第一和第二逻辑器件11、12的逻辑值反相，从而通过输出缓冲器14不输出任何信号。
如果通过输出缓冲器14输出选通信号，则通过第二时钟信号和第三时钟信号控制Qb节点的逻辑值进行交替。
即使在如此采用三相时钟的情况下，也可以通过使用前级输出信号或起动脉冲、后级输出信号和当前级的Q节点逻辑值来将本发明的精神运用到其中。
在采用不少于五相的时钟的情况中，与上述实施例相比仅改变导通/截止重复的时段，由此通过上述实施例可以容易地进行预测。由于在上述实施例中的三相时钟内选择性地采用三相，因此很显然，即使从中去掉一相或者增加到四相也不背离本发明的精神。
如上所述，根据本发明的移位寄存器提供有电源电压，从而在第二输出端子内重复高逻辑值和低逻辑值。因此，根据本发明的移位寄存器定期降低在第二输出端子内累积的电压，从而能够使第二输出端子的累积电压应力保持在正常工作范围之内。因此，在本发明的移位寄存器中，可以防止由于第二输出端子的累积电压应力导致的劣化所引起的移位寄存器的故障并防止由劣化所引起的器件与电路的损坏。
尽管已经对本发明的各个实施例进行了说明，但对于本领域的普通技术人员来说很显然，在本发明的范围之内可实现许多其他实施例和应用。因此，除了依据所附权利要求及其等同物以外本发明不受限制。

Claims (12)

1.一种移位寄存器，其具有多级，所述多级通过输出信号线输出一输出信号，其中，所述多级的第一级利用第一至第四时钟信号中的任何三个、第一供压源、起动脉冲和后级输出信号来输出一输出信号，所述多级的中间级利用第一至第四时钟信号中的任何三个、第一供压源、前级输出信号和后级输出信号来输出一输出信号，并且所述多级的最后一级利用第一至第四时钟信号中的任何三个和第一供压源来输出一输出信号，所述移位寄存器包括：
第一晶体管，其通过所述输出信号线输出所述第一时钟信号以响应Q节点的逻辑值；
第二晶体管，从所述第一供压源向所述输出信号线供应电源电压以响应Qb节点的逻辑值；
Q节点控制器，其控制所述Q节点的逻辑值以响应所述前级输出信号和所述后级输出信号中的任何一个；和
Qb节点控制器，当所述输出信号线处于低状态时，其利用所述第二时钟信号、所述第四时钟信号和所述Q节点的逻辑值中的至少一个控制所述Qb节点的逻辑值在低与高之间反复交替，其中当所述第二时钟信号为高时，所述Qb节点变为低，而当所述第四时钟信号为高时，所述Qb节点变为高，并且其中所述第一到第四时钟信号的频率大于所述起动脉冲的频率。
2.根据权利要求1所述的移位寄存器，还包括连接在所述Q节点和输出信号线之间的电容。
3.根据权利要求1所述的移位寄存器，其中所述Q节点控制器包括：
第一开关，其连接在所述Q节点和所述前级输出信号线之间以由所述前级输出信号控制；
第二开关，其连接在所述Q节点和所述第一供压源之间以由所述后级输出信号控制；
第三开关，其连接在所述第一供压源和所述Q节点之间以由所述Qb节点的逻辑值控制。
4.根据权利要求3所述的移位寄存器，其中所述Qb节点控制器包括：
第四开关，其连接在供应第二电压的第二供压源和所述Qb节点之间以由所述第四时钟信号控制；
第五开关，其连接在所述Qb节点和所述第一供压源之间以由所述第二时钟信号控制；
第六开关，其连接在所述Qb节点和所述第一供压源之间以由所述前级输出信号控制；以及
第七开关，其连接在所述Qb节点和所述第一供压源之间以由所述Q节点的逻辑值控制。
5.根据权利要求4所述移位寄存器，其中所述第四开关连接在所述第二供压源和第二节点之间。
6.根据权利要求5所述移位寄存器，还包括连接在所述第一节点和输出信号线之间的电容。
7.根据权利要求6所述移位寄存器，还包括：
第八开关，其连接在所述第二供压源和所述Qb节点之间以由所述第二节点的逻辑值控制。
8.根据权利要求7所述移位寄存器，其中所述Qb节点控制器还包括：
第九开关，其连接在所述Qb节点和所述第一供压源之间以由所述第二时钟信号控制。
9.根据权利要求8所述移位寄存器，其中所述Qb节点控制器还包括：
第十开关，其连接在所述第二节点和所述第一供压源之间以由所述前级输出信号控制。
10.一种移位寄存器的驱动方法，该移位寄存器具有多级，所述多级通过输出信号线输出一输出信号，其中，所述多级的第一级利用第一至第四时钟信号中的任何三个、第一供压源、起动脉冲和后级输出信号来输出一输出信号，所述多级的中间级利用第一至第四时钟信号中的任何三个、第一供压源、前级输出信号和后级输出信号来输出一输出信号，并且所述多级的最后一级利用第一至第四时钟信号中的任何三个和第一供压源来输出一输出信号，所述驱动方法包括以下步骤：
通过所述输出信号线输出所述第一时钟信号以响应Q节点的逻辑值；
从所述第一供压源向所述输出信号线供应电源电压以响应Qb节点的逻辑值；
控制所述Q节点的逻辑值以响应所述前级输出信号和所述后级输出信号中的任何一个；和
当所述输出信号线处于低状态时，利用所述第二时钟信号、所述第四时钟信号和所述Q节点的逻辑值中的至少一个控制所述Qb节点的逻辑值在低与高之间反复交替，其中当所述第二时钟信号为高时，所述Qb节点变为低，而当所述第四时钟信号为高时，所述Qb节点变为高，并且其中所述第一到第四时钟信号的频率大于所述起动脉冲的频率。
11.根据权利要求10所述的方法，其中所述Qb节点的逻辑值为高的时段包括所述第一时钟信号为高的时段。
12.根据权利要求10所述的方法，其中一个时钟信号处于高电平而其余时钟信号为低电平。
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