DE102014207433B4

DE102014207433B4 - Treiberschaltung mit einer Durchführungsspannungskompensation und Arraysubstrat

Info

Publication number: DE102014207433B4
Application number: DE102014207433.9A
Authority: DE
Inventors: Zhaokeng CAO
Original assignee: Tianma Microelectronics Co Ltd; Shanghai AVIC Optoelectronics Co Ltd
Current assignee: Tianma Microelectronics Co Ltd; Shanghai AVIC Optoelectronics Co Ltd
Priority date: 2013-06-28
Filing date: 2014-04-17
Publication date: 2017-03-23
Anticipated expiration: 2034-04-18
Also published as: US20150002382A1; DE102014207433A1; US9858879B2; CN103941439A; CN103941439B

Abstract

Treiberschaltung mit einer Durchführungsspannungskompensation, die folgende Merkmale aufweist: eine Mehrzahl von Gateabtastleitungen (1); eine Mehrzahl von Speicherkapazitätsleitungen (2); eine Mehrzahl von Stufen von gemeinsamen Treibereinheiten (3), wobei jede gemeinsame Treibereinheit (3) einen Gatetreiber (31) und einen Speicherkapazitätstreiber (32) aufweist, wobei ein Ausgang des Gatetreibers (31) der N-ten Stufe mit einem Ende der Gateabtastleitung (1) der N-ten Stufe verbunden ist, um ein Gateabtastsignal bereitzustellen; der Ausgang des Gatetreibers (31) der N-ten Stufe ferner mit einem Eingang des Gatetreibers (31) der N + 1-ten Stufe und einem Eingang des Speicherkapazitätstreibers (32) der N + 1-ten Stufe verbunden ist; ein Ausgang des Speicherkapazitätstreibers (32) der N-ten Stufe mit einem Ende der Speicherkapazitätsleitung (2) der N-ten Stufe verbunden ist, um ein Speicherkapazitätssignal bereitzustellen; ein Rücksetztor des Gatetreibers (31) der N-ten Stufe und ein Rücksetztor des Speicherkapazitätstreibers (32) der N-ten Stufe beide mit einem Ausgang des Gatetreibers (31) der N + 1-ten Stufe verbunden sind, um jeweils ein Gateabtastsignal des Gatetreibers (31) der N + 1-ten Stufe zu empfangen, und N eine positive Ganzzahl größer als 1 ist; und das Speicherkapazitätssignal, das von dem Speicherkapazitätstreiber (32) ausgegeben wird, angepasst ist, um das Gateabtastsignal, das von dem Gatetreiber (31) ausgegeben wird, zu kompensieren.

Description

Die vorliegende Offenbarung bezieht sich auf das Gebiet von Flüssigkristallanzeigen und insbesondere auf eine Treiberschaltung mit einer Durchführungsspannungskompensation und ein Arraysubstrat.
Allgemein umfasst eine Flüssigkristallanzeige ein oberes Substrat, ein unteres Substrat und eine Flüssigkristallschicht zwischen dem oberen Substrat und dem unteren Substrat. Die Flüssigkristallanzeige umfasst mehrere Pixeleinheiten. Jede Pixeleinheit umfasst eine Pixelelektrode und eine gemeinsame Elektrode, und eine Flüssigkristallkapazität kann zwischen der Pixeleinheit und der gemeinsamen Elektrode gebildet sein. Die Ausrichtungen der Flüssigkristallmodule, gedreht oder verdrillt, können durch die Pixelspannung, die zwischen der Pixelelektrode und der gemeinsamen Elektrode angelegt ist, variieren (gesteuert werden); daher kann der Durchlässigkeitsgrad des Lichts, das durch die Flüssigkristallschicht verläuft, gesteuert werden, und die Helligkeit jeder Pixeleinheit der Flüssigkristallanzeige kann gesteuert werden.
Gemäß einer herkömmlichen Flüssigkristallanzeige ist 1 ein Ersatzschaltbild einer herkömmlichen Pixeleinheit. Die Flüssigkristallanzeige 100 umfasst einen Gatetreiber 111, einen Sourcetreiber 112, mehrere Gateleitungen 121 und mehrere Datenleitungen 122, wobei die Gateleitungen 121 die Datenleitungen 122 schneiden und mit den Sourceleitungen 122 isoliert ist, um mehrere Pixeleinheiten 130 abzugrenzen. Jede Pixeleinheit 130 umfasst einen Flüssigkristallkondensator 127, der durch eine Pixelelektrode 124 und eine gemeinsame Elektrode 125 gebildet ist, und einen Speicherkondensator 128, der durch die Pixelelektrode 124 und eine Speicherkapazitätsleitung 22 gebildet ist. Ein Dünnfilmtransistor 123 umfasst das Gate 1231, das über die Gateleitung 121 mit dem Gatetreiber 111 verbunden ist, die Source 1232, die über die Datenleitung 122 mit dem Sourcetreiber 112 verbunden ist, und den Drain 1233, der mit der Pixelelektrode 124 verbunden ist.
Wenn die Flüssigkristallanzeige 100 in einem Betriebszustand ist, sind jeweils zwei unterschiedliche Spannungen an die Pixelelektrode 124 und die gemeinsame Elektrode 125 angelegt, um ein elektrisches Feld zum Steuern der Flüssigkristallschicht zu bilden, und die Ausrichtung der Flüssigkristallmoleküle kann durch die angelegte Pixelspannung variieren; daher kann der Durchlässigkeitsgrad des Lichts, das durch die Flüssigkristallschicht verläuft, gesteuert werden, und die Helligkeit derer Pixeleinheit der Flüssigkristallanzeige kann gesteuert werden. Um einen besseren Durchlässigkeitsgrad und eine bessere Helligkeit des Lichts zu erhalten, kann es erforderlich sein, eine bestimmte Pixelspannung beizubehalten, d. h. eine bestimmte Potentialdifferenz muss zwischen der Pixelelektrode 124 und der gemeinsamen Elektrode 125 beibehalten werden.
2 ist ein schematisches Diagramm eines Betriebssignalverlaufs einer Pixeleinheit im Stand der Technik. Wie es in 1 und 2 gezeigt ist, kann in einem Treiberprozess der Gatetreiber 111 über die Gateleitung 121 ein Gateabtastsignal V1_g an das Gate 1231 des Dünnfilmtransistors 132 ausgeben, und ein gemeinsames Spannungssignal V1_com an die gemeinsame Elektrode 125 ausgeben; der Sourcetreiber 112 kann über die Datenleitung 122 ein Sourcesignal V1s an die Source 1232 des Dünnfilmtransistors 123 ausgeben. Wie es in 2 gezeigt ist, kann die gemeinsame Elektrode 125 in jedem Rahmenzyklus ein konstantes Potential V1_com beibehalten. Wenn das Gateabtastsignal V1_g in einer ansteigenden Flanke ist, kann der Dünnfilmtransistor 123 eingeschaltet werden; wenn das Gateabtastsignal V1_g in einer abfallenden Flanke ist, kann der Dünnfilmtransistor 123 ausgeschaltet werden. Die Source 1232 kann ein konstantes Potential beibehalten, das höher ist als das Potential der gemeinsamen Elektrode 125 in einer Periode, die von einer Zeit, bevor der Dünnfilmtransistor 123 eingeschaltet wird, bis zu einer Zeit, nachdem der Dünnfilmtransistor 123 ausgeschaltet wird, dauert. Wenn der Dünnfilmtransistor 123 eingeschaltet ist, kann sich das Potential des Drains 1233 allmählich erhöhen, bis es das gleiche Potential erreicht wie die Source 1232. Somit kann zwischen der gemeinsamen Elektrode 125 und der Pixelelektrode 124, die mit dem Dünnfilmtransistor 123 verbunden ist, eine Spannung beibehalten werden.
Zwischen dem Gate und dem Drain eines Dünnfilmtransistors existiert jedoch eine parasitäre Kapazität. Aufgrund der Kopplung der parasitären Kapazität existiert in dem Dünnfilmtransistor 123 ein Durchführungseffekt. Das heißt, sobald das Gate 1231 gesperrt ist, kann sich das Potential des Drains 1231 abrupt verringern im Vergleich zu dem Potential der Source 1233, wobei die verringerte Potentialdifferenz als Durchführungsspannung bezeichnet wird. Die Potentialänderung des Drains 1233 ist in dem Signalverlauf V1_d in 2 gezeigt. Aufgrund der Durchführungsspannung, die von dem Durchführungseffekt erzeugt wird, kann sich das Potential des Drains 1233 verringern, d. h. das Potential der Pixelelektrode 124 kann sich verringern und daher kann die Spannung zwischen der Pixelelektrode 124 und der gemeinsamen Elektrode 125 geringer werden als eine vorbestimmte Pixelspannung, was die Ausrichtungen der Flüssigkristallmoleküle und den Durchlässigkeitsgrad und die Helligkeit des Lichts der Flüssigkristallanzeige 100 beeinträchtigen kann. Daher kann die Flüssigkristallanzeige 100 aufgrund des Durchführungseffekts, nachdem der Dünnfilmtransistor 123 ausgeschaltet ist, mit unterschiedlichen Durchlässigkeitsgraden und Helligkeiten des Lichts versehen sein, d. h. ein Flackern kann auftreten und dadurch kann die Bildqualität der Flüssigkristallanzeige 100 beeinträchtigt werden.
Daher, wie es in einer Draufsicht der Pixeleinheit des Stands der Technik gezeigt ist, die in 3a gezeigt ist, schneiden die Gateabtastleitungen 121 die Datenleitungen 24 vertikal und sind mit den Datenleitungen 24 isoliert, sodass Pixeleinheiten gebildet werden können. Jede Pixeleinheit umfasst eine Pixelelektrode 124, eine Speicherkapazitätsleitung 22, die parallel ist zu der Gateabtastleitung 121, und eine parasitäre Kapazität zwischen der Gateabtastleitung 121 und dem Drain 1233 (d. h. eine Gate-Drain-Parasitärkapazität C_gd), die alle sorgfältig entworfen sind. Die parasitäre Kapazität kann so klein wie möglich entworfen sein, um eine kleine Durchführungsspannung zu erhalten. Das heißt, der überlappende Bereich des Gate und des Drains, außer dem Bereich zum Treiben des Dünnfilmtransistors, wo das Gate und der Drain überlappen, ist so klein wie möglich und daher kann die Flüssigkristallanzeige eine gute Leistungsfähigkeit aufweisen.
3b ist eine Schnittansicht entlang der Linie A-A' von 3a, die die Draufsicht der Pixeleinheit des Stands der Technik zeigt. Wie es in 3b gezeigt ist, ist die Gateabtastleitung 121 auf dem Substrat 28 angeordnet. Eine Gateisolierschicht 25 ist auf der Gateabtastleitung 121 angeordnet. Der Drain 1233 ist auf der Gateisolierschicht 25 angeordnet. Eine Passivierungsschicht 26 ist auf der Gateisolierschicht 25 und dem Drain 1233 angeordnet. Die Pixelelektrode 124 ist auf der Passivierungsschicht 26 angeordnet. Zwischen dem Drain 1233 und der Gateabtastleitung 121 (d. h. dem nicht überlappenden Bereich des Gate und des Drains) existiert ein Zwischenraum 23. Um ein mögliches Lichtleck von dem Zwischenraum 23 zu vermeiden, kann eine schwarze Matrix 29 eines Farbfilters, der über der Gateleitung 121 angeordnet ist, übernommen werden, um das Lichtleck abzuschirmen. Die Breite der schwarzen Matrix 29 kann größer sein aufgrund des Zwischenraums 23. Daher kann das Öffnungsverhältnis des gesamten Pixels beeinträchtigt sein. Zu Zeiten von Energieknappheit kann das Erhöhen des Öffnungsverhältnisses des Pixels zu einer Reduzierung von Kosten und Leistungsaufnahme führen.
In der Veröffentlichung US 2014/0168181 wird ein Schieberegister offenbart, das an jeweiligen Stufen Einheitsschaltungen aufweist, von denen jede (i) ein Flip-Flop mit einer ersten und zweiten CMOS-Schaltung und (ii) eine Signalerzeugungsschaltung zum Erzeugen eines Ausgangssignals für die aktuelle Stufe unter Verwendung eines Ausgangs des Flip-Flop umfasst, wobei das Schieberegister eine Floating-Steuerschaltung zwischen einem Gate-Anschluss eines Ausgangstransistors der Signalerzeugungsschaltung und einem Q-Terminal aufweist.
Es ist die Aufgabe der vorliegenden Erfindung, eine Treiberschaltung und ein Arraysubstrat mit verbesserten Charakteristika zu schaffen.
Die Aufgabe wird durch eine Treiberschaltung gemäß Anspruch 1 sowie ein Arraysubstrat gemäß Anspruch 7 gelöst.
Folglich sind eine kompensierende Durchführungsspannungstreiberschaltung und ein Arraysubstrat gemäß den Ausführungsbeispielen der Offenbarung vorgesehen.
Die Treiberschaltung mit der Durchführungsspannungskompensation umfasst mehrere Gateabtastleitungen, mehrere Speicherkapazitätsleitungen, mehrere Stufen von gemeinsamen Treibereinheiten, wobei jede gemeinsame Treibereinheit einen Gatetreiber und einen Speicherkapazitätstreiber umfasst, wobei ein Ausgang des Gatetreibers der N-ten Stufe mit einem Ende der Gateabtastleitung der N-ten Stufe verbunden ist, um ein Gateabtastsignal bereitzustellen, und der Ausgang des Gatetreibers der N-ten Stufe ferner mit einem Eingang des Gatetreibers der N + 1-ten Stufe und einem Eingang des Speicherkapazitätstreibers der N + 1-ten Stufe verbunden ist; ein Ausgang des Speicherkapazitätstreibers der N-ten Stufe mit einem Ende der Speicherkapazitätsleitung der N-ten Stufe verbunden ist, um ein Speicherkapazitätssignal bereitzustellen; und ein Rücksetztor (Reset) des Gatetreibers der N-ten Stufe und ein Rücksetztor des Speicherkapazitätstreibers der N-ten Stufe sind mit einem Ausgang des Gatetreibers der N + 1-ten Stufe verbunden, um ein Gateabtastsignal des Gatetreibers der N + 1-ten Stufe zu empfangen, wobei N eine positive Ganzzahl größer als 1 ist; das Speicherkapazitätssignal, das von dem Speicherkapazitätstreiber ausgegeben wird, angepasst ist, um das Gateabtastsignal, das von dem Gatetreiber ausgegeben wird, zu kompensieren.
Das Arraysubstrat umfasst einen Anzeigebereich und einen Nichtanzeigebereich, wobei die Treiberschaltung mit einer Durchführungsspannungskompensation, die oben beschrieben ist, in dem Nichtanzeigebereich vorgesehen ist; der Anzeigebereich umfasst mehrere Gateabtastleitungen, mehrere Datenleitungen, Pixeleinheiten, die durch die vertikale Schnittstelle der Gateabtastleitungen und der Datenleitungen definiert sind, wobei jede Pixeleinheit eine Pixelelektrode umfasst; Speicherkapazitätsleitungen, wobei Speicherkapazitäten zwischen den Pixelelektroden und den Speicherkapazitätsleitungen gebildet sind; Dünnfilmtransistoren, die an den Schnittstellen der Gateabtastleitungen und der Datenleitungen angeordnet sind, wobei jeder Dünnfilmtransistor die Source, die mit der Datenleitung verbunden ist, und den Drain umfasst, der mit der Pixelelektrode verbunden ist, wobei der Drain die Gateabtastleitung teilweise überlappt.
In dieser Offenbarung können der Gatetreiber und der Speicherkapazitätstreiber durch Transistoren in den Nichtanzeigebereich integriert sein. Der Gatetreiber kann das Gateabtastleitungssignal ausgeben und der Speicherkapazitätstreiber kann das Speicherkapazitätssignal ausgeben. Das Gateabtastsignal kann durch das Speicherkapazitätssignal kompensiert werden; dadurch wird der Durchführungsspannungseffekt, der durch die Gate-zu-Drain-Parasitärkapazität verursacht wird, beschränkt. Daher kann die Beschränkung für die Durchführungsspannung gelöst werden und normalerweise wird die Beschränkung für die Durchführungsspannung verursacht durch die parasitäre Kapazität zwischen dem Gate und dem Drain im Stand der Technik, was zu einem reduzierten Öffnungsverhältnis des Pixels führt. Außerdem kann die Reduzierung des Öffnungsverhältnisses des Pixels nicht nur zu erhöhten Kosten führen, sondern auch zu erhöhter Leistungsaufnahme. Daher kann aufgrund der Lösung der Beschränkung für die Durchführungsspannung das Öffnungsverhältnis verbessert werden, die Kosten reduziert werden oder die Leistungsaufnahme reduziert werden. Bei dieser Offenbarung kann mit der kompensierenden Durchführungsspannungstreiberschaltung und einem Arraysubstrat mit der kompensierenden Durchführungsspannungstreiberschaltung das Pixel mit einer großen Gate-zu-Drain-Parasitärkapazität entworfen sein durch Kompensieren des Gateabtastsignals mit dem Speicherkapazitätssignal, d. h. der überlappende Bereich des Gate und des Drains, außer dem Bereich zum Treiben des TFT, wo das Gate und der Drain überlappen, kann größer sein, und somit kann die Breite der schwarzen Matrix des Farbfilmfilters kleiner werden. Daher kann das Öffnungsverhältnis des Pixels erhöht werden, die Kosten können reduziert werden oder die Leistungsaufnahme kann reduziert werden.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden Bezug nehmend auf beiliegende Zeichnungen näher erläutert. Es zeigen:
1 ein Ersatzschaltbild einer Pixeleinheit des Stands der Technik;
2 ein schematisches Diagramm eines Betriebssignalverlaufs einer Pixeleinheit im Stand der Technik;
3a eine Draufsicht einer Pixeleinheit des Stands der Technik;
3b eine Schnittansicht entlang A-A' von 3a, die die Draufsicht der Pixeleinheit im Stand der Technik zeigt;
4 ein schematisches Diagramm einer Treiberschaltung eines Flüssigkristallanzeigefelds gemäß der Offenbarung;
5 ein schematisches Diagramm einer Verbindung von mehreren Stufen von gemeinsamen Treibereinheiten gemäß der Offenbarung;
6a ein Strukturdiagramm des Gatetreibers gemäß der Offenbarung;
6b ein Strukturdiagramm eines Speicherkapazitätstreibers gemäß der Offenbarung;
7 ein schematisches Diagramm eines Betriebssignalverlaufs mehrerer Stufen gemeinsamer Treibereinheiten gemäß der Offenbarung;
8 ein Ersatzschaltbild eines Pixels gemäß der Offenbarung;
9a ein schematisches Diagramm einer Pixeleinheit gemäß einem Ausführungsbeispiel der Offenbarung;
9b eine Schnittansicht entlang A-A' von 9a, die das schematische Diagramm der Pixeleinheit zeigt;
10a ein schematisches Diagramm einer Pixeleinheit gemäß einem weiteren Ausführungsbeispiel der Offenbarung; und
10b eine Schnittansicht entlang A-A' von 10a, die das schematische Diagramm der Pixeleinheit zeigt.
Eine Treiberschaltung mit einer Durchführungsspannungskompensation und ein Arraysubstrat, die durch die Offenbarung bereitgestellt werden, können in Verbindung mit Zeichnungen und Ausführungsbeispielen spezifiziert werden. Die Vorteile und Charakteristika der Offenbarung können durch die folgenden Darstellungen und Ansprüche verdeutlicht werden. Es sollte angemerkt werden, dass die Zeichnungen die Offenbarung auf vereinfachte Weise beschreiben können.
In dieser Offenbarung ist ein „Zyklus” so definiert, dass er zwei Phasen umfasst, d, h. eine Phase ist eine Hälfte des Zyklus.
4 ist ein schematisches Diagramm einer Treiberschaltung eines Flüssigkristallanzeigefelds gemäß der Offenbarung und 5 ist ein schematisches Diagramm einer Verbindung von mehreren Stufen von gemeinsamen Treibereinheiten gemäß der Offenbarung. Wie es in 4 gezeigt ist, umfasst eine Treiberschaltung mit einer Durchführungsspannungskompensation: mehrere Gateabtastleitungen 1; mehrere Speicherkapazitätsleitungen 2; mehrere Stufen von gemeinsamen Treibereinheiten 3 und mehrere Datenleitungen 4.
Die mehreren Gateabtastleitungen 1 sind im Allgemeinen parallel angeordnet. Die mehreren Speicherkapazitätsleitungen 2 sind im Allgemeinen parallel angeordnet und die Speicherkapazitätsleitungen 2 parallel zu den Gateabtastleitungen 1. Die gemeinsame Treibereinheit 3 der N-ten Stufe ist mit der Gateabtastleitung 1 der N-ten Stufe und der Speicherkapazitätsleitung 2 der N-ten Stufe verbunden, und die jeweiligen gemeinsamen Treibereinheiten 3 sind in Reihe geschaltet. Die mehreren Datenleitungen 4 schneiden die mehreren Gateabtastleitungen 1. Allgemein sind die mehreren Datenleitungen 4 parallel angeordnet. Die Datenleitungen 4 schneiden die mehreren Gateabtastleitungen 1 vertikal und sind von den mehreren Gateabtastleitungen 1 isoliert.
Wie das schematische Diagramm der Schaltungsverbindung von mehreren Stufen der gemeinsamen Treibereinheiten 3 in 5 zeigt, umfasst jede gemeinsame Treibereinheit 3 einen Gatetreiber 31 und einen Speicherkapazitätstreiber 32. Ein Ausgang Out des Gatetreibers 31 der N-ten Stufe ist mit einem Ende der Gateabtastleitung 1 der N-ten Stufe verbunden, um ein Gateabtastsignal bereitzustellen. Außerdem ist der Ausgang Out des Gatetreibers 31 der N-ten Stufe mit einem Eingang Set des Gatetreibers 31 der N + 1-ten Stufe und einem Eingang Set des Speicherkapazitätstreibers 32 der N + 1-ten Stufe verbunden. Ein Ausgang Out des Speicherkapazitätstreibers 32 der N-ten Stufe ist mit einem Ende der Speicherkapazitätsleitung 2 der N-ten Stufe verbunden, um ein Speicherkapazitätssignal bereitzustellen. Ein Rücksetztor Reset des Gatetreibers 31 der N-ten Stufe und ein Rücksetztor Reset des Speicherkapazitätstreibers 32 der N-ten Stufe sind mit einem Ausgang Out des Gatetreibers 31 der N-ten Stufe verbunden, um ein Gateabtastsignal des Gatetreibers 31 der N + 1-ten Stufe zu empfangen, wobei N eine positive Ganzzahl größer als 1 ist. Außerdem ist das Speicherkapazitätssignal, das von dem Speicherkapazitätstreiber 32 ausgegeben wird, angepasst, um das Gateabtastsignal, das von dem Gatetreiber 31 ausgegeben wird, zu kompensieren.
Die Struktur des Gatetreibers 31 und der Treiberprozess in einer zeitlichen Abfolge werden nachfolgend beschrieben.
Wie es in 5 gezeigt ist, umfasst der Gatetreiber 31 in jeder Stufe einen Eingang Set, einen Ausgang Out, ein Rücksetztor Reset, ein Tor für ein Signal mit einem ersten Pegel GH, ein Tor für ein Signal mit einem zweiten Pegel GL, ein Tor für ein erstes Taktsignal CK1 und ein Tor für ein zweites Taktsignal CK2. Das Tor für ein Signal mit einem ersten Pegel GH empfängt ein Signal mit einem ersten Pegel VGH; und das Tor für ein Signal mit einem zweiten Pegel GL empfängt ein Signal mit einem zweiten Pegel VGL. Das Tor für ein erstes Taktsignal CK1 empfängt ein erstes Taktsignal VCK1; und das Tor für ein zweites Taktsignal CK2 empfängt ein zweites Taktsignal VCK2.
Der Eingang Set des Gatetreibers 31 der ersten Stufe empfängt ein Anfangspulssignal STP. Das Anfangspulssignal STP kann im Allgemeinen am Anfang ein Signal mit hohem Pegel senden. Die Spannung des hohen Pegels des Anfangspulssignals ist zwischen 10 V bis 25 V und die Spannung des niedrigen Pegels desselben geht von –12 V bis –8 V. Der Ausgang Out des Gatetreibers 31 der ersten Stufe gibt ein Gateabtastsignal an die Gateabtastleitung 1 aus, und der Ausgang Out des Gatetreibers 31 der ersten Stufe gibt auch das Gateabtastsignal an den Eingang Set des Gatetreibers der zweiten Stufe aus. Das Rücksetztor Reset des Gatetreibers 31 der ersten Stufe empfängt ein Gateabtastsignal, das von dem Ausgang Out des Gatetreibers 31 der zweiten Stufe als ein Rücksetzsignal ausgegeben wird.
Der Eingang Set des Gatetreibers 31 der N-ten Stufe empfängt ein Gateabtastsignal, das von dem Ausgang Out des Gatetreibers 31 der N – 1-ten Stufe ausgegeben wird. Der Ausgang Out des Gatetreibers 31 der N-ten Stufe gibt ein Gateabtastsignal an die Gateabtastleitung 1 aus, und der Ausgang Out des Gatetreibers der N-ten Stufe gibt auch das Gateabtastsignal an den Eingang Set des Gatetreibers der N + 1-ten Stufe aus. Das Rücksetztor Reset des Gatetreibers der N-ten Stufe empfängt ein Gateabtastsignal, das von dem Ausgang Out des Gatetreibers 31 der N + 1-ten Stufe als ein Rücksetzsignal ausgegeben wird, wobei N eine positive Ganzzahl größer als 1 ist.
6a ist ein Strukturdiagramm eines Gatetreibers gemäß der Offenbarung. Wie es in 6a gezeigt ist, umfasst der Gatetreiber: einen ersten Transistor M1, einen zweiten Transistor M2, einen dritten Transistor M3, einen vierten Transistor M4, einen fünften Transistor M5, einen sechsten Transistor M6, einen siebten Transistor M7, einen ersten Kondensator C1 und einen zweiten Kondensator C2.
Im Fall des Gatetreibers 31 der i-ten Stufe umfasst der erste Transistor M1 das Gate, das mit dem Rücksetztor Reset verbunden ist, die Source, die mit dem Gate des vierten Transistors M4 verbunden ist, und den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen.
Der zweite Transistor M2 umfasst das Gate, das mit der Source des dritten Transistors M3 verbunden ist, die Source, die mit dem Gate des vierten Transistors M4 verbunden ist, und den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen.
Der dritte Transistor M3 umfasst das Gate, das mit dem Drain des siebten Transistors M7 verbunden ist, den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen, und die Source, die über den ersten Kondensator C1 mit dem Tor für ein zweites Taktsignal CK2 verbunden ist.
Der vierte Transistor M4 umfasst das Gate, das mit dem Drain des siebten Transistors M7 verbunden ist, die Source, die mit dem Tor für ein zweites Taktsignal CK2 verbunden ist, um das zweite Taktsignal VCK2 zu empfangen, und den Drain, der mit dem Ausgang Out des Gatetreibers verbunden ist. Das Gate des vierten Transistors M4 ist über den zweiten Kondensator C2 auch mit dem Ausgang Out des Gatetreibers 31 verbunden.
Der fünfte Transistor M5 umfasst das Gate, das mit der Source des dritten Transistors M3 verbunden ist, die Source, die mit dem Ausgang Out des Gatetreibers 31 verbunden ist, und den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen.
Der sechste Transistor M6 umfasst das Gate, das mit dem Tor für ein erstes Taktsignal CK1 verbunden ist, um das erste Taktsignal VCK1 zu empfangen, den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen, und die Source, die mit dem Ausgang Out des Gatetreibers verbunden ist.
Der siebte Transistor M7 umfasst das Gate, das mit dem Eingang Set des Gatetreibers 31 verbunden ist, die Source, die mit dem Tor für ein Signal mit einem ersten Pegel GH verbunden ist, um das Signal mit einem ersten Pegel VGH zu empfangen.
Der Gatetreiber 31 der j-ten Stufe unterscheidet sich von dem Gatetreiber 31 der i-ten Stufe dadurch, dass:
die Source des vierten Transistors M4 des Gatetreibers 31 der j-ten Stufe mit dem Tor für ein erstes Taktsignal CK1 verbunden ist, um das erste Taktsignal VCK1 zu empfangen; und
das Gate des sechsten Transistors M6 des Gatetreibers 31 der j-ten Stufe mit dem Tor für ein zweites Taktsignal CK2 verbunden ist, um das zweite Taktsignal VCK2 zu empfangen, wobei i eine ungerade Zahl ist, die nicht größer als N ist, und j eine gerade Zahl ist, die nicht größer als N ist.
Es sollte angemerkt werden, dass bei diesem Ausführungsbeispiel ein Eingangssignal des Tors für ein Signal mit einem ersten Pegel GH ein Signal mit hohem Pegel VGH ist (d. h. das Eingangssignal hat einen konstanten Pegel, der höher ist als der Pegel des Signal mit niedrigem Pegels, das einzugeben ist, und die Spannung des Signals mit einem ersten Pegel liegt zwischen 10 V und 25 V); ein Eingangssignal des Tors für ein Signal mit einem zweiten Pegel GL ein Signal mit niedrigem Pegel VGL ist (d. h. das Eingangssignal hat einen konstanten Pegel, der niedriger ist als der Pegel des vorhergehenden Signals mit hohem Pegel, und die Spannung des Signals mit einem zweiten Pegel liegt zwischen –12 V bis –8 V). Das erste Taktsignal und das zweite Taktsignal sind beide Pulssignale, wobei das zweite Taktsignal VCK2 ein Umkehrsignal des ersten Taktsignals VCK1 ist, d. h. die Zyklen des ersten Taktsignals VCK1 und des zweiten Taktsignals VCK2 sind die gleichen, und die Phasen derselben sind entgegengesetzt. Falls beispielsweise in dem ersten Fall das erste Taktsignal VCK1 ein Hochpegelpulssignal ist, kann das zweite Taktsignal VCK2 ein Niedrigpegelpulssignal sein. Falls das erste Taktsignal VCK1 ein Niedrigpegelpulssignal ist, kann alternativ in dem zweiten Fall das zweite Taktsignal VCK2 ein Hochpegelpulssignal sein. Der Zweckmäßigkeit halber kann dieses Ausführungsbeispiel den ersten Fall als ein Beispiel nehmen, um die Offenbarung zu beschreiben. Die Spannungen der hohen Pegel des ersten Taktsignals und des zweiten Taktsignals liegen zwischen 10 V bis 25 V, was gleich der Spannung des Signals mit einem ersten Pegel ist. Die Spannungen der niedrigen Pegel des ersten Taktsignals und des zweiten Taktsignals liegen zwischen –12 V bis –8 V, was gleich der Spannung des Signals mit einem zweiten Pegel ist.
Ein Treiberprozess der Treiberschaltung mit einer Durchführungsspannungskompensation gemäß der Offenbarung wird nachfolgend näher beschrieben, wobei als ein Beispiel genommen wird, dass das erste Taktsignal VCK1 ein Hochpegelpulssignal ist und das zweite Taktsignal ein Niedrigpegelpulssignal ist.
7 ist ein schematisches Diagramm eines Betriebssignalverlaufs mehrerer Stufen gemeinsamer Treiberschaltungen gemäß der Offenbarung, das einen Betriebssignalverlauf des in 6a gezeigten Gatetreibers 31 umfasst. Der Treiberprozess des Gatetreibers 31 in zeitlicher Abfolge kann in Verbindung mit 5, 6a und 7 beschrieben werden.
In der ersten Phase S1 liegt an dem Tor für ein erstes Taktsignal CK1 ein halber Zyklus des Signals mit hohem Pegel an, und an dem Tor für ein zweites Taktsignal CK2 liegt ein halber Zyklus des Signals mit niedrigem Pegel an; an dem Eingang Set des Gatetreibers 31 der ersten Stufe liegt ein Signal mit hohem Pegel an (d. h. dem hohen Pegel in dem gesamten Anfangspulssignal STP).
In diesem Fall wird in dem Gatetreiber 31 der sechste Transistor M6 des Gatetreibers 31 eingeschaltet, unter der Steuerung des ersten Taktsignals VCK1, und das Signal mit einem zweiten Pegel VGL (d. h. ein Signal mit niedrigem Pegel) wird an den Ausgang Out des Gatetreibers 31 gesendet, d. h. der Ausgang Out des Gatetreibers 31 gibt das Signal mit einem zweiten Regel VGL (d. h. ein Signal mit niedrigem Pegel) aus. Außerdem wird das Signal mit hohem Pegel in den Eingang Set des Gatetreibers 31 eingegeben, zum Einschalten des siebten Transistors M7, des vierten Transistors M4 und des dritten Transistors M3. Wenn der siebte Transistor M7 eingeschaltet ist, wird das Signal mit einem ersten Pegel VGH (d. h. das Signal mit hohem Pegel) an die Gates des vierten Transistors M4 und des dritten Transistors M3 gesendet. Wenn der vierte Transistor M4 eingeschaltet ist, wird das zweite Taktsignal VCK2 (d. h. das Signal mit niedrigem Pegel) an den Ausgang Out des Gatetreibers 31 gesendet, d. h. der Ausgang Out des Gatetreibers 31 kann das Signal mit niedrigem Pegel des Tors für ein zweites Taktsignal CK2 empfangen.
in der zweiten Phase S2 liegt an dem Tor für ein erstes Taktsignal CK1 ein halber Zyklus des Signals mit niedrigem Pegel an und an dem Tor für ein zweites Taktsignal CK2 liegt ein halber Zyklus des Signals mit hohem Pegel an, Aufgrund des Effekts des zweiten Kondensators C2 (d. h. der Urladung (Bootstrap) des Kondensators) kann an dem Knoten P ein hoher Pegel beibehalten werden. Daher kann der vierte Transistor M4 eingeschaltet werden unter der Steuerung, und das zweite Taktsignal VCK2 kann an den Ausgang Out des Gatetreibers 31 gesendet werden. Währenddessen kann aufgrund des ersten Taktsignals VCK1 der sechste Transistor M6 ausgeschaltet werden. Aufgrund des hohen Pegels, der an dem Knoten P beibehalten wird, kann der dritte Transistor M3 eingeschaltet werden. Das Signal mit niedrigem Pegel VGL des Signals mit einem zweiten Pegel GL kann über den dritten Transistor M3 an den Knoten Q gesendet werden. Daher kann der fünfte Transistor M5 ausgeschaltet werden. In dieser Phase kann der Ausgang Out des Gatetreibers 31 der ersten Stufe das Signal mit hohem Pegel des zweiten Taktsignals VCK2 ausgeben; und das Signal, das von dem Ausgang Out des Gatetreibers 31 der zweiten Stufe ausgegeben wird, kann das gleiche sein wie der Ausgang des Gatetreibers 31 der ersten Stufe in der ersten Phase. Das heißt, zu diesem Zeitpunkt kann der Ausgang Out des Gatetreibers 31 der zweiten Stufe das Signal mit niedrigem Pegel des Tors für ein zweites Taktsignal CK2 ausgeben.
In der dritten Phase S3 empfängt das Rücksetztor Reset des Gatetreibers 31 der ersten Stufe das Signal mit hohem Pegel, das von dem Ausgang Out des Gatetreibers 31 der zweiten Stufe ausgegeben wird (siehe das Signal, das von dem Gatetreiber 31 der N-ten Stufe in der zweiten Phase ausgegeben wird). Daher kann der erste Transistor M1 eingeschaltet werden und das Signal mit einem zweiten Pegel VGL (d. h. das Signal mit niedrigem Pegel) kann an den Knoten P gesendet werden. Da das Potential des Knotens P verringert ist, können der vierte Transistor M4 und der dritte Transistor M3 ausgeschaltet sein. Währenddessen liefert das erste Taktsignal VCK1 einen halben Zyklus des Signals mit hohem Pegel, um den sechsten Transistor M6 zu steuern, damit derselbe eingeschaltet wird, und das Signal mit einem zweiten Pegel VGL (d. h. das Signal mit niedrigem Pegel) an den Ausgang Out zu senden. Das heißt, der Ausgang Out kann das Signal mit niedrigem Pegel von dem Signal mit einem zweiten Pegel VGL erhalten. In diesem Fall kann das Signal, das von dem Ausgang Out des Gatetreibers 31 der zweiten Stufe ausgegeben wird, das gleiche sein wie der Ausgang des Gatetreibers 31 der ersten Stufe in der zweiten Phase, d. h. zu diesem Zeitpunkt kann der Ausgang Out des Gatetreibers 31 der zweiten Stufe das Signal mit hohem Pegel des zweiten Taktsignals VCK2 ausgeben.
In der vierten Phase S4 ist VCK2 auf einem hohen Pegel. Aufgrund der Kopplung des ersten Kondensators C1 kann der hohe Pegel bei dem Knoten Q beibehalten werden. Daher können der fünfte Transistor M5 und der zweite Transistor M2 eingeschaltet werden und das Signal mit einem zweiten Pegel VGL kann über den zweiten Transistor M2 an das Gate des vierten Transistors M4 gesendet werden, um den vierten Transistor M4 zu steuern, damit derselbe ausgeschaltet wird. Währenddessen ist der fünfte Transistor M5 eingeschaltet und das Signal mit einem zweiten Pegel VGL (d. h. ein Signal mit niedrigem Pegel) kann an den Ausgang Out gesendet werden. Das heißt, der Ausgang Out kann das Signal mit niedrigem Pegel des Signals mit einem zweiten Pegel VGL empfangen. In diesem Fall kann das Signal, das von dem Ausgang Out des Gatetreibers 31 der zweiten Stufe ausgegeben wird, das gleiche sein wie der Ausgang des Gatetreibers 31 der ersten Stufe in der dritten Phase, d. h. zu diesem Zeitpunkt kann der Ausgang Out des Gatetreibers 31 der zweiten Stufe das Signal mit niedrigem Pegel von dem zweiten Taktsignal VGL erhalten.
In der fünften Phase S5 ist das VCK2 auf einem niedrigen Pegel. Aufgrund der Kopplung des ersten Kondensators C1 kann der niedrige Pegel bei dem Knoten Q beibehalten werden. Daher kann der fünfte Transistor M5 ausgeschaltet werden und der vierte Transistor M4 kann ausgeschaltet werden aufgrund des niedrigen Pegels des Knotens P. Währenddessen kann das Tor für ein erstes Taktsignal CK1 einen halben Zyklus des Signals mit hohem Pegel ausgeben, um den sechsten Transistor M6 einzuschalten, und daher kann das Signal mit einem zweiten Pegel VGL (d. h. das Signal mit niedrigem Pegel) an den Ausgang Out gesendet werden. Das heißt, der Ausgang Out kann das Signal mit niedrigem Pegel des Signals mit einem zweiten Pegel VGL ausgeben. In diesem Fall kann das Signal, das von dem Ausgang Out des Gatetreibers 31 der zweiten Stufe ausgegeben wird, das gleiche sein wie der Ausgang des Gatetreibers 31 der ersten Stufe in der vierten Phase, d. h. in diesem Moment kann der Ausgang Out des Gatetreibers 31 der zweiten Stufe das Signal mit niedrigem Pegel von dem zweiten Taktsignal VGL erhalten.
Nachfolgend kann der Gatetreiber 31 der ersten Stufe Signale ausgeben durch Wiederholen des Prozesses in Phase 4 und Phase 5. Der Gatetreiber 31 der zweiten Stufe kann weiterhin Signale einen halben Zyklus später ausgeben als der Gatetreiber 31 der ersten Stufe. Das heißt, der Gatetreiber 31 der N + 1-ten Stufe kann weiterhin Signale einen halben Zyklus später ausgeben als der Gatetreiber 31 der N-ten Stufe. Daher kann das Ausgangssignal als eine aufeinanderfolgende Ausgabe entsprechend eines Schieberegisters angesehen werden.
Die Struktur und der Treiberprozess des Speicherkapazitätstreibers 32 können wie folgt beschrieben werden:
Wie es in 5 gezeigt ist, umfasst der Speicherkapazitätstreiber 32 einen Eingang Set, einen Ausgang Out, ein Rücksetztor Reset, ein Tor für ein Signal mit einem ersten Pegel GH, ein Tor für ein Signal mit einem zweiten Pegel GL, ein Tor für ein Signal mit einem dritten Pegel COM, ein Tor für ein erstes Taktsignal CK1, ein Tor für ein zweites Taktsignal CK2 und ein Tor für ein gemeinsames Pegeltaktsignal CKCOM (CK3/CK4). Das Tor für ein Signal mit einem ersten Pegel GH empfängt das Signal mit einem ersten Pegel VGH. Das Tor für ein Signal mit einem zweiten Pegel GL empfängt das Signal mit einem zweiten Pegel VGL. Das Tor für ein Signal mit einem dritten Pegel COM empfängt das Signal mit einem dritten Pegel VCOM. Das Tor für ein erstes Taktsignal CK1 empfängt das erste Taktsignal VCK1. Das Tor für ein zweites Taktsignal CK2 empfängt das zweite Taktsignal VCK2. Das Tor für ein gemeinsames Pegeltaktsignal CKCOM (CK3/CK4) des Speicherkapazitätstreibers 32 der i-ten Stufe empfängt ein erstes gemeinsames Pegeltaktsignal VCK3. Das Tor für ein gemeinsames Pegeltaktsignal CKCOM (CK3/CK4) des j-ten Speicherkapazitätstreibers 32 empfängt ein zweites gemeinsames Pegeltaktsignal VK4, wobei i eine ungerade Zahl nicht größer als N ist und j eine gerade Zahl nicht größer als N ist.
Der Eingang Set des Speicherkapazitätstreibers 32 der ersten Stufe empfängt ein Anfangspulssignal STP. Allgemein kann das Anfangspulssignal STP am Anfang ein Signal mit hohem Pegel bereitstellen. Die Hochpegelspannung des Anfangspulssignals STP reicht von 10 V bis 25 V und die Niedrigpegelspannung desselben reicht von –12 V bis –8 V. Der Ausgang Out des Speicherkapazitätstreibers 32 der ersten Stufe gibt ein Speicherkapazitätssignal an die Speicherkapazitätsleitung 2 aus. Das Rücksetztor Reset des Speicherkapazitätstreibers 32 der ersten Stufe empfängt ein Gateabtastsignal, das von dem Ausgang Out des zweiten Gatetreibers 31 als ein Rücksetzsignal ausgegeben wird.
Der Eingang Set des Speicherkapazitätstreibers 32 der N-ten Stufe empfängt ein Gateabtastsignal, das von dem Ausgang Out des Gatetreibers 31 der N – 1-ten Stufe ausgegeben wird. Der Ausgang Out des Speicherkapazitätstreibers 32 der N-ten Stufe sendet ein Speicherkapazitätssignal an die Speicherkapazitätsleitung 2. Das Rücksetztor Reset des Speicherkapazitätstreibers 32 der N-ten Stufe empfängt ein Gateabtastsignal, das von dem Ausgang Out des Speicherkapazitätstreibers 31 der N + 1-ten Stufe als ein Rücksetzsignal ausgegeben wird.
Das Anfangspulssignal STP, das Signal mit einem ersten Pegel VGH, das Signal mit einem zweiten Pegel VGL, das erste Taktsignal VCK1, das zweite Taktsignal VCK2 des Speicherkapazitätstreibers 32 haben die gleichen Merkmale wie diejenigen des Gatetreibers 31. In dem Speicherkapazitätstreiber ist das Eingangssignal des Tors für ein Signal mit einem dritten Pegel COM das Signal mit einem dritten Pegel VCOM, d. h. das Signal mit einem dritten Pegel VCOM hat einen konstanten Pegel, der von 0 V bis 5 V reicht. Das erste gemeinsame Pegeltaktsignal VCK3 und das zweite gemeinsame Pegeltaktsignal VCK4 sind beide Pulssignale; und das erste gemeinsame Pegeltaktsignal VCK3 ist ein Umkehrsignal des zweiten gemeinsamen Pegeltaktsignal VCK4. Das Tor für ein gemeinsames Pegeltaktsignal CKCOM (CK3/CK4) gibt das erste gemeinsame Pegeltaktsignal VCK3 und das zweite gemeinsame Pegeltaktsignal VCK4 gleichzeitig aus. Das erste gemeinsame Pegeltaktsignal VCK3 kann jedoch nur an den Speicherkapazitätstreiber der i-ten Stufe ausgegeben werden, und das zweite gemeinsame Pegeltaktsignal VCK4 kann nur an den Speicherkapazitätstreiber der j-ten Stufe ausgegeben werden, wobei i eine ungerade Zahl nicht größer als N ist und j eine gerade Zahl nicht größer als N ist. Die Spannungen der hohen Pegel des ersten gemeinsamen Pegeltaktsignals VCK3 und des zweiten gemeinsamen Pegeltaktsignals VCK4 reichen von 0 V bis 5 V, und die Spannungen der niedrigen Pegel derselben reichen von –4 V bis ~3 V. Die Spannungen der hohen Pegel des ersten gemeinsamen Pegeltaktsignals VCK3 und des zweiten gemeinsamen Pegeltaktsignals VCK4 sind gleich der Spannung des Signals mit einem dritten Pegel.
6b ist ein Strukturdiagramm eines Speicherkapazitätstreibers gemäß der Offenbarung. Wie es in 6b gezeigt ist, umfasst der Speicherkapazitätstreiber 32: einen ersten Transistor T1, einen zweiten Transistor T2, einen dritten Transistor T3, einen vierten Transistor T4, einen fünften Transistor T5, einen sechsten Transistor T6, einen siebten Transistor T7, einen dritten Kondensator C3 und den vierten Kondensator C4.
In dem Fall des Speicherkapazitätstreibers 32 der i-ten Stufe umfasst der erste Transistor T1 das Gate, das mit dem Rücksetztor Reset verbunden ist; die Source, die mit dem Gate des vierten Transistors T4 verbunden ist; den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen.
Der zweite Transistor T2 umfasst das Gate, das mit der Source des dritten Transistors T3 verbunden ist; die Source, die mit dem Gate des vierten Transistors T4 verbunden ist, und den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen.
Der dritte Transistor T3 umfasst das Gate, das mit dem Drain des siebten Transistors T7 verbunden ist; den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel GL verbunden ist, um das Signal mit einem zweiten Pegel VGL zu empfangen, und die Source, die über den dritten Kondensator C3 mit dem Tor für ein zweites Taktsignal CK2 verbunden ist, um das zweite Taktsignal VCK2 zu empfangen.
Der vierte Transistor T4 umfasst das Gate, das mit dem Drain des siebten Transistors T7 verbunden ist, den Drain, der mit dem Ausgang Out des Speicherkapazitätstreibers 32 verbunden ist, und die Source, die mit dem Tor für ein gemeinsames Pegeltaktsignal CKCOM (CK3/CK4) verbunden ist. Das Gate des vierten Transistors T4 ist über einen vierten Kondensator C4 mit dem Ausgang Out des Speicherkapazitätstreibers 32 verbunden. Die Source des vierten Transistors T4 des Speicherkapazitätstreibers 32 der i-ten Stufe empfängt das erste gemeinsame Pegeltaktsignal VCK3, und die Source des vierten Transistors T4 des Speicherkapazitätstreibers 32 der j-ten Stufe empfängt das zweite gemeinsame Pegeltaktsignal VCK4, wobei i eine ungerade Zahl nicht größer als N ist und j eine gerade Zahl nicht größer als N ist.
Der fünfte Transistor T5 umfasst das Gate, das mit der Source des dritten Transistors T3 verbunden ist; den Drain, der mit dem Tor für ein Signal mit einem dritten Pegel COM verbunden ist, um das Signal mit einem dritten Pegel VCOM zu empfangen, und die Source, die mit dem Ausgang Out des Speicherkapazitätstreibers 32 verbunden ist.
Der sechste Transistor T6 umfasst das Gate, das mit dem Tor für ein erstes Taktsignal CK1 verbunden ist, um das erste Treiberschaltung VCK1 zu empfangen; den Drain, der mit dem Tor für ein Signal mit einem dritten Pegel COM verbunden ist, um das Signal mit einem dritten Pegel VCOM zu empfangen, und die Source, die mit dem Ausgang Out des Speicherkapazitätstreibers verbunden ist.
Der siebte Transistor T7 umfasst das Gate, das mit dem Eingang Set des Speicherkapazitätstreibers verbunden ist, und die Source, die mit dem Tor für ein Signal mit einem ersten Pegel GH verbunden ist, um das Signal mit einem ersten Pegel VGH zu empfangen.
Der Kapazitätstreiber der j-ten Stufe 32 unterscheidet sich von dem Speicherkapazitätstreiber der i-ten Stufe dadurch, dass:
Die Source des dritten Transistors T3 des Speicherkapazitätstreibers 32 der j-ten Stufe über den dritten Kondensator C3 mit dem Tor für ein erstes Taktsignal CK1 verbunden ist, um das erste Taktsignal VCK1 zu empfangen; und
Das Gate des sechsten Transistors T6 des Speicherkapazitätstreibers 32 der j-ten Stufe mit dem Tor für ein zweites Taktsignal CK2 verbunden ist, um das zweite Taktsignal VCK2 zu empfangen, wobei i eine ungerade Zahl nicht größer als N ist, und j eine gerade Zahl nicht größer als N ist.
Der Antriebsprozess des Speicherkapazitätstreibers 32 kann in Verbindung mit 5, 6b und 7 beschrieben werden.
In der ersten Phase liegt ein halber Zyklus des Signals mit hohem Pegel an dem Tor für ein erstes Taktsignal CK1 an. An dem Tor für ein zweites Taktsignal CK2 liegt ein halber Zyklus des Signals mit niedrigem Pegel an. An dem Eingang Set des Speicherkapazitätstreibers 32 der ersten Stufe liegt ein Signal mit hohem Pegel an, d. h. dem Hochpegelteil des gesamten Anfangspulssignals.
In dem Fall des ersten Speicherkapazitätstreibers 32 wird der sechste Transistor T6 unter der Steuerung des ersten Taktsignals VCK1 eingeschaltet, und das Signal mit einem ersten Pegel VCOM kann an den Ausgang Out gesendet werden, d. h. der Ausgang Out kann das Signal mit einem dritten Pegel VCOM ausgeben. Der siebte Transistor T7 des Speicherkapazitätstreibers 32 wird unter der Steuerung des Hochpegelsignaleingangs eingeschaltet, der für den Eingang Set des Speicherkapazitätstreibers 32 vorgesehen ist, d. h. der Hochpegelteil des gesamten Anfangspulssignals STP. Daher kann das Signal mit einem ersten Pegel VGH (d. h. das Signal mit hohem Pegel) an die Gates des vierten Transistors T4 und des dritten Transistors T3 gesendet werden, um den vierten Transistor T4 und den dritten Transistor T3 zu steuern, damit dieselben eingeschaltet werden. Nachdem der vierte Transistor T4 eingeschaltet ist, kann das Signal mit hohem Pegel des ersten gemeinsamen Pegeltaktsignals VCK3 an den Ausgang Out des Speicherkapazitätstreibers 32 gesendet werden, d. h. der Ausgang Out des Speicherkapazitätstreibers 32 kann das Signal mit hohem Pegel von dem ersten gemeinsamen Pegeltaktsignal VCK3 empfangen, wobei der Wert des hohen Pegels gleich demjenigen des Signals mit einem dritten Pegel ist.
In der zweiten Phase liegt an dem Tor für ein erstes Taktsignal CK1 ein halber Zyklus des Signals mit niedrigem Pegel an, und an dem Tor für ein zweites Taktsignal CK2 liegt ein halber Zyklus des Signals mit hohem Pegel an. In dem Speicherkapazitätstreiber 32 der ersten Stufe kann aufgrund des Effekts des vierten Kondensators C4 (d. h. der Urladung des Kondensators) an dem Knoten P ein hoher Pegel beibehalten werden. Daher kann der vierte Transistor T4 unter der Steuerung eingeschaltet werden; und das Signal mit niedrigem Pegel, d. h. das Signal mit niedrigem Pegel in dem ersten gemeinsamen Pegeltaktsignal VCK3 kann an den Ausgang Out gesendet werden. Währenddessen kann aufgrund des ersten Taktsignals VCK1 der sechste Transistor T6 ausgeschaltet werden. Aufgrund des hohen Pegels, der an dem Knoten P beibehalten wird, wird der dritte Transistor T3 eingeschaltet. Das Signal mit niedrigem Pegel VGL des Tors für ein Signal mit einem zweiten Pegel GL kann über den dritten Transistor T3 an den Knoten Q gesendet werden. Der Pegel des Knotens Q kann ein niedriger Pegel sein, und der fünfte Transistor T5 kann unter der Steuerung ausgeschaltet werden. Daher kann der Ausgang Out des Speicherkapazitätstreibers 32 der ersten Stufe das Signal mit niedrigem Pegel ausgeben, d. h. das Signal mit niedrigem Pegel des ersten gemeinsamen Pegeltaktsignals VCK3.
Das Ausgangssignal des Speicherkapazitätstreibers 32 der zweiten Stufe in dieser Phase unterscheidet sich jedoch von dem Ausgangssignal des Speicherkapazitätstreibers 32 der ersten Stufe in der ersten Phase dadurch, dass der Ausgang Out des Speicherkapazitätstreibers 32 der zweiten Stufe das Signal mit hohem Pegel des zweiten gemeinsamen Pegeltaktsignals VCK4 ausgibt, und der Wert des Signal mit hohem Pegel gleich demjenigen des Signals mit einem dritten Pegel ist.
In der dritten Phase empfängt das Rücksetztor Reset des Speicherkapazitätstreibers 32 der ersten Stufe das Signal mit hohem Pegel, das von dem Ausgang Out des Gatetreibers 31 der zweiten Stufe ausgegeben wird (bezieht sich auf das Signal, das in Phase 2 von dem Gatetreiber 31 der ersten Stufe ausgegeben wurde). Der erste Transistor T1 kann eingeschaltet werden, um das Signal mit einem zweiten Pegel VGL (d. h. das Signal mit niedrigem Pegel) an den Knoten P zu senden. Da der Pegel des Knotens P verringert ist, können in dieser Phase der vierte Transistor T4 und der dritte Transistor T3 ausgeschaltet sein. Das erste Taktsignal VCK1 gibt einen halben Zyklus des Signals mit hohem Pegel aus, um den sechsten Transistor T6 zu steuern, damit derselbe eingeschaltet wird. Das Signal mit einem dritten Pegel VCOM, das in das Tor für ein Signal mit einem dritten Pegel COM eingegeben wird, kann an den Ausgang Out des Speicherkapazitätstreibers 32 der ersten Stufe gesendet werden.
Das Ausgangssignal des Speicherkapazitätstreibers 32 der zweiten Stufe in dieser Phase unterscheidet sich von dem Ausgangssignal des Speicherkapazitätstreibers 32 der ersten Stufe in der zweiten Phase dadurch, dass der Ausgang Out des Speicherkapazitätstreibers 32 der zweiten Stufe das Signal mit niedrigem Pegel des zweiten gemeinsamen Pegeltaktsignals VCK4 ausgeben kann.
In der vierten Phase ist das VCK2 auf einem hohen Pegel. Aufgrund der Kopplung des dritten Kondensators C3 kann der hohe Pegel an dem Knoten Q beibehalten werden. Daher können der fünfte Transistor T5 und der zweite Transistor T2 eingeschaltet werden, und der zweite Transistor T2 kann das Signal mit einem zweiten Pegel VGL an das Gate des vierten Transistors T4 senden. Somit kann der vierte Transistor T4 ausgeschaltet sein und der fünfte Transistor T5 ist eingeschaltet. Das Signal mit einem dritten Pegel VCOM, das in das Tor für ein Signal mit einem dritten Pegel COM eingegeben wird, kann an den Ausgang Out gesendet werden, d. h. der Ausgang Out kann das Signal mit einem dritten Pegel VCOM ausgeben.
Das Ausgangssignal des Speicherkapazitätstreibers 32 der zweiten Stufe ist in dieser Phase das Signal mit einem dritten Pegel VCOM, welches das gleiche ist wie das Ausgangssignal des Speicherkapazitätstreibers 32 der ersten Stufe in der dritten Phase.
In der fünften Phase ist das VCK2 auf einem niedrigen Pegel. Aufgrund der Kopplung des dritten Kondensators C3 kann der niedrige Pegel an dem Knoten Q beibehalten werden, um den fünften Transistor T5 und den zweiten Transistor T2 zu steuern, damit dieselben ausgeschaltet werden. Währenddessen gibt das erste Taktsignal CK1 einen halben Zyklus des Signals mit hohem Pegel aus, um den sechsten Transistor T6 zu steuern, damit derselbe eingeschaltet wird. Das Signal mit einem dritten Pegel VCOM, das in das Tor für ein Signal mit einem dritten Pegel COM eingegeben wird, kann an den Ausgang des Speicherkapazitätstreibers 32 gesendet werden, d. h. der Ausgang Out kann das Signal mit einem dritten Pegel VCOM ausgeben. Das Ausgangssignal des Speicherkapazitätstreibers 32 der zweiten Stufe ist in dieser Phase jedoch das Signal mit einem dritten Pegel VCOM, welches das gleiche ist wie das Ausgangssignal des Speicherkapazitätstreibers 32 der ersten Stufe in der vierten Phase.
Nachfolgend kann der erste Speicherkapazitätstreiber 32 Signale ausgeben durch Wiederholen der Prozesse, die in Phase 4 und Phase 5 beschrieben sind. Der Speicherkapazitätstreiber 32 der zweiten Stufe kann Signale weiterhin einen halben Zyklus später ausgeben als der Speicherkapazitätstreiber 32 der ersten Stufe. Das heißt, der Speicherkapazitätstreiber 32 der N + 1-ten Stufe kann weiterhin Signale einen halben Zyklus später ausgeben als der Speicherkapazitätstreiber 32 der N-ten Stufe. Daher kann das Ausgangssignal als eine aufeinanderfolgende Ausgabe entsprechend eines Schieberegisters angesehen werden.
Wie es oben beschrieben ist und wie es in 7 und 8 gezeigt ist, in der zweiten Phase, ist ein Speicherkapazitätssignal 322, das eine Umkehrphase zu dem Gateabtastsignal 311 der Gateabtastleitung 1 hat, an die Speicherkapazitätsleitung 2 in einem Pixel angelegt. 8 ist ein Ersatzschaltbild eines Pixels gemäß der Offenbarung. Wie es in 8 gezeigt ist, umfasst eine Pixeleinheit 6 eine Pixelelektrode. Eine Speicherkapazität 8 ist zwischen der Pixelelektrode und der Speicherkapazitätsschaltung 2 gebildet. Eine Flüssigkristallkapazität 18 ist zwischen der Pixelelektrode und der gemeinsamen Elektrode 17 gebildet. Eine parasitäre Kapazität 20 ist zwischen dem Drain 11 und der Gateabtastleitung gebildet. In Verbindung mit 7 und 8 kann die Durchführungsspannung des Pixels durch das Speicherkapazitätssignal 322 der Speicherkapazitätsleitung 2 und das Gateabtastsignal 311 der Gateabtastleitung 1 moduliert werden. Die Durchführungsspannung des Pixels kann vorzugsweise etwa gleich 0 sein. Das heißt, zu diesem Zeitpunkt kann die Pixelspannung V_pixel konstant gehalten werden, die parasitäre Kapazität 20 (auch als Gate-Drain-Parasitärkapazität C_gd bezeichnet) zwischen der Gateabtastleitung 1 und dem Drain 11 kann ohne den Effekt der Durchführungsspannung entworfen sein. Auf diese Weise kann der Wert der parasitären Kapazität 20 entworfen sein, um sehr groß zu sein, d. h. der überlappende Bereich der Gateabtastleitung 1 und des Drains 11 kann unbeschränkt sein.
Daher wird basierend auf der Treiberschaltung mit der Durchführungsspannungskompensation durch die Offenbarung ein Arraysubstrat bereitgestellt. Wie es in 5 gezeigt ist, umfasst das Arraysubstrat einen Anzeigebereich 5 und einen Nichtanzeigebereich, und die Treiberschaltung mit einer Durchführungsspannungskompensation ist in dem Nichtanzeigebereich angeordnet.
Der Anzeigebereich 5 umfasst: mehrere Gateabtastleitungen 1, die allgemein parallel angeordnet sind; mehrere Speicherkapazitätsleitungen 2, die allgemein parallel angeordnet sind, wobei die Speicherkapazitätsleitungen 2 parallel zu den Gateabtastleitungen 1 sind; mehrere Stufen von gemeinsamen Treibereinheiten 3, wobei die gemeinsame Treibereinheit 3 der N-ten Stufe mit der Gateabtastleitung 1 der N-ten Stufe und der Speicherkapazitätsleitung 2 der N-ten Stufe verbunden ist, und die jeweiligen gemeinsamen Treibereinheiten 3 in Reihe geschaltet sind; mehrere Datenleitungen 4, die mehrere Gateabtastleitungen 1 schneiden und parallel angeordnet sind, wobei die mehreren Datenleitungen 4 die mehreren Gateabtastleitungen 1 vertikal schneiden und mit den mehreren Gateabtastleitungen 1 isoliert sind; und Pixeleinheiten 6 definiert durch die Gateabtastleitungen 1 und die Datenleitungen 4 sind, wobei sich die Gateabtastleitungen 1 und die Datenleitungen 4 vertikal schneiden. In Verbindung mit 8 umfasst jede Pixeleinheit 6 eine Pixelelektrode. Eine Flüssigkristallkapazität 18 ist zwischen der Pixelelektrode und der gemeinsamen Elektrode 17 gebildet. Eine parasitäre Kapazität 20 ist zwischen dem Drain 11 und der Gateabtastleitung 1 gebildet.
Die Dünnfilmtransistoren 9 sind an den Schnittstellen der Gateabtastleitungen 1 und der Datenleitungen 4 angeordnet. Jeder Dünnfilmtransistor 9 umfasst die Source 10, die mit der Datenleitung 4 verbunden ist, und den Drain 11, der mit der Pixelelektrode verbunden ist.
9a ist ein schematisches Diagramm einer Pixeleinheit gemäß einem Ausführungsbeispiel der Offenbarung. Der Drain 11 und die Gateabtastleitung 1 überlappen teilweise. Die Speicherkapazitätsleitung 2 umfasst einen Endabschnitt parallel zu der Gateabtastleitung 1 und Kamm-Zahn-Abschnitte, die sich in die Pixeleinheit 6 ausdehnen und parallel zu der Datenleitung 4 (in 9a nicht gezeigt) sind.
Wie es in 9a gezeigt ist, ist der Drain 11 in einer Stabstruktur und erstreckt sich entlang der Ausdehnungsrichtung der Gateabtastung 1. Der Drain 11 überlappt die Gateabtastleitung 1 in der Ausdehnungsrichtung der Gateabtastleitung 1 teilweise, und der Abschnitt, in dem der Drain 11 die Gateabtastleitung 1 überlappt, hat eine Breite, die größer als oder gleich wie 1 Mikrometer ist. Eine schwarze Matrix 161 überlappt die Kante der Pixelelektrode 7 teilweise, um einen abnormalen Anzeigebereich abzudecken. 9b ist eine Schnittansicht entlang A-A' von 9a, die das schematische Diagramm der Pixeleinheit zeigt. Wie es in 9b gezeigt ist, kann durch Übernehmen der Treiberschaltung mit einer Durchführungsspannungskompensation eine große parasitäre Kapazität entworfen werden, d. h. die Pixelelektrode 7 kann nahe zu der Gateabtastleitung 1 sein oder die Gateabtastleitung 1 sogar teilweise überlappen. Daher existiert die schwarze Matrix 161 zum Abschirmen des Zwischenraums zwischen dem Drain 11 und der Gateabtastleitung 1 (d. h. der Drain 11 kann sogar so weit gehen, um die Gateabtastleitung 1 teilweise zu überlappen) und kann eine schmale Breite aufweisen. Daher kann die Breite der schwarzen Matrix 161 in dieser Offenbarung offensichtlich schmaler werden als im Stand der Technik und somit kann das Öffnungsverhältnis erhöht werden und die Leistungsaufnahme kann reduziert werden.
Ausführungsbeispiel 2
Eine Treiberschaltung mit einer Durchführungsspannungskompensation gemäß dem Ausführungsbeispiel ist gleich wie die Treiberschaltung mit der Durchführungsspannungskompensation, die in dem ersten Ausführungsbeispiel beschrieben wird. Das heißt, die Ausführungsbeispiele stellen die Treiberschaltung bereit, die die mehreren Stufen der gemeinsamen Treibereinheiten 3 umfassen, die in Reihe geschaltet sind, wobei jede Stufe der gemeinsamen Treibereinheit 3 einen Gatetreiber 31 und einen Speicherkapazitätstreiber 32 umfasst. Ein Ausgang des Gatetreibers der N-ten Stufe ist mit einem Ende der Gateabtastleitung der N-ten Stufe verbunden, und die Eingänge des Gatetreibers der N + 1-ten Stufe und des Speicherkapazitätstreibers der N + 1-ten Stufe, um ein Gateabtastsignal bereitzustellen. Der Ausgang des Speicherkapazitätstreibers der N-ten Stufe ist mit einem Ende der Speicherkapazitätsleitung der N-ten Stufe verbunden, um ein Speicherkapazitätssignal bereitzustellen. Das Rücksetztor des Gatetreibers der N-ten Stufe und das Rücksetztor des Speicherkapazitätstreibers der N-ten Stufe sind mit dem Ausgang des Gatetreibers der N + 1-ten Stufe verbunden, um das Gatesignal des Gatetreibers der N + 1-ten Stufe zu empfangen, wobei N eine positive Ganzzahl nicht größer als 1 ist.
Das Speicherkapazitätssignal, das von dem Speicherkapazitätstreiber ausgegeben wird, ist angepasst, um das Gateabtastsignal, das von dem Gatetreiber ausgegeben wird, zu kompensieren.
Das Ausführungsbeispiel 2 unterscheidet sich von dem Ausführungsbeispiel 1 dadurch, dass der Drain eine quadratische Struktur hat und nur an der Schnittstelle der Gateabtastleitung 1 und der Datenleitung 4 angeordnet ist.
10a ist ein schematisches Diagramm einer Pixeleinheit gemäß einem weiteren Ausführungsbeispiel der Offenbarung. Der Drain 11 hat eine quadratische Struktur und ist nur an der Schnittstelle der Gateabtastleitung 1 und der Datenleitung 4 anzuordnen. Die Pixelelektrode der Pixeleinheit 6 erstreckt sich zu der Gateabtastleitung 1 und überlappt die Gateabtastleitung 1 teilweise. Ein Abschnitt, in dem die Pixelelektrode mit der Gateabtastleitung 1 überlappt, hat eine Breite, die größer oder gleich 1 Mikrometer ist. Eine schwarze Matrix 162 überlappt die Kante der Pixelelektrode 7 teilweise, um den abnormalen Anzeigebereich abzuschirmen. 10b ist eine Schnittansicht entlang A-A' von 10a, die das schematische Diagramm der Pixeleinheit zeigt. Wie es in 10b gezeigt ist, kann durch Übernehmen der Treiberschaltung mit der Durchführungsspannungskompensation, eine große parasitäre Kapazität entworfen werden, d. h. die Pixelelektrode 7 kann nahe zu der Gateabtastleitung 1 sein oder die Gateabtastleitung 1 sogar teilweise überlappen. Daher existiert die schwarze Matrix 162 zum Abschirmen des Zwischenraums zwischen der Pixelelektrode 7 und der Gateabtastleitung 1 (d. h. die Pixelelektrode 7 kann sogar so weit gehen, dass dieselbe die Gateabtastleitung 1 teilweise überlappt) und kann eine schmale Breite haben. Daher kann bei diesem Ausführungsbeispiel die Breite der schwarzen Matrix 162 offensichtlich schmaler sein als im Stand der Technik, und somit kann das Pixelöffnungsverhältnis erhöht werden und die Leistungsaufnahme kann reduziert werden.
Außerdem haben die Transistoren der Gatetreiber 31 und der Speicherkapazitätstreiber 32 in dem Nichtanzeigebereich eine Halbleiterschicht, die aus einem von amorphen Silizium, Oxidmetall und Niedrigtemperaturpolysilizium hergestellt ist.
Zusammenfassend, in Bezug auf den Gatetreiber 31 und den Speicherkapazitätstreiber 32 (d. h. die gemeinsame Treibereinheit 3), die im Ausführungsbeispiel 1 und Ausführungsbeispiel 2 beispielhaft dargestellt sind, sind das Gateabtastsignal 311, das von dem Gatetreiber 31 ausgegeben wird, und das Speicherkapazitätssignal 322, das von dem Speicherkapazitätstreiber 32 ausgegeben wird, in einem stabilen Zustand. Das heißt, von der dritten Phase an kann der Ausgang Out des Gatetreibers 31 weiterhin ein stabiles Signal mit einem zweiten Pegel VGL ausgeben, und der Ausgang Out des Speicherkapazitätstreibers 32 kann weiterhin ein stabiles Signal mit einem dritten Pegel VCOM ausgeben. Daher kann die Verzerrung des Ausgangssignals vermieden werden, und die Zuverlässigkeit des Gatetreibers 31 und des Speicherkapazitätstreibers 32 und das Treiberverfahren derselben können verbessert werden. In den zwei Pixelstrukturen, die auf der Treiberschaltung mit der Durchführungsspannungskompensation basieren, kann die schwarze Matrix eine schmale Breite aufweisen, wodurch das Pixelöffnungsverhältnis erhöht wird und die Leistungsaufnahme reduziert wird.

Claims

Treiberschaltung mit einer Durchführungsspannungskompensation, die folgende Merkmale aufweist: eine Mehrzahl von Gateabtastleitungen (1); eine Mehrzahl von Speicherkapazitätsleitungen (2); eine Mehrzahl von Stufen von gemeinsamen Treibereinheiten (3), wobei jede gemeinsame Treibereinheit (3) einen Gatetreiber (31) und einen Speicherkapazitätstreiber (32) aufweist, wobei ein Ausgang des Gatetreibers (31) der N-ten Stufe mit einem Ende der Gateabtastleitung (1) der N-ten Stufe verbunden ist, um ein Gateabtastsignal bereitzustellen; der Ausgang des Gatetreibers (31) der N-ten Stufe ferner mit einem Eingang des Gatetreibers (31) der N + 1-ten Stufe und einem Eingang des Speicherkapazitätstreibers (32) der N + 1-ten Stufe verbunden ist; ein Ausgang des Speicherkapazitätstreibers (32) der N-ten Stufe mit einem Ende der Speicherkapazitätsleitung (2) der N-ten Stufe verbunden ist, um ein Speicherkapazitätssignal bereitzustellen; ein Rücksetztor des Gatetreibers (31) der N-ten Stufe und ein Rücksetztor des Speicherkapazitätstreibers (32) der N-ten Stufe beide mit einem Ausgang des Gatetreibers (31) der N + 1-ten Stufe verbunden sind, um jeweils ein Gateabtastsignal des Gatetreibers (31) der N + 1-ten Stufe zu empfangen, und N eine positive Ganzzahl größer als 1 ist; und das Speicherkapazitätssignal, das von dem Speicherkapazitätstreiber (32) ausgegeben wird, angepasst ist, um das Gateabtastsignal, das von dem Gatetreiber (31) ausgegeben wird, zu kompensieren.
Treiberschaltung mit der Durchführungsspannungskompensation gemäß Anspruch 1, bei der der Gatetreiber (31) ferner ein Tor für ein Signal mit einem ersten Pegel (GH), ein Tor für ein Signal mit einem zweiten Pegel (GL), ein Tor für ein erstes Taktsignal (CK1) und ein Tor für ein zweites Taktsignal (CK2) aufweist; ein Eingang des Gatetreibers (31) der ersten Stufe ein Anfangspulssignal empfängt, ein Eingang des Gatetreibers (31) der N-ten Stufe ein Gateabtastsignal empfängt, das von dem Ausgang des Gatetreibers (31) der N – 1-ten Stufe ausgegeben wird, und ein Rücksetztor des Gatetreibers (31) der N-ten Stufe ein Gateabtastsignal empfängt, das von dem Ausgang des Gatetreibers (31) der N + 1-ten Stufe ausgegeben wird; das Tor für ein Signal mit einem ersten Pegel (GH) ein Signal mit einem ersten Pegel empfängt, das Tor für ein Signal mit einem zweiten Pegel (GL) ein Signal mit einem zweiten Pegel empfängt, das Tor für ein erstes Taktsignal (CK1) ein erstes Taktsignal empfängt und das Tor für ein zweites Taktsignal (CK2) ein zweites Taktsignal empfängt; der Eingang des Gatetreibers (31) der ersten Stufe ein Anfangspulssignal empfängt, ein Ausgang des Gatetreibers (31) der ersten Stufe ein Gateabtastsignal an die entsprechende Gateabtastleitung (1) und den Eingang des Gatetreibers (31) der zweiten Stufe ausgibt; der Ausgang des Gatetreibers (31) der zweiten Stufe ein Gateabtastsignal als ein Rücksetzsignal an ein Rücksetztor des Gatetreibers (31) der ersten Stufe ausgibt; der Ausgang des Gatetreibers (31) der N-ten Stufe das Gateabtastsignal an die entsprechende Gateabtastleitung (1) und den Eingang des Gatetreibers (31) der N + 1-ten Stufe ausgibt; und der Ausgang des Gatetreibers (31) der N + 1-ten Stufe ein Gateabtastsignal als ein Rücksetzsignal an das Rücksetztor des Gatetreibers (31) der N-ten Stufe ausgibt, und N eine positive Ganzzahl größer als 1 ist.
Treiberschaltung mit der Durchführungsspannungskompensation gemäß Anspruch 1 oder 2, bei der der Speicherkapazitätstreiber (32) einen Eingang, einen Ausgang, ein Rücksetztor, ein Tor für ein Signal mit einem ersten Pegel (GH), ein Tor für ein Signal mit einem zweiten Pegel (GL), ein Tor für ein Signal mit einem dritten Pegel, ein Tor für ein erstes Taktsignal (CK1), ein Tor für ein zweites Taktsignal (CK2) und ein Tor für ein gemeinsames Pegeltaktsignal aufweist; der Eingang des Speicherkapazitätstreibers (32) der ersten Stufe ein Anfangspulssignal empfängt, der Eingang des Speicherkapazitätstreibers (32) der N-ten Stufe ein Gateabtastsignal empfängt, das von dem Ausgang des Gatetreibers (31) der N – 1-ten Stufe ausgegeben wird, und das Rücksetztor des Speicherkapazitätstreibers (32) der N-ten Stufe ein Gateabtastsignal empfängt, das von dem Ausgang des Gatetreibers (31) der N + 1-ten Stufe ausgegeben wird; das Tor für ein Signal mit einem ersten Pegel (GH) ein Signal mit einem ersten Pegel empfängt, das Tor für ein Signal mit einem zweiten Pegel (GL) ein Signal mit einem zweiten Pegel empfängt, das Tor für ein Signal mit einem dritten Pegel ein Signal mit einem dritten Pegel empfängt, das Tor für ein erstes Taktsignal (CK1) ein erstes Taktsignal empfängt und das Tor für ein zweites Taktsignal (CK2) ein zweites Taktsignal empfängt; das Tor für ein gemeinsames Pegeltaktsignal des Speicherkapazitätstreibers (32) der i-ten Stufe ein erstes gemeinsames Pegeltaktsignal empfängt, das Tor für ein gemeinsames Pegeltaktsignal des Speicherkapazitätstreibers (32) der j-ten Stufe das zweite gemeinsame Pegeltaktsignal empfängt, wobei i eine ungerade Zahl nicht größer als N ist, und j eine gerade Zahl nicht größer als N ist; der Eingang des Speicherkapazitätstreibers (32) der ersten Stufe das Anfangspulssignal empfängt; der Ausgang des Speicherkapazitätstreibers (32) der ersten Stufe das Speicherkapazitätssignal an die Speicherkapazitätsleitung (2) ausgibt; das Rücksetztor des Speicherkapazitätstreibers (32) der ersten Stufe das Gateabtastsignal empfängt, das von dem Ausgang des Gatetreibers (31) der zweiten Stufe als ein Rücksetzsignal ausgegeben wird; der Eingang des Speicherkapazitätstreibers (32) der N + 1-ten Stufe das Gateabtastsignal empfängt, das von dem Ausgang des Gatetreibers (31) der N-ten Stufe ausgegeben wird; der Ausgang des Speicherkapazitätstreibers (32) der N-ten Stufe das Speicherkapazitätssignal an die Speicherkapazitätsleitung (2) ausgibt; und das Rücksetztor des Speicherkapazitätstreibers (32) der N-ten Stufe ein Gateabtastsignal empfängt, das von dem Ausgang des Gatetreibers (31) der N + 1-ten Stufe als ein Rücksetzsignal ausgegeben wird, wobei N eine positive Ganzzahl größer als 1 ist.
Treiberschaltung mit der Durchführungsspannungskompensation gemäß Anspruch 3, bei der das erste gemeinsame Pegeltaktsignal ein Umkehrsignal des zweiten gemeinsamen Pegeltaktsignals ist; das erste gemeinsame Pegeltaktsignal und das zweite gemeinsame Pegeltaktsignal beides Pulssignale sind, wobei die Spannungen der hohen Pegel des ersten gemeinsamen Pegeltaktsignals und des zweiten gemeinsamen Pegeltaktsignals beide von 0 V bis 5 V reichen, und die Spannungen der niedrigen Pegel des ersten gemeinsamen Pegeltaktsignals und des zweiten gemeinsamen Pegeltaktsignals von –4 V ~ 3 V reichen; und die Spannung des Signals mit einem dritten Pegel von 0 V bis 5 V reicht und die Spannungen der hohen Pegel des ersten gemeinsamen Pegeltaktsignals und des zweiten gemeinsamen Pegeltaktsignals gleich der Spannung des Signals mit einem dritten Pegel sind.
Treiberschaltung mit der Durchführungsspannungskompensation gemäß einem der Ansprüche 1 bis 4, bei der der Gatetreiber (31) einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor aufweist, wobei in dem Fall des Gatetreibers (31) der i-ten Stufe der erste Transistor das Gate, das mit dem Rücksetztor verbunden ist, die Source, die mit dem Gate des vierten Transistors verbunden ist, und den Drain aufweist, der mit einem Tor für ein Signal mit einem zweiten Pegel verbunden ist, um ein Signal mit einem zweiten Pegel zu empfangen; der zweite Transistor das Gate, das mit der Source des dritten Transistors verbunden ist, die Source, die mit dem Gate des vierten Transistors verbunden ist, und den Drain aufweist, der mit dem Tor für ein Signal mit einem zweiten Pegel (GL) verbunden ist, um das Signal mit einem zweiten Pegel zu empfangen; der dritte Transistor das Gate, das mit dem Drain des siebten Transistors verbunden ist, den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel (GL) verbunden ist, um das Signal mit einem zweiten Pegel zu empfangen, und die Source aufweist, die über einen ersten Kondensator mit einem Tor für ein zweites Taktsignal (CK2) verbunden ist; der vierte Transistor das Gate, das mit dem Drain des siebten Transistors verbunden ist, die Source, die mit dem Tor für ein zweites Taktsignal (CK2) verbunden ist, um das zweite Taktsignal zu empfangen, und den Drain aufweist, der mit dem Ausgang des Gatetreibers (31) verbunden ist, und das Gate des vierten Transistors ferner über einen zweiten Kondensator mit dem Ausgang des Gatetreibers (31) verbunden ist; der fünfte Transistor das Gate, das mit der Source des dritten Transistors verbunden ist, die Source, die mit dem Ausgang des Gatetreibers (31) verbunden ist, und den Drain aufweist, der mit dem Tor für ein Signal mit einem zweiten Pegel (GL) verbunden ist, um das Signal mit einem zweiten Pegel zu empfangen; der sechste Transistor das Gate, das mit dem Tor für ein erstes Taktsignal (CK1) verbunden ist, um das erste Taktsignal zu empfangen, den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel (GL) verbunden ist, um das Signal mit einem zweiten Pegel zu empfangen, und die Source aufweist, die mit dem Ausgang des Gatetreibers (31) verbunden ist; der siebte Transistor das Gate, das mit dem Eingang des Gatetreibers (31) verbunden ist, und die Source aufweist, die mit dem Tor für ein Signal mit einem ersten Pegel (GH) verbunden ist, um das Signal mit einem ersten Pegel zu empfangen, wobei der Gatetreiber (31) der j-ten Stufe sich von dem Gatetreiber (31) der i-ten Stufe dadurch unterscheidet, dass die Source des vierten Transistors des Gatetreibers (31) der j-ten Stufe mit dem Tor für ein erstes Taktsignal (CK1) verbunden ist, um das erste Taktsignal zu empfangen; und das Gate des sechsten Transistors des Gatetreibers (31) der j-ten Stufe mit dem Tor für ein zweites Taktsignal (CK2) verbunden ist, um das zweite Taktsignal zu empfangen, wobei i eine ungerade Zahl nicht größer als N ist, und j eine gerade Zahl nicht größer als N ist.
Treiberschaltung mit der Durchführungsspannungskompensation gemäß einem der Ansprüche 1 bis 5, bei der der Speicherkapazitätstreiber (32) folgende Merkmale aufweist: einen ersten Transistor, einen zweiten Transistor, einen dritten Transistor, einen vierten Transistor, einen fünften Transistor, einen sechsten Transistor, einen siebten Transistor, einen dritten Kondensator und einen vierten Kondensator, wobei in dem Fall des Speicherkapazitätstreibers (32) der i-ten Stufe der erste Transistor das Gate, das mit dem Rücksetztor verbunden ist, die Source, die mit dem Gate des vierten Transistors verbunden ist, und den Drain aufweist, der mit einem Tor für ein Signal mit einem zweiten Pegel (GL) verbunden ist, um ein Signal mit einem zweiten Pegel zu empfangen; der zweite Transistor das Gate, das mit der Source des dritten Transistors verbunden ist, die Source, die mit dem Gate des vierten Transistors verbunden ist, und den Drain aufweist, der mit dem Tor für ein Signal mit einem zweiten Pegel (GL) verbunden ist, um das Signal mit einem zweiten Pegel zu empfangen; der dritte Transistor das Gate, das mit dem Drain des siebten Transistors verbunden ist, den Drain, der mit dem Tor für ein Signal mit einem zweiten Pegel (GL) verbunden ist, um das zweite Pegeltaktsignal zu empfangen, und die Source aufweist, die über den dritten Kondensator mit dem Tor für ein zweites Taktsignal (CK2) verbunden ist; und der vierte Transistor das Gate, das mit dem Drain des siebten Transistors verbunden ist, den Drain, der mit dem Ausgang des Speicherkapazitätstreibers (32) verbunden ist, und das Gate aufweist, das über den vierten Kondensator mit dem Ausgang des Speicherkapazitätstreibers (32) verbunden ist, und die Source des vierten Transistors ferner mit dem Tor für ein gemeinsames Pegeltaktsignal verbunden ist, wobei die Source des vierten Transistors des Speicherkapazitätstreibers (32) der i-ten Stufe das erste gemeinsame Pegeltaktsignal empfängt, und die Source des vierten Transistors des Speicherkapazitätstreibers (32) der j-ten Stufe das zweite gemeinsame Pegeltaktsignal empfängt, wobei i eine ungerade Zahl nicht größer als N ist, und j eine gerade Zahl nicht größer als N ist; der fünfte Transistor das Gate, das mit der Source des dritten Transistors verbunden ist, den Drain, der mit einem Tor für ein Signal mit einem dritten Pegel verbunden ist, um ein Signal mit einem dritten Pegel zu empfangen, und die Source aufweist, die mit dem Ausgang des Speicherkapazitätstreibers (32) verbunden ist; der sechste Transistor das Gate, das mit einem Tor für ein erstes Taktsignal (CK1) verbunden ist, um ein erstes Taktsignal zu empfangen, den Drain, der mit dem Tor für ein Signal mit einem dritten Pegel verbunden ist, um das Signal mit einem dritten Pegel zu empfangen, und die Source aufweist, die mit dem Ausgang des Speicherkapazitätstreibers (32) verbunden ist; der siebte Transistor das Gate, das mit dem Eingang des Speicherkapazitätstreibers (32) verbunden ist, und die Source aufweist, die mit dem Tor für ein Signal mit einem ersten Pegel (GH) verbunden ist, um das Signal mit einem ersten Pegel zu empfangen; wobei der Speicherkapazitätstreiber (32) der j-ten Stufe sich von dem Speicherkapazitätstreiber (32) der i-ten Stufe dadurch unterscheidet, dass die Source des dritten Transistors des Speicherkapazitätstreibers (32) der j-ten Stufe über einen dritten Kondensator mit dem Tor für ein erstes Taktsignal (CK1) verbunden ist, um das erste Taktsignal zu empfangen; das Gate des sechsten Transistors des Speicherkapazitätstreibers (32) der j-ten Stufe mit dem Tor für ein zweites Taktsignal (CK2) verbunden ist, um das zweite Taktsignal zu empfangen, wobei i eine ungerade Zahl nicht größer als N ist, und j eine gerade Zahl nicht größer als N ist.
Arraysubstrat, das folgende Merkmale aufweist: einen Anzeigebereich und einen Nichtanzeigebereich, wobei die Treiberschaltung mit der Durchführungsspannungskompensation gemäß einem der Ansprüche 1 bis 6 in dem Nichtanzeigebereich angeordnet ist, wobei der Anzeigebereich folgende Merkmale aufweist: eine Mehrzahl von Gateabtastleitungen (1); eine Mehrzahl von Datenleitungen; Pixeleinheiten, die durch die vertikale Schnittstelle der Gateabtastleitungen (1) und der Datenleitungen definiert sind, wobei jede Pixeleinheit eine Pixelelektrode aufweist; Speicherkapazitätsleitungen (2), wobei Speicherkapazitäten zwischen den Pixelelektroden und den Speicherkapazitätsleitungen (2) gebildet sind; Dünnfilmtransistoren, die an der Schnittstelle der Gateabtastleitung (1) und der Datenleitung angeordnet sind, wobei jeder Dünnfilmtransistor eine Source, die mit der Datenleitung verbunden ist, und einen Drain aufweist, der mit der Pixelelektrode verbunden ist, und wobei der Drain die Gateabtastleitung (1) teilweise überlappt.
Arraysubstrat gemäß Anspruch 7, bei dem der Drain in einer Stabstruktur ist und sich entlang einer Ausdehnungsrichtung der Gateabtastleitung (1) erstreckt, und der Drain die Gateabtastleitung (1) in der Ausdehnungsrichtung der Gateabtastleitung (1) teilweise überlappt; und ein Abschnitt, in dem der Drain die Gateabtastleitung (1) überlappt, eine Breite aufweist, die größer oder gleich 1 Mikrometer ist.
Arraysubstrat gemäß Anspruch 7 oder 8, bei dem der Drain eine quadratische Struktur aufweist und nur an der Schnittstelle der Gateabtastleitung (1) und der Datenleitung angeordnet ist, wobei sich die Pixelelektrode in der Pixeleinheit zu der Gateabtastleitung (1) erstreckt und die Gateabtastleitung (1) teilweise überlappt; und ein Abschnitt, in dem die Pixelelektrode die Gateabtastleitung (1) überlappt, eine Breite aufweist, die größer als oder gleich 1 Mikrometer ist.
Arraysubstrat gemäß einem der Ansprüche 7 bis 9, bei dem die Speicherkapazitätsleitung (2) einen Endabschnitt parallel zu der Gateabtastleitung (1) aufweist; und Kamm-Zähne-Abschnitte, die sich in die Pixeleinheit ausdehnen und parallel zu der Datenleitung sind.