FR2868589A1 - Registre a decalage et son procede de commande - Google Patents

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Abstract

Registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant un transistor d'excursion haute (T5) commandé par un premier noeud pour appliquer un premier signal d'horloge (C1) à une ligne de sortie, un premier transistor d'excursion basse (T6, T7) commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie, un contrôleur (10) pour commander les premier et deuxième noeuds, et un condensateur de compensation (CC), connecté entre le premier noeud et une ligne d'entrée d'un deuxième signal d'horloge (/C1), le deuxième signal d'horloge (/C1) étant différent du premier signal d'horloge (C1).

Description

REGISTRE À DÉCALAGE ET SON PROCÉDÉ DE COMMANDE
Cette invention concerne un circuit de commande d'un affichage à cristaux liquides et, plus particulièrement, un registre à décalage utilisant un transistor à couche mince à silicium amorphe qui empêche qu'une tension à un noeud, commandant un tampon de sortie, ne fasse l'objet d'une variation imputable à un condensateur parasite du transistor à couche mince.
De façon générale, des dispositifs d'affichage à cristaux liquides (LCD) sont utilisés dans des télévisions, des ordinateurs, ou des appareils portables. Les dispositifs LCD font utilisation des propriétés de polarisation et d'anisotropie optique des molécules à cristaux liquides pour générer une image souhaitée. En particulier, les molécules à cristaux liquides peuvent être alignées sous une orientation spécifique, pouvant être commandée par application d'un champ électrique passant à travers les molécules à cristaux liquides. Du fait de l'anisotropie optique, la lumière incidente est réfractée selon l'orientation des molécules à cristaux liquides, générant de cette manière l'image souhaitée.
En outre, un dispositif LCD comprend généralement un écran d'affichage à cristaux liquides comprenant des cellules ä cristaux liquides agencées en une matrice, et un circuit de commande pour commander le écran d'affichage à cristal liquide. Un écran d'affichage à cristaux liquides comprend généralement des lignes de grille et des lignes de données se coupant les unes les autres. Une cellule à cristaux liquides est positionnée à chaque région définie par des intersections entre les lignes de grille et les lignes de données. Le écran d'affichage à cristaux liquides comprend également des électrodes de pixels et une électrode commune, pour appliquer un champ électrique dans chacune des cellules à cristaux liquides. Chacune des électrodes de pixels est connectée, via des bornes de source et de drain, d'un transistor à couche mince faisant office de dispositif de commutation, à l'une des lignes de données. Une borne de grille du transistor à couche mince est connectée à l'une des lignes de grille.
Le circuit de commande comprend un pilote de grille pour commander les lignes de données, et un pilote de données pour commander les lignes de grille. Le pilote de grille applique un signal de balayage aux lignes de grille, pour séquentiellement commander les cellules à cristaux liquides rangée par rangée. Le pilote de données applique un signal vidéo à chaque ligne de données chaque fois que le signal de balayage est appliqué à l'une des lignes de grille. Ainsi, le LCD commande la transmittance de lumière, par application d'un champ électrique entre l'électrode de pixel et l'électrode commune, selon le signal vidéo pour chaque cellule à cristaux liquides, de manière à afficher une image. De façon générale, dans un tel circuit de commande, le pilote de grille génère un signal de balayage, pour séquentiellement commander les lignes de grille en utilisant un registre à décalage. En outre, le pilote de données génère un signal d'échantillonnage pour séquentiellement échantillonner des signaux vidéo introduits depuis l'extérieur de celui-ci, de la valeur d'une certaine unité, par utilisation du registre à décalage.
La figure 1 est un schéma à blocs représentant une configuration d'un registre à décalage à deux phases, de l'art antérieur. Sur la figure 1, un registre à décalage à deux phases comprend des premier à nième étages branchés en cascade. Les premier à nième étages sont alimentés en commun par un signal d'horloge Cl, un signal d'horloge inverse /C1, une tension de commande de niveau haut (non représentée), et une tension de commande de bas niveau (non représentée). En outre, une impulsion de départ Vst est appliquée au premier étage tandis qu'un signal de sortie de chacun des premier à (n-1)ième étages est appliqué à un étage suivant respectif. Les ler à nième étages ont une configuration de circuit identique, et décalent séquentiellement une tension spécifique de l'impulsion de départ Vst. Les 1 er à nième signaux de sortie Outl à Outn sont fournis en tant que signaux de balayage pour commander séquentiellement les lignes de grille du écran d'affichage à cristaux liquides, ou comme signaux d'échantillonnage pour séquentiellement échantillonner des signaux vidéo dans le pilote de données.
La figure 2 est un diagramme de circuit détaillé d'un étage représenté sur la figure 1. Sur la figure 2, un étage comprend un tampon de sortie 20 ayant un cinquième transistor NMOS T5 pour fournir un signal d'horloge Cl à une ligne de sortie OUT placée sous la commande d'un premier noeud Q, un sixième transistor NMOS T6 pour fournir une tension de commande de bas niveau VSS à la ligne de sortie OUT sous la commande d'un deuxième noeud QB, et un contrôleur 10 ayant des premier à quatrième transistors NMOS Tl à T4, pour commander les premier et deuxième noeuds Q et QB. L'étage est alimenté par une tension de commande de niveau haut VDD, une tension de commande de bas niveau VSS, l'impulsion de départ Vst, le signal d'horloge Cl et le signal d'horloge inverse /Cl.
La figure 3 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 2. Tel que représenté sur la figure 3, lors d'une première période A, le signal d'horloge inverse /C1 se trouve à un état haut, de manière à mettre en service le premier transistor Ti et à faire qu'un état haut de l'impulsion de départ Vst soit appliqué au premier noeud Q. Ainsi, le cinquième transistor T5 est mis en service et applique une tension d'état bas du signal d'horloge Cl à la ligne de sortie OUT. En outre, le signal d'horloge inverse de niveau haut /C1 met en service le deuxième transistor Tl, de manière à faire que la tension de commande de niveau haut VDD soit appliquée au deuxième noeud QB. Ainsi, le sixième transistor T6 est mis en service et applique la tension de commande de niveau bas Vss à la ligne de sortie OUT. En résultat, lors de la première période A, l'étage fournit un signal de sortie d'état bas OUT.
Lors d'une deuxième période B, le signal d'horloge inverse /Cl est à un état bas, de manière à mettre hors service le premier transistor Ti et à faire flotter le premier noeud Q à un état haut. Ainsi, le cinquième transistor T5 conserve un état en service. De plus, le signal d'horloge Cl est à un état haut et le premier noeud Q mis en flottaison est amorcé suite à l'effet d'un deuxième condensateur parasite CGS (représenté sur la figure 2). Ainsi, une tension au premier noeud Q peut être augmentée pour, de façon sûre, mettre en service le cinquième transistor T5, de manière à fournir rapidement une tension d'état haut du premier signal d'horloge Cl à la ligne de sortie OUT. Au même moment, le signal d'horloge de niveau haut Cl fait passer en service le troisième transistor T3. Le quatrième transistor T4 est également mis en service par le premier noeud Q amorcé, de manière à appliquer la tension de commande de niveau bas VSS au deuxième noeud QB. Ainsi, le sixième transistor T6 est mis hors service. En résultat, dans la deuxième période B, l'étage produit un signal de sortie d'état haut OUT.
Lors d'une troisième période C, le signal d'horloge inverse /Cl est à l'état haut, de manière à mettre en service le premier transistor Ti et à faire qu'une tension de niveau bas de l'impulsion de départ Vst soit appliquée au premier noeud Q. Ainsi, le cinquième transistor T5 est mis hors service. Au même moment, le signal d'horloge inverse d'état haut /Cl met en service le deuxième transistor T2, de manière à appliquer la tension de commande de niveau haut VDD au deuxième noeud QB.
Ainsi, le sixième transistor T6 est mis en service et applique la tension de commande de niveau bas VSS à la ligne de sortie OUT. En outre, le troisième transistor T3 est mis hors service par un signal d'horloge de bas niveau Cl, et le quatrième transistor T4 est mis hors service par le premier noeud de niveau bas Q. En résultat, lors de la troisième période C, l'étage fournit le signal de sortie de niveau bas OUT.
Lors d'une quatrième période D, le signal d'horloge inverse /Cl est à un état bas, de manière à mettre hors service les premier et deuxième transistors Ti et T2. Ainsi, le premier noeud Q flotte à son état bas antérieur, pour de cette manière mettre hors service le cinquième transistor T5. Ainsi, le quatrième transistor T4 est mis hors service par le premier noeud Q de bas niveau. Au même moment, le premier signal d'horloge de niveau haut Cl met en service le troisième transistor T3. Ainsi, le deuxième noeud QB flotte à un état haut, relativement plus bas que la tension de commande de niveau haut VDD fournie dors de la période C antérieure. Ainsi, le sixième transistor T6 est mis en service et applique la tension de commande de niveau bas VSS sur la ligne de sortie OUT. En résultat, lors de la quatrième période D, l'étage peut produire le signal de sortie d'état bas OUT.
Cependant, étant donné que chacun des premier à sixième transistors NMOS Tl à T6 formés par un processus de fabrication d'un transistor à couche mince en silicium amorphe présente une structure dans laquelle l'électrode/borne de grille est en chevauchement avec ses électrodes/bornes de source et de drain, il comprend inévitablement des condensateurs parasites CGD et CGS. De plus, étant donné que les tailles des cinquième et sixième transistors NMOS T5 et T6 sont considérablement augmentées pour compenser la faible mobilité du transistor à couche mince en silicium amorphe, les valeurs des condensateurs parasites CGD et CGS, également, sont augmentées.
Bien que le condensateur parasite CGS, formé en une portion en chevauchement entre l'électrode de grille et l'électrode de source du cinquième transistor NMOS T5, facilite l'amorce du premier noeud Q, le condensateur parasite CGD, formé en une partie en chevauchement entre l'électrode de grille et l'électrode de drain du cinquième transistor NMOS T5, pose un problème. Par exemple, le condensateur parasite CGD fait varier une tension au niveau du noeud Q flottant chaque fois que le signal d'horloge Cl passe d'un état bas à un état haut provoque une oscillation de la tension de sortie Vout. Tel que représenté sur la figure 3, une tension au niveau du premier noeud Q, mis en flottaison en un état bas par le signal d'horloge Cl ayant transité en un état haut dans la période D, est modifiée en un état quelque peu plus élevé. Par conséquent, la tension de sortie Vout monte également légèrement depuis une tension de niveau bas et présente une distorsion. Étant donné que la tension de sortie Vout, distordue de cette manière, est utilisée comme entrée à l'étage suivant, lorsqu'elle passe par un certain nombre d'étages, un degré de distorsion de la tension de sortie Vout se trouve être augmenté et provoque une erreur significative dans le fonctionnement du dispositif LCD.
RÉSUMÉ DE L'INVENTION Ainsi, la présente invention concerne un registre à décalage et un procédé de 30 commande de celui-ci qui évitent en grande partie un ou plusieurs des problèmes imputables aux limitations et inconvénients de l'art antérieur.
Un but de la présente invention est de fournir un registre à décalage et un procédé de commande de celui-ci qui soit adaptatif qui empêche qu'une tension en un noeud, commandant un tampon de sortie, ne fasse l'objet d'une variation imputable à un condensateur parasite d'un transistor à couche mince.
Des caractéristiques et avantages additionnels de l'invention vont être exposés dans la description ci-après et, en partie, vont être évidents à la lecture de la description, ou bien vont pouvoir être appris par la pratique de l'invention. Les buts et autres avantages de l'invention vont être obtenus et atteints par la structure particulièrement mise en évidence dans la description écrite et ses revendications ainsi que les dessins annexés.
Pour atteindre ces avantages ainsi que d'autres, et selon le but de la présente invention, tel que réalisés et largement décrits ici, un registre à décalage, comprenant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprend un transistor d'excursion haute commandé par un premier noeud pour appliquer un premier signal d'horloge à une ligne de sortie; un premier transistor d'excursion basse commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur pour commander les premier et deuxième noeuds; et un condensateur de compensation, connecté entre le premier noeud et une ligne d'entrée d'un deuxième signal d'horloge, le deuxième signal d'horloge étant différent du premier signal d'horloge.
Selon un autre aspect de l'invention, le registre à décalage est tel que le condensateur de compensation a une capacitance supérieure à celle du condensateur parasite.
Selon un autre aspect de l'invention, le registre à décalage est tel que un niveau de tension au premier noeud varie en sens opposé d'une tension de transition du deuxième signal d'horloge, avant ou environ au même moment que le premier noeud varie dans le sens de la tension de transition du premier signal d'horloge transféré via le condensateur parasite, avec mise en flottaison.
Selon un autre aspect de l'invention, le registre à décalage est tel que le contrôleur comprend un premier transistor pour appliquer l'impulsion de départ au premier noeud, en réponse au deuxième signal d'horloge; un deuxième transistor pour appliquer une deuxième tension de commande au deuxième noeud en réponse au deuxième signal d'horloge; un troisième transistor pour appliquer la première tension de commande au deuxième noeud, en réponse au premier signal d'horloge; et un quatrième transistor pour appliquer la première tension de commande au troisième transistor en réponse à une tension, au premier noeud.
Selon un autre aspect de l'invention, le registre à décalage est formé sur un substrat en verre.
Selon un autre aspect de l'invention, le registre à décalage est tel que chacun des étages comprend en outre un deuxième transistor d'excursion basse, commandé par un troisième noeud et connecté en parallèle au premier transistor d'excursion basse entre la ligne de sortie et une ligne d'alimentation pour ladite première tension de commande.
Selon un autre aspect de l'invention, le registre à décalage est tel que le contrôleur comprend un contrôleur de premier noeud, pour appliquer l'impulsion de départ au premier noeud, en réponse au deuxième signai d'horloge; un contrôleur de deuxième noeud, pour sélectivement appliquer une tension à un quatrième noeud et la première tension de commande en réponse au premier signal d'horloge et au deuxième signal d'horloge; un contrôleur de troisième noeud, pour appliquer la tension à un quatrième noeud et la deuxième tension de commande d'une manière opposée au deuxième noeud en réponse au premier signal d'horloge et au deuxième signal d'horloge (/C; et un contrôleur de quatrième noeud, pour sélectivement appliquer les première et deuxième tensions de commande au quatrième noeud, en réponse au premier signal d'horloge, au deuxième signal d'horloge et une tension audit premier noeud.
Selon un autre aspect de l'invention, le registre à décalage est tel que le contrôleur de premier noeud comprend un premier transistor pour appliquer l'impulsion de départ au premier noeud en réponse au deuxième signal d'horloge.
Selon un autre aspect de l'invention, le registre à décalage est tel que le contrôleur de quatrième noeud comprend un deuxième transistor, pour appliquer une deuxième tension de commande au quatrième noeud en réponse au deuxième signal d'horloge; un troisième transistor pour appliquer une deuxième tension de commande au quatrième noeud en réponse au premier signal d'horloge; et un quatrième transistor pour appliquer une deuxième tension de commande au quatrième noeud en réponse à une tension au premier noeud.
Selon un autre aspect de l'invention, une méthode de commande d'un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant un transistor d'excursion haute commandé par un premier noeud pour appliquer un premier signal d'horloge à une ligne de sortie, un premier transistor d'excursion basse commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie, un contrôleur pour commander les premier et deuxième noeuds, et un condensateur de compensation, connecté entre le premier noeud et une ligne d'entrée d'un deuxième signal d'horloge, le deuxième signal d'horloge étant différent du premier signal d'horloge, comprend la mise en flottaison du premier noeud; et la variation d'une tension au premier noeud de flottant en sens opposé d'une tension de transition du deuxième signal d'horloge transféré via le condensateur de compensation.
Selon un autre aspect de l'invention, la méthode est telle que l'étape de variation de la tension au premier noeud flottant est opérée avant ou environ au même moment que la variation de la tension au premier noeud flottant dans le sens d'une tension de transition du premier signal. d'horloge transféré via le condensateur parasite du transistor d'excursion haute, de manière à compenser une variation de tension au premier noeud due au premier signal d'horloge et un condensateur parasite du transistor d'excursion haute.
Selon un autre aspect de l'invention, un dispositif de commande pour un dispositif d'écran d'affichage à cristaux liquides, comprend un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprend un transistor d'excursion haute commandé par un premier noeud pour appliquer un premier signal d'horloge à une ligne de sortie; un premier transistor d'excursion basse commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur pour commander les premier et deuxième noeuds; et un condensateur de compensation, connecté entre le premier noeud et une ligne d'entrée d'un deuxième signal d'horloge, le deuxième signal d'horloge étant différent du premier signal d'horloge.
Selon un autre aspect de l'invention, le dispositif de commande est tel que le registre à décalage est formé sur un substrat en verre.
Selon un autre aspect de l'invention, le dispositif de commande est tel que la ligne de sortie de chacun de la pluralité d'étages est connecté à une ligne de grille 20 d'un écran d'affichage à cristaux liquides.
Selon un autre aspect de l'invention, un registre à décalage, comprenant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprend un transistor d'excursion haute commandé par un premier noeud pour appliquer un premier signal d'horloge à une ligne de sortie; un premier transistor d'excursion basse commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur pour commander les premier et deuxième noeuds; et un circuit de compensation, connecté au premier noeud, le circuit de compensation appliquant de manière sélective la première tension de commande au premier noeud.
Selon un autre aspect de l'invention, le registre à décalage est tel que le circuit de compensation empêche de manière sélective le premier noeud d'être mis en flottaison.
Selon un autre aspect de l'invention, [e registre à décalage est tel que le circuit 35 de compensation applique la première tension de commande au premier noeud quand le premier noeud est mis en flottaison.
Selon un autre aspect de l'invention, le registre à décalage est tel que le circuit de compensation comprend un premier transistor de compensation commandé par une deuxième tension de commande pour appliquer le premier signal d'horloge à un troisième noeud; un deuxième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au premier noeud; et un troisième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au troisième noeud.
Selon un autre aspect de l'invention, le registre à décalage est tel que le circuit de compensation comprend un premier transistor de compensation commandé par le premier signal d'horloge pour appliquer un deuxième signal de commande à un troisième noeud; un deuxième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au premier noeud; et un troisième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au troisième noeud.
Selon un autre aspect de l'invention, le registre à décalage est tel que le circuit de compensation comprend un premier transistor de compensation commandé par le premier signal d'horloge pour appliquer le premier signal d'horloge à un troisième noeud; un deuxième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au premier noeud; et un troisième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au troisième noeud.
Selon un autre aspect de l'invention, une méthode d'un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant un transistor d'excursion haute commandé par un premier noeud pour appliquer un premier signal d'horloge à une ligne de sortie, un transistor d'excursion basse commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie, un contrôleur (10) pour commander les premier et deuxième noeuds, et un circuit de compensation connecté au premier noeud, comprend l'application de manière sélective de la première tension de commande au premier noeud par le circuit de compensation.
Selon un autre aspect de l'invention, la méthode de commande est telle que la première tension de commande est appliquée de manière sélective au premier noeud pour empêcher le premier noeud d'être mis en flottaison.
Selon un autre aspect de l'invention, la méthode de commande est telle que l'étape d'application sélective de la première tension de commande au premier noeud 35 est effectuée quand le premier noeud est flottant.
Selon un autre aspect de l'invention, un dispositif de commande pour un dispositif d'écran d'affichage à cristaux liquides, comprend un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de ladite pluralité d'étages comprenant un transistor d'excursion haute commandé par un premier noeud pour appliquer un premier signal d'horloge à une ligne de sortie; un premier transistor d'excursion basse commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur pour commander les premier et deuxième noeuds; et un circuit de compensation connecté au premier noeud, le circuit de compensation appliquant de manière sélective la première tension de commande au premier noeud.
Selon un autre aspect de l'invention, le dispositif de commande est tel que le 10 registre à décalage est formé sur un substrat en verre.
Selon un autre aspect de l'invention, le dispositif de commande est tel que la ligne de sortie, chacun de la pluralité d'étages est connecté à une ligne de grille d'un écran d'affichage à cristaux liquides.
Il est à noter que la description générale ci-dessus et la description détaillée qui 15 suit sont données à titre d'exemple illustratif et sont prévues pour fournir une explication plus détaillée de l'invention, tel qu'indiqué dans les revendications.
BRÈVE DESCRIPTION DES DESSINS
Les dessins annexés, qui sont inclus pour fournir une meilleure compréhension de l'invention et sont incorporés dans et font partie de cette description, illustrent des modes de réalisation de l'invention et, conjointement avec la description, servent à expliciter les principes de l'invention. Dans les dessins: La figure 1 est un diagramme à blocs schématique représentant une configuration du registre à décalage à deux phases de l'art antérieur; La figure 2 est un diagramme de circuit détaillé d'un étage représenté sur la figure 1 La figure 3 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 2 La figure 4 est un diagramme de circuit représentant une partie de sortie d'un étage d'un registre à décalage selon un mode de réalisation de la présente invention; La figure 5 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 4 La figure 6 est un diagramme de circuit détaillé d'un étage d'un registre à décalage selon un autre mode de réalisation de la présente invention; La figure 7 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 6 La figure 8A et la figure 8B sont des diagrammes de forme d'onde de commande représentant les effets du condensateur de compensation CC dans l'étage représenté sur la figure 6; La figure 9 est un diagramme de circuit détaillé d'un étage d'un registre à 5 décalage selon un autre mode de réalisation de la présente invention; La figure 10 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 9; La figure 11 est un diagramme de circuit détaillé d'un circuit de compensation selon un autre mode de réalisation de la présente invention; et La figure 12 est un diagramme de circuit détaillé d'un circuit de compensation selon un autre mode de réalisation de la présente invention.
DESCRIPTION DÉTAILLÉE DES MODES DE RÉALISATION PRÉFÉRÉS On va à présent faire référence en détail aux modes de réalisation préférés, dont 15 des exemples sont illustrés dans les dessins annexés.
La figure 4 est un diagramme de circuit représentant une partie de sortie d'un étage d'un registre à décalage selon un mode de réalisation de la présente invention, et la figure 5 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 4. Sur la figure 4, un étage d'un registre à décalage peut comprendre un tampon de sortie 30 ayant un cinquième transistor T5 pour fournir un signal d'horloge Cl à une ligne de sortie OUT sous la commande d'un premier noeud Q, et un sixième transistor T6 pour fournir une tension de commande de niveau bas VSS à la ligne de sortie OUT sous la commande d'un deuxième noeud QB. Le cinquième transistor T5 peut être un transistor d'excursion haute et peut comprendre un transistor NMOS. En outre, le sixième transistor T6 peut être un transistor d'excursion basse et peut comprendre un transistor NMOS. Une borne de source du cinquième transistor T5 peut être connectée à une borne de drain du sixième transistor T6. Du fait que le cinquième transistor T5 peut présenter une structure dans laquelle son électrode/borne de grille est en chevauchement avec ses électrodes/bornes de source et de drain, un premier condensateur parasite CGD peut être considéré comme étant connectéentre une borne de grille et une borne de drain du cinquième transistor T5, et un deuxième condensateur parasite CGS peut être considéré comme étant connecté entre la borne de grille du cinquième transistor T5, la borne de source du cinquième transistor T5, et la borne de drain du sixième transistor T6.
En outre, un contrôleur 10 peut être prévu pour commander les premier et deuxième noeuds Q et QB. Le contrôleur 10 peut être configuré de manière à comprendre les premier à quatrième transistors NMOS Ti à T4, représentés sur la figure 2, mais peut être de toute configuration capable de commander les premier et deuxième noeuds Q et QB. En outre, un condensateur de compensation CC peut être inclus pour compenser une variation de tension au premier noeud Q. Le condensateur de compensation CC peut être connecté entre le premier noeud Q et une source d'alimentation fournissant un signal d'horloge inverse /C1. En résultat, le condensateur de compensation CC peut permettre qu'une tension contraire à un condensateur parasite CGD soit appliquée au premier noeud Q, de manière à empêcher qu'il y ait une variation de tension au premier noeud Q. En particulier, du fait qu'une capacitance du condensateur de compensation CC peut être supérieure à une capacitance du premier condensateur parasite CGD, le premier noeud Q peut répondre à une transition du signal d'horloge inverse /C1 avant une transition du signal d'horloge Cl, c'est-à-dire que le signal d'horloge inverse /Cl et le condensateur de compensation CC peuvent varier au premier noeud Q dans une direction contraire au signal d'horloge Cl. Par exemple, tel que représenté sur la figure 5, lorsque le signal d'horloge Cl passe d'un état bas à un état haut, à la frontière des périodes C et D, le premier noeud Q peut passer à un niveau bas avec un état initial provoqué par le premier condensateur parasite CGD. Ainsi, il devient possible de réduire une distorsion d'une tension de sortie Vout.
En outre, la figure 5 représente un diagramme de forme d'onde de commande de l'étage de la figure 4, dans lequel le contrôleur 10 présente la même configuration que celle représentée sur la figure 2. Lors d'une première période A, le signal d'horloge inverse /Cl peut être à un état haut, de manière à mettre en service le premier transistor Ti et à faire qu'un état haut de l'impulsion de départ Vst soit appliqué au premier noeud Q. Ainsi, le cinquième transistor T5 peut être mis en service et peut appliquer une tension d'état bas du signal d'horloge Cl à la ligne de sortie OUT. En outre, le signal d'horloge inverse de niveau haut /C 1 peut mettre en service le deuxième transistor T2, faisant que la tension de commande de niveau haut VDD résultante soit de cette manière appliquée au deuxième noeud QB. Ainsi, le sixième transistor T6 peut être mis en service et peut appliquer la tension de commande de niveau bas Vss à la ligne de sortie OUT. En résultat, lors de la première période A, l'étage peut produire un signal de sortie d'état bas OUT.
Lors d'une deuxième période B, le signal d'horloge inverse /C1 peut être à un état bas, de manière à mettre hors service le premier transistor Tl et à faire flotter le premier noeud Q à un état haut. Ainsi, le cinquième transistor T5 conserve un état en service. En outre, le signal d'horloge Cl peut être à un état haut et le premier noeud Q flottant peut être amorcé suite à l'effet d'un deuxième condensateur parasite CGS. Ainsi, une tension au premier noeud Q peut être augmentée pour, de façon sûre, mettre en service le cinquième transistor T5, de manière à fournir rapidement une tension d'état haut du premier signal d'horloge Cl à la ligne de sortie OUT. Au même moment, le signal d'horloge de niveau haut Cl peut faire passer en service le troisième transistor T3. Le quatrième transistor T4 peut également être mis en service par le premier noeud Q amorcé, de manière à appliquer la tension de commande de niveau bas VSS au deuxième noeud QB. Ainsi, le sixième transistor T6 peut être mis hors service. En résultat, lors de la deuxième période B, l'étage peut produire un signal de sortie d'état haut OUT.
Lors d'une troisième période C, le signal d'horloge inverse /Cl peut de nouveau être à l'état haut, de manière à mettre en service le premier transistor Ti et à faire qu'une tension de niveau bas résultante de l'impulsion de départ Vst soit appliquée au premier noeud Q. Ainsi, le cinquième transistor T5 peut être mis hors service. Au même moment, le signal d'horloge inverse d'état haut /Clpeut mettre en service le deuxième transistor T2, de manière à appliquer la tension de commande de niveau haut VDD au deuxième noeud QB. Ainsi, le sixième transistor T6 peut être mis en service et peut appliquer la tension de commande de niveau bas VSS à la ligne de sortie OUT. En outre, le troisième transistor T3 peut être mis hors service par un signal d'horloge de bas niveau Cl, et le quatrième transistor T4 peut être mis hors service par le premier noeud de niveau bas Q. En résultat, lors de la troisième période C, l'étage peut fournir le signal de sortie de niveau bas OUT.
Lors d'une quatrième période D, le signal d'horloge inverse /C1 peut être à un état bas, de manière à mettre hors service les premier et deuxième transistors Ti et T2. Ainsi, le premier noeud Q peut être mis en flottaison à son état bas antérieur, pour de cette manière mettre hors service le cinquième transistor T5. Ainsi, le quatrième transistor T4 peut être mis hors service par le premier noeud Q de niveau bas. Au même moment, le premier signal d'horloge de niveau haut Cl peut mettre en service le troisième transistor T3. Ainsi, le deuxième noeud QB peut être mis en flottaison à un état haut, relativement plus bas que la tension de commande de niveau haut VDD fournie lors de la période C antérieure. Ainsi, le sixième transistor T6 peut être mis en service et peut appliquer la tension de commande de niveau bas VSS sur la ligne de sortie OUT. En résultat, lors de la quatrième période D, l'étage peut produire le signal de sortie d'état bas OUT.
À la différence de l'art antérieur, représenté sur la figure 3, tel que représenté sur la figure 5, à un point initial de la quatrième période D, le signal d'horloge inverse /Cl est transféré, via le condensateur de compensation CC, au premier noeud 35 Q avant que le signal d'horloge Cl, ayant transité d'un état bas à un état haut, soit transféré sur lui via le condensateur parasite CGD du cinquième transistor. Ainsi, une tension au premier noeud Q peut être abaissée plus encore sur un signal d'horloge inverse /Cl descendant et peut ensuite être retournée en une tension d'état bas initial sur un signal d'horloge Cl montant.
En outre, bien que ceci ne soit pas représenté, lors de la période restante, l'étage peut répéter l'opération lors des troisième et quatrième périodes C et D, de manière que l'étage puisse continuer à produire le signal de sortie d'état bas OUT. En outre, bien que ceci ne soit pas représenté, l'étage représenté sur la figure 4 peut être connecté en cascade avec d'autres étages dans le registre à décalage.
La figure 6 est un diagramme de circuit détaillé d'un étage d'un registre à décalage selon un autre mode de réalisation de la présente invention. Sur la figure 6, chaque étage d'un registre à décalage peut comprendre un tampon de sortie ayant un cinquième transistor T5 pour fournir un signal d'horloge Cl à une première ligne de sortie sous la commande d'un premier noeud Q, et des sixième et septième transistors T6 et T7 pour fournir une tension de commande de niveau bas VSS à une deuxième ligne de sortie sous la commande des deuxième et troisième noeuds QB1 et QB2.
Le cinquième transistor T5 peut être un transistor d'excursion haute et peut comprendre un transistor NMOS. En outre, les sixième et septième transistors T6 et T7 peuvent être branchés en parallèle l'un à l'autre et peuvent former un transistor d'excursion basse. Les sixième et septième transistors T6 et T7 peuvent comprendre des transistors NMOS. Une borne de source du cinquième transistor T5 peut être connectée à une borne de drain du sixième transistor T6 et à une borne de drain du septième transistor T7. Du fait que le cinquième transistor T5 peut présenter une structure dans laquelle son électrode/borne de grille est en chevauchement avec ses électrodes/bornes de source et de drain, un premier condensateur parasite CGD peut être considéré comme étant connecté entre une borne de grille et une borne de drain du cinquième transistor T5, et un deuxième condensateur parasite CGS peut être considéré comme étant connecté à la borne de grille du cinquième transistor T5, la borne de source du cinquième transistor T5, la borne de drain du sixième transistor T6, et la borne de drain du septième transistor T7.
En outre, chaque étage d'un registre à décalage peut comprendre un premier transistor Ti pour commander le premier noeud Q, des deuxième, troisième et quatrième transistors T2, T3 et T4 pour commander un quatrième noeud QB, des huitièmes et neuvièmes transistors T8 et T9 pour commander le deuxième noeud QB1, et des dixième et onzième transistors T10 et Tl1 pour commander le troisième noeud QB2. Le premier transistor Tl peut comprendre un transistor NMOS recevant une impulsion de départ Vst et recevant un deuxième signal d'horloge /C1 via un condensateur de compensation CC pour compenser une variation de tension au premier noeud Q. Une borne de grille du premier transistor Ti peut se connecter à une borne de grille du deuxième transistor T2. Le deuxième transistor T2 peut être un transistor NMOS recevant le deuxième signal d'horloge /Cl et une tension de commande de niveau haut VDD. Le deuxième transistor T2 peut également être connecté au quatrième noeud QB. Le troisième transistor T3 peut comprendre un transistor NMOS recevant un premier signal d'horloge Cl et étant branché en parallèle au deuxième transistor T2. En outre, le quatrième transistor NMOS T4 peut comprendre un transistor NMOS recevant une tension de commande bas niveau VSS et étant connecté au quatrième noeud QB.
Le huitième transistor T8 peut comprendre un transistor NMOS recevant le premier signal d'horloge Cl et étant connecté entre le deuxième noeud QB1 et le quatrième noeud QB. Le neuvième transistor T9 peut comprendre un transistor NMOS recevant le deuxième signal d'horloge /C1 et la tension de commande de niveau bas VSS et étant connecté au deuxième noeud QB1. En outre, le dixième transistor T10 peut comprendre un transistor NMOS recevant le deuxième signal d'horloge Cl et étant connecté entre le troisième noeud QB2 et le quatrième noeud QB. Le onzième transistor T11 peut comprendre un transistor NMOS recevant le premier signal d'horloge Cl et la tension de commande de niveau bas VSS et étant connecté au troisième noeud QB2.
Un premier condensateur CQ peut être connecté entre le premier noeud Q et une ligne d'entrée de la tension de commande niveau bas VSS pour éliminer le bruit au niveau du premier noeud Q. De façon similaire, un deuxième condensateur CBQ peut être connecté entre le quatrième noeud QB et la ligne d'entrée de la tension de commande de niveau bas VSS pour éliminer le bruit au niveau du quatrième noeud QB.
La figure 7 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 6. Tel que représenté sur la figure 7, lors d'une première période A, le deuxième signal d'horloge /C1 peut être à un état haut, de manière à mettre en service le premier transistor T1 et à faire qu'un état haut de l'impulsion de départ Vst soit appliqué au premier noeud Q. Ainsi, le cinquième transistor T5 peut être mis en service et peut appliquer une tension d'état bas du signal d'horloge Cl à la ligne de sortie. En outre, le deuxième signal d'horloge de niveau haut /Cl peut mettre en service les deuxième, neuvième et dixième transistors T2, T9 et T10. En mettant en service les deuxième, neuvième et dixième transistors T2, T9 et T10, la tension de commande de niveau haut VDD peut être appliquée au quatrième noeud QB et au troisième noeud QB2, tandis que la tension de commande de niveau bas Vss peut être appliquée au deuxième noeud QB1. Ainsi, le septième transistor T7 peut être mis en service et peut appliquer la tension de commande de niveau bas VSS à la ligne de sortie. En résultat, lors de la première période A, l'étage peut produire un signal de sortie d'état bas OUT.
Lors d'une deuxième période B, le deuxième signal d'horloge /C1 peut être à un état bas, de manière à mettre hors service le premier transistor Tl et à faire flotter le premier noeud Q à un état haut. Ainsi, le cinquième transistor T5 peut conserver un état en service. En outre, le premier signal d'horloge Cl peut être à un état haut et le premier noeud Q flottant peut être amorcé suite à l'effet d'un deuxième condensateur parasite CGS. Ainsi, une tension au premier noeud Q peut être augmentée pour, de façon sûre, mettre en service le cinquième transistor T5, de manière à fournir rapidement une tension d'état haut du premier signal d'horloge Cl à la ligne de sortie. Au même moment, le premier signal d'horloge de niveau haut Cl peut faire passer en to service les troisième, huitième et onzième transistors T3, T8 et T11. Le quatrième transistor T4 peut être mis en service par le premier noeud Q amorcé, de manière à appliquer la tension de commande de niveau bas VSS au quatrième noeud QB et à faire passer le quatrième noeud QB à un niveau bas. Ainsi, le deuxième noeud QB1 et le troisième noeud QB2 peuvent être à un état bas. Ainsi, les sixième et septième transistors T6 et T7 peuvent être mis hors service. En résultat, lors de la deuxième période B, l'étage peut produire un signal de sortie d'état haut OUT.
Lors d'une troisième période C, le deuxième signal d'horloge /C1 peut de nouveau être à l'état haut, de manière à mettre en service le premier transistor Ti et à faire qu'une tension d'état bas résultante de l'impulsion de départ Vst soit appliquée au premier noeud Q. Ainsi, le cinquième transistor T5 peut être mis hors service. Au même moment, le deuxième signal d'horloge /Clpeut mettre en service le deuxième transistor T2, de manière à appliquer la tension de commande de niveau haut VDD au quatrième noeud QB. En outre, le deuxième signal d'horloge /Ci peut également mettre en service les neuvième et dixième transistors T9 et T10, de manière à appliquer la tension de commande de niveau bas VSS au deuxième noeud QB 1 et à appliquer la tension de commande de niveau haut VDD, fournie au quatrième noeud QB, au troisième noeud QB2. Ainsi, le septième transistor T7 peut être mis hors service et peut appliquer la tension de commande de niveau bas VSS à la ligne de sortie. En résultat, lors de la troisième période C, l'étage peut fournir le signal de sortie d'état bas OUT.
Lors d'une quatrième période D, le deuxième signal d'horloge /C1 peut être à un état bas, de manière à mettre hors service les premier et deuxième transistors T1 et T2. Ainsi, le premier noeud Q peut être mis en flottaison à son état bas antérieur, pour de cette manière mettre hors service le cinquième transistor T5. Au même moment, le premier signal d'horloge de niveau haut Cl peut mettre en service les troisième, huitième et onzième transistors T3, T8 et T11. Ainsi, la tension de commande de niveau haut VDD peut être appliquée au quatrième noeud QB et, ensuite, au deuxième noeud QB1, tandis que la tension de commande de niveau bas Vss peut être appliquée au troisième noeud QB2. Ainsi, le sixième transistor NMOS T6 peut être mis en service et peut appliquer la tension de commande de niveau bas VSS sur la ligne de sortie. En résultat, lors de la quatrième période D, l'étage peut produire le signal de sortie d'état bas OUT.
Bien que ceci ne soit pas représenté, lors de la période restante, l'étage peut répéter l'opération lors des troisième et quatrième périodes C et D, de manière que l'étage puisse continuer à produire le signal de sortie d'état bas OUT. En outre, bien que ceci ne soit pas représenté, l'étage représenté sur la figure 4 peut être connecté en cascade avec d'autres étages dans le registre à décalage.
Étant donné que les sixième et septième transistors T6 et T7 peuvent être connectés en parallèle l'un à l'autre, les sixième et septième transistors T6 et T7 peuvent fonctionner à l'opposé l'un de l'autre à l'aide d'une commande de courant alternatif (AC) du deuxième noeud QB1 et du troisième noeud QB2. La commande de courant alternatif AC peut comprendre l'application des premier et deuxième signaux d'horloge Cl et /C1 aux bornes de grille des sixième et septième transistors T6 et T7. Ainsi, on peut empêcher qu'une polarisation par courant continu (CC) soit appliquée aux bornes de grille des sixième et septième transistors T6 et T7, empêche de cette manière que les sixième et septième transistors T6 et T7 soient mis en fonctionnement de façon erronée sous l'effet d'une contrainte imputable à une polarisation de grille à une commande à haute température. Bien que le fait de former le circuit d'excursion basse avec les sixième et septième transistors T6 et T7, au lieu d'un transistor tel que représenté sur la figure 4, puisse entraîner une réduction de taille, les sixième et septième transistors présentent une taille relativement petite.
La figure 8A et la figure 8B sont des diagrammes de forme d'onde de commande représentant les effets du condensateur de compensation CC à l'étage représenté sur la figure 6. Tel que représenté sur la figure 8A, une distorsion peut se produire à la tension de sortie Vout, par exemple, à la quatrième période D, si l'étage représenté sur la figure 6 ne comprend pas le condensateur de compensation CC. Une telle distorsion peut se produire sous l'effet d'une variation de tension au niveau premier noeud Q, provoquée par le premier condensateur parasite CGD et le premier signal d'horloge Cl.
Cependant, tel que représenté sur la figure 8B, le condensateur de compensation CC (représenté sur la figure 6) peut permettre au deuxième signal d'horloge /C1 de transiter d'un état haut à un état bas pour être transféré au premier noeud Q avant que le signal d'horloge Cl, ayant transité d'un état bas à un état haut, soit transféré via le condensateur parasite C'GD. Ainsi, une tension au premier noeud Q peut être abaissée plus encore sur un deuxième signal d'horloge /C 1 descendant et peut ensuite être retournée à une tension d'état bas initial sur un premier signal d'horloge Cl montant. En résultat, il devient possible de réduire une distorsion de la tension de sortie Vout.
La figure 9 est un diagramme de circuit détaillé d'un étage d'un registre à décalage selon un autre mode de réalisation de la présente invention. Sur la figure 9, chaque étage d'un registre à décalage peul: comprendre un tampon de sortie 330 ayant un transistor d'excursion haute T35 pour fournir un premier signal d'horloge Cl à une ligne de sortie OUT sous la commande d'un premier noeud Q, et un transistor d'excursion basse T36 pour fournir une tension de niveau bas VSS à la ligne de sortie OUT sous la commande d'un deuxième noeud QB.
Chaque étage peut également comprendre un circuit de compensation 350 pour compenser une variation de tension du premier noeud Q. Le circuit de compensation 350 comprend un premier transistor de compensation T36_l, un deuxième transistor de compensation T37, et un troisième transistor de compensation T39. Le premier transistor de compensation T36_1 peut toujours être mis en service par une tension de niveau haut VDD et peut appliquer le premier signal d'horloge Cl à un troisième noeud P. En outre, le deuxième transistor de compensation T37 peut être commandé par la tension au troisième noeud P pour appliquer sélectivement la tension de niveau bas VSS au premier noeud Q. En outre, le troisième condensateur de compensation T39 peut être commandé par la tension au premier noeud Q pour appliquer sélectivement la tension de niveau bas VSS au troisième noeud P. Le troisième transistor de compensation T39 peut être beaucoup plus grand que le premier transistor de compensation T36_1, réduisant de cette manière un niveau de contrainte éprouvée par le premier transistor de compensation T36_1. Par exemple, une relation d'amplitude entre le troisième transistor de compensation T39 et le premier transistor de compensation T36_1 peut présenter un rapport d'environ 3 à 1. Ainsi, le premier transistor de compensation T36_l peut avoir moins de chance d'être détérioré sous l'effet de la contrainte et peut avoir une durée de vie plus longue.
Ainsi, le circuit de compensation 350 fournit la tension de niveau bas VSS au premier noeud Q à chaque période D, lorsque le premier signal d'horloge Cl passe à un état haut, après qu'une sortie d'état haut OUT ait été générée depuis un étage, empêchant de cette manière le premier noeud Q d'être mis en flottaison à un état bas. En d'autres termes, le circuit de compensation 350 empêche que le premier noeud Q soit mis en flottaison à un état bas et, ainsi, empêche une variation de tension au niveau du premier noeud Q, variation provoquée par un couplage d'un deuxième condensateur parasite CGS au transistor d'excursion haute T35. Ainsi, il devient possible d'empêcher une distorsion du signal de sortie OUT, provoquée par une variation de tension du premier noeud Q. En outre, un contrôleur 340 peut être prévu pour commander les premier et deuxième noeuds Q et QB. Le contrôleur 340 peut recevoir un deuxième signal d'horloge /Cl. Le deuxième signal d'horloge /Cl peut être un signal inverse du premier signal d'horloge Cl et n'a pas besoin d'être une inversion exacte du premier signal d'horloge Cl. Le contrôleur 340 peut être configuré comme comprenant les premier à quatrième transistors NMOS Ti à T4 représentés sur la figure 2, mais peut être de toute configuration capable de commander les premier et deuxième noeuds Q et QB.
La figure 10 est un diagramme de forme d'onde de commande de l'étage représenté sur la figure 9. Tel que représenté sur la figure 10, lors d'une première période A, le premier signal d'horloge /C 1 peut être à un état bas et, bien que ceci ne soit pas représenté, le deuxième signal d'horloge /Cl peut être à un état haut. Ainsi, le premier transistor Ti (représenté sur la figure 2) est mis en service et un état haut de l'impulsion de départ Vst est appliqué au premier noeud Q. Ainsi, le transistor d'excursion haute T5 peut être mis en service et peut appliquer une tension d'état bas du premier signal d'horloge Cl à la ligne de sortie OUT. Entre-temps, le deuxième noeud QB et le troisième noeud P peuvent être à un état bas. En résultat, lors de la première période A, l'étage peut produire un signal de sortie d'état bas OUT.
Lors d'une deuxième période B, le premier signal d'horloge Cl peut être à un état haut et le deuxième signal d'horloge /C1 peut être à un état bas. Ainsi, le premier transistor Ti (représenté sur la figure 2) est mis hors service et le premier noeud Q est mis en flottaison à un état haut. Du fait que le premier noeud Q est mis en flottaison à l'état haut, le troisième transistor de compensation T39 (représenté sur la figure 9) est en service et applique la tension de niveau bas au troisième noeud P. En outre, le signal d'horloge Cl peut être à un état haut et le premier noeud Q flottant peut être amorcé sous l'effet du deuxième condensateur parasite CGS du transistor d'excursion haute T35. Ainsi, une tension au premier noeud Q peut être augmentée pour, de façon sûre, mettre en service le transistor d'excursion haute T35, de manière à fournir rapidement une tension d'état haut du premier signal d'horloge Cl à la ligne de sortie OUT. Au même moment, le signal d'horloge de niveau haut Cl peut faire passer en service le troisième transistor T3 (représenté sur la figure 2). Le quatrième transistor T4 (représenté sur la figure 2) peut également être mis en service par le premier noeud Q amorcé, de manière à appliquer la tension de commande de niveau bas VSS au deuxième noeud QB. En résultat, dans la deuxième période B, l'étage peut produire un signal de sortie d'état haut OUT.
Lors d'une troisième période C, le signal d'horloge Cl peut être à l'état bas, et le deuxième signal d'horloge /Cl peut de nouveau être à l'état haut, de manière à mettre en service le premier transistor Ti (représenté sur la figure 2) et à faire qu'une tension d'état bas de l'impulsion de départ Vst soit appliquée au premier noeud Q (représenté sur la figure 9). Ainsi, le transistor d'excursion haute T35 (représenté sur la figure 9) peut être mis hors service. Au même moment, le deuxième signal d'horloge /Cl peut mettre en service le deuxième transistor T2 (représenté sur la figure 2), de manière à appliquer la tension de niveau haut VDD au deuxième noeud QB et à mettre en tension le transistor d'excursion basse T36 (représenté sur la figure 9). Ainsi, la tension de niveau bas VSS est appliquée à la ligne de sortie OUT. Entre-temps, le troisième noeud reste à l'état bas. En résultat, lors de la troisième période C, l'étage peut fournir le signal de sortie d'état bas OUT.
1 o Lors d'une quatrième période D, le deuxième signal d'horloge /Cl peut être à un état bas, de manière à mettre hors service les premier et deuxième transistors Ti et T2 (représentés sur la figure 2). Ainsi, le premier noeud Q peut flotter à son état bas antérieur, pour de cette manière mettre hors service le transistor d'excursion haute T35 (représenté sur la figure 9). Au même moment, le premier signal d'horloge de niveau haut Cl peut être appliquée au troisième noeud P, de manière à mettre en service le deuxième transistor de compensation T37. Ainsi, la tension de niveau bas VSS peut être appliquée au premier noeud Q. Ainsi, le premier noeud Q n'est pas mis en flottaison et le premier noeud Q est empêché de varier sur une tension d'état haut du premier signal d'horloge Cl par une action de couplage du deuxième condensateur parasite CGS du transistor d'excursion haute T35.
Entre-temps, le deuxième transistor T2 (représenté sur la figure 2) est mis hors service par une tension d'état bas du deuxième signal d'horloge /Cl et le quatrième transistor T4 (représenté sur la figure 2) est mis hors service par un état bas du premier noeud Q. Ainsi, le deuxième noeud QB est mis en flottaison à un état haut, abaissé par rapport à la tension de commande de niveau haut VDD fournie dans la période C précédente, même si le troisième transistor T3 (représenté sur la figure 2) est mis en service par une tension d'état haut du premier signal d'horloge Cl. Ainsi, le transistor d'excursion basse T36 est à un état en service pour de cette manière produire la tension de niveau bas VSS à la ligne de sortie OUT. En résultat, dans la période D, la ligne de sortie de l'étage produit un signal de sortie d'état bas OUT.
Dans la période restante, les opérations dans les périodes C et D peuvent être répétées de façon alternée, de manière que le signal de sortie OUT de l'étage puisse conserver de façon continue un état bas sans qu'il y ait une distorsion quelconque.
La figure 11 est un diagramme de circuit détaillé d'un circuit de compensation selon un autre mode de réalisation de la présente invention. Sur la figure 11, un circuit de compensation 460, pour compenser une variation de tension du premier noeud Q (par exemple, représenté sur la figure 9), peut comprendre un premier transistor de compensation T46_2, undeuxième transistor de compensation T47, et un troisième transistor de compensation T49. Le premier transistor de compensation T46_2 peut être commandé par le premier signal d'horloge Cl et peut appliquer sélectivement la tension de niveau haut VDD à un troisième noeud P. En outre, le deuxième transistor de compensation T47 peut être commandé par la tension au niveau du troisième noeud P pour appliquer sélectivement la tension de niveau bas VSS au premier noeud Q. En outre, le troisième transistor de compensation T49 peut être commandé par la tension au premier noeud Q pour appliquer sélectivement la tension de niveau bas VSS au troisième noeud P. En résultat, lors d'une première période A, le premier transistor de compensation T46_2 est mis hors service par une tension d'état bas du premier signal d'horloge Cl et un troisième transistor de compensation T49 est mis en service par un premier noeud d'état haut Q, de manière à fournir la tension de niveau bas VSS au troisième noeud P. Ainsi, le deuxième transistor de compensation T47 est mis hors service.
Lors d'une deuxième période B, le premier transistor de compensation T46_2 est mis en service par une tension d'état haut du premier signal d'horloge Cl, et le troisième transistor de compensation T49 est mis en service par le premier noeud d'état haut Q. Cependant, étant donné que le troisième transistor de compensation T49 est plus grand que le premier transistor de compensation T46_2, le troisième noeud P est alimenté sous une tension de niveau bas VSS par le troisième transistor de compensation T49. Ainsi, le deuxième transistor de compensation T47 conserve son état hors service. Une relation d'amplitude entre le troisième transistor de compensation T49 et le premier transistor de compensation T46_2 peut être d'un rapport d'environ au moins 3 à 1.
Lors d'une troisième période C, le premier transistor de compensation T46_2 est mis hors service par une tension d'état bas du premier signal d'horloge Cl et un troisième transistor de compensation T49 est mis hors service par un premier noeud d'état bas Q, de manière à faire flotter le troisième noeud P à l'état bas antérieur. Ainsi, le deuxième transistor de compensation T47 conserve son état hors service.
Lors d'une quatrième période D, le premier transistor de compensation T46_2 est mis en service par une tension d'état haut du premier signal d'horloge Cl, et le troisième transistor de compensation T49 est mis hors service par le premier noeud d'état bas Q. Ainsi, la tension de niveau haut VDD est appliquée au troisième noeud P, de manière à mettre en service le deuxième transistor de compensation T47. Ainsi, le deuxième transistor de compensation T47 est mis en service pour fournir la tension de niveau bas VSS au premier noeud Q, de manière à empêcher le premier noeud Q de varier sous l'effet d'une tension d'état haut du premier signal d'horloge Cl.
La figure 12 est un diagramme de circuit détaillé d'un circuit de compensation selon un autre mode de réalisation de la présente invention. Sur la figure 12, un circuit de compensation 570, pour compenser une variation de tension du premier noeud Q (par exemple, représenté sur la figure 9), peut comprendre un premier transistor de compensation T563, un deuxième transistor de compensation T57, et un troisième transistor de compensation T59. Le premier transistor de compensation T56_3 peut être commandé par le premier signal d'horloge Cl et peut appliquer sélectivement le premier signal d'horloge Cl à un troisième noeud P. En outre, le deuxième transistor de compensation T57 peut être commandé par la tension au niveau du troisième noeud P pour appliquer sélectivement la tension de niveau bas VSS au premier noeud Q. En outre, le troisième transistor de compensation T59 peut être commandé par la tension au premier noeud Q pour appliquer sélectivement la tension de niveau bas VSS au troisième noeud P. En résultat, lors d'une première période A, le premier transistor de compensation T56_3 est mis hors service par une tension d'état bas du premier signal d'horloge Cl et un troisième transistor de compensation T59 est mis en service par un premier noeud d'état haut Q, de manière à fournir la tension de niveau bas VSS au troisième noeud P. Ainsi, le deuxième transistor de compensation T57 est mis hors service.
Lors d'une deuxième période B, le premier transistor de compensation T56_3 est mis en service par une tension d'état haut du premier signal d'horloge Cl, et le troisième transistor de compensation T59 est mis en service par le premier noeud d'état haut Q. Cependant, étant donné que le troisième transistor de compensation T59 est plus grand que le premier transistor de compensation T56_3, le troisième noeud P est alimenté par une tension de niveau bas VSS à travers le troisième transistor de compensation T59. Ainsi, le deuxième transistor de compensation T57 conserve son état hors service. Une relation d'amplitude entre le troisième transistor de compensation T59 et le premier transistor de compensation T56_3 peut être d'un rapport d'environ au moins 3 à 1.
Lors d'une troisième période C, le premier transistor de compensation T56_3 est mis hors service par une tension d'état bas du premier signal d'horloge Cl et un troisième transistor de compensation T59 est mis hors service par un premier noeud d'état bas Q, de manière à faire flotter le troisième noeud P à l'état bas antérieur. Ainsi, le deuxième transistor de compensation T57 conserve son état hors service.
Lors d'une quatrième période D, le premier transistor de compensation T56_3 est mis en service par une tension d'état haut du premier signal d'horloge Cl, et le troisième transistor de compensation T59 est mis hors service par le premier noeud d'état bas Q. Ainsi, la tension de niveau haut du premier signal d'horloge Cl est appliquée au troisième noeud P, de manière à mettre en service le deuxième transistor de compensation T57. Ainsi, le deuxième transistor de compensation T57 est mis en service pour fournir la tension de niveau bas VSS au premier noeud Q, de manière à empêcher le premier noeud Q de varier sous l'effet d'une tension d'état haut du premier signal d'horloge Cl.
Tel que décrit au-dessus, le registre à décalage selon la présente invention empêche que le noeud de commande Q du transistor d'excursion haute soit modifié sur le signal d'horloge par utilisation du signal d'horloge inverse et du condensateur/circuit de compensation, réduisant de cette manière une distorsion de la tension de sortie. Ainsi, il devient possible d'empêcher un fonctionnement erroné du circuit, provoqué par la distorsion de la tension de sortie.
Il va être évident à l'Homme de l'art que diverses modifications et variantes peuvent être apportées au registre à décalage et à son procédé de commande selon la présente invention, sans quitter l'esprit ni le champ de l'invention. Ainsi, il est prévu que la présente invention couvre les modifications et variantes de cette invention, sachant qu'elles tombent dans le champ des revendications annexées et de leurs équivalents.

Claims (26)

REVENDICATIONS
1. Registre à décalage, comprenant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant: un transistor d'excursion haute (T5) commandé par un premier noeud pour appliquer un premier signal d'horloge (CI) à une ligne de sortie; un premier transistor d'excursion basse (T6, T7) commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur (10) pour commander les premier et deuxième noeuds; et un condensateur de compensation (CC), connecté entre le premier noeud et une ligne d'entrée d'un deuxième signal d'horloge (/Cl), le deuxième signal d'horloge (/Cl) étant différent du premier signal d'horloge (C 1).
2. Registre à décalage selon la revendication 1, dans lequel le condensateur de compensation (CC) a une capacitance supérieure à celle du condensateur parasite (CGD).
3. Registre à décalage selon la revendication 1, dans lequel un niveau de tension au premier noeud varie en sens opposé d'une tension de transition du deuxième signal d'horloge (/C1), avant ou environ au même moment que le premier noeud varie dans le sens de la tension de transition du premier signal d'horloge (Cl) transféré via le condensateur parasite (CGD) , avec mise en flottaison.
4. Registre à décalage selon la revendication 1, dans lequel le contrôleur (10) comprend: un premier transistor (Ti) pour appliquer l'impulsion de départ au premier noeud, en réponse au deuxième signal d'horloge (/Cl) ; un deuxième transistor (T2) pour appliquer une deuxième tension de commande au deuxième noeud en réponse au deuxième signal d'horloge (/C1) ; un troisième transistor (T3) pour appliquer la première tension de commande au deuxième noeud, en réponse au premier signal d'horloge (Cl) ; et un quatrième transistor (T4) pour appliquer la première tension de commande au troisième transistor (T3) en réponse à une tension, au premier noeud.
5. Registre à décalage selon la revendication 1, dans lequel le registre à décalage est formé sur un substrat en verre.
6. Registre à décalage selon la revendication 1, dans lequel chacun des étages comprend en outre: un deuxième transistor (T2) d'excursion basse, commandé par un troisième noeud et connecté en parallèle au premier transistor d'excursion basse (T6, T7) entre 5 la ligne de sortie et une ligne d'alimentation pour ladite première tension de commande.
7. Registre à décalage selon la revendication 1, dans lequel le contrôleur (10) comprend: l0 un contrôleur de premier noeud, pour appliquer l'impulsion de départ au premier noeud, en réponse au deuxième sismal d'horloge (/Cl) ; un contrôleur de deuxième noeud, pour sélectivement appliquer une tension à un quatrième noeud et la première tension de commande en réponse au premier signal d'horloge (Cl) et au deuxième signal d'horloge (/Cl) ; un contrôleur de troisième noeud, pour appliquer la tension à un quatrième noeud et la deuxième tension de commande d'une manière opposée au deuxième noeud en réponse au premier signal d'horloge (Cl) et au deuxième signal d'horloge (/C1) ; et un contrôleur de quatrième n ud, pour sélectivement appliquer les première et deuxième tensions de commande au quatrième noeud, en réponse au premier signal d'horloge (Cl), au deuxième signal d'horloge (/C1) et une tension audit premier noeud.
8. Registre à décalage selon la revendication 7, dans lequel le contrôleur (10) de premier noeud comprend un premier transistor (Ti) pour appliquer l'impulsion de départ au premier noeud en réponse au deuxième signal d'horloge (/C 1).
9. Registre à décalage selon la revendication 7, dans lequel le 30 contrôleur (10) de quatrième noeud comprend: un deuxième transistor (T2), pour appliquer une deuxième tension de commande au quatrième noeud en réponse au deuxième signal d'horloge (/C1) ; un troisième transistor (T3) pour appliquer une deuxième tension de commande au quatrième noeud en réponse au premier signal d'horloge; et un quatrième transistor (T4) pour appliquer une deuxième tension de commande au quatrième noeud en réponse à une tension au premier noeud.
10. Méthode de commande d'un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant un transistor d'excursion haute (T5) commandé par un premier noeud pour appliquer un premier signal d'horloge (Cl) à une ligne de sortie, un premier transistor d'excursion basse (T6, T7) commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie, un contrôleur (10) pour commander les premier et deuxième noeuds, et un condensateur de compensation (CC), connecté entre le premier noeud et une ligne d'entrée d'un deuxième signal d'horloge (/C 1), le deuxième signal d'horloge (/C1) étant différent du premier signal d'horloge (Cl), comprenant: la mise en flottaison du premier noeud; et la variation d'une tension au premier noeud de flottant en sens opposé d'une tension de transition du deuxième signal d'horloge (/C1) transféré via le condensateur 15 de compensation.
11. Méthode selon la revendication 10, dans laquelle l'étape de variation de la tension au premier noeud flottant est opérée avant ou environ au même moment que la variation de la tension au premier noeud flottant dans le sens d'une tension de transition du premier signal d'horloge (Cl) transféré via le condensateur parasite (CGD) du transistor d'excursion haute (T5), de manière à compenser une variation de tension au premier noeud due au premier signal d'horloge (Cl) et un condensateur parasite (CGD) du transistor d'excursion haute (T5).
12. Dispositif de commande pour un dispositif d'écran d'affichage à cristaux liquides, comprenant: un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant: un transistor d'excursion haute (T5) commandé par un premier noeud pour appliquer un premier signal d'horloge (Cl) à une ligne de sortie; un premier transistor d'excursion basse (T6, T7) commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur (10) pour commander les premier et deuxième noeuds; et un condensateur de compensation (CC), connecté entre le premier noeud et une ligne d'entrée d'un deuxième signal d'horloge (/Cl), le deuxième signal d'horloge (/Cl) étant différent du premier signal d'horloge (C 1).
13. Dispositif de commande selon la revendication 12, dans lequel le registre à décalage est formé sur un substrat en verre.
14. Dispositif de commande selon la revendication 12, dans lequel la ligne de sortie de chacun de la pluralité d'étages est connecté à une ligne de grille d'un écran d'affichage à cristaux liquides.
15. Registre à décalage, comprenant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant: un transistor d'excursion haute (T5) commandé par un premier noeud pour appliquer un premier signal d'horloge (Cl) à une ligne de sortie; un premier transistor d'excursion basse (T6, T7) commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur (10) pour commander:les premier et deuxième noeuds; et un circuit de compensation, connecté au premier noeud, le circuit de compensation appliquant de manière sélective la première tension de commande au premier noeud.
16. Registre à décalage selon la revendication 15, dans lequel le circuit de compensation empêche de manière sélective le premier noeud d'être mis en flottaison.
17. Registre à décalage selon la revendication 15, dans lequel le circuit de 25 compensation applique la première tension de commande au premier noeud quand le premier noeud est mis en flottaison.
18. Registre à décalage selon la revendication 15, dans lequel le circuit de compensation comprend: un premier transistor de compensation commandé par une deuxième tension de commande pour appliquer le premier signal d'horloge à un troisième noeud; un deuxième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au premier noeud; et un troisième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au troisième noeud.
19. Registre à décalage selon la revendication 15, dans lequel le circuit de compensation comprend: un premier transistor de compensation commandé par le premier signal d'horloge pour appliquer un deuxième signal de commande à un troisième noeud; un deuxième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au premier noeud; et un troisième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au troisième noeud.
20. Registre à décalage selon la revendication 15, dans lequel le circuit de compensation comprend: un premier transistor de compensation commandé par le premier signal d'horloge pour appliquer le premier signal d'horloge à un troisième noeud; un deuxième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au premier noeud; et un troisième transistor de compensation commandé par une tension au troisième noeud pour appliquer la première tension de commande au troisième noeud.
21. Méthode de commande d'un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de la pluralité d'étages comprenant un transistor d'excursion haute (T5) commandé par un premier noeud pour appliquer un premier signal d'horloge (Cl) à une ligne de sortie, un transistor d'excursion basse (T6, T7) commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie, un contrôleur (10) pour commander les premier et deuxième noeuds, et un circuit de compensation connecté au premier noeud, comprenant: l'application de manière sélective de la première tension de commande au premier noeud par le circuit de compensation.
22. Méthode de commande d'un registre à décalage selon la revendication 21, dans laquelle la première tension de commande est appliquée de manière 35 sélective au premier noeud pour empêcher le premier noeud d'être mis en flottaison.
23. Méthode de commande d'un registre à décalage selon la revendication 21, dans laquelle l'étape d'application sélective de la première tension de commande au premier noeud est effectuée quand le premier noeud est flottant.
24. Dispositif de commande pour un dispositif d'écran d'affichage à cristaux liquides, comprenant: un registre à décalage ayant une pluralité d'étages pour décaler une impulsion de départ et sortir une impulsion de départ décalée pour un étage suivant, chacun de ladite pluralité d'étages comprenant: un transistor d'excursion haute (T5) commandé par un premier noeud pour appliquer un premier signal d'horloge (Cl) à une ligne de sortie; un premier transistor d'excursion basse (T6, T7) commandé par un deuxième noeud pour appliquer une première tension de commande à la ligne de sortie; un contrôleur (10) pour commander les premier et deuxième noeuds; et un circuit de compensation connecté au premier noeud, le circuit de compensation appliquant de manière sélective la première tension de commande au premier noeud.
25. Dispositif de commande selon la revendication 24, dans lequel le registre à décalage est formé sur un substrat en verre.
26. Dispositif de commande selon la revendication 25, dans lequel la ligne de sortie, chacun de la pluralité d'étages est connecté à une ligne de grille d'un écran d'affichage à cristaux liquides.
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