JP2011181172A - シフトレジスタ回路およびそれを備える画像表示装置 - Google Patents
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Abstract
【解決手段】単位シフトレジスタ回路SRは、出力端子OUTにクロック信号CLKを供給するトランジスタQ1と、出力端子OUTを放電する2つのトランジスタQ2A,Q2Bを有している。切替回路としてのトランジスタQ9A,Q9Bは、トランジスタQ1のゲートノードを入力端とするインバータの出力を、互いに相補な第1および第2制御信号VFR,/VFRに基づいて交互にトランジスタQ2A,Q2Bのゲートへ供給する。それによりトランジスタQ2A,Q2Bは交互に交互に動作/休止する。
【選択図】図17
Description
図1は、本発明の実施の形態1に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置10の全体構成を示している。
実施の形態1の単位シフトレジスタ回路SRでは、第1インバータを構成するトランジスタQ6Aおよび第2インバータを構成するトランジスタQ6Bは、それぞれダイオード接続していた。即ち、トランジスタQ6Aのゲートとドレインの両方が、第1制御信号VFRが入力される第1制御端子CTAに接続し、ランジスタQ6Bのゲートとドレインの両方が、第2制御信号/VFRが入力される第2制御端子CTBに接続する構成であった。
図11は、本発明の実施の形態3に係る単位シフトレジスタ回路SRの構成を示す回路図である。本実施の形態では、トランジスタQ3のドレインを電源ではなく入力端子INに接続させる。それにより電源供給のための配線の占有面積を削減できる。但し、入力端子INにはその前段の出力端子OUTが接続するため、各単位シフトレジスタ回路SRの出力段への負荷が大きくなるので、回路動作の速度が劣化する場合もあることに留意すべきである。
TFTを含む電界効果トランジスタは、ゲート電極にしきい値電圧以上の電圧が印加されたときに、半導体基板内におけるゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによりドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲート−チャネル間に一定の静電容量(ゲート容量)を有することとなる。即ち、半導体基板内のチャネルおよびゲート電極を両電極とし、ゲート絶縁膜を誘電体層とする容量素子としても機能することができる。このような容量素子は「MOS(Metal-Oxide Semiconductor)容量素子」と呼ばれる。
本実施の形態では、上記の実施の形態の単位シフトレジスタ回路SRの動作を高速化するための構成を示す。図13は実施の形態5に係る単位シフトレジスタ回路SRの構成を示す回路図である。同図の如く、ノードN2Aと第1制御端子CTAとの間に(トランジスタQ6Aに並列に)、リセット端子RSTに接続したゲートを有するトランジスタQ11Aが設けられ、ノードN2Aと第1電源端子S1との間に(トランジスタQ7Aに並列に)、入力端子INに接続したゲートを有するトランジスタQ12Aが設けられる。また、ノードN2Bと第2制御端子CTBとの間に(トランジスタQ6Bに並列に)、リセット端子RSTに接続したゲートを有するトランジスタQ11Bが設けられ、ノードN2Bと第1電源端子S1との間に(トランジスタQ7Bに並列に)、入力端子INに接続したゲートを有するトランジスタQ12Bが設けられる。それを除いては、実施の形態1(図7)と同様である。
図15は、実施の形態6に係る単位シフトレジスタ回路SRの回路図である。本実施の形態では、実施の形態1(図7)に対して、トランジスタQ8A,Q8Bの互いのゲートに接続する主電極をソースに変更したものである。つまり、図7の回路ではトランジスタQ8A,Q8Bのオン/オフの切替が、それぞれ第1および第2インバータの出力により行われていたが、本実施の形態では第1制御信号VFRおよび第2制御信号/VFRによって行われる。そのことを除いて、回路の動作は図7のものと同様である。従って、本実施の形態によっても、実施の形態1と同様の効果が得られる。
以上の実施の形態では、トランジスタQ2A,Q2Bの交互の駆動を、2つのインバータを用いて行っていたが、本実施の形態では同様の動作を1つのインバータを用いて行う。
実施の形態1(図7)の回路においては、出力端子OUT(出力信号Gn)がHレベルになるとき、ノードN1がHレベルとなっているので、トランジスタQ7A,Q7Bは共にオンとなっている。よってそのときのノードN2A,N2Bは共に低インピーダンスでLレベルとなる。ところが、実施の形態7の回路(図17)では、例えば第1制御信号VFRがHレベル、第2制御信号/VFRがLレベルのとき、ノードN2Bは高インピーダンスでLレベルの状態となっている。その状態で出力信号GnがLレベルからHレベルに遷移するとトランジスタQ2Bのドレイン・ゲート間のオーバラップ容量を介した結合によりノードN2Bのレベルが上昇してしまう。そうなるとトランジスタQ2Bが導通して、出力信号GnのHレベルの電位が低下する可能性があり問題となる。
Claims (6)
- クロック端子および出力端子と、
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第1トランジスタと、
それぞれが前記出力端子を放電する第2および第3トランジスタとを備えるシフトレジスタ回路であって、
前記第1、第2および第3トランジスタの制御電極が接続するノードをそれぞれ第1、第2および第3ノードとし、
所定の第1および第2制御信号に基づいて、前記第2および第3トランジスタを交互に駆動する駆動回路と、
前記駆動回路が前記第2トランジスタを駆動している間、前記第3トランジスタをオフに固定する手段と、
前記駆動回路が前記第3トランジスタを駆動している間、前記第2トランジスタをオフに固定する手段とを備え、
前記駆動回路は、
前記第2および第3トランジスタを駆動するための一の信号を生成する手段と、
前記第2および第3トランジスタを駆動するための一の信号を前記第2および第3ノードへ交互に供給する切替回路を備える
ことを特徴とするシフトレジスタ回路。 - 請求項1記載のシフトレジスタ回路であって、
前記駆動回路は、
前記第2および第3トランジスタを駆動するための一の信号を生成する手段は、前記第1ノードを入力端とするインバータであり、
前記切替回路は、前記第1および第2制御信号に基づいて、前記インバータの出力端を前記第2および第3ノードへ交互に電気的に接続させる
ことを特徴とするシフトレジスタ回路。 - 請求項1または請求項2記載のシフトレジスタ回路であって、
前記第2トランジスタをオフに固定する手段は、
前記第1制御信号が入力される第1制御端子と前記第2ノードとの間に接続する第4トランジスタであり、
前記第3トランジスタをオフに固定する手段は、
前記第2制御信号が入力される第2制御端子と前記第3ノードとの間に接続する第5トランジスタであり、
前記第4および第5トランジスタは、
その片方の主電極がたすき掛けに互いの制御電極に接続されている
ことを特徴とするシフトレジスタ回路。 - 請求項1から請求項3のいずれか記載のシフトレジスタ回路が複数個縦続接続して成るシフトレジスタ回路。
- 請求項4記載のシフトレジスタ回路をゲート線駆動回路として備える画像表示装置であって、
前記第1および第2制御信号が、
表示画像のフレーム間のブランキング期間にレベルが切り替わるよう制御されている
ことを特徴とする画像表示装置。 - 請求項5記載の画像表示装置であって、
前記第1および第2制御信号が、
表示画像の1フレーム毎にレベルが切り替わるよう制御されている
ことを特徴とする画像表示装置。
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