JP2003122327A - 表示装置 - Google Patents
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- JP2003122327A JP2003122327A JP2001321623A JP2001321623A JP2003122327A JP 2003122327 A JP2003122327 A JP 2003122327A JP 2001321623 A JP2001321623 A JP 2001321623A JP 2001321623 A JP2001321623 A JP 2001321623A JP 2003122327 A JP2003122327 A JP 2003122327A
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Abstract
(57)【要約】
【課題】高精細化及び小型化を容易に実現できると共
に、回路規模を抑えながら、ＤＡ変換器の他ビット化に
よる階調数の増加を実現する。 【解決手段】ｎビットのデジタル映像データのうち、所
定のｍビットについてだけ、タイミング選択方式のＤＡ
変換器でＤＡ変換するとともに、残余の（ｎ−ｍ）ビッ
トについては、電圧選択方式のＤＡ変換器によりＤＡ変
換するようにした。これにより、回路規模を抑えなが
ら、書き込み時間を確保し、更なる多ビット化を図るこ
とができる。
に、回路規模を抑えながら、ＤＡ変換器の他ビット化に
よる階調数の増加を実現する。 【解決手段】ｎビットのデジタル映像データのうち、所
定のｍビットについてだけ、タイミング選択方式のＤＡ
変換器でＤＡ変換するとともに、残余の（ｎ−ｍ）ビッ
トについては、電圧選択方式のＤＡ変換器によりＤＡ変
換するようにした。これにより、回路規模を抑えなが
ら、書き込み時間を確保し、更なる多ビット化を図るこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は表示装置に関し、特
にデジタル映像信号をアナログ映像信号に変換するＤＡ
変換器を備えた表示装置に関する。
にデジタル映像信号をアナログ映像信号に変換するＤＡ
変換器を備えた表示装置に関する。
【０００２】
【従来の技術】一般に液晶やＥＬを用いたアクティブマ
トリクス型表示装置は、各画素の画素電極にアナログ映
像信号を供給し、液晶に印加される電界を変化させて、
液晶を配向させたり、ＥＬ素子に供給する電流を変化さ
せたりすることにより、液晶表示を行っている。ここ
で、外部機器から入力されるデジタル映像信号をアナロ
グ映像信号に変換するための、ＤＡ変換器を内蔵した表
示装置が知られている。以下、この種の表示装置につい
て図面を参照しながら説明する。図１３は、従来の液晶
表示装置の回路図である。画素領域は、一行目に画素Ｇ
Ｓ１１，ＧＳ１２，ＧＳ１３，・・・が、２行目に画素
Ｇ２１，Ｇ２２，Ｇ２３，・・・が配列されることによ
り、全体としては行及び列のマトリクスに配置された複
数の画素から構成されている。
トリクス型表示装置は、各画素の画素電極にアナログ映
像信号を供給し、液晶に印加される電界を変化させて、
液晶を配向させたり、ＥＬ素子に供給する電流を変化さ
せたりすることにより、液晶表示を行っている。ここ
で、外部機器から入力されるデジタル映像信号をアナロ
グ映像信号に変換するための、ＤＡ変換器を内蔵した表
示装置が知られている。以下、この種の表示装置につい
て図面を参照しながら説明する。図１３は、従来の液晶
表示装置の回路図である。画素領域は、一行目に画素Ｇ
Ｓ１１，ＧＳ１２，ＧＳ１３，・・・が、２行目に画素
Ｇ２１，Ｇ２２，Ｇ２３，・・・が配列されることによ
り、全体としては行及び列のマトリクスに配置された複
数の画素から構成されている。
【０００３】そして、各画素毎に、Ｎチャネル型の画素
選択トランジスタ７２（薄膜トランジスタ）が設けられ
ている。画素選択トランジスタ７２のドレインには、水
平駆動回路３０からのドレイン信号線６１，６２，６
３，・・・が接続されている。また、画素選択トランジ
スタ７２のゲートには垂直駆動回路４０からのゲート信
号線５１，５２、・・・がそれぞれ接続されている。
選択トランジスタ７２（薄膜トランジスタ）が設けられ
ている。画素選択トランジスタ７２のドレインには、水
平駆動回路３０からのドレイン信号線６１，６２，６
３，・・・が接続されている。また、画素選択トランジ
スタ７２のゲートには垂直駆動回路４０からのゲート信
号線５１，５２、・・・がそれぞれ接続されている。
【０００４】例えば画素ＧＳ１１の具体的な構成につい
て説明すると、図１４に示すように、画素選択トランジ
スタ７２のソース７２ｓは液晶２１に面する画素電極８
０に接続されている。また、画素電極８０の電圧を１フ
ィールド期間、保持するための補助容量８５が設けられ
ており、この補助容量８５の一方の端子８６は画素選択
トランジスタ７２のソース７２ｓに接続され、他方の電
極８７には共通の電位が印加されている。ここで、ゲー
ト信号線５１にゲート走査信号（Ｈレベル）が印加され
ると、画素選択ＴＦＴ７２はオン状態となり、ドレイン
信号線６１からアナログ映像信号が画素電極８０に伝達
されると共に、補助容量８５に保持される。画素電極８
０に印加された映像信号電圧が液晶２１に印加され、そ
の電圧に応じて液晶２１が配向することにより液晶表示
を得ることができる。他の各画素の構成についても上記
と全く同様である。
て説明すると、図１４に示すように、画素選択トランジ
スタ７２のソース７２ｓは液晶２１に面する画素電極８
０に接続されている。また、画素電極８０の電圧を１フ
ィールド期間、保持するための補助容量８５が設けられ
ており、この補助容量８５の一方の端子８６は画素選択
トランジスタ７２のソース７２ｓに接続され、他方の電
極８７には共通の電位が印加されている。ここで、ゲー
ト信号線５１にゲート走査信号（Ｈレベル）が印加され
ると、画素選択ＴＦＴ７２はオン状態となり、ドレイン
信号線６１からアナログ映像信号が画素電極８０に伝達
されると共に、補助容量８５に保持される。画素電極８
０に印加された映像信号電圧が液晶２１に印加され、そ
の電圧に応じて液晶２１が配向することにより液晶表示
を得ることができる。他の各画素の構成についても上記
と全く同様である。
【０００５】また、水平駆動回路３０の構成について
は、以下の通りである。例えば、４ビットのデジタル映
像信号Ｄ0〜Ｄ3が外部から供給される。そして各列毎
に、デジタル映像信号Ｄ0〜Ｄ3をラッチする４ビット構
成の第１のラッチ回路１−１，１−２，１−３・・・が
設けられている。これらのラッチ回路１−１，１−２，
１−３・・・は、デジタル映像信号Ｄ0〜Ｄ3をサンプリ
ングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３…に応じて次
々とサンプリングし、一水平期間のデータを保持する。
ここで、サンプリングパルスＳＲＰ１，ＳＲＰ２，ＳＲ
Ｐ３…はシフトレジスタ１０，１０，・・によって作成
される。すなわち、シフトレジスタ１０，１０，・・・
は水平クロックＣＫＨに応じて水平スタート信号ＳＴＨ
を順次シフトしたサンプリングパルスを作成する。
は、以下の通りである。例えば、４ビットのデジタル映
像信号Ｄ0〜Ｄ3が外部から供給される。そして各列毎
に、デジタル映像信号Ｄ0〜Ｄ3をラッチする４ビット構
成の第１のラッチ回路１−１，１−２，１−３・・・が
設けられている。これらのラッチ回路１−１，１−２，
１−３・・・は、デジタル映像信号Ｄ0〜Ｄ3をサンプリ
ングパルスＳＲＰ１，ＳＲＰ２，ＳＲＰ３…に応じて次
々とサンプリングし、一水平期間のデータを保持する。
ここで、サンプリングパルスＳＲＰ１，ＳＲＰ２，ＳＲ
Ｐ３…はシフトレジスタ１０，１０，・・によって作成
される。すなわち、シフトレジスタ１０，１０，・・・
は水平クロックＣＫＨに応じて水平スタート信号ＳＴＨ
を順次シフトしたサンプリングパルスを作成する。
【０００６】第１のラッチ回路１−１，１−２，１−３
・・・に保持されたデジタル映像信号Ｄ0〜Ｄ3は、一水
平期間終了後に発生する転送パルスＴＰに基づいて、４
ビット構成の第２のラッチ回路２−１、２−２，２−
３，・・・に同時にラッチされ、ＤＡ変換器３−１，３
−２，３−３，・・・を通してアナログ映像信号ＡＤに
変換された後、ドレイン信号線６１，６２，６３・・・
に出力される。
・・・に保持されたデジタル映像信号Ｄ0〜Ｄ3は、一水
平期間終了後に発生する転送パルスＴＰに基づいて、４
ビット構成の第２のラッチ回路２−１、２−２，２−
３，・・・に同時にラッチされ、ＤＡ変換器３−１，３
−２，３−３，・・・を通してアナログ映像信号ＡＤに
変換された後、ドレイン信号線６１，６２，６３・・・
に出力される。
【０００７】また、垂直駆動回路４０は、垂直クロック
ＣＫＶに応じて垂直スタート信号ＳＴＶを順次シフトし
たゲートパルス（各一水平期間ずつハイレベルとなる）
を順次、ゲート信号線５１，５２，・・・に出力する。
ＣＫＶに応じて垂直スタート信号ＳＴＶを順次シフトし
たゲートパルス（各一水平期間ずつハイレベルとなる）
を順次、ゲート信号線５１，５２，・・・に出力する。
【０００８】また、ＤＡ変換器３−１については、図１
５に示すようなデコード回路を用いる方式が一般的であ
る。このＤＡ変換器３−１は、デジタル映像信号Ｄ0〜
Ｄ3をデコード回路９０によってデコードし、１６本の
参照電圧線に供給される１６の参照電圧Ｖ0〜Ｖ15の中
から、１つの参照電圧Ｖjを選択して、出力端子９１か
ら出力する。デコード回路９０は、デジタル映像信号Ｄ
0〜Ｄ3が供給されたトランジスタアレイから構成されて
いる。例えば、デジタル映像信号が（０１１０）である
場合、４つの直列トランジスタ９３がすべてオンにな
り、他の直列トランジスタは少なくとも１つがオフにな
り、参照電圧Ｖ6が選択的に出力される。なお、ＤＡ変
換器３−２，３−３…についても同様の構成である。
５に示すようなデコード回路を用いる方式が一般的であ
る。このＤＡ変換器３−１は、デジタル映像信号Ｄ0〜
Ｄ3をデコード回路９０によってデコードし、１６本の
参照電圧線に供給される１６の参照電圧Ｖ0〜Ｖ15の中
から、１つの参照電圧Ｖjを選択して、出力端子９１か
ら出力する。デコード回路９０は、デジタル映像信号Ｄ
0〜Ｄ3が供給されたトランジスタアレイから構成されて
いる。例えば、デジタル映像信号が（０１１０）である
場合、４つの直列トランジスタ９３がすべてオンにな
り、他の直列トランジスタは少なくとも１つがオフにな
り、参照電圧Ｖ6が選択的に出力される。なお、ＤＡ変
換器３−２，３−３…についても同様の構成である。
【０００９】次に、上記構成の液晶表示装置の動作につ
いて、図１６に示したタイミング図を参照しながら説明
する。ここでは、デジタル映像信号Ｄ0〜Ｄ3のうち、１
ビット目のデジタル映像信号Ｄ0に着目して説明する。
他のビットについても同様である。デジタル映像信号Ｄ
0は水平クロックＣＫＨに同期して時系列的にデータＤ0
0，Ｄ01，Ｄ02…と変化する。そこで、データＤ00は、
サンプリングパルスＳＲＰ１に応じてラッチ回路１−１
にラッチされ、データＤ01は、サンプリングパルスＳＲ
Ｐ２に応じてラッチ回路１−１にラッチされる。
いて、図１６に示したタイミング図を参照しながら説明
する。ここでは、デジタル映像信号Ｄ0〜Ｄ3のうち、１
ビット目のデジタル映像信号Ｄ0に着目して説明する。
他のビットについても同様である。デジタル映像信号Ｄ
0は水平クロックＣＫＨに同期して時系列的にデータＤ0
0，Ｄ01，Ｄ02…と変化する。そこで、データＤ00は、
サンプリングパルスＳＲＰ１に応じてラッチ回路１−１
にラッチされ、データＤ01は、サンプリングパルスＳＲ
Ｐ２に応じてラッチ回路１−１にラッチされる。
【００１０】そして、一水平期間をかけて一行分の全デ
ジタル映像信号Ｄ0がラッチ回路１−１，１−２，１−
３，…にラッチされた後、転送パルスＴＰに応じて、ラ
ッチ回路１−１，１−２，１−３，…にラッチされた全
データＤ00，Ｄ01，Ｄ02は同時にラッチ回路２−１，２
−２，２−３にラッチされる。そして、このラッチデー
タＤ00，Ｄ01，Ｄ02は、ＤＡ変換器３−１，３−２，３
−３，・・・を通してアナログ映像信号ＡＤに変換され
た後、ドレイン信号線６１，６２，６３・・・に出力さ
れる。
ジタル映像信号Ｄ0がラッチ回路１−１，１−２，１−
３，…にラッチされた後、転送パルスＴＰに応じて、ラ
ッチ回路１−１，１−２，１−３，…にラッチされた全
データＤ00，Ｄ01，Ｄ02は同時にラッチ回路２−１，２
−２，２−３にラッチされる。そして、このラッチデー
タＤ00，Ｄ01，Ｄ02は、ＤＡ変換器３−１，３−２，３
−３，・・・を通してアナログ映像信号ＡＤに変換され
た後、ドレイン信号線６１，６２，６３・・・に出力さ
れる。
【００１１】
【発明が解決しようとする課題】上述したように従来の
液晶表示装置では、周辺領域に配置される水平駆動回路
３０内に、ＤＡ変換器３−１，３−２，３−３，・・・
を設けていた。しかしながら、この種のＤＡ変換器は、
デコード回路９０を用いる方式であるため、階調数の増
加と共にトランジスタ素子数や参照電圧線の配線数が大
幅に増大してしまう。そのため、高精細化及び小型化が
困難であるという問題があった。したがって、従来の液
晶表示装置では階調の数に限界を生じていた。
液晶表示装置では、周辺領域に配置される水平駆動回路
３０内に、ＤＡ変換器３−１，３−２，３−３，・・・
を設けていた。しかしながら、この種のＤＡ変換器は、
デコード回路９０を用いる方式であるため、階調数の増
加と共にトランジスタ素子数や参照電圧線の配線数が大
幅に増大してしまう。そのため、高精細化及び小型化が
困難であるという問題があった。したがって、従来の液
晶表示装置では階調の数に限界を生じていた。
【００１２】
【課題を解決するための手段】本発明の表示装置は、複
数の画素と、デジタル映像信号をアナログ映像信号に変
換するＤＡ変換器とを有し、該アナログ映像信号を前記
各画素に供給して表示を行う表示装置において、 前記
ＤＡ変換器は前記デジタル映像信号の上位ビットを変換
する第１のＤＡ変換器と、前記デジタル映像信号の下位
ビットを変換する第２のＤＡ変換器とを有し、前記第１
及び第２のＤＡ変換器は互いに変換方式が異なることを
特徴とする。その好ましい実施態様は、第１ＤＡ変換器
と第２のＤＡ変換器とは、一方がタイミング選択方式で
他方が電圧選択方式のＤＡ変換器であることである。
数の画素と、デジタル映像信号をアナログ映像信号に変
換するＤＡ変換器とを有し、該アナログ映像信号を前記
各画素に供給して表示を行う表示装置において、 前記
ＤＡ変換器は前記デジタル映像信号の上位ビットを変換
する第１のＤＡ変換器と、前記デジタル映像信号の下位
ビットを変換する第２のＤＡ変換器とを有し、前記第１
及び第２のＤＡ変換器は互いに変換方式が異なることを
特徴とする。その好ましい実施態様は、第１ＤＡ変換器
と第２のＤＡ変換器とは、一方がタイミング選択方式で
他方が電圧選択方式のＤＡ変換器であることである。
【００１３】かかる構成によれば、高精細化及び小型化
を容易に実現できると共に、全体の回路規模を抑えなが
ら、書き込み時間を確保し、更なる多ビット化を図るこ
とができる。
を容易に実現できると共に、全体の回路規模を抑えなが
ら、書き込み時間を確保し、更なる多ビット化を図るこ
とができる。
【００１４】
【発明の実施の形態】次に、本発明の第１の実施形態に
係る表示装置について図面を参照しながら説明する。図
１は、第１の実施形態に係る液晶表示装置の回路図であ
る。なお、簡単のため、水平駆動回路の１列、画素部の
１画素分のみを示している。また、垂直駆動回路４０に
ついては前述したものと同様である。
係る表示装置について図面を参照しながら説明する。図
１は、第１の実施形態に係る液晶表示装置の回路図であ
る。なお、簡単のため、水平駆動回路の１列、画素部の
１画素分のみを示している。また、垂直駆動回路４０に
ついては前述したものと同様である。
【００１５】６ビットのデジタル映像信号Ｄ0〜Ｄ5が外
部から供給されるものとする。６ビット構成の第１のラ
ッチ回路１３は、デジタル映像信号Ｄ0〜Ｄ5をサンプリ
ングパルスＳＲＰ１に応じてサンプリングし、一水平期
間のデータを保持する。ここで、サンプリングパルスＳ
ＲＰ１はシフトレジスタ１０によって作成される。すな
わち、シフトレジスタ１０は水平クロックＣＫＨに応じ
て水平スタート信号ＳＴＨを順次シフトしたサンプリン
グパルスを作成する。
部から供給されるものとする。６ビット構成の第１のラ
ッチ回路１３は、デジタル映像信号Ｄ0〜Ｄ5をサンプリ
ングパルスＳＲＰ１に応じてサンプリングし、一水平期
間のデータを保持する。ここで、サンプリングパルスＳ
ＲＰ１はシフトレジスタ１０によって作成される。すな
わち、シフトレジスタ１０は水平クロックＣＫＨに応じ
て水平スタート信号ＳＴＨを順次シフトしたサンプリン
グパルスを作成する。
【００１６】第１のラッチ回路１３に保持されたデジタ
ル映像信号Ｄ0〜Ｄ5は、一水平期間終了後に発生する転
送パルスＴＰに基づいて、６ビット構成の第２のラッチ
回路１４に同時にラッチされ、後述するＤＡ変換器を通
してアナログ映像信号に変換された後、ドレイン信号線
６１に出力される。
ル映像信号Ｄ0〜Ｄ5は、一水平期間終了後に発生する転
送パルスＴＰに基づいて、６ビット構成の第２のラッチ
回路１４に同時にラッチされ、後述するＤＡ変換器を通
してアナログ映像信号に変換された後、ドレイン信号線
６１に出力される。
【００１７】ＤＡ変換器は、参照データ発生回路１５、
階段電圧発生回路１６、一致検出回路１７、Ｎチャネル
型のゲートトランジスタ２０（ゲート回路）から構成さ
れている。参照データ発生回路１５は、一種のカウンタ
回路で構成され、図２に示すように、６ビットの参照デ
ジタルデータＲＤ0〜ＲＤ5を、その初期値の（００００
００）からスタートして、最大値の（１１１１１１）＝
２6まで、基準クロックＣＬＢに基づいてインクリメン
トし、一水平期間をかけて時系列的に出力し、次の一水
平期間では、再び、初期値の（００００００）にリセッ
トされ、最大値の（１１１１１１）まで出力するという
動作を周期的に繰り返す。ここで、基準クロックＣＫＢ
は、一水平期間に発生するクロック数が、参照デジタル
データの数（階調数）と等しくなるように、例えば水平
クロックＣＫＨを分周して作成される。
階段電圧発生回路１６、一致検出回路１７、Ｎチャネル
型のゲートトランジスタ２０（ゲート回路）から構成さ
れている。参照データ発生回路１５は、一種のカウンタ
回路で構成され、図２に示すように、６ビットの参照デ
ジタルデータＲＤ0〜ＲＤ5を、その初期値の（００００
００）からスタートして、最大値の（１１１１１１）＝
２6まで、基準クロックＣＬＢに基づいてインクリメン
トし、一水平期間をかけて時系列的に出力し、次の一水
平期間では、再び、初期値の（００００００）にリセッ
トされ、最大値の（１１１１１１）まで出力するという
動作を周期的に繰り返す。ここで、基準クロックＣＫＢ
は、一水平期間に発生するクロック数が、参照デジタル
データの数（階調数）と等しくなるように、例えば水平
クロックＣＫＨを分周して作成される。
【００１８】階段電圧発生回路１６は、参照データ発生
回路１５から時系列的にインクリメント出力される参照
デジタルデータＲＤ0〜ＲＤ5に対応した階段電圧ＶS
（アナログ電圧）を発生する。ここで、階段電圧ＶS
（アナログ電圧）の変化は、上記基準クロックＣＬＢに
参照デジタルデータＲＤ0〜ＲＤ5の変化に同期させてい
る（図２を参照）。階段電圧発生回路１６は、例えば各
階段電圧ＶSを発生するラダー抵抗と、参照デジタルデ
ータＲＤ0〜ＲＤ5に応じて各階段電圧ＶSを切り換え出
力するスイッチ群により簡単に構成することができる。
回路１５から時系列的にインクリメント出力される参照
デジタルデータＲＤ0〜ＲＤ5に対応した階段電圧ＶS
（アナログ電圧）を発生する。ここで、階段電圧ＶS
（アナログ電圧）の変化は、上記基準クロックＣＬＢに
参照デジタルデータＲＤ0〜ＲＤ5の変化に同期させてい
る（図２を参照）。階段電圧発生回路１６は、例えば各
階段電圧ＶSを発生するラダー抵抗と、参照デジタルデ
ータＲＤ0〜ＲＤ5に応じて各階段電圧ＶSを切り換え出
力するスイッチ群により簡単に構成することができる。
【００１９】一致検出回路１７は、６ビットのデジタル
映像信号データＤ0〜Ｄ5と、参照デジタルデータＲＤ0
〜ＲＤ5の対応する全ビットの一致を検出して一致検出
信号を出力する回路である。一致検出回路１７は、具体
的には、デジタル映像信号データＤ0〜Ｄ5の各ビット
と、対応する参照デジタルデータＲＤ0〜ＲＤ5の各ビッ
トとが入力された６個の排他的論理和回路１８−１，…
１８−６と、これらの排他的論理和回路１８−１，…１
８−６の出力が入力されたノア回路１９と、から構成す
ることができる。排他的論理和回路は、例えば、図３に
示す回路で構成することができる。なお、図３におい
て、入力データＸＡは入力データＡの反転データ、入力
データＸＢは入力データＢの反転データである。
映像信号データＤ0〜Ｄ5と、参照デジタルデータＲＤ0
〜ＲＤ5の対応する全ビットの一致を検出して一致検出
信号を出力する回路である。一致検出回路１７は、具体
的には、デジタル映像信号データＤ0〜Ｄ5の各ビット
と、対応する参照デジタルデータＲＤ0〜ＲＤ5の各ビッ
トとが入力された６個の排他的論理和回路１８−１，…
１８−６と、これらの排他的論理和回路１８−１，…１
８−６の出力が入力されたノア回路１９と、から構成す
ることができる。排他的論理和回路は、例えば、図３に
示す回路で構成することができる。なお、図３におい
て、入力データＸＡは入力データＡの反転データ、入力
データＸＢは入力データＢの反転データである。
【００２０】排他的論理和回路１８−１はデジタル映像
信号データＤ0と参照デジタルデータＲＤ0とが一致した
時に論理値「０」を出力し、一致しない時は論理値
「１」を出力する。他の排他的論理和回路１８−１も同
様である。したがって、デジタル映像信号データＤ0〜
Ｄ5と参照デジタルデータＲＤ0〜ＲＤ0の全ビットデー
タが一致した時、排他的論理和回路１８−１，…１８−
６の出力は全て論理値「０」となり、ノア回路１９は一
致検出信号として論理値「１」を出力する。
信号データＤ0と参照デジタルデータＲＤ0とが一致した
時に論理値「０」を出力し、一致しない時は論理値
「１」を出力する。他の排他的論理和回路１８−１も同
様である。したがって、デジタル映像信号データＤ0〜
Ｄ5と参照デジタルデータＲＤ0〜ＲＤ0の全ビットデー
タが一致した時、排他的論理和回路１８−１，…１８−
６の出力は全て論理値「０」となり、ノア回路１９は一
致検出信号として論理値「１」を出力する。
【００２１】ゲートトランジスタ２０は、上記一致検出
信号「１」に応じて、オンし、デジタル映像信号データ
Ｄ0〜Ｄ5に対応した階段電圧ＶS（アナログ電圧）を出
力する。これにより、デジタル・アナログ変換が為され
る。
信号「１」に応じて、オンし、デジタル映像信号データ
Ｄ0〜Ｄ5に対応した階段電圧ＶS（アナログ電圧）を出
力する。これにより、デジタル・アナログ変換が為され
る。
【００２２】次に、上述した表示装置の動作タイミング
について説明する。第２のラッチ１４にデジタル映像信
号がラッチされまでは、図１２に示した従来例のものと
同様である。その後、ゲート信号線５１に走査信号Ｇ１
（ハイレベル）が一水平期間だけ供給されることによ
り、画素選択トランジスタ７２がオンする。そして、参
照データ発生回路１５から参照デジタルデータＲＤ0〜
ＲＤ0が出力され、階段電圧発生回路１６からそれに同
期した階段電圧ＶSが出力される。そして、デジタル映
像信号データＤ0〜Ｄ5と参照デジタルデータＲＤ0〜Ｒ
Ｄ0が一致した期間、ゲートトランジスタ２０がオン
し、デジタル映像信号データＤ0〜Ｄ5に対応した階段電
圧ＶSがドレイン線６１に出力される。これにより、階
段電圧ＶSは、画素選択トランジスタ７２を通して、画
素電極８０に印加される。
について説明する。第２のラッチ１４にデジタル映像信
号がラッチされまでは、図１２に示した従来例のものと
同様である。その後、ゲート信号線５１に走査信号Ｇ１
（ハイレベル）が一水平期間だけ供給されることによ
り、画素選択トランジスタ７２がオンする。そして、参
照データ発生回路１５から参照デジタルデータＲＤ0〜
ＲＤ0が出力され、階段電圧発生回路１６からそれに同
期した階段電圧ＶSが出力される。そして、デジタル映
像信号データＤ0〜Ｄ5と参照デジタルデータＲＤ0〜Ｒ
Ｄ0が一致した期間、ゲートトランジスタ２０がオン
し、デジタル映像信号データＤ0〜Ｄ5に対応した階段電
圧ＶSがドレイン線６１に出力される。これにより、階
段電圧ＶSは、画素選択トランジスタ７２を通して、画
素電極８０に印加される。
【００２３】上述した構成のＤＡ変換器によれば、デコ
ード回路を用いた従来のＤＡ変換器を利用する場合に比
して、配線数やトランジスタ素子数を大幅に削減でき
る。デコード回路を用いた従来のＤＡ変換器で、６ビッ
トのＤＡ変換器を構成すると、６４本の参照電圧線と、
デコード回路を構成するために３８４個のトランジスタ
が必要となる。
ード回路を用いた従来のＤＡ変換器を利用する場合に比
して、配線数やトランジスタ素子数を大幅に削減でき
る。デコード回路を用いた従来のＤＡ変換器で、６ビッ
トのＤＡ変換器を構成すると、６４本の参照電圧線と、
デコード回路を構成するために３８４個のトランジスタ
が必要となる。
【００２４】一方、本実施形態のＤＡ変換器によれば、
一致検出回路１７のトランジスタ素子数は、９７個、配
線数は７本で済む。また、参照データ発生回路１５及び
階段電圧発生回路１６は行方向に配列される全ての一致
検出回路１７に共通に用いることができるので、それら
のトランジスタ素子数の増加分は全体からみれば少な
い。
一致検出回路１７のトランジスタ素子数は、９７個、配
線数は７本で済む。また、参照データ発生回路１５及び
階段電圧発生回路１６は行方向に配列される全ての一致
検出回路１７に共通に用いることができるので、それら
のトランジスタ素子数の増加分は全体からみれば少な
い。
【００２５】従来の電圧選択方式のＤＡ変換器、すなわ
ちデコーダ回路方式は、デジタルデータの入力に対して
即時にアナログ出力することができる。これに対して、
本実施形態のタイミング選択方式のＤＡ変換器は従来の
デコーダ回路に比較して即応性ではむしろ劣る。しかし
ながら、アクティブマトリクス型表示装置に内蔵される
ＤＡ変換器は、一水平期間でデジタル・アナログ変換す
ることができれば良いので、変換の即応性はそれほど重
要ではない。構成素子数を減らして各列間にレイアウト
可能にすることの方が重要である。
ちデコーダ回路方式は、デジタルデータの入力に対して
即時にアナログ出力することができる。これに対して、
本実施形態のタイミング選択方式のＤＡ変換器は従来の
デコーダ回路に比較して即応性ではむしろ劣る。しかし
ながら、アクティブマトリクス型表示装置に内蔵される
ＤＡ変換器は、一水平期間でデジタル・アナログ変換す
ることができれば良いので、変換の即応性はそれほど重
要ではない。構成素子数を減らして各列間にレイアウト
可能にすることの方が重要である。
【００２６】なお、上述した構成の表示装置は、６ビッ
トのＤＡ変換器を内蔵しているが、そのビット数はこれ
に限られず必要に応じて適宜選択することができる。ま
た、上述した構成の表示装置は白黒表示であるが、本発
明はフルカラー表示にも適用することができる。この場
合、Ｒ、Ｇ、Ｂの各デジタル映像信号毎に、第１のラッ
チ回路１３、第２のラッチ１４、及びＤＡ変換器を設け
れば良い。
トのＤＡ変換器を内蔵しているが、そのビット数はこれ
に限られず必要に応じて適宜選択することができる。ま
た、上述した構成の表示装置は白黒表示であるが、本発
明はフルカラー表示にも適用することができる。この場
合、Ｒ、Ｇ、Ｂの各デジタル映像信号毎に、第１のラッ
チ回路１３、第２のラッチ１４、及びＤＡ変換器を設け
れば良い。
【００２７】また、本実施形態は、電圧制御の液晶表示
装置に関するものであるが、電流制御のエレクトロルミ
ネッセンス表示装置にも適用することができる。この場
合、図４に示すように、各画素の液晶２１の代わりに、
ＥＬ素子４７及びこのＥＬ素子の駆動トランジスタ４８
を導入すればよい。すなわち、駆動トランジスタ４８の
ゲートにＤＡ変換されたアナログ電圧が印加される。駆
動トランジスタ４８は、そのアナログ電圧に応じてＥＬ
素子４７に流れる電流を制御することにより、エレクト
ロルミネッセンス表示を行うことができる。この点は、
以下の実施形態についても同様である。
装置に関するものであるが、電流制御のエレクトロルミ
ネッセンス表示装置にも適用することができる。この場
合、図４に示すように、各画素の液晶２１の代わりに、
ＥＬ素子４７及びこのＥＬ素子の駆動トランジスタ４８
を導入すればよい。すなわち、駆動トランジスタ４８の
ゲートにＤＡ変換されたアナログ電圧が印加される。駆
動トランジスタ４８は、そのアナログ電圧に応じてＥＬ
素子４７に流れる電流を制御することにより、エレクト
ロルミネッセンス表示を行うことができる。この点は、
以下の実施形態についても同様である。
【００２８】次に、本発明の第２の実施形態に係る表示
装置について図面を参照しながら説明する。図５は、第
２の実施形態に係る液晶表示装置の回路図である。な
お、簡単のため、水平駆動回路の１ビット、画素部の１
ビット分のみを示している。また、垂直駆動回路４０に
ついては前述したものと同様である。
装置について図面を参照しながら説明する。図５は、第
２の実施形態に係る液晶表示装置の回路図である。な
お、簡単のため、水平駆動回路の１ビット、画素部の１
ビット分のみを示している。また、垂直駆動回路４０に
ついては前述したものと同様である。
【００２９】第１の実施形態の表示装置によれば、デジ
タル映像信号のビット数が増加するほど、階段電圧ＶS
の階段数が増加する。例えば、４ビットの場合は階段電
圧ＶSの階段数は１６であるが、６ビットでは６４、８
ビットでは２５６になる。階段電圧ＶSは、一水平期間
を周期として周期的に変化するため、ビット数が増加す
ると１つの階段電圧ＶSが発生している期間はその分短
くなり、デジタル映像信号データＤ0〜Ｄ5と参照デジタ
ルデータＲＤ0〜ＲＤ0とが一致する期間、すなわち、ゲ
ートトランジスタ２０がオンする期間も短くなる。
タル映像信号のビット数が増加するほど、階段電圧ＶS
の階段数が増加する。例えば、４ビットの場合は階段電
圧ＶSの階段数は１６であるが、６ビットでは６４、８
ビットでは２５６になる。階段電圧ＶSは、一水平期間
を周期として周期的に変化するため、ビット数が増加す
ると１つの階段電圧ＶSが発生している期間はその分短
くなり、デジタル映像信号データＤ0〜Ｄ5と参照デジタ
ルデータＲＤ0〜ＲＤ0とが一致する期間、すなわち、ゲ
ートトランジスタ２０がオンする期間も短くなる。
【００３０】そのため、データ書き込み時間、すなわち
選択された階段電圧ＶSが画素に印加される時間も短く
なり、書き込みが不充分となる。このため、例えばある
一つの階調ばかりが表示する場合等、同時に全てのドレ
イン線に電圧を書き込む必要があるため、書き込みが間
に合わず、表示品質の低下を招くおそれがある。
選択された階段電圧ＶSが画素に印加される時間も短く
なり、書き込みが不充分となる。このため、例えばある
一つの階調ばかりが表示する場合等、同時に全てのドレ
イン線に電圧を書き込む必要があるため、書き込みが間
に合わず、表示品質の低下を招くおそれがある。
【００３１】そこで、データ書き込み時間を確保するめ
に、ｎビットのデジタル映像データのうち、所定のｍビ
ットについてだけ、第１の実施形態のタイミング選択方
式のＤＡ変換器でＤＡ変換するとともに、残余の（ｎ−
ｍ）ビットについては、電圧選択方式のＤＡ変換器によ
りＤＡ変換するようにした。これにより、回路規模を抑
えながら、書き込み時間を確保し、更なる多ビット化を
図ることができる。
に、ｎビットのデジタル映像データのうち、所定のｍビ
ットについてだけ、第１の実施形態のタイミング選択方
式のＤＡ変換器でＤＡ変換するとともに、残余の（ｎ−
ｍ）ビットについては、電圧選択方式のＤＡ変換器によ
りＤＡ変換するようにした。これにより、回路規模を抑
えながら、書き込み時間を確保し、更なる多ビット化を
図ることができる。
【００３２】本実施形態は、デジタル映像データが６ビ
ットである場合、下位２ビットについては、第１の実施
形態のＤＡ変換器でＤＡ変換し、上位４ビットについて
は、従来のデコーダを用いた方式のＤＡ変換器によりＤ
Ａ変換するようにした。
ットである場合、下位２ビットについては、第１の実施
形態のＤＡ変換器でＤＡ変換し、上位４ビットについて
は、従来のデコーダを用いた方式のＤＡ変換器によりＤ
Ａ変換するようにした。
【００３３】以下、本実施形態に係る表示装置について
図５を参照しながら説明する。ＤＡ変換器を除く構成に
ついては、第１の実施形態と同様のため、詳細な説明を
省略する。
図５を参照しながら説明する。ＤＡ変換器を除く構成に
ついては、第１の実施形態と同様のため、詳細な説明を
省略する。
【００３４】ＤＡ変換器は、参照データ発生回路１５
Ａ、階段電圧発生回路１６Ａ、４ビットＤＡ変換器１０
０、一致検出回路１７Ａ、Ｎチャネル型の直列接続され
たゲートトランジスタ２０Ａ，２１Ａ（ゲート回路）か
ら構成されている。以下、これら回路の構成について詳
細に説明する。
Ａ、階段電圧発生回路１６Ａ、４ビットＤＡ変換器１０
０、一致検出回路１７Ａ、Ｎチャネル型の直列接続され
たゲートトランジスタ２０Ａ，２１Ａ（ゲート回路）か
ら構成されている。以下、これら回路の構成について詳
細に説明する。
【００３５】参照データ発生回路１５Ａは、一種のカウ
ンタ回路で構成され、図６に示すように下位２ビットの
参照デジタルデータＲＤ0，ＲＤ1を、その初期値の（０
０）からスタートして、（０１），（１０），（１１）
というように、基準クロックＣＬＢに基づいてインクリ
メントし、一水平期間をかけて時系列的に出力し、次の
一水平期間では、再び、初期値の（００）にリセットさ
れ、最大値の（１１）まで出力するという動作を周期的
に繰り返す。ここで、基準クロックＣＫＢは、一水平期
間に発生するクロック数が、参照デジタルデータの数と
等しくなるように、例えば水平クロックＣＫＨを分周し
て作成される。
ンタ回路で構成され、図６に示すように下位２ビットの
参照デジタルデータＲＤ0，ＲＤ1を、その初期値の（０
０）からスタートして、（０１），（１０），（１１）
というように、基準クロックＣＬＢに基づいてインクリ
メントし、一水平期間をかけて時系列的に出力し、次の
一水平期間では、再び、初期値の（００）にリセットさ
れ、最大値の（１１）まで出力するという動作を周期的
に繰り返す。ここで、基準クロックＣＫＢは、一水平期
間に発生するクロック数が、参照デジタルデータの数と
等しくなるように、例えば水平クロックＣＫＨを分周し
て作成される。
【００３６】階段電圧発生回路１６Ａは、図６に示すよ
うに、参照データ発生回路１５Ａから時系列的にインク
リメント出力される２ビットの参照デジタルデータＲＤ
0，ＲＤ１に対応して階段的に変化する階段電圧Ｖ0〜Ｖ
15（アナログ電圧）を発生する。階段電圧Ｖ0〜Ｖ16
は、後述する４ビットＤＡ変換器１００の参照電圧とな
るものであり、デジタル映像信号の上位４ビットデータ
Ｒ2〜Ｒ5に対応する１６種類のアナログ電圧のそれぞれ
に対して、下位２ビットデータに対応する小さなアナロ
グ電圧が階段的に加算されたものである。
うに、参照データ発生回路１５Ａから時系列的にインク
リメント出力される２ビットの参照デジタルデータＲＤ
0，ＲＤ１に対応して階段的に変化する階段電圧Ｖ0〜Ｖ
15（アナログ電圧）を発生する。階段電圧Ｖ0〜Ｖ16
は、後述する４ビットＤＡ変換器１００の参照電圧とな
るものであり、デジタル映像信号の上位４ビットデータ
Ｒ2〜Ｒ5に対応する１６種類のアナログ電圧のそれぞれ
に対して、下位２ビットデータに対応する小さなアナロ
グ電圧が階段的に加算されたものである。
【００３７】ここで、階段電圧ＶSの変化は、上記基準
クロックＣＬＢに参照デジタルデータＲＤ0，ＲＤ1の変
化に同期させている。階段電圧発生回路１６は、図７に
示すように、高電圧側のラダー抵抗ＲＨ1〜ＲＨ5、によ
って分圧された４つの電圧のうち１つの電圧ＶＨを、参
照デジタルデータＲＤ0，ＲＤ１に応じて選択するスイ
ッチＳＷ１と、低電圧側のラダー抵抗ＲＬ1〜ＲＬ5、に
よって分圧された４つの電圧のうち１つの電圧ＶＬを、
参照デジタルデータＲＤ0，ＲＤ１に応じて選択するス
イッチＳＷ２と、電圧ＶＨと電圧ＨＬの間に接続された
ラダー抵抗Ｒ0〜Ｒ15とから構成され、ラダー抵抗Ｒ0〜
Ｒ16の各接続点から階段電圧Ｖ0〜Ｖ15が取り出され
る。
クロックＣＬＢに参照デジタルデータＲＤ0，ＲＤ1の変
化に同期させている。階段電圧発生回路１６は、図７に
示すように、高電圧側のラダー抵抗ＲＨ1〜ＲＨ5、によ
って分圧された４つの電圧のうち１つの電圧ＶＨを、参
照デジタルデータＲＤ0，ＲＤ１に応じて選択するスイ
ッチＳＷ１と、低電圧側のラダー抵抗ＲＬ1〜ＲＬ5、に
よって分圧された４つの電圧のうち１つの電圧ＶＬを、
参照デジタルデータＲＤ0，ＲＤ１に応じて選択するス
イッチＳＷ２と、電圧ＶＨと電圧ＨＬの間に接続された
ラダー抵抗Ｒ0〜Ｒ15とから構成され、ラダー抵抗Ｒ0〜
Ｒ16の各接続点から階段電圧Ｖ0〜Ｖ15が取り出され
る。
【００３８】４ビットＤＡ変換器１００は、４ビットの
デジタル映像信号データＲ2〜Ｒ5に応じて、１６の階段
電圧Ｖ0〜Ｖ16（参照電圧）のうち、１つの階段電圧Ｖj
を選択する。この４ビットＤＡ変換器１００は従来例で
説明したデコーダ回路を用いた方式のものを用いること
ができる。
デジタル映像信号データＲ2〜Ｒ5に応じて、１６の階段
電圧Ｖ0〜Ｖ16（参照電圧）のうち、１つの階段電圧Ｖj
を選択する。この４ビットＤＡ変換器１００は従来例で
説明したデコーダ回路を用いた方式のものを用いること
ができる。
【００３９】一致検出回路１７Ａは、下位２ビットのデ
ジタル映像信号データＤ0，Ｄ1と、参照デジタルデータ
ＲＤ0，ＲＤ1の対応するビットの一致を検出して一致検
出信号を出力する。一致検出回路１７Ａは、具体的に
は、デジタル映像信号データＤ0，Ｄ1の各ビットと、対
応する参照デジタルデータＲＤ0，ＲＤ1の各ビットとが
入力された排他的論理和回路１８Ａ−１，１８Ａ−２か
ら構成することができる。この排他的論理和回路は、第
１の実施形態と同様に、図３に示した回路で構成するこ
とができる。
ジタル映像信号データＤ0，Ｄ1と、参照デジタルデータ
ＲＤ0，ＲＤ1の対応するビットの一致を検出して一致検
出信号を出力する。一致検出回路１７Ａは、具体的に
は、デジタル映像信号データＤ0，Ｄ1の各ビットと、対
応する参照デジタルデータＲＤ0，ＲＤ1の各ビットとが
入力された排他的論理和回路１８Ａ−１，１８Ａ−２か
ら構成することができる。この排他的論理和回路は、第
１の実施形態と同様に、図３に示した回路で構成するこ
とができる。
【００４０】排他的論理和回路１８Ａ−１はデジタル映
像信号データＤ0と参照デジタルデータＲＤ0とが一致し
た時に論理値「０」を出力し、一致しない時は論理値
「１」を出力する。排他的論理和回路１８Ａ−２はデジ
タル映像信号データＤ1と参照デジタルデータＲＤ1とが
一致した時に論理値「０」を出力し、一致しない時は論
理値「１」を出力する。
像信号データＤ0と参照デジタルデータＲＤ0とが一致し
た時に論理値「０」を出力し、一致しない時は論理値
「１」を出力する。排他的論理和回路１８Ａ−２はデジ
タル映像信号データＤ1と参照デジタルデータＲＤ1とが
一致した時に論理値「０」を出力し、一致しない時は論
理値「１」を出力する。
【００４１】したがって、デジタル映像信号データＤ0
〜Ｄ5と参照デジタルデータＲＤ0〜ＲＤ0の全ビットデ
ータが一致した時、一致検出回路１７Ａは、論理値「０
０」を出力する。この論理値はインバータによって反転
され、論理値「１１」に変換されて、直列接続されたＮ
チャネル型のゲートトランジスタ２０Ａ，２１Ａのゲー
トに印加される。
〜Ｄ5と参照デジタルデータＲＤ0〜ＲＤ0の全ビットデ
ータが一致した時、一致検出回路１７Ａは、論理値「０
０」を出力する。この論理値はインバータによって反転
され、論理値「１１」に変換されて、直列接続されたＮ
チャネル型のゲートトランジスタ２０Ａ，２１Ａのゲー
トに印加される。
【００４２】ゲートトランジスタ２０Ａ，２１Ａは、上
記一致検出信号「００」に応じて、オンし、デジタル映
像信号データＤ0〜Ｄ5に対応した階段電圧Ｖjを出力す
る。これにより、デジタル映像信号データＤ0〜Ｄ5の全
ビットのデジタル・アナログ変換が為される。そして、
階段電圧Ｖjは、ドレイン線６１に出力され、画素選択
トランジスタ７２を通して、画素電極８０に印加され
る。
記一致検出信号「００」に応じて、オンし、デジタル映
像信号データＤ0〜Ｄ5に対応した階段電圧Ｖjを出力す
る。これにより、デジタル映像信号データＤ0〜Ｄ5の全
ビットのデジタル・アナログ変換が為される。そして、
階段電圧Ｖjは、ドレイン線６１に出力され、画素選択
トランジスタ７２を通して、画素電極８０に印加され
る。
【００４３】なお、上述した実施形態とは逆に、デジタ
ル映像データの上位２ビットのデータを一致検出回路１
７Ａに入力し、下位の４ビットのデータをＤＡ変換器１
００に入力してもよい。これにより、参照データ発生回
路１５Ａから時系列的にインクリメント出力される２ビ
ットの参照デジタルデータＲＤ4，ＲＤ5に対応して階段
的に変化する階段電圧Ｖ0〜Ｖ15を発生する。この場
合、階段電圧Ｖ0〜Ｖ15は、図８に示すように、デジタ
ル映像信号の下位４のビットデータＲ0〜Ｒ3に対応する
１６種類のアナログ電圧のそれぞれに対して、上位２ビ
ットデータに対応する大きなアナログ電圧が階段的に加
算されることとなる。
ル映像データの上位２ビットのデータを一致検出回路１
７Ａに入力し、下位の４ビットのデータをＤＡ変換器１
００に入力してもよい。これにより、参照データ発生回
路１５Ａから時系列的にインクリメント出力される２ビ
ットの参照デジタルデータＲＤ4，ＲＤ5に対応して階段
的に変化する階段電圧Ｖ0〜Ｖ15を発生する。この場
合、階段電圧Ｖ0〜Ｖ15は、図８に示すように、デジタ
ル映像信号の下位４のビットデータＲ0〜Ｒ3に対応する
１６種類のアナログ電圧のそれぞれに対して、上位２ビ
ットデータに対応する大きなアナログ電圧が階段的に加
算されることとなる。
【００４４】次に、電圧選択方式のＤＡ変換器とタイミ
ング選択方式のＤＡ変換器のＤＡ変換器に割り振られる
ビット数について述べる。できるだけ多くのビット数を
電圧選択方式に割り振れば、タイミングの一致の期間を
長く確保することができる。一方、電圧選択方式のＤＡ
変換器はビット数の増加により、急激にトランジスタ数
が増える。そこで、電圧選択方式のＤＡ変換器は４ビッ
ト以下とし、残りのビットはタイミング選択方式のＤＡ
変換器とするのが望ましい。
ング選択方式のＤＡ変換器のＤＡ変換器に割り振られる
ビット数について述べる。できるだけ多くのビット数を
電圧選択方式に割り振れば、タイミングの一致の期間を
長く確保することができる。一方、電圧選択方式のＤＡ
変換器はビット数の増加により、急激にトランジスタ数
が増える。そこで、電圧選択方式のＤＡ変換器は４ビッ
ト以下とし、残りのビットはタイミング選択方式のＤＡ
変換器とするのが望ましい。
【００４５】次に、本発明の第３の実施形態に係る表示
装置について図面を参照しながら説明する。図９は、第
３の実施形態に係る液晶表示装置の回路図である。な
お、簡単のため、水平駆動回路の１列、画素部の１画素
分のみを示している。また、垂直駆動回路４０について
は前述したものと同様である。
装置について図面を参照しながら説明する。図９は、第
３の実施形態に係る液晶表示装置の回路図である。な
お、簡単のため、水平駆動回路の１列、画素部の１画素
分のみを示している。また、垂直駆動回路４０について
は前述したものと同様である。
【００４６】本実施形態は第２の実施形態と同様の課題
を解決するものである。すなわち、前述したように、第
１の実施形態では、データ書き込み時間、すなわち選択
された階段電圧ＶSが画素に印加される時間も短くな
り、書き込みが不充分となる。このため、例えばある一
つの階調ばかりが表示する場合等、同時に全てのドレイ
ン線に電圧を書き込む必要があるため、書き込みが間に
合わず、表示品質の低下を招くおそれがある。
を解決するものである。すなわち、前述したように、第
１の実施形態では、データ書き込み時間、すなわち選択
された階段電圧ＶSが画素に印加される時間も短くな
り、書き込みが不充分となる。このため、例えばある一
つの階調ばかりが表示する場合等、同時に全てのドレイ
ン線に電圧を書き込む必要があるため、書き込みが間に
合わず、表示品質の低下を招くおそれがある。
【００４７】そこで、本実施形態では、データ書き込み
時間を確保するめに、一致検出回路１７からの一致検出
信号「１」が出力される以前の期間は、ゲートトランジ
スタ２０をオン状態に維持することにより、階段電圧Ｖ
Sを各画素の画素電極８０に供給し続けると共に、一致
検出信号「１」が出力された時に階段電圧ＶSの供給を
遮断するようにしたものである。すなわち、参照電圧Ｖ
sの初期値が全列に供給され、参照電圧Ｖsの上昇に伴っ
て、少しずつ上昇し、データに応じた電圧まで上昇した
時にゲートトランジスタ２０がオフする。これによっ
て、ドレイン線６１や画素電極８０への書き込み時間を
十分に確保できる。
時間を確保するめに、一致検出回路１７からの一致検出
信号「１」が出力される以前の期間は、ゲートトランジ
スタ２０をオン状態に維持することにより、階段電圧Ｖ
Sを各画素の画素電極８０に供給し続けると共に、一致
検出信号「１」が出力された時に階段電圧ＶSの供給を
遮断するようにしたものである。すなわち、参照電圧Ｖ
sの初期値が全列に供給され、参照電圧Ｖsの上昇に伴っ
て、少しずつ上昇し、データに応じた電圧まで上昇した
時にゲートトランジスタ２０がオフする。これによっ
て、ドレイン線６１や画素電極８０への書き込み時間を
十分に確保できる。
【００４８】その具体的構成は、図９に示すように、電
源電圧Ｖｄｄと接地電圧Ｖｓｓの間にＰチャネル型トラ
ンジスタ２７，Ｎチャネルトランジスタ２８が直列に接
続され、その接続点の出力はインバータＩＮＶ１，ＩＮ
Ｖ２によって形成される保持ループから成るデータ保持
回路２９に供給されている。Ｐチャネルトランジスタ２
７のゲートにセット信号ＳＥＴが供給され、Ｎチャネル
トランジスタ２８のゲートには、一致検出回路１７の出
力が供給されている。そして、データ保持回路２９の出
力（インバータＩＮＶ２の出力）が、ゲートトランジス
タ２０のゲートに供給されている。
源電圧Ｖｄｄと接地電圧Ｖｓｓの間にＰチャネル型トラ
ンジスタ２７，Ｎチャネルトランジスタ２８が直列に接
続され、その接続点の出力はインバータＩＮＶ１，ＩＮ
Ｖ２によって形成される保持ループから成るデータ保持
回路２９に供給されている。Ｐチャネルトランジスタ２
７のゲートにセット信号ＳＥＴが供給され、Ｎチャネル
トランジスタ２８のゲートには、一致検出回路１７の出
力が供給されている。そして、データ保持回路２９の出
力（インバータＩＮＶ２の出力）が、ゲートトランジス
タ２０のゲートに供給されている。
【００４９】すなわち、セット信号が「０」の時、デー
タ保持回路２９にはデータ「１」がセットされ、一致検
出回路１７から一致検出信号「１」が出力されると、デ
ータ保持回路２９はリセットされ、データ「０」を保持
するようになる。この点において、上記の回路は一種の
フリップフロップ回路である。なお、その他の構成につ
いては、第１の実施形態と同様である。
タ保持回路２９にはデータ「１」がセットされ、一致検
出回路１７から一致検出信号「１」が出力されると、デ
ータ保持回路２９はリセットされ、データ「０」を保持
するようになる。この点において、上記の回路は一種の
フリップフロップ回路である。なお、その他の構成につ
いては、第１の実施形態と同様である。
【００５０】次に、上述した構成の表示装置の動作につ
いて説明する。第２のラッチ回路１４にデジタル映像信
号がラッチされまでは、図１２に示した従来例のものと
同様である。その後、ゲート信号線５１に走査信号Ｇ１
（ハイレベル）が一水平期間だけ供給されることによ
り、画素選択トランジスタ７２がオンする。ここで、当
該一水平期間の開始前の水平ブランク期間において、セ
ット信号ＳＥＴが「０」となり、データ保持回路２９に
はデータ「１」が保持されているため、ゲートトランジ
スタ２０はオン状態である。そして、参照データ発生回
路１５から参照デジタルデータＲＤ0〜ＲＤ5が出力さ
れ、階段電圧発生回路１６から、それに同期した階段電
圧ＶSが、一番下のレベルから階段状に上昇するように
出力される。
いて説明する。第２のラッチ回路１４にデジタル映像信
号がラッチされまでは、図１２に示した従来例のものと
同様である。その後、ゲート信号線５１に走査信号Ｇ１
（ハイレベル）が一水平期間だけ供給されることによ
り、画素選択トランジスタ７２がオンする。ここで、当
該一水平期間の開始前の水平ブランク期間において、セ
ット信号ＳＥＴが「０」となり、データ保持回路２９に
はデータ「１」が保持されているため、ゲートトランジ
スタ２０はオン状態である。そして、参照データ発生回
路１５から参照デジタルデータＲＤ0〜ＲＤ5が出力さ
れ、階段電圧発生回路１６から、それに同期した階段電
圧ＶSが、一番下のレベルから階段状に上昇するように
出力される。
【００５１】この時、ゲートトランジスタ２０はオン状
態を維持しているので、階段電圧ＶSはゲートトランジ
スタ２０を通して、ドレイン線６１に出力される。これ
により、階段電圧ＶSは、画素選択トランジスタ７２を
通して、常時、画素電極８０に印加される。これによ
り、書き込み時間が確保される。そして、デジタル映像
信号データＤ0〜Ｄ5と参照デジタルデータＲＤ0〜ＲＤ0
が一致した時、一致検出回路１７からの一致信号「１」
により、データ保持回路２９のデータは「０」に書き換
えられる。すると、トランジスタ２０はオフし、階段電
圧ＶSは、それ以上はドレイン線６１に供給されなくな
るので、最終的にはデジタル映像信号データＤ0〜Ｄ5に
対応した階段電圧ＶSを書き込むことができる。
態を維持しているので、階段電圧ＶSはゲートトランジ
スタ２０を通して、ドレイン線６１に出力される。これ
により、階段電圧ＶSは、画素選択トランジスタ７２を
通して、常時、画素電極８０に印加される。これによ
り、書き込み時間が確保される。そして、デジタル映像
信号データＤ0〜Ｄ5と参照デジタルデータＲＤ0〜ＲＤ0
が一致した時、一致検出回路１７からの一致信号「１」
により、データ保持回路２９のデータは「０」に書き換
えられる。すると、トランジスタ２０はオフし、階段電
圧ＶSは、それ以上はドレイン線６１に供給されなくな
るので、最終的にはデジタル映像信号データＤ0〜Ｄ5に
対応した階段電圧ＶSを書き込むことができる。
【００５２】次に、本発明の第４の実施形態に係る表示
装置について図面を参照しながら説明する。図１０は、
第４の実施形態に係る液晶表示装置の要部を示す回路図
である。本実施形態は第２の実施形態と同様の課題を解
決するものである。すなわち前述したように、第１の実
施形態では、このため、例えばある一つの階調ばかりが
表示する場合等、同時に全てのドレイン線に電圧を書き
込む必要があるため、書き込みが間に合わず、表示品質
の低下を招くおそれがある。
装置について図面を参照しながら説明する。図１０は、
第４の実施形態に係る液晶表示装置の要部を示す回路図
である。本実施形態は第２の実施形態と同様の課題を解
決するものである。すなわち前述したように、第１の実
施形態では、このため、例えばある一つの階調ばかりが
表示する場合等、同時に全てのドレイン線に電圧を書き
込む必要があるため、書き込みが間に合わず、表示品質
の低下を招くおそれがある。
【００５３】そこで、本実施形態では、そのような表示
品質の低下を防止するために、各階段電圧ＶSの各発生
時間に重み付けを施したものである。
品質の低下を防止するために、各階段電圧ＶSの各発生
時間に重み付けを施したものである。
【００５４】その具体的な構成は、図１０に示すよう
に、６ビットのデジタル映像信号Ｄ0〜Ｄ5の各データの
中で、どの階調に対応するデータが多いのかを解析する
データ解析回路３１を設けた。データ解析回路３１は、
所定の期間、デジタル映像信号Ｄ0〜Ｄ5と６４個の基準
データ（００００００）〜（１１１１１１）とを比較す
る、６４個の比較器３２−１，３２−３，３２−３，・
・・３２−６４と、これらの比較器の比較結果に基づい
て、所定の期間に、６ビットのデジタル映像信号Ｄ0〜
Ｄ5と各基準データとが一致した回数を計数する６４個
のカウンタ３３−１，３３−２，３３−３，・・・３３
−６４とから構成される。これにより、上記カウンタの
計数値から、その階調に対応するデータの出現数を知る
ことができる。
に、６ビットのデジタル映像信号Ｄ0〜Ｄ5の各データの
中で、どの階調に対応するデータが多いのかを解析する
データ解析回路３１を設けた。データ解析回路３１は、
所定の期間、デジタル映像信号Ｄ0〜Ｄ5と６４個の基準
データ（００００００）〜（１１１１１１）とを比較す
る、６４個の比較器３２−１，３２−３，３２−３，・
・・３２−６４と、これらの比較器の比較結果に基づい
て、所定の期間に、６ビットのデジタル映像信号Ｄ0〜
Ｄ5と各基準データとが一致した回数を計数する６４個
のカウンタ３３−１，３３−２，３３−３，・・・３３
−６４とから構成される。これにより、上記カウンタの
計数値から、その階調に対応するデータの出現数を知る
ことができる。
【００５５】そして、参照データ発生回路１５は、６ビ
ットのデータをインクリメントした各参照デジタルデー
タＲＤ0〜ＲＤ5を、データ解析回路３１のカウント値に
比例した時間だけ出力する。例えば、デジタル映像信号
（００１１）の出現回数は、カウンタ３３−３によって
計数されるが、その計数値がＮである場合、参照データ
（００１１）が発生される時間は、Ｎ×Δｔである。こ
こで、Δｔは単位時間である。
ットのデータをインクリメントした各参照デジタルデー
タＲＤ0〜ＲＤ5を、データ解析回路３１のカウント値に
比例した時間だけ出力する。例えば、デジタル映像信号
（００１１）の出現回数は、カウンタ３３−３によって
計数されるが、その計数値がＮである場合、参照データ
（００１１）が発生される時間は、Ｎ×Δｔである。こ
こで、Δｔは単位時間である。
【００５６】そして、階段電圧発生回路１６は、参照デ
ジタルデータＲＤ0〜ＲＤ5の変化と同期して変化すると
共に、参照デジタルデータＲＤ0〜ＲＤ5に対応した階段
電圧ＶSを発生する。ここで、階段電圧発生回路１６
は、例えば各階段電圧ＶSを発生するラダー抵抗と、参
照デジタルデータＲＤ0〜ＲＤ5に応じて各階段電圧ＶS
を切り換え出力するスイッチ群により簡単に構成するこ
とができる。なお、その他の構成については、第１の実
施形態と同様のため説明を省略する。
ジタルデータＲＤ0〜ＲＤ5の変化と同期して変化すると
共に、参照デジタルデータＲＤ0〜ＲＤ5に対応した階段
電圧ＶSを発生する。ここで、階段電圧発生回路１６
は、例えば各階段電圧ＶSを発生するラダー抵抗と、参
照デジタルデータＲＤ0〜ＲＤ5に応じて各階段電圧ＶS
を切り換え出力するスイッチ群により簡単に構成するこ
とができる。なお、その他の構成については、第１の実
施形態と同様のため説明を省略する。
【００５７】上述した本実施形態の液晶表示装置によれ
ば、図１１に示すように、デジタル映像信号Ｄ0〜Ｄ5の
出現数に応じて、各階段電圧ＶSの各発生時間に重み付
けを施することができる。例えば、デジタル映像信号
「２」，「１２」（１０進数換算）の出現数が多けれ
ば、それに比例してその発生時間を長くする。換言すれ
ば、そのデータが供給される画素が多いデータについて
は、その発生時間を長くしている。反対に、例えばデジ
タル映像信号「０」，「１」，「１３」，・・・（１０
進数換算）の出現数が少なければ、それに比例してその
発生時間を短くする。また、あるデジタル信号、例えば
「１０」（１０進数換算）が全く計数されなかった場合
には、そのデータは飛ばされる。
ば、図１１に示すように、デジタル映像信号Ｄ0〜Ｄ5の
出現数に応じて、各階段電圧ＶSの各発生時間に重み付
けを施することができる。例えば、デジタル映像信号
「２」，「１２」（１０進数換算）の出現数が多けれ
ば、それに比例してその発生時間を長くする。換言すれ
ば、そのデータが供給される画素が多いデータについて
は、その発生時間を長くしている。反対に、例えばデジ
タル映像信号「０」，「１」，「１３」，・・・（１０
進数換算）の出現数が少なければ、それに比例してその
発生時間を短くする。また、あるデジタル信号、例えば
「１０」（１０進数換算）が全く計数されなかった場合
には、そのデータは飛ばされる。
【００５８】このように、本実施形態によれば、各階段
電圧ＶSの各発生時間に重み付けを施しているので、デ
ジタル映像信号の出現数が多ければ、それに比例して、
対応する参照デジタルデータＲＤ0〜ＲＤ5の発生時間が
長く設定されるため、ある一つの階調ばかりが表示する
場合等において、表示品質の低下を招くことが防止され
る。
電圧ＶSの各発生時間に重み付けを施しているので、デ
ジタル映像信号の出現数が多ければ、それに比例して、
対応する参照デジタルデータＲＤ0〜ＲＤ5の発生時間が
長く設定されるため、ある一つの階調ばかりが表示する
場合等において、表示品質の低下を招くことが防止され
る。
【００５９】上述した第４の実施形態では、第１の実施
形態に対して、データ解析回路３１が新たに設けられて
いるために、その分回路構成が複雑化してしまう。そこ
で、第４の実施形態の変型として、図１２に示すよう
に、一般に輝度低下を視認しやすい中間階調に対応する
階段電圧ＶSを中心として、その発生時間を他の階調に
比べて長くするとよい。ここで、デジタル映像信号Ｄ0
〜Ｄ5の中、（１０００００）が中間階調に対応するの
で、参照デジタルデータＲＤ0〜ＲＤ5について、データ
（１０００００）を中心として、その前後のデータの発
生時間を他に比べて常に長くなるように、参照データ発
生回路１５を設計すればよい。他の回路構成について
は、第１の実施形態と同様である。
形態に対して、データ解析回路３１が新たに設けられて
いるために、その分回路構成が複雑化してしまう。そこ
で、第４の実施形態の変型として、図１２に示すよう
に、一般に輝度低下を視認しやすい中間階調に対応する
階段電圧ＶSを中心として、その発生時間を他の階調に
比べて長くするとよい。ここで、デジタル映像信号Ｄ0
〜Ｄ5の中、（１０００００）が中間階調に対応するの
で、参照デジタルデータＲＤ0〜ＲＤ5について、データ
（１０００００）を中心として、その前後のデータの発
生時間を他に比べて常に長くなるように、参照データ発
生回路１５を設計すればよい。他の回路構成について
は、第１の実施形態と同様である。
【００６０】このように、輝度低下を視認しやすい中間
階調に対応する階段電圧ＶSを中心として、その発生時
間を長く設定しているので、輝度低下が視認されにく
い。また、他の階調についてはデータ数が多い場合でも
比較的、輝度低下は視認されにくいので、問題ないと考
えられる。
階調に対応する階段電圧ＶSを中心として、その発生時
間を長く設定しているので、輝度低下が視認されにく
い。また、他の階調についてはデータ数が多い場合でも
比較的、輝度低下は視認されにくいので、問題ないと考
えられる。
【００６１】なお、上述した第１の実施形態乃至第４の
実施形態において、参照データ発生回路１５は、参照デ
ジタルデータＲＤ0〜ＲＤ5をインクリメントして時系列
的に出力し、階段電圧発生回路１６は、参照データ発生
回路１５から時系列的にインクリメント（増加）出力さ
れる参照デジタルデータＲＤ0〜ＲＤ5に対応して上昇す
る階段電圧ＶSを発生している。しかし、参照データ発
生回路１５は、参照デジタルデータＲＤ0〜ＲＤ5を逆に
時系列的にデクリメント（減少）させて出力してもよ
い。これに伴い階段電圧発生回路１６は、下降する階段
電圧ＶSを出力することとなる。
実施形態において、参照データ発生回路１５は、参照デ
ジタルデータＲＤ0〜ＲＤ5をインクリメントして時系列
的に出力し、階段電圧発生回路１６は、参照データ発生
回路１５から時系列的にインクリメント（増加）出力さ
れる参照デジタルデータＲＤ0〜ＲＤ5に対応して上昇す
る階段電圧ＶSを発生している。しかし、参照データ発
生回路１５は、参照デジタルデータＲＤ0〜ＲＤ5を逆に
時系列的にデクリメント（減少）させて出力してもよ
い。これに伴い階段電圧発生回路１６は、下降する階段
電圧ＶSを出力することとなる。
【００６２】更に、階段電圧発生回路１６は、階段電圧
ＶSを出力しているが、必ずしも階段状でなくてもよ
い。
ＶSを出力しているが、必ずしも階段状でなくてもよ
い。
【００６３】
【発明の効果】本発明の表示装置は、デジタル映像信号
をアナログ映像信号に変換するＤＡ変換器を有し、該ア
ナログ映像信号を前記各画素に供給して表示を行う表示
装置であって、デジタル映像信号の上位ビットを変換す
る第１のＤＡ変換器と、デジタル映像信号の下位ビット
を変換する第２のＤＡ変換器とを有し、第１のＤＡ変換
器と第２のＤＡ変換器を、一方をタイミング選択方式の
ＤＡ変換器、他方を電圧選択方式のＤＡ変換器で構成し
たので、高精細化及び小型化を容易に実現できると共
に、回路規模を抑えながら、ＤＡ変換器の多ビット化に
よる階調数の増加を実現することができる。
をアナログ映像信号に変換するＤＡ変換器を有し、該ア
ナログ映像信号を前記各画素に供給して表示を行う表示
装置であって、デジタル映像信号の上位ビットを変換す
る第１のＤＡ変換器と、デジタル映像信号の下位ビット
を変換する第２のＤＡ変換器とを有し、第１のＤＡ変換
器と第２のＤＡ変換器を、一方をタイミング選択方式の
ＤＡ変換器、他方を電圧選択方式のＤＡ変換器で構成し
たので、高精細化及び小型化を容易に実現できると共
に、回路規模を抑えながら、ＤＡ変換器の多ビット化に
よる階調数の増加を実現することができる。
【図１】本発明の第１の実施形態に係る液晶表示装置の
回路図である。
回路図である。
【図２】本発明の第１の実施形態に係る液晶表示装置の
動作を示すタイミング図である。
動作を示すタイミング図である。
【図３】排他的論理和回路を示す回路図である。
【図４】エレクトロルミネッセンス表示装置の画素の回
路図である。
路図である。
【図５】本発明の第２の実施形態に係る液晶表示装置の
回路図である。
回路図である。
【図６】本発明の第２の実施形態に係る液晶表示装置の
動作を示すタイミング図である。
動作を示すタイミング図である。
【図７】本発明の第２の実施形態に係る階段電圧発生回
路を示す回路である。
路を示す回路である。
【図８】本発明の第２の実施形態に係る液晶表示装置の
動作を示すタイミング図である。
動作を示すタイミング図である。
【図９】本発明の第３の実施形態に係る液晶表示装置の
回路図である。
回路図である。
【図１０】第４の実施形態に係る液晶表示装置の要部を
示す回路図である。
示す回路図である。
【図１１】第４の実施形態に係る液晶表示装置の動作を
示すタイミング図である。
示すタイミング図である。
【図１２】第４の実施形態に係る液晶表示装置の動作を
示すタイミング図である。
示すタイミング図である。
【図１３】従来の液晶表示装置の回路図である。
【図１４】従来の液晶表示装置の画素の構成を示す回路
図である。
図である。
【図１５】従来の液晶表示装置に用いられたＤＡ変換器
の回路図である。
の回路図である。
【図１６】従来の液晶表示装置の動作を示すタイミング
図である。
図である。
１０ シフトレジスタ
１３,１４ ラッチ回路
１５ 参照データ発生回路
１６ 階段電圧発生回路
１７ 一致検出回路
１８ 排他的論理和回路
１９ ノア回路
２０ Ｎチャネル型ゲートトランジスタ
２５ プリチャージトランジスタ
２１ 液晶
２５ プリチャージトランジスタ
２７ Ｐチャネル型トランジスタ
２８ Ｎチャネル型トランジスタ
２９ データ保持回路
３０ 水平駆動回路
３１ データ解析回路
４０ 垂直駆動回路
４７ ＥＬ素子
４８ 駆動トランジスタ
５１ ゲート信号線
６１ ドレイン線
７２ 画素選択トランジスタ
８０ 画素電極
８５ 補助容量
９０ デコード回路
９３ 直列トランジスタ
１００ ４ビットＤＡ変換器
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｍ 1/68 Ｈ０３Ｍ 1/68
Ｆターム(参考） 2H093 NA16 NA51 NC03 NC22 NC24
NC25 NC26 ND06 ND42 ND49
ND52 ND54
5C006 AA16 AC21 AF83 BB16 BC16
BF03 BF04 BF26 BF27 BF34
BF43 FA42
5C080 AA06 AA10 BB05 DD23 EE29
FF11 JJ02 JJ03 JJ04
5J022 AB05 AB09 BA06 CB01 CB08
CD04 CE05 CE08 CE09 CF03
CF07 CF09 CG01
Claims (8)
- 【請求項１】 複数の画素と、デジタル映像信号をアナ
ログ映像信号に変換するＤＡ変換器とを有し、該アナロ
グ映像信号を前記各画素に供給して表示を行う表示装置
において、 前記ＤＡ変換器は前記デジタル映像信号の上位ビットを
変換する第１のＤＡ変換器と、前記デジタル映像信号の
下位ビットを変換する第２のＤＡ変換器とを有し、前記
第１及び第２のＤＡ変換器は互いに変換方式が異なるこ
とを特徴とする表示装置。 - 【請求項２】 第１ＤＡ変換器と第２のＤＡ変換器と
は、一方がタイミング選択方式で他方が電圧選択方式の
ＤＡ変換器であることを特徴とする請求項１記載の表示
装置。 - 【請求項３】 複数の画素と、ｎビットのデジタル映像
信号をアナログ映像信号に変換するＤＡ変換器とを有
し、該アナログ映像信号を前記各画素に供給して表示を
行う表示装置において、 前記ＤＡ変換器は、所定のｍビット（ｍ＜ｎ）の参照デ
ジタルデータを出力する参照データ発生回路と、前記参
照デジタルデータの変化と同期して変化すると共に、該
参照デジタルデータ及び残余の（ｎ−ｍ）ビットのデジ
タル映像信号データに対応した２(n-m)個の電圧を発生
する電圧発生回路と、前記（ｎ−ｍ）ビットのデジタル
映像信号データに応じて前記２(n-m)個の電圧のうち、
１つの電圧を選択する（ｎ−ｍ）ビットＤＡ変換器と、
デジタル映像信号データのうち、所定のｍビットデータ
と前記参照デジタルデータとの一致を検出して一致検出
信号を出力する一致検出回路と、前記一致検出信号に応
じて前記電圧を出力するゲート回路と、を備え、前記ゲ
ート回路が出力する電圧を前記各画素に供給したことを
特徴とする表示装置。 - 【請求項４】 参照データ発生回路は、複数ビットのデ
ータを増加または減少させた参照デジタルデータを時系
列的に発生することを特徴とする請求項３記載の表示装
置。 - 【請求項５】 前記電圧発生回路は、前記参照デジタル
データに対応した階段電圧を発生することを特徴とする
請求項３または請求項４記載の表示装置。 - 【請求項６】 サンプリングパルスに応じて前記デジタ
ル映像信号をラッチするｎビット構成の第１のラッチ回
路と、一水平期間終了後に発生する転送パルスに応じて
前記第１のラッチ回路の出力をラッチするｎビット構成
の第２のラッチ回路とを備え、該第２のラッチ回路の所
定のｍビットのラッチデータを前記一致検出回路に入力
すると共に、該第２のラッチ回路の残余の（ｎ−ｍ）ビ
ットのラッチデータを前記（ｎ−ｍ）ビットＤＡ変換器
に入力することを特徴とする請求項３乃至請求項５のい
ずれかに記載の表示装置。 - 【請求項７】 前記一致検出回路は、前記デジタル映像
信号のうち、所定のｍビットデータと、対応する前記参
照デジタルデータの各ビットデータとが入力されたｍ個
の排他的論理和回路を含むことを特徴とする請求項３乃
至請求項６のいずれかに記載の表示装置。 - 【請求項８】 前記ゲート回路は各ゲートに前記一致検
出回路の出力がそれぞれ供給された直列トランジスタか
ら成り、該直列トランジスタの一端のソースに前記（ｎ
−ｍ）ビットＤＡ変換器の出力が供給されていることを
特徴とする請求項３乃至請求項７のいずれかに記載の表
示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001321623A JP2003122327A (ja) | 2001-10-19 | 2001-10-19 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001321623A JP2003122327A (ja) | 2001-10-19 | 2001-10-19 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003122327A true JP2003122327A (ja) | 2003-04-25 |
Family
ID=19138811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001321623A Pending JP2003122327A (ja) | 2001-10-19 | 2001-10-19 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003122327A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605077B1 (ko) * | 2003-08-22 | 2006-07-31 | 가부시끼가이샤 르네사스 테크놀로지 | 표시 장치용 구동 장치 |
| JP2008125090A (ja) * | 2007-11-22 | 2008-05-29 | Mitsubishi Electric Corp | 表示装置 |
| JP2011065156A (ja) * | 2009-09-18 | 2011-03-31 | Magnachip Semiconductor Ltd | ディスプレイパネルの駆動装置およびデジタル／アナログ変換方法 |
-
2001
- 2001-10-19 JP JP2001321623A patent/JP2003122327A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605077B1 (ko) * | 2003-08-22 | 2006-07-31 | 가부시끼가이샤 르네사스 테크놀로지 | 표시 장치용 구동 장치 |
| JP2008125090A (ja) * | 2007-11-22 | 2008-05-29 | Mitsubishi Electric Corp | 表示装置 |
| JP4514784B2 (ja) * | 2007-11-22 | 2010-07-28 | 三菱電機株式会社 | 表示装置 |
| JP2011065156A (ja) * | 2009-09-18 | 2011-03-31 | Magnachip Semiconductor Ltd | ディスプレイパネルの駆動装置およびデジタル／アナログ変換方法 |
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