JP4912466B2 - 省部品デジタル−アナログデコーダおよびその方法 - Google Patents
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Description
前記アナログ出力信号を供給するために、前記NMOSデコーダ出力信号および前記PMOSデコーダ出力信号の一方を選択するセレクタと、を有する。
Claims (27)
- nビットのデジタル入力信号をアナログ出力信号に変換する方法であって、
複数のp型トランジスタスイッチを使用して、前記nビットのデジタル入力信号に応じて、第1のしきい値よりも高いアナログ電圧から第1のアナログ電圧を選択するステップと、
複数のn型トランジスタスイッチを使用して、前記nビットのデジタル入力信号に応じて、前記第1のしきい値よりも高い第2のしきい値よりも低いアナログ電圧から第2のアナログ電圧を選択するステップと、
前記nビットのデジタル入力信号に応じて、前記第1のアナログ電圧および前記第2のアナログ電圧の一方を前記アナログ出力として選択するステップと、
クロック信号に応じて、前記第1のしきい値よりも高い前記アナログ電圧、前記第2のしきい値よりも低い前記アナログ電圧を周期的に変更するステップと、を有する方法。 - 前記p型トランジスタスイッチのそれぞれは、PMOSトランジスタスイッチとして形成され、前記n型トランジスタスイッチのそれぞれは、NMOSトランジスタスイッチとして形成される請求項1に記載の方法。
- 前記p型トランジスタスイッチのそれぞれは、1つのPMOSトランジスタを使用して形成され、前記n型トランジスタスイッチのそれぞれは、1つのNMOSトランジスタを使用して形成される請求項2に記載の方法。
- 前記第1のアナログ電圧および前記第2のアナログ電圧は、それぞれ、前記nビットのデジタル入力信号のn−1ビットを使用して選択される請求項1乃至3のいずれか一項に記載の方法。
- 前記第1のアナログ電圧および前記第2のアナログ電圧の一方は、前記nビットのデジタル入力信号の1ビットを使用して選択される請求項4に記載の方法。
- 前記第1のしきい値よりも高い前記アナログ電圧および前記第2のしきい値よりも低い前記アナログ電圧は分圧器を使用して供給され、前記クロック信号に応じて前記分圧器に印加される電圧が変更される請求項1乃至5のいずれか一項に記載の方法。
- 前記アナログ出力信号はディスプレイの素子を駆動する請求項1乃至6のいずれか一項に記載の方法。
- デジタル値をアナログ出力信号に変換する方法であって、
前記デジタル値をnビットとして受け取るステップと、
しきい値電圧よりも高い値のアナログPMOSデコーダ出力信号を供給するために、前記しきい値よりも高いアナログ電圧を受け取るものであるn−1ビットPMOSデコーダを使用して前記ビットのn−1をデコードするステップと、
前記しきい値よりも低い値を有するNMOSデコーダ出力信号を供給するために、前記しきい値よりも低いアナログ電圧を受け取るものであるn−1ビットNMOSデコーダを使用して前記ビットのn−1をデコードするステップと、
前記アナログ出力信号を供給するために、前記NMOSデコーダ出力信号および前記PMOSデコーダ出力信号の一方を選択するステップと、
クロック信号に応じて、前記しきい値よりも高い前記アナログ電圧、前記しきい値よりも低い前記アナログ電圧を周期的に変更するステップと、を含む方法。 - デジタル−アナログデコーダであって、
nビットのデジタル入力を受け取るためのn個の入力と、
しきい値電圧よりも高い値のアナログPMOSデコーダ出力信号を供給するために、前記しきい値よりも高いアナログ電圧を受け取り、前記デジタル入力のn−1をデコードするn−1ビットPMOSデコーダと、
前記しきい値電圧よりも低い値のアナログNMOSデコーダ出力信号を供給するために、前記しきい値よりも低いアナログ電圧を受け取り、前記デジタル入力のn−1をデコードするn−1ビットNMOSデコーダと、
前記アナログ出力信号を供給するために、前記NMOSデコーダ出力信号および前記PMOSデコーダ出力信号の一方を選択するセレクタとを備え、
前記しきい値よりも高い前記アナログ電圧と前記しきい値よりも低い前記アナログ電圧とは周期的であるデジタル−アナログデコーダ。 - 前記n−1ビットPMOSデコーダは2n−2個のPMOSトランジスタスイッチを有し、前記n−1ビットNMOSデコーダは2n−2個のNMOSトランジスタスイッチを有する請求項9に記載のデジタル−アナログデコーダ。
- 前記セレクタは、PMOSトランジスタおよびNMOSトランジスタスイッチとして形成される請求項9または10に記載のデジタル−アナログデコーダ。
- 前記n−1ビットNMOSデコーダは前記n−1ビットNMOSデコーダを実質的にパワーダウンするための制御入力を有し、前記n−1ビットPMOSデコーダは前記n−1ビットPMOSデコーダを実質的にパワーダウンするための制御入力を有する請求項9乃至11のいずれか一項に記載のデジタル−アナログデコーダ。
- 前記アナログ出力信号を供給していない前記NMOSデコーダおよび前記PMOSデコーダの一方を実質的にパワーダウンするために、前記制御入力が前記n入力の1つによって制御される請求項12に記載のデジタル−アナログデコーダ。
- p型トランジスタスイッチおよびn型トランジスタスイッチを有するデジタル−アナログデコーダであって、
nビットのデジタル入力を受け取るためのn個の入力と、
前記nビットのデジタル入力信号に応じて、第1のしきい値よりも高いアナログ電圧から第1のアナログ電圧を選択するための複数のp型トランジスタスイッチと、
前記nビットのデジタル入力信号に応じて、前記第1のしきい値よりも高い第2のしきい値よりも低いアナログ電圧から第1のアナログ電圧を選択するための複数のn型トランジスタスイッチと、
前記アナログ出力信号を供給するために、前記第1のアナログ電圧と第2のアナログ電圧の一方を選択するためのセレクタと、
クロック信号に応じて周期的に変更する、前記第1のしきい値よりも高い前記アナログ電圧および前記第2のしきい値よりも低い前記アナログ電圧とを備えるデジタル−アナログデコーダ。 - 前記しきい値よりも高く、かつ前記しきい値よりも低い前記アナログ電圧を受け取るための2n個のアナログ入力を有する請求項14に記載のデジタル−アナログデコーダ。
- 前記アナログ入力の2n−1は、前記しきい値よりも高い前記アナログ電圧を受け取るためのものであり、前記アナログ入力の2n−1は、前記しきい値よりも低い前記アナログ電圧を受け取るためのものである請求項15に記載のデジタル−アナログデコーダ。
- 前記p型トランジスタスイッチのそれぞれは、PMOSトランジスタスイッチとして形成され、前記n型トランジスタスイッチのそれぞれは、NMOSトランジスタスイッチとして形成される請求項14乃至16のいずれか一項に記載のデジタル−アナログデコーダ。
- 前記p型トランジスタスイッチのそれぞれは、1つのPMOSトランジスタを使用して形成され、前記n型トランジスタスイッチのそれぞれは、1つのNMOSトランジスタを使用して形成される請求項17に記載のデジタル−アナログデコーダ。
- 前記セレクタは、PMOSトランジスタおよびNMOSトランジスタスイッチとして形成される請求項14乃至18のいずれか一項に記載のデジタル−アナログデコーダ。
- 前記p型トランジスタは、n−1ビットp型デコーダを形成するために相互接続されており、前記n−1ビットp型デコーダに供給されるアナログ信号が、前記p型トランジスタスイッチを介して前記n−1ビットp型デコーダの出力に伝達されるのを阻止するために、前記複数のp型トランジスタスイッチの少なくとも一部に相互接続された制御入力を更に有する請求項14乃至19のいずれか一項に記載のデジタル−アナログデコーダ。
- 前記p型トランジスタは列に構成され、前記制御入力は、前記アナログ入力の2n−1を受信している列の前記p型トランジスタをオフにする請求項20に記載のデジタル−アナログデコーダ。
- 前記n型トランジスタは、n−1ビットn型デコーダを形成するために相互接続されており、前記n−1ビットn型デコーダに供給されるアナログ信号が、前記n型トランジスタスイッチを介して前記n−1ビットn型デコーダの出力に伝達されるのを阻止するために、前記複数のn型トランジスタスイッチの少なくとも一部に相互接続された制御入力を更に有する請求項14乃至21のいずれか一項に記載のデジタル−アナログデコーダ。
- 前記n型トランジスタは列に構成され、前記制御入力は、前記アナログ入力の2n−1を受信している列の前記n型トランジスタをオフにする請求項22に記載のデジタル−アナログデコーダ。
- デジタル−アナログ変換デコーダ回路であって、
請求項14乃至23のいずれか一項に記載のデジタル−アナログデコーダと、
印加クロックの交互のクロックサイクルにおいて、前記アナログ入力に印加されるアナログ電圧を変更する少なくとも1つのマルチプレクサとを備えるデジタル−アナログ変換デコーダ回路。 - 前記アナログ入力に印加される前記アナログ電圧を供給するための抵抗回路網を有する請求項24に記載のデジタル−アナログ変換デコーダ回路。
- 前記印加クロックの交互のクロックサイクルにおいて、前記デジタル入力に与えられるデジタルデータを変更するデータ条件を有する請求項25に記載のデジタル−アナログ変換デコーダ回路。
- 前記データ条件部は、前記印加クロックの交互のクロックサイクルにおいて、前記nビットを反転させるためのインバータを有する請求項26に記載のデジタル−アナログ変換デコーダ回路。
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