KR20090074166A

KR20090074166A - 구성요소가 감소된 디지탈-아날로그 디코더 및 이를 제조하는 방법

Info

Publication number: KR20090074166A
Application number: KR1020097006069A
Authority: KR
Inventors: 콩닝 리; 찰스 렁; 그리고리 템키네; 밀리보에 알렉시; 스티븐 터너; 그렉 반시클; 케빈 오닐
Original assignee: 에이티아이 테크놀로지스 유엘씨
Priority date: 2006-08-31
Filing date: 2007-08-31
Publication date: 2009-07-06
Also published as: EP2064813B1; EP2064813A2; CN101523730A; US20100013689A1; US20080055134A1; CN101523730B; KR101421705B1; WO2008026067A3; US7385545B2; JP4912466B2; WO2008026067A2; JP2010516067A; US8031093B2

Abstract

종래의 CMOS 스위치들 대신에 p형 및 n형 트랜지스터 스위치를 이용하여 n 비트 D/A 디코더가 형성된다. 각각의 p형 및 n형 스위치는 CMOS 스위치를 형성하는데 이용되는 것들보다 더 적은 갯수의 트랜지스터들로 구성될 수 있으며, 따라서 전체 트랜지스터 갯수를 줄일 수 있다. 상기 디코더는 디지털 값들을 비-선형 감마 보정된 아날로그 출력 전압들로 디코딩하는데 이용될 수 있다.

디지털-아날로그 변환기, 디코더, CMOS, 발광 다이오드

Description

구성요소가 감소된 디지탈-아날로그 디코더 및 이를 제조하는 방법{REDUCED COMPONENT DIGITAL TO ANALOG DECODER AND METHOD}

일반적으로, 본 발명은 디지탈-아날로그(D/A) 변환기에 관한 것이며, 좀더 상세하게는 P형 및 N형 디코더를 이용하는 디지탈/아날로그 디코더에 관한 것인바, 이는 LCD/LED 또는 유사한 디스플레이 어레이를 위한 드라이버에서 이용될 수 있다.

전자공학분야에서 D/A 변환기/디코더는 매우 넓은 응용예들을 갖고 있다. 통상적으로, D/A 변환기는 디지탈 입력에 상응하는 아날로그 출력을 제공한다.

현대적인 디스플레이 장치의 디스플레이 소자들은 예컨대, 발광 소자들의 2차원 어레이로서 형성되는바, 통상적으로 발광 소자들은 액정(liquid crystal), 발광 다이오드(light emitting diode : LED), 유기 발광 다이오드(organic LED), 플라즈마 셀 또는 이와 유사한 것들, 표면 전도형 전자방출 디스플레이(surface conduction electron-emitter display : SED)의 형태를 갖는다. 발광 소자들은 2차원 어레이 내에 배열된다. 각각의 소자는 어레이에서 하나의 픽셀을 나타내며, 그리고 하나 이상의 능동형(active) 구성요소들을 포함할 수도 있다. 예를 들면, 컬러 액정 디스플레이(color LCD)는 픽셀 하나당 적어도 3개의 결정들(crystal)을 갖 는데, 각각의 결정은 픽셀에서 하나의 색 성분을 나타낸다. 상기 3개의 결정들은, 백 라이트(back light)와 결합하여 발광 소자를 형성하며, 이는 임의의 색을 갖는 픽셀을 표시하는데 이용될 수 있다.

하나의 디스플레이 장치는 수 많은 개별 디스플레이 소자들로 구성되기 때문에, 적절한 구동 회로가 요구된다. 일반적으로, 각각의 디스플레이 소자들은 3색 발광 구성요소들로 구성되기 때문에, 상기 구동 회로는 각각의 픽셀을 위해서 3개의 구동 소자들을 포함하는 것이 일반적이다. 통상적으로 구동 회로는 다수의 D/A 변환기들을 포함하며, 이들 각각은 개별 디스플레이 소자들을 구동하기 위한 적절한 아날로그 구동 전압(또는, 구동 전류)를 출력하는데 이용되는 디지털 디코더를 포함하고 있다. 통상적으로, D/A 디코더는 다수의 트랜지스터 스위치들을 이용하여 형성되는데, 이는 디코딩될 디지털 값에 따라 선택되는 아날로그 출력 전압을 제공하기 위한 것이다. 이러한 설계 중 하나는, 상보형 금속산화물 반도체(CMOS) 스위치를 사용하는바, 이는 스위치 하나당 적어도 2개의 트랜지스터를 요구한다.

새로운 디스플레이 장치들은 기존의 CRT 표시장치에 비하여 상당히 얇고 더 가볍기 때문에, 소형화될 수 있으며 그리고 텔레비젼, 컴퓨터 모니터, 및 디지털 매체 재생기, 휴대폰, PDA, MP3 플레이어 등등과 같은 휴대하기 용이한 디바이스와 같은 다양한 전자 장치의 일부를 형성할 수 있다. 트랜지스터의 갯수가 감소하면 전력 소비도 역시 감소하기 때문에, 이러한 전자 장치에서 트랜지스터의 갯수를 감소시키는 것이 바람직하다.

좀더 일반적으로 말하면, 더 적은 수의 트랜지스터들로 만들어진 집적회로 및 집적회로의 기능 블록들은, 더 적은 전력을 소비하고 또한 더 적은 면적을 차지하도록 제조될 수 있다.

따라서, 더 적은 갯수의 전자 부품들을 갖는 디지털-아날로그 디코더가 요망되고 있다.

본 발명의 일 양상에 따르면, 종래의 CMOS 스위치 대신에 P형 및 N형 트랜지스터 스위치를 이용하여 n 비트 D/A 디코더가 형성된다. 각각의 P형 및 N형 스위치는, CMOS 스위치를 형성하는데 이용되었던 것보다 더 적은 갯수의 트랜지스터들로 구성될 수 있으며 따라서, 전체 트랜지스터 갯수를 감소시킬 수 있다.

본 발명의 일실시예에서, n 비트 D/A 디코더는, p-채널 금속 산화물 실리콘 트랜지스터(PMOS)와 같은 P형 트랜지스터들을 이용하여 구성되는 n-1 비트 디코더를 포함하는바, 이는 제 1 임계값보다 높은 출력 전압들을 제공하기 위한 것이며; 그리고 n-채널 금속 산화물 실리콘 트랜지스터(NMOS)와 같은 N형 트랜지스터들을 이용하여 구성되는 n-1 비트 디코더를 포함하는바, 이는 제 2 임계값보다 낮은 출력 전압들을 제공하기 위한 것이다. 상기 제 2 임계값은 제 1 임계값보다 높을 수 있다. PMOS와 NMOS 디코더들은 n-1 비트의 디코더 입력을 제공받는다. 디코더의 나머지 비트에 의해 제어되는 스위치는, 상기 디코더가 PMOS 디코더의 출력과 NMOS 디코더의 출력 중에서 어떤 것을 출력하는지를 선택한다. NMOS 및 PMOS 디코더로의 아날로그 입력들은 상기 임계값들의 위아래로 선택된다. 따라서, PMOS 디코더와 NMOS 디코더를 각각 형성하기 위해서는, 오직 PMOS 스위치들과 NMOS 스위치들만을 각각 필요로 한다. CMOS 스위치들과 비교하면, 트랜지스터의 갯수가 상당히 감소한다.

선택적으로는, 디코딩될 n 비트 입력들은 조절될 수도 있는바(may be conditioned)(즉, 조작(manipulated))될 수도 있음), 이는 제 2 임계값보다 높은 아날로그 전압들을 생성하는 디지털 값들이 PMOS 디코더에 의해 디코딩되는 것을 보장하고, 그리고 제 1 임계값보다 낮은 아날로그 전압들을 생성하는 디지털 값들이 PMOS 디코더에 의해 디코딩되는 것을 보장하기 위한 것이다. 상기 제 2 및 제 1 임계값 사이의 전압들은, NMOS 디코더 또는 PMOS 디코더 중 어느 하나에 의해서 디코딩될 수 있다. 본 발명의 일실시예에서는, 임의의 디지털 입력에 대해서, D/A 디코더는, 제 1 임계값보다 높은 값과 제 2 임계값보다 낮은 값을 클럭의 교번 사이클들에서 출력한다. 입력 디지털 데이터는, 상기 클럭의 매 교번 사이클들에서 인버터에 의해 조절된다. 선택적으로는, 상이한(하지만, 유사한 극성의) 아날로그 전압들이 교번 사이클 마다 D/A 디코더에 제공된다.

본 발명의 일양상에 따르면, n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법이 제공되는바 상기 방법은, 상기 n 비트 디지털 입력신호에 의존하여, 제 1 임계값보다 높은 아날로그 전압들 중에서 제 1 아날로그 전압을 다수의 p형 트랜지스터 스위치들을 이용하여 선택하는 단계; 상기 n 비트 디지털 입력신호에 의존하여, 제 2 임계값보다 낮은 아날로그 전압들 중에서 제 2 아날로그 전압을 다수의 n형 트랜지스터 스위치들을 이용하여 선택하는 단계, 상기 제 2 임계값은 상기 제 1 임계값보다 높으며; 및 상기 n 비트 디지털 입력신호에 의존하여, 상기 제 1 아날로그 전압과 상기 제 2 아날로그 전압 중 하나를, 상기 아날로그 출력신호로서 선택하는 단계를 포함한다.

본 발명의 다른 양상에 따르면, 디지털 값을 아날로그 출력신호로 변환하는 방법이 제공되는바 상기 방법은, 상기 디지털 값을 n 비트들로 수신하는 단계; 임계전압보다 높은 값을 갖는 아날로그 PMOS 디코더 출력신호를 제공하기 위해서, 상기 n 비트들 중 n-1 비트를 n-1 비트 PMOS 디코더를 이용하여 디코딩하는 단계; 상기 임계전압보다 낮은 값을 갖는 NMOS 디코더 출력신호를 제공하기 위해서, 상기 n 비트들 중 n-1 비트를 n-1 비트 NMOS 디코더를 이용하여 디코딩하는 단계; 상기 아날로그 출력신호를 제공하기 위해서, 상기 NMOS 디코더 출력신호와 PMOS 디코더 출력신호 중에서 하나를 선택하는 단계를 포함한다.

본 발명의 다른 양상에 따르면, 디지털-아날로그(digital to analog) 디코더가 제공되는바, 이는 n 비트의 디지털 입력을 수신하는 n 개의 입력들; 임계전압보다 높은 값을 갖는 아날로그 PMOS 디코더 출력신호를 제공하기 위해 상기 디지털 입력의 n-1 비트를 디코딩하는 n-1 비트 PMOS 디코더; 상기 임계전압보다 낮은 값을 갖는 아날로그 NMOS 디코더 출력신호를 제공하기 위해 상기 디지털 입력의 n-1 비트를 디코딩하는 n-1 비트 NMOS 디코더; 및 아날로그 출력신호를 제공하기 위해, 상기 NMOS 디코더 출력신호와 PMOS 디코더 출력신호 중 하나를 선택하는 선택기를 포함한다.

본 발명의 다른 양상에 따르면, p형 트랜지스터 및 n형 트랜지스터 스위치를 포함하는 디지털-아날로그(digital to analog) 디코더가 제공되는바, 이는 n 비트의 디지털 입력을 수신하는 n 개의 입력들; 상기 n 비트 디지털 입력신호에 의존하여, 제 1 임계값보다 높은 아날로그 전압들 중에서 제 1 아날로그 전압을 선택하기 위한 다수의 p형 트랜지스터 스위치들; 상기 n 비트 디지털 입력신호에 의존하여, 제 2 임계값보다 낮은 아날로그 전압들 중에서 제 2 아날로그 전압을 선택하기 위한 다수의 p형 트랜지스터 스위치들, 상기 제 2 임계값은 상기 제 1 임계값보다 높으며; 및 아날로그 출력신호를 제공하기 위해, 상기 제 1 아날로그 전압과 상기 제 2 아날로그 전압 중에서 하나를 선택하는 선택기를 포함한다.

본 발명의 다른 양상들 및 특징들은 첨부된 도면들과 함께 본 발명의 특정한 실시예들에 대한 상세한 설명을 참조하면 해당 기술분야의 당업자들에게 명확해질 것이다.

도면에서는 본 발명의 실시예들이 단지 예시적인 목적으로 도시된다.

도1은 2차원 어레이로 배열된 LCD 소자들을 포함하는 디스플레이를 도시한 도면이다.

도2는 도1의 디스플레이를 구동하기 위한 통상적인 LCD 구동기에 대한 블록도이다.

도3은 도2의 LCD 구동기에서 이용되는 통상적인 n 비트 D/A 디코더에 대한 블록도이다.

도4는 도3에 도시된 D/A 디코더의 CMOS 트랜지스터 스위치에 대한 도면이다.

도5는 도3의 n 비트 디코더에 대해 m개 레벨의 감마 보정(GAMMA correction) 과 함께 2ⁿ 개의 아날로그 전압 레벨을 제공하는데 이용되는 저항기 네트워크를 도시한 것이다.

도6은 본 발명의 일실시예에 따른 예시적인 n 비트 D/A디코더에 대한 블록도이다.

도7 및 도8은 도6에 도시된 디코더의 PMOS 및 NMOS 트랜지스터 스위치에 대한 도면이다.

도9는 도4, 도7 및 도8의 트랜지스터 스위치를 작동시키는 임계 전압을 도시한 것이다.

도10은 본 발명의 일실시예에 따라, 도1에 도시된 것과 같은 디스플레이 장치를 구동하기 위한 LCD 구동기의 일부를 블록도로 도시한 것이다.

도11은 본 발명의 예시적인 다른 일실시예에 따른, n 비트 D/A 디코더에 대한 블록도이다.

도12는 도10에 도시된 D/A 디코더에서 이용되는 데이터-비트에 대한 제어 논리회로의 블록도이다.

도13 및 도14는 본 발명의 일실시예에 따른 대안적인 D/A 디코더들에 대한 블록도이다.

도1은 액정 디스플레이(LCD) 패널의 형태를 취할 수도 있는 통상적인 디스플레이(10)의 일부를 도시한 것이다. 도시된 바와같이, 그 각각이 박막 트랜지스 터(thin film transistor : TFT)(14)와 액정(liquid crystal)(16)을 포함하고 있는 다수의 발광 소자들(12)은 2차원 어레이(18) 내에 배열된다. 예시적인 일례에서 상기 어레이(18)는 q×r 의 사이즈를 갖는다. 예시적인 트랜지스터(14)는 전계효과 트랜지스터(FET)이다. 어레이(18)의 컬럼에 있는 각각의 소자들(12)을 형성하는 트랜지스터들의 소스 라인들(SO)은 상호연결된다. 이와 유사하게, 어레이의 로우(row)에 있는 트랜지스터들의 게이트 라인들(GO)은 상호연결된다. 각각의 트랜지스터들은 상호연결된 액정(16)의 배향(orientation)을 변경시키기 위해 이용되며, 이는 결정을 통과하는 특정 색상을 갖는 빛의 양을 변화시키기 위한 것이다. 좀더 상세하게는, 현재 활성인 로우의 소스 라인(SO)에서의 아날로그 전압은, 해당 액정(16)의 상태를 변화시킨다. 로우는 그 로우에 공통인 게이트 라인(GO)을 어써팅(asserting)함으로써 활성이 된다. 그 고유의 캐패시턴스 C_lc 및 저장 캐패시터 C_st 때문에, 액정(16)은 소정 기간동안 변경된 상태로 남아있는다. 액정이 그 상태를 유지하는 시간을 바라는 만큼 증가시키기 위해서, C_st 는 액정(16)과 병렬로 연결된다. 언급된 바와같이, 일반적으로 디스플레이 픽셀은 아주 근접해 있는 3개의 액정들로 형성되는바, 이들 각각은 발광 소자에 의해 발광되는 적색광, 녹색광(green), 청색광의 양을 제어한다.

도2에 도시된 바와 같은 구동기(20)는, 디스플레이(10)의 하나의 로우에서 q 개의 모든 소스 라인들(SO)을 동시에 구동하기 위해 이용될 수 있다. 예시된 바와같은 구동기 회로(20)는 q 개의 n-비트 로드 레지스터(n-bit load register)(24)를 포함하는바, 이들 각각은 샘플링 레지스터(미도시)로부터 데이터를 수신한다. 상기 데이터는 2차원 이미지의 로우에 있는 하나의 픽셀을 표현한다. 각각의 n-비트 로드 레지스터(24)는 n-비트 레벨 시프터(level shifter)(26)에게 출력을 제공하며, n-비트 레벨 시프터(26)는 디지털-아날로그 변환기(30)에게 출력을 제공한다. 디지털-아날로그 변환기(30)는 n-비트 디코더(32)와 버퍼로서 기능하는 연산 증폭기(28)를 포함한다. 레벨 시프터(26)는, 레지스터(24)의 디지털 신호의 전압 레벨을, n-비트 디코더(32)에 양립가능한(compatible) 소정레벨들로 시프트한다. n-비트 디코더(32)는 V(0) ~ V(2ⁿ-1) 의 범위에 있는 아날로그 출력 신호를 출력하는바, 상기 출력 신호는 n-비트 입력값에 대응한다. 알 수 있는 바와같이, 비-선형이고, 감마(GAMMA) 보정된, 기준 전압들을 제공하기 위해서 V(0) ~ V(2ⁿ-1)이 선택될 수도 있다. 감마 보정은 일반적으로 Charles Poynton's Gamma FAQ 에 잘 설명되어 있는바, 이는 인터넷 사이트 www.poynton.com/GammFAQ.html 에서 입수가능하며, 상기 사이트의 내용은 참조로서 본 명세서에 통합된다.

연산 증폭기(28)는 버퍼로서 기능하며, 그리고 어레이(18)의 상호연결된 소스 라인(SO)을 구동하는데 이용되는 격리된(isolated) 아날로그 신호를 제공한다. 각각의 출력에 관계되는 스위치(34)는, 상기 아날로그 출력이 소스 라인에 언제 제공될지를 제어한다. 게이트 드라이버(gate driver)(40)는 어레이(18)의 각각의 로우들에 관계되는 게이트 라인들(GO)을 어써팅할 수 있으며, 따라서 로우 선택기(row selector)로서 기능한다. 소정의 전압을 인가함으로써 게이트 라인들이 어 써트되며, 이에 의해 해당 로우의 전계효과트랜지스터(FET)들의 소스로부터 드레인으로 전류가 흐를 수 있다. 이와 같이, 게이트 드라이버(40)는 r 개의 출력들을 가지며, 이들 각각은 활성화되는 때에 고정된 출력을 제공하는바, 이는 어레이(18)의 상호 연결된 게이트 라인(GO_K)을 구동하기 위함이다. 게이트 드라이버()는 클럭 입력(ROW_CLK)에 의해 제어된다. ROW_CLK의 일 에지에서, 게이트 드라이버(40)의 r 개의 출력들이 출력되는바, 이는 미리 어써트된다.

동작시에, 게이트 드라이버(40)는 단일 로우(도1 참조)의 게이트 라인(GO_j)을 어써트한다. 디스플레이(10) 상에 표현될 이미지의 해당 로우(q 개의 데이터를 가짐)가 메모리(미도시)로부터 판독되고 그리고 로드 레지스터(22)에 제공된다. n-비트 레벨 시프터(26)는 로드 레지스터(22) 내의 데이터를 시프트하며, 그리고 상기 시프트된 데이터를 n-비트 디코더(32)에 제공한다. n-비트 디코더(32)는 연산 증폭기(28)를 구동하여 아날로그 출력들(D/A₁ ~ D/A_q)을 제공한다. 상기 아날로그 출력들은 특정 로우의 모든 소스 라인들에 대해서 소스 라인들(SO₁ ~ SO_q)을 구동시킨다. 현재 어써트된 컬럼의 소스 라인들(SO₁ ~ SO_q)에게 한 로우의 데이터가 제공된 이후에, q 개의 새로운 샘플들이, 디스플레이 장치의 다음번 로우를 구동하게될 로드 레지스터들(22)에게 제공된다. 다음으로, 어써트된 게이트 라인이 어드밴스되고 상기 스위치들(34)이 다시 한번 활성화된다. 이러한 것은 디스플레이의 모든 로우들에 대해서 반복된다.

각각의 액정(16)에 관계된 캐패시턴스 C_lc 및 C_st 때문에, 각 디스플레이 소자(12)는 자신의 상태를 유지하며, 반면에 어레이(18)의 나머지 r-1 개의 로우들 내의 소자들은 디지털-아날로그 변환기(30)에 의해서 리프레쉬된다(즉, ROW_CLK 의 대략 r 싸이클). 이해되는 바와같이, 드라이버(20)는, 한 로우의 디스플레이 소자들 각각에 대해서 n-비트 레벨 시프터, n-비트 디코더 및 연산 증폭기를 포함한다. q 개의 컬럼을 갖는 디스플레이(예컨대, q×r)를 구동하기 위해서, 상기 드라이버(20)는 이러한 레벨 시프터들, 디코더들 및 연산 증폭기들을 q 개 구비하여야 한다.

도3은 가령, 도1의 디스플레이(10)의 소자(12)와 같은 디스플레이 소자들을 구동하는데 이용될 수 있는 통상적인 n-비트 디지털-아날로그 디코더(32)를 예시한 것이다. 예시된 바와같이, D/A 디코더(32)는 n-비트 디지털 입력 D(D₀, D₁, D₂ ... D_n-1)을 수신하며 그리고 I0, I1, I2, ... I2ⁿ-1 입력단에서 2ⁿ 개의 아날로그 입력들을 수신한다. 디코더(32)는, n 개의 컬럼들에 배치된 2(2ⁿ-1) 개의 아날로그 스위치(54)를 포함한다. 각각의 스위치(54)는 아날로그 입력(IN)과 출력(OUT)을 갖는다. 제어입력(CON)과 그것의 반전제어입력(BCON)은, 입력단에서의 신호가 출력단에 제공될지를 제어한다. 각각의 컬럼에 있는 인접한 아날로그 스위치들(54)(예를 들면, 스위치 54a 와 54b)의 경우, 이들의 제어 입력단들인 CON 과 BCON 이 상보적으로 연결되어 있으며(즉, 스위치 54a의 제어입력 CON은 스위치 54b의 반전제어입력 BCON에 연결됨), 그리고 이들의 출력은 병렬로 연결된다. 이러한 방식으로, 2개의 인접한 스위치들(예컨대, 스위치 54a, 54b)은 선택기(selector)로서 기능한다. 즉, 출력단 OUT에 제공되는 신호는 2개의 트랜지스터 스위치들 중 어느 하나의 입력에서의 신호이다. 예컨대, 스위치 54a에 제공되는 I₀ 와 스위치 54b에 제공되는 I₁ 중 어느 하나가 스위치들(54a, 54b)로 구성된 선택기의 출력단에 출력되는바, 이는 스위치들(54a, 54b)의 제어입력 CON(및 그 반전 제어입력인 BCON)에 따라 결정된다.

각각의 컬럼에서, 하나 걸러씩 있는 트랜지스터 스위치들(54)의 제어 입력들(CON)은, n 비트 디지털 데이터 D의 1 비트(D₀, D₁,..D_n-1)를 수신하기 위해서 상호연결될 수 있다. 각 컬럼에서 나머지 트랜지스터 스위치들(54)의 제어 입력들(CON)은, n 비트 디지털 상보 데이터 BD의 1 비트(BD₀, BD₁,..BD_n-1)를 수신하기 위해서 상호연결될 수 있다. BD는 적절한 n 비트 인버터(미도시)를 이용하여 형성될 수 있다.

한 컬럼에 있는 4개 스위치들(54)의 출력은, 다음번 컬럼에 있는 2개의 스위치들의 입력으로 제공된다. 이러한 방식으로 n 개의 제어 입력들을 이용하면, I(0)에서 I(2ⁿ-1)까지의 입력단들에 제공되는 2ⁿ 개의 입력 전압들(V0, V1, V2,...V2ⁿ-1) 중에서 어느 하나를, 디코더(32)의 D/A 변환기 출력인 D/A_out 에서 선택할 수 있다.

각각의 스위치(54)는 2개의 상보적인 제어입력들(CON, BCON)에 의해 제어되 므로, 제어입력 CON = 1(V_H) 이고 BCON = 0(V_L)이면 스위치(54)는 턴온될 것이며, 제어입력 CON = 0(V_L) 이고 BCON = 1(V_H)이면 스위치(54)는 턴오프될 것이다. 전압 V_H와 V_L은 논리 레벨 '하이' 및 '로우'를 각각 나타낸다. 예컨대, V_H는 파워 서플라이 전압이 될 수 있으며, V_L은 접지전압이 될 수 있다.

각각의 스위치(54)는 트랜지스터 스위치로서 형성될 수 있다. 전형적으로, 이러한 트랜지스터 스위치들은 금속산화물반도체(MOS)를 이용하여 형성된다. 스위치(54)로서 사용가능한 적절한 MOS(이하, '모스' 라고도 함) 스위치가 도4에 도시되어 있다. 도시된 바와같이, 각각의 스위치(54)는 2개의 모스 트랜지스터들(56, 58)을 포함하고 있다. 즉, 하나의 P채널 모스 트랜지스터(PMOS)(56)와 하나의 N채널 모스 트랜지스터(NMOS)(58)가 그것들인바, 이들은 각 트랜지스터(56, 58)의 소스들이 다른 트랜지스터(56, 58)의 드레인에 연결되어 있는 백투백(back to bcak) 형태로 배치된다. 이와같은 트랜지스터 상호연결은, 상보적인 MOS(CMOS) 스위치(54)를 제공한다. CMOS 및 다른 MOS 트랜지스터 스위치들은, CMOS Analog Design, P.E. Allen, er al., Oxford University Press, USA; 2nd edition(2002년 1월 15일)에 상세히 개시되어 있으며, 그 내용은 참조로서 본 명세서에 통합된다.

CMOS 스위치(54)는, 스위치(54)의 정상 동작 범위내에서, 제어 입력 전압들(게이트 전압들)에 관하여 스위치 입력(소스)에 있어서 제약이 없다는 것을 보장하기 위해 이용된다. 보다 명확히 말하면, 해당 기술분야의 당업자라면 능히 이해하 는 바와 같이, 스위치로서 연결된 PMOS 트랜지스터(58)는, 게이트-소스 전압(V_GS)이 소정 전압(V_TP) 보다 작은 경우에만 완전하게 도통된다(즉, V_TP ＜ 0 인 증가형 PMOS의 경우, V_GS ＜ V_TP). 만일, V_G = VL 이라면, 도통하기 위해서는 소스 전압이 제 1 임계값보다 커야만 한다. 즉, V_S ＞ VL + │V_TP│. 스위치로서 연결된 NMOS 트랜지스터는, 게이트-소스 전압(V_GS)이 소정 전압(V_TN) 보다 큰 경우에만 완전하게 도통된다(즉, V_TN ＞ 0 인 증가형 NMOS의 경우, V_GS ＞ V_TN). 만일, V_G = VH 이라면, 도통하기 위해서는 소스 전압이 제 2 임계값보다 작아야만 한다. 즉, V_S ＜ VH - V_TN. NMOS 및 PMOS 트랜지스터들(56, 58)의 소스에다가 드레인을 연결하는 것은, V_OCN = VH 와 V_BCON = VL 이 NMOS 및 PMOS 트랜지스터들(56, 58)의 게이트들에 인가되는 경우, V_IN = VL ~ VH 의 입력 범위 모두에서 두개의 트랜지스터들(56, 58) 중 적어도 하나가 도통하는 것을 보장한다. 잘 알고 있는 바와같이, 제 2 임계전압 V_S = VH - V_TN 는, 일반적으로 제 1 임계전압 V_S = VL + V_TP 보다 크거나 또는 같기 때문에, 트랜지스터들(56, 58)의 동작 전압에서 중첩되는 영역을 발생시킬 수 있다. 임계전압 V_S = VH - V_TN 및 V_S = VL + │V_TP│과, VL 및 VH 의 관계가 도9에 예시되어 있다.

개별 스위치들(54)의 전압에 대해 아무런 제약이 없기 때문에, 스위치(54)의 정상적인 동작전압 범위(예컨대, VL ~ VH) 내에서, 디코더(32)(도3)의 전압 입력 들(VO, V1,...V2^N-1)에 대해서도 아무런 제약이 없다. 하지만, 각각의 스위치(54)가 2개의 트랜지스터들(56, 58)을 요구하고 있기 때문에, 하나의 n 비트 디코더(32)는 적어도 4(2ⁿ-1) 개의 트랜지스터들을 요구하게 될 것이다. 따라서, 6 비트 D/A 변환기/디코더의 경우, DA 디코더(32)와 같은 것을 형성하기 위해서는, 적어도 252개의 트랜지스터들이 사용된다. 사실, 앞서 상술된 바와같이, 디코더(32)의 면적-감소 설계(area-saving design)는 상기 트랜지스터 개수보다 더 많은 걸 요구하는 것이 일반적이다.

본 발명의 예시적인 실시예에 따르면 도6에 도시된 바와같이, D/A 디코더(100)는, P형(예컨대, PMOS) 트랜지스터 스위치들(102)과 N형(예컨대, NMOS) 트랜지스터 스위치들(104)을 주된 구성요소로 한다. 도6에 도시된 디코더의 NMOS 및 PMOS 트랜지스터 스위치들은 도7 및 도8에 각각 도시되어 있다. PMOS 트랜지스터 스위치들(102)은 제 1 임계전압 V_S = VL + │V_TP│ 보다 크거나 또는 같은 전압만을 스위칭할 수 있으며 반면에, NMOS 트랜지스터 스위치들(104)은 제 2 임계전압 V_S = VH - V_TN 보다 작은 입력전압만을 스위칭할 수 있는바, 이는 도9에 도시된 바와 같다.

도6에 도시된 바와같이, PMOS 스위치들(102)은, VL + │V_TP│ 보다 높은 레벨을 갖는 아날로그 입력들 I0 ~ I2^n-1-1 을 담당하는 2^n-1 비트 PMOS D/A 디코 더(120)를 형성한다. 이와 유사하게 NMOS 스위치들(104)은, VH - V_TN 보다 낮은 레벨을 갖는 아날로그 입력들 I2^n-1 ~ I2ⁿ-1 을 담당하는 2^n-1 비트 NMOS D/A 디코더(122)를 형성한다. 디코더(120)와 디코더(122)의 출력들은, PMOS 스위치(124)와 NMOS 스위치(126)로 구성된 선택기를 이용하여 결합될 수도 있다.

이제, VL + │V_TP│ 보다 높은 2^n-1 개의 아날로그 출력 전압들(2^n-1 개의 디지털 입력들에 해당)과 VH - V_TN 보다 낮은 2^n-1 개의 아날로그 출력 전압들(나머지 2^n-1개의 디지털 입력들에 해당)을 제공하기 위해, 상기 D/A 디코더(100)가 가장 알맞게 적합되었음을 알 수 있다. VL + │V_TP│ 보다 높은 입력전압들은 PMOS 디코더(120)에 의해 디코딩될 수 있으며, VH - V_TN 보다 낮은 입력전압들은 NMOS 디코더(122)에 의해 디코딩될 수 있다.

LCD 디스플레이 소자(12)의 번-인(burn-in)을 회피하기 위하여, 각각의 액정에 인가된 전압은 주기적으로 변경된다. 즉, 동일한 입력 디지털 데이터 D에 대해서, 액정(16)은 소스라인 출력의 상이한 레벨들로 충전되어야만 한다. 이를 위해서, 극성 제어신호(polarity control signal)인 POL_CLK 는, 디지털 값 D에 대해서, 2개의 전압들 중 어느 것이 인가될 지를 제어할 수 있다. 예를 들어, POL_CLK = 0 인 때에는, 소스라인 출력 V⁺(D)와 모든 소자들(12)의 공통 전극은 V_COM = V_COML 로 설정되며; POL_CLK = 1 인 때에는, 소스라인 출력 V^-(D)와 모든 소자들(12)의 공통 전극은 V_COM = V_COMH 로 설정된다. 여기서, 요구되는 바와같이, V⁺(D) - V_COML = V_COMH - V^-(D) 이다.

통상적인 LCD 드라이버(도3)에서는, 감마 보정된 입력 전압들의 세트 {V⁺ _GAMMA} = {V⁺ _GAMMA1, V⁺ _GAMMA2, ... V⁺ _GAMMAm} 또는 {V^- _GAMMA} = {V^- _GAMMA1, V^- _GAMMA2, ... V^- _GAMMAm}를 도5에 도시된 바와같은 저항기 네트워크(62)에 인가함으로써, 적절한 전압들 (V0, V1,.. V2ⁿ-1)이 D/A 디코더(32)에 제공되는 것이 전형적이다. 네트워크(62)에 있는 다수의 저항기들(64)은, V⁺(0) ~ V⁺(2ⁿ-1)(또는, V^-(0) ~ V^-(2ⁿ-1))를 디코더(32)에게 제공하는 전압 분배기처럼 동작한다. 2개 세트의 감마 보정된 입력 전압들 {V⁺ _GAMMA} 또는 {V^- _GAMMA}이 제공될 수 있으며, 진동(oscillating) 전압값들인 (V⁺ ₀/V^- ₀ ~ V⁺(2ⁿ-1)/V^-(2ⁿ-1))가 도1에 도시된 소자(12)의 각각의 결정(16)에 인가될 수 있다.

인가된 전압들은 극성 제어신호 POL_CLK의 레벨에 의존하여 진동한다. 특히, POL_CLK = 0 이면, {V⁺ _GAMMA}가 인가되며, POL_CLK = 1 이면, {V^- _GAMMA}가 인가된다. 따 라서, 변환기(52)의 입력들 D₀ ~ D_N-1(D)에 인가되는 각각의 디지털 값은, 특정한 극성 클럭 싸이클에 의존하여 D/A_out 에서 2개의 상이한 전압값들, V⁺(D)/V^-(D)을 생성할 수 있다. 특히, 각각의 V⁺/V^- 쌍은 동일한 색상/강도(intensity)에 해당하며, 그리고 V⁺ _GAMMA1 ＞ V⁺ _GAMMA2 ＞ ... V⁺ _GAMMAm 이고 V^- _GAMMA1 ＜ V^- _GAMMA2＜ ... V^- _GAMMAm 이다. V⁺ _GAMMAm 과 V^- _GAMMAm 은, V⁺ _GAMMAm + V_COML = V_COMH - V^- _GAMMAm 식에 관련된다. 도시된 실시예에서는, V⁺ _GAMMAj + V_COML = V_COMH - V^- _GAMMAj 이다. {V⁺ _GAMMA} 와 {V^- _GAMMA} 의 값을 변경시키는 것은 D/A 변환기의 비선형성을 V⁺(D) - V_COML = V_COMH - V^-(D) 로 조절한다.

따라서, D/A 디코더(100)는, 디스플레이(10)를 구동하는데 사용되는 몇몇 아날로그 전압들을 생성하기 위해 훌륭히 적응되었으며, 당업자들에게 능히 이해되는 바와같이 또 다른 다수의 사용예들을 가질 수도 있다. 하지만, 전술한 바와같이, 통상적인 LCD 어레이를 구동하기 위해서는, 각각의 데이터 입력 D는, 극성 클럭(POL_CLK) 싸이클에 따라, 상이한 2개의 전압들을 갖는 2개의 전압들에 상응해야 한다. 따라서, 디코더(100)은 디코더(32)를 대체하는 것으로서 이용될 수는 없다.

즉, 도5의 네트워크(62)를 이용하여 도3의 디코더(32)에서와 같이, 단순히 전압들 V⁺/V^- 을 인가하는 것만으로는 작동하지 않을 것인바, 왜나하면 입력들 I0, I1, I2,... I2^n-1-1 에 인가되는 전압들(즉, V0, V1, V2, ... V2^n-1-1)은 VL+│V_TP│보다 위에 남아있어야 하며, 반면에 I2^n-1, I2^n-1+1, ... I2ⁿ-1 에 인가되는 전압들(즉, V^n-1, V2^n-1+1, ... V2ⁿ¹-1)은 VH - V_TN 보다 아래에 남아있어야 하기 때문이다.

따라서, 본 발명의 예시적인 실시예에서는, V⁺ _GAMMA1 ＞ V⁺ _GAMMA2 ＞ ... V⁺ _GAMMAm 이고 V^- _GAMMA1 ＞ V^- _GAMMA2＞ ... V^- _GAMMAm인 {V⁺ _GAMMA} = {V⁺ _GAMMA1, V⁺ _GAMMA2, ... V⁺ _GAMMAm} 또는 {V^- _GAMMA} = {V^- _GAMMA1, V^- _GAMMA2, ... V^- _GAMMAm}가 선택되며, 그리고 극성 클럭(POL_CLK)의 교번 사이클에서 저항기 래더(ladder)에 인가되는바, 이는 디코더(100)의 입력들 I0 ~ I2ⁿ-1 에서, V⁺(0) ~ V⁺(2ⁿ-1) 와 V^-(0) ~ V^-(2ⁿ-1) 를 생성하기 위함이다. 이와 동시에, 필요에 따라, 클럭(130)의 대안적인 극성 클럭 사이클에서 데이터가 조절될 수도 있는데, 이는 VL + │V_TP│ 보다 높은 출력전압들을 제공하는 디지털 입력들이 PMOS 디코더(120)에 의해 일관되게 디코딩되고, 그리고 VH - V_TN 보다 낮은 출력전압들을 제공하는 디지털 입력들이 NMOS 디코더(122)에 의해 일관되게 디코딩되는 것을 보장하기 위함이다.

예시된 실시예에서, 세트 {V⁺ _GAMMA} 와 {V^- _GAMMA} 사이에서 스위칭하기 위한 논 리회로를 포함하는 회로(150)가 도10에 도시된다. 도시된 바와같이, {V⁺ _GAMMA} 또는 {V^- _GAMMA} 내의 전압들을 선택하기 위하여 m 개의 멀티플렉서(152)가 사용되는바, 이는 전압 분배기로서 기능하는 저항기 네트워크(154)(도5의 저항기 네트워크(60)와 유사함)의 m 개의 입력에 이들 전압값들을 제공하기 위한 것이다. 네트워크(154)는, 디코더(100)의 아날로그 입력들 I0 ~ I2ⁿ-1 에게, 세트 {V⁺0, V⁺1, ... V⁺2^n-1} 또는 {V^-0, V^-1, ... V^-2^n-1}를 각각 제공한다.

추가 멀티플렉서(156)는, D 및 그것의 상보비트

(인버터 158의 출력) 사이에서 선택하는바, 이는 D 및 그것의 상보비트

를 변환기(100)의 디지털 입력에 제공하기 위함이다. 일례로는 도2의 로드 레지스터(24) 및 레벨 시프터(26)와 같은 샘플링 레지스터, 로드 레지스터, 레벨 시프터를 들 수 있다. 멀티플렉서(152, 156)는 극성 클럭 신호 POL_CLK 에 의해 클럭킹된다.

POL_CLK = 0 인 경우, 멀티플렉서(152)는 {V⁺ _GAMMA}를 그 출력으로 선택하며, 멀티플렉서(156)는

를 그 출력으로 선택한다. 그 결과,

가 데이터 비트 입력이 되며,{V⁺0, V⁺1, ... V⁺2ⁿ-1}가 디코더(100)의 아날로그 입력 I0, I2,..I2ⁿ-1 이 된다. POL_CLK = 1 인 경우, 멀티플렉서(152)는 {V^- _GAMMA}를 그 출력으로 선택하 며, 멀티플렉서(156)는 D를 그 출력으로 선택한다. 그 결과, D가 데이터 비트 입력이 되며, {V^-0, V^-1, ... V^-2ⁿ-1} 가 디코더(100)의 아날로그 입력 I0, I2,..I2ⁿ-1 이 된다. 따라서, 입력 데이터 D에 대하여, POL_CLK = 0 이면, 디코더의 출력은 V⁺ _m 이며, 여기서 m =

이고 V_COM = V_COML 이다. POL_CLK = 1 이면, 디코더의 출력은 V^- _m 이며, 여기서 m = D 이고 V_COM = V_COMH 이다. 이렇게 되면, 비록 V⁺0 ＞ V⁺1 ＞ ... ＞ V⁺(2ⁿ-1) 및 V^-0 ＞ V^-1 ＞ ... ＞ V^-(2ⁿ-1) 인 경우에도, V⁺(D) - V_COML = V_COMH - V^-(D) 가 실현될 수 있다. 이러한 방식으로, 데이터 D의 비트들을 반전시킴으로써, VL + │V_TP│보다 큰 출력 전압들(세트 {V⁺ _GAMMA} 또는 {V^- _GAMMA})은 디코더(120)를 통해 스위칭될 수 있으며, 반면에 VH - V_TN 보다 작은 출력 전압들은 디코더(122)를 통해 스위칭될 수 있다.

사실, VL + │V_TP│보다 위에 있으며 VH - V_TN 보다 아래에 있는 전압들은 도9에 도시된 바와같이 중첩된 영역을 갖는다. VL ~ VH의 아날로그 출력 범위에 대해 0 ~ 2ⁿ-1 범위에 있는 디지털 데이터를 디코딩하기 위해서는, 2개 세트의 아날로그 입력 전압들이 PMOS 및 NMOS 디코더의 입력들에 제공되는바, 이는 VH - V_TN 보다 높은 출력전압들을 제공하는 디지털 입력들이 PMOS 디코더(120)에 의해 일관되게 디 코딩되는 것을 보장하고, VL + │V_TP│ 보다 아래인 출력전압들을 제공하는 디지털 입력들이 NMOS 디코더(122)에 의해 일관되게 디코딩되는 것을 보장하고, 그리고 VL + │V_TP│와 VH - V_TN 사이의 출력 전압들을 제공하는 디지털 입력들이 PMOS 디코더(120) 또는 NMOS 디코더(122)에 의해 디코딩될 수도 있음을 보장하기 위한 것이다.

네트워크(60)(또는 네트워크 154)의 출력 전압들이 또한 도5에 도시된다. 도시된 바와같이, 세트 {V⁺ _GAMMA}가 인가된 이후, 네트워크(154)의 i 번째 출력은, POL_CLK = 0 의 양성 사이클(positive cycle)에 대응하는 아날로그 전압인 V⁺ _i 이다. 그리고 세트 {V^- _GAMMA}가 인가된 이후, 래더(154)의 i 번째 출력은, 아날로그 전압 V^- _i 에 대응하며, 이는 POL_CLK = 1 의 음성 사이클(negative cycle)에 대응한다. {V⁺ _GAMMA} 와 {V^- _GAMMA}는, 특정한 감마 보정된 비선형적인 디지털-아날로그 변환을 위한 기준 레벨들이며, 이는 감마 커브(GAMMA curve)에 대응하며 그리고 특정 디스플레이에 매칭시키기 위해 선택될 수도 있다.

또한, 이해되는 바와 같이, 전술한 디코더는, 개시된 것과 같은 디스플레이 구동기에서, 또는 다른 디스플레이 구동기에서, 또는 디지털-아날로그 변환(비선형 디지털-아날로그 변환을 포함)을 요구하는 또 다른 회로/디바이스들에서 다양한 응 용예들을 가질 수 있다. 다른 적절한 동작 임계전압들 및 V_TP, V_TN 값들에서 동작하는 변환기들이 용이하게 형성될 수 있다.

또한, 디코더(100)는, 사용하지 않을 때에 PMOS 디코더 또는 NMOS 디코더를 파워 다운(power down)시킴으로써, 전력소모를 감소하기 위해서 좀더 수정될 수도 있다. 도11은 수정된 디코더(100')를 도시한 도면이다. 도11에서, 첫번째 컬럼의 N형 D/A 디코더(120')(디코더 120과 유사함)에 있는 스위치들(102') 또는 첫번째 컬럼의 P형 D/A 디코더(122')(디코더 122과 유사함)에 있는 스위치들(104')은, 하나 이상의 추가 제어입력들을 이용하여 모두 턴오프될 수도 있다. 상세히 설명하면, N형 디코더(120')와 P형 디코더(122')의 첫번째 컬럼에 있는 스위치들(102')을 제어하기 위해, 비트 D0(및 그 상보비트 BD0)를 이용하는 대신에, 4개의 제어 입력들 D00, D01, D02, 및 D04 가 이용된다. 제어 입력 D00 및 D01은 N형 디코더(120')를 제어하기 위해 이용되며, 그리고 제어 입력 D02 및 D03은 P형 디코더(122')를 제어하기 위해 이용된다. 또한, 제어 입력 D00 및 D01은, N형 디코더(120')의 첫번째 컬럼에 있는 트랜지스터들(102')을 턴오프(shut-off)하는데 이용될 수도 있으며 또는 아날로그 전압들을 스위칭할 수도 있다. 이와 유사하게, 제어 입력 D02 및 D03은, P형 디코더(122')의 첫번째 컬럼에 있는 트랜지스터들(104')을 턴오프하는데 이용될 수도 있으며 또는 아날로그 전압들을 스위칭할 수도 있다. 따라서, 제어 입력 D00, D01은 디코더(120')를 실질적으로 파워 다운시키기 위해 이용될 수도 있으며, 그리고 제어 입력 D02, D03은 디코더(122')를 실질적으로 파워 다운시키기 위 해 이용될 수도 있다. 또한, 디코더들(120', 122') 각각의 첫번째 컬럼에 있는 트랜지스터들(102', 104')은, 디코딩되는 데이터 D의 최상위비트(MSB)에 따라 턴오프될 수도 있다. 이러한 방식으로, 현재 이용되고 있지 않은 n-1 비트 디코더(120' 또는 122')가 효과적으로 턴오프된다. 턴오프된 디코더(120' 또는 122')의 입력들에 인가된 전압들과 관련 전류들은, 경우에 따라서는, 트랜지스터(102', 104')의 첫번째 컬럼을 넘어서 전달되지 않는다.

데이터 D의 최상위비트(MSB)와 최하위비트(LSB)를 디코딩하는데 이용될 수 있는 논리회로(160)가 도12에 도시되어 있는바, 이는 이후 제어 입력 D01, D02, D03 및 D04를 구동하는데 이용될 수 있다. 표1에 예시된 최하위비트(LSB) D0와 최상위비트(MSB) D_n-1 를 디코딩하기 위해서, 2개의 낸드 게이트들(162, 164), 두개의 노어 게이트들(166, 168), 및 3개의 인버터들(170, 172, 174)이 제공될 수 있는바, 이는 도12에 예시된 바와 같다.

예시적인 디코더들(100, 100')은, 2¹ + 2² + ... + 2ⁿ 개의 트랜지스터 스위치들을 갖는 컬럼들을 포함한다. 또 다른 다양한 스위치/컬럼 배열들도 가능하다.

예를 들면, 4-비트 디코더는 도13에 도시된 바와같이 2³(1+1+1+2¹) 개의 스위치들을 갖게 구성될 수도 있으며, 또는 도14에 도시된 바와같이 2²(1+1+2¹+2²) 개의 스위치들을 갖게 구성될 수도 있는바, 이는 면적을 절약하고, 트랜지스터 팬아웃(fan out)을 감소시키고, 그리고 구동능력을 제공하기 위함이다. 물론, P형 및 N형 n-1 비트 디코더들 사이에서 선택하는데 이용되는 선택기는 다수의 P형 및 N형 스위치들로 구성된다. 예를 들어, D3에 의해 구동되는 도13의 선택기는 4개의 PMOS 트랜지스터들과 4개의 NMOS 트랜지스터들을 이용하여 구성된다. D3에 의해 구동되는 도14의 선택기는 2개의 PMOS 트랜지스터들과 4개의 NMOS 트랜지스터들을 이용하여 구성된다. 해당 기술분야의 당업자라면 n-1 비트 선택기를 형성하기 위하여, 다른 트랜지스터 스위치 구성들이 이용될 수도 있음을 능히 이해할 것이다.

이해되는 바와같이 비록, 디코더(100, 100')에 관한 실시예들이 PMOS 및 NMOS 트랜지스터/스위치를 이용하고 있지만, 본 발명에 따른 유사한 디코더들은 또 다른 p형/n형 트랜지스터들을 이용하여 형성될 수도 있다. 예를 들면, 바이폴라 접합 트랜지스터(BJT)(예컨대, PNP/NPN) 트랜지스터 스위치를 이용하는 디코더가 형성될 수도 있다.

전술한 실시예들은 단지 예시적인 목적으로 의도된 것이며, 본 발명을 이에 한정하고자 한 것이 아니다. 본 발명을 실시하기 위한 전술된 실시예들은, 형태, 부품들의 배열, 동작의 세부사항 및 순서에 있어서 많은 변형예들을 가질 수 있다. 본 발명은, 첨부된 특허청구범위에 정의된 바와같이, 이러한 많은 변형예들을 그 기술적 사상의 범위 내에 포괄하도록 의도된 것이다.

Claims

n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법으로서,

상기 n 비트 디지털 입력신호에 의존하여, 제 1 임계값보다 높은 아날로그 전압들 중에서 제 1 아날로그 전압을 다수의 p형 트랜지스터 스위치들을 이용하여 선택하는 단계;

상기 n 비트 디지털 입력신호에 의존하여, 제 2 임계값보다 낮은 아날로그 전압들 중에서 제 2 아날로그 전압을 다수의 n형 트랜지스터 스위치들을 이용하여 선택하는 단계, 상기 제 2 임계값은 상기 제 1 임계값보다 높으며; 및

상기 n 비트 디지털 입력신호에 의존하여, 상기 제 1 아날로그 전압과 상기 제 2 아날로그 전압 중 하나를, 상기 아날로그 출력신호로서 선택하는 단계

를 포함하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
제1항에 있어서,

상기 p형 트랜지스터 스위치들 각각은 PMOS 트랜지스터 스위치로 형성되며, 그리고 상기 n형 트랜지스터 스위치들 각각은 NMOS 트랜지스터 스위치로 형성되는 것을 특징으로 하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
제2항에 있어서,

상기 p형 트랜지스터 스위치들 각각은 하나의 PMOS 트랜지스터를 이용하여 형성되며, 그리고 상기 n형 트랜지스터 스위치들 각각은 하나의 NMOS 트랜지스터를 이용하여 형성되는 것을 특징으로 하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
선행하는 청구항들 중 어느 한 항에 있어서,

상기 제 1 아날로그 전압과 제 2 아날로그 전압은, 상기 n 비트 디지털 입력신호의 n-1 비트들을 이용하여 각각 선택되는 것을 특징으로 하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
제4항에 있어서,

상기 제 1 아날로그 전압과 제 2 아날로그 전압 중 하나는, 상기 n 비트 디지털 입력신호의 일(one) 비트를 이용하여 선택되는 것을 특징으로 하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
선행하는 청구항들 중 어느 한 항에 있어서,

클럭 신호에 의존하여, 상기 제 1 임계값보다 높은 상기 아날로그 전압들과 상기 제 2 임계값보다 낮은 상기 아날로그 전압들을 주기적으로 변경시키는 단계

를 더 포함하는 것을 특징으로 하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
제6항에 있어서,

상기 제 1 임계값보다 높은 상기 아날로그 전압들과 상기 제 2 임계값보다 낮은 상기 아날로그 전압들은 전압 분배기를 이용하여 제공되며, 그리고 상기 전압 분배기에 인가되는 전압들은 상기 클럭 신호에 의존하여 변경되는 것을 특징으로 하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
선행하는 청구항들 중 어느 한 항에 있어서,

상기 아날로그 출력신호는 디스플레이의 소자를 구동하는 것을 특징으로 하는 n 비트 디지털 입력신호를 아날로그 출력신호로 변환하는 방법.
디지털 값을 아날로그 출력신호로 변환하는 방법으로서,

상기 디지털 값을 n 비트들로 수신하는 단계;

임계전압보다 높은 값을 갖는 아날로그 PMOS 디코더 출력신호를 제공하기 위해서, 상기 n 비트들 중 n-1 비트를 n-1 비트 PMOS 디코더를 이용하여 디코딩하는 단계;

상기 임계전압보다 낮은 값을 갖는 NMOS 디코더 출력신호를 제공하기 위해서, 상기 n 비트들 중 n-1 비트를 n-1 비트 NMOS 디코더를 이용하여 디코딩하는 단계; 및

상기 아날로그 출력신호를 제공하기 위해서, 상기 NMOS 디코더 출력신호와 PMOS 디코더 출력신호 중에서 하나를 선택하는 단계

를 포함하는 디지털 값을 아날로그 출력신호로 변환하는 방법.
디지털-아날로그(digital to analog) 디코더로서,

n 비트의 디지털 입력을 수신하는 n 개의 입력들;

임계전압보다 높은 값을 갖는 아날로그 PMOS 디코더 출력신호를 제공하기 위해 상기 디지털 입력의 n-1 비트를 디코딩하는 n-1 비트 PMOS 디코더;

상기 임계전압보다 낮은 값을 갖는 아날로그 NMOS 디코더 출력신호를 제공하기 위해 상기 디지털 입력의 n-1 비트를 디코딩하는 n-1 비트 NMOS 디코더; 및

아날로그 출력신호를 제공하기 위해, 상기 NMOS 디코더 출력신호와 PMOS 디코더 출력신호 중 하나를 선택하는 선택기

를 포함하는 디지털-아날로그 디코더.
제10항에 있어서,

상기 n-1 비트 PMOS 디코더는 2ⁿ-2 개의 PMOS 트랜지스터 스위치들을 포함하며, 그리고 상기 n-1 비트 NMOS 디코더는 2ⁿ-2 개의 NMOS 트랜지스터 스위치들을 포함하는 것을 특징으로 하는 디지털-아날로그 디코더.
제10항 또는 제11항에 있어서,

상기 선택기는 PMOS 트랜지스터 및 NMOS 트랜지스터 스위치로 구성된 것을 특징으로 하는 디지털-아날로그 디코더.
제10항 내지 제12항 중 어느 한 항에 있어서,

상기 n-1 비트 NMOS 디코더는 상기 n-1 비트 NMOS 디코더를 실질적으로 파워 다운시키기 위한 제어 입력을 포함하며, 그리고 상기 n-1 비트 PMOS 디코더는 상기 n-1 비트 PMOS 디코더를 실질적으로 파워 다운시키기 위한 제어 입력을 포함하는 것을 특징으로 하는 디지털-아날로그 디코더.
제13항에 있어서,

상기 아날로그 출력신호를 제공하지 않도록 상기 NMOS 디코더와 PMOS 디코더 중 하나를 실질적으로 파워 다운시키기 위해, 상기 제어 입력들은 상기 n 개의 입력들 중 하나에 의해 제어되는 것을 특징으로 하는 디지털-아날로그 디코더.
p형 트랜지스터 및 n형 트랜지스터 스위치를 포함하는 디지털-아날로그(digital to analog) 디코더로서,

n 비트의 디지털 입력을 수신하는 n 개의 입력들;

상기 n 비트 디지털 입력신호에 의존하여, 제 1 임계값보다 높은 아날로그 전압들 중에서 제 1 아날로그 전압을 선택하기 위한 다수의 p형 트랜지스터 스위치들;

상기 n 비트 디지털 입력신호에 의존하여, 제 2 임계값보다 낮은 아날로그 전압들 중에서 제 2 아날로그 전압을 선택하기 위한 다수의 p형 트랜지스터 스위치들, 상기 제 2 임계값은 상기 제 1 임계값보다 높으며; 및

아날로그 출력신호를 제공하기 위해, 상기 제 1 아날로그 전압과 상기 제 2 아날로그 전압 중에서 하나를 선택하는 선택기

를 포함하는 디지털-아날로그 디코더.
제15항에 있어서,

상기 임계값보다 높으며, 그리고 상기 임계값보다 낮은 상기 아날로그 전압들을 수신하기 위한 2ⁿ 개의 아날로그 입력들을 포함하는 것을 특징으로 하는 디지털-아날로그 디코더.
제16항에 있어서,

상기 아날로그 입력들 중에서 2^n-1 개는 상기 임계값보다 높은 상기 아날로그 전압들을 수신하기 위한 것이며, 그리고 상기 아날로그 입력들 중에서 2^n-1 개는 상기 임계값보다 낮은 상기 아날로그 전압들을 수신하기 위한 것임을 특징으로 하는 디지털-아날로그 디코더.
제15항 내지 제17항 중 어느 한 항에 있어서,

상기 p형 트랜지스터 스위치들 각각은 PMOS 트랜지스터 스위치로 형성되며, 그리고 상기 n형 트랜지스터 스위치들 각각은 NMOS 트랜지스터 스위치로 형성되는 것을 특징으로 하는 디지털-아날로그 디코더.
제18항에 있어서,

상기 p형 트랜지스터 스위치들 각각은 하나의 PMOS 트랜지스터를 이용하여 형성되며, 그리고 상기 n형 트랜지스터 스위치들 각각은 하나의 NMOS 트랜지스터를 이용하여 형성되는 것을 특징으로 하는 디지털-아날로그 디코더.
제15항 내지 제19항 중 어느 한 항에 있어서,

상기 선택기는 PMOS 트랜지스터 및 NMOS 트랜지스터 스위치로 형성되는 것을 특징으로 하는 디지털-아날로그 디코더.
제15항 내지 제20항 중 어느 한 항에 있어서,

상기 p형 트랜지스터들은 n-1 비트 p형 디코더를 형성하기 위해서 상호연결되며, 그리고

상기 n-1 비트 p형 디코더에 제공된 아날로그 신호들이 상기 p형 트랜지스터 스위치들을 통하여 상기 n-1 비트 p형 디코더의 출력쪽으로 전달되는 것을 방지하기 위해, 상기 다수의 p형 트랜지스터 스위치들의 적어도 일부에 상호연결된 제어입력을 더 포함하는 것을 특징으로 하는 디지털-아날로그 디코더.
제21항에 있어서,

상기 p형 트랜지스터들은 컬럼들로 배열되며, 그리고

상기 제어입력은, 상기 아날로그 입력들 중에서 2^n-1 개를 수신하는 하나의 컬럼에 있는 상기 p형 트랜지스터들을 턴오프시키는 것을 특징으로 하는 디지털-아날로그 디코더.
제15항 내지 제22항 중 어느 한 항에 있어서,

상기 n형 트랜지스터들은 n-1 비트 n형 디코더를 형성하기 위해서 상호연결되며, 그리고

상기 n-1 비트 n형 디코더에 제공된 아날로그 신호들이 상기 n형 트랜지스터 스위치들을 통하여 상기 n-1 비트 n형 디코더의 출력쪽으로 전달되는 것을 방지하기 위해, 상기 다수의 n형 트랜지스터 스위치들의 적어도 일부에 상호연결된 제어입력을 더 포함하는 것을 특징으로 하는 디지털-아날로그 디코더.
제23항에 있어서,

상기 n형 트랜지스터들은 컬럼들로 배열되며, 그리고

상기 제어입력은, 상기 아날로그 입력들 중에서 2^n-1 개를 수신하는 하나의 컬럼에 있는 상기 n형 트랜지스터들을 턴오프시키는 것을 특징으로 하는 디지털-아 날로그 디코더.
디지털-아날로그(digital to analog) 디코더 회로로서,

제15항 내지 제24항 중 어느 한 항의 디지털-아날로그 디코더;

인가된 클럭의 교번 사이클들에서 상기 아날로그 입력들에 인가되는 아날로그 전압들을 변경시키는 적어도 하나의 멀티플렉서

를 포함하는 디지털-아날로그 디코더 회로.
제25항에 있어서,

상기 아날로그 입력들에 인가되는 상기 아날로그 전압들을 제공하기 위한 저항기 네트워크를 포함하는 것을 특징으로 하는 디지털-아날로그 디코더 회로.
제26항에 있어서,

상기 인가된 클럭의 교번 클럭 사이클들에서 상기 디지털 입력들에 제공된 디지털 데이터를 변경하기 위한 데이터 컨디션(data condition)을 포함하는 것을 특징으로 하는 디지털-아날로그 디코더 회로.
제27항에 있어서,

상기 데이터 컨디셔너(data conditioner)는, 상기 인가된 클럭의 교번 클럭 사이클들에서 상기 n 비트들을 반전시키는 인버터를 포함하는 것을 특징으로 하는 디지털-아날로그 디코더 회로.