WO2006041035A1 - 有機ｅｌ駆動回路および有機ｅｌ表示装置 - Google Patents

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WO2006041035A1
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transistor
output
organic
circuit
transistors
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PCT/JP2005/018647
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Jun Maede
Masanori Fujisawa
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Rohm Co., Ltd
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Definitions

  • Organic EL drive circuit and organic EL display device
  • the present invention relates to an organic EL drive circuit and an organic EL display device, and more specifically, in series with an output-side transistor of a DZA conversion circuit (DZA) provided inside a current drive circuit in a noisy matrix type organic EL display panel.
  • DZA DZA conversion circuit
  • the present invention relates to an organic EL drive circuit that can prevent the depletion layer from being burned by hot carriers of a relatively high withstand voltage transistor that is inserted, and can prevent burn-in of the organic EL panel due to a decrease in output current.
  • a reference current is generated by a reference current generation circuit that operates at a power supply voltage of about 3V to 5V.
  • This reference current is distributed by the reference current distribution circuit corresponding to each terminal pin of the OLED panel.
  • the distributed reference current corresponding to each terminal pin is sent to a DZA etc. provided for each terminal pin and used as a reference driving current corresponding to the terminal pin.
  • the display data is converted to DZA based on this reference drive current to generate drive currents according to the display data, and the same is provided for each terminal pin.
  • the output current of the output current source is sent as a drive current to the terminal pin of the organic EL panel, and each organic EL element provided for the terminal pin is driven to emit light (Patent Document 1).
  • the current drive circuit is provided with a drive circuit that operates with a low power supply voltage of about 3V to 5V and a circuit that operates with a high power supply voltage of about 15V to 20V. Therefore, a circuit that operates across two power supply voltages is required between them.
  • the output side transistor of DZA which consists of a current mirror circuit, is responsible for this circuit. Therefore, the input side transistor of the DZA current mirror circuit operates with a power supply voltage of 3V to 5V, and the output side transistor of the current mirror circuit becomes a circuit that operates with a high power supply voltage of about 15V to 20V.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-308043
  • a high breakdown voltage MOS transistor is used as an output side transistor of the current mirror circuit constituting the DZA shown in Patent Document 1. Since a large number of output side transistors are provided with digit weights for DZA conversion, the number of high voltage transistors is very large. Therefore, there is a problem that the area occupied by DZA increases.
  • the output side transistor of the current mirror circuit can be made a low withstand voltage transistor, and there is an advantage that the area occupied by the output side transistor can be reduced.
  • the driving current of the organic EL element sent out to the terminal pin is set to a peak current at the beginning of driving in order to drive the organic EL element serving as a capacitive load by initial charging.
  • the generation of the peak current in the drive current may be performed in the circuit before the DZA or after the DZA.
  • a peak current generation circuit is placed between the DZA and the output stage current source (Patent Document 2).
  • a peak current generation circuit is provided on the input side of a DZA current mirror circuit (Patent Document 3).
  • Patent Document 2 Japanese Patent Laid-Open No. 2003-234655
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2003-308043
  • the drain-source voltage VDS of the relatively high breakdown voltage MOS transistor inserted in series must be set large. Disappear. As a result, the drain voltage VD exceeds the saturation voltage VDsat due to voltage fluctuation on the high power supply voltage side, etc. If the gate-source voltage is VGS and the gate threshold is Vth, VGS-Vth ⁇ VDS may occur. The As a result, hot carriers are generated on the drain side of the relatively high V, withstand voltage MOS transistor inserted in series with the output side transistor of the current mirror circuit.
  • the high drain voltage VD is applied to the MOS transistor having a relatively high breakdown voltage as described above.
  • the pinch-off is fixed, and this appears as a burn-in phenomenon of the depletion layer in which the depletion layer between the channel drains remains.
  • the gate oxide film is charged up, the gate threshold Vth is increased, and the output current is decreased. For this reason, the brightness of the organic EL element driven by the corresponding drive current of the terminal pin force is lowered, and a display screen burn-in phenomenon occurs.
  • An object of the present invention is to solve the above-mentioned problems of the prior art, and burn-in of a depletion layer by a hot carrier of a relatively high breakdown voltage transistor inserted in series with the output side transistor of ⁇ / A. It is an object of the present invention to provide an organic EL driving circuit that can prevent the phenomenon and prevent burn-in of the display screen of the organic EL panel due to a decrease in output current.
  • Another object of the present invention is to provide an organic EL display device capable of preventing the display screen of an organic EL panel from being burned due to a decrease in the output current of a relatively high voltage transistor of a DZA conversion circuit.
  • the organic EL drive circuit and the organic EL display device are configured such that a DZA conversion circuit configured by a current mirror circuit receives a predetermined current from an input side transistor of the current mirror circuit.
  • a DZA conversion circuit configured by a current mirror circuit receives a predetermined current from an input side transistor of the current mirror circuit.
  • the organic EL drive circuit that outputs the display current to the terminal pin of the organic EL panel by converting the display data to DZA or the current that is the basis of the drive current to the output terminal of the DZA conversion circuit.
  • a series circuit of first and second transistors is provided between the output side transistor and the output terminal of the current mirror circuit, and the input side transistor and the output side transistor have lower withstand voltage than the first and second transistors.
  • a transistor, an input-side transistor connected to the first power line via a circuit element or a circuit, and a series circuit is another circuit element Or, it is connected to the second power supply line having a higher voltage than the first power supply line through some other circuit.
  • a plurality of transistors having a relatively high breakdown voltage are provided in series between the output side of the DZA in the current mirror circuit configuration and the output terminal of the DZA, thereby forming the current mirror circuit.
  • the transistor is composed of a transistor with a low withstand voltage, and an analog conversion current is obtained at a predetermined output terminal of the DZA.
  • the output side transistor of the DZA can be made an element having a low breakdown voltage like the input side transistor, and the exclusive area of the DZA can be reduced.
  • the output side transistor is a low withstand voltage transistor, the number of elements with a relatively high withstand voltage can be reduced in the DZA having the current mirror circuit configuration.
  • the drain voltage of each relatively high voltage transistor that constitutes the DZA can be suppressed to the hot carrier induced voltage VDshc or less. it can.
  • FIG. 1 is a block diagram of an organic EL drive circuit in a passive organic EL panel of an embodiment to which the organic EL drive circuit of the present invention is applied
  • Fig. 2 is a circuit configuration of a transistor cell constituting the DZA
  • FIG. 3 is an explanatory diagram of the aging characteristics of the output current of the DZA when a two-stage series circuit of a high voltage source follower is provided between the output stage current source and the output terminal of the DZA.
  • 10 is a column driver IC of an organic EL drive circuit
  • 11 is its ⁇
  • ⁇ 12 is a constant current source that generates a reference drive current Ir
  • 14 to 16 are constant current sources.
  • a voltage bias circuit 17 is a control circuit
  • 18 is a register for storing display data
  • 19 is an MPU.
  • the DZA11 is configured by a current mirror circuit including an input side transistor cell TNa and output side transistor cells TNb to TNn.
  • Each of the transistor cells TNa to TNn has a drain terminal D, gate terminals Gl and G2, an input terminal Di n, and a source terminal S.
  • the N-channel transistors Trl to Tr3 shown in FIG. The cell circuit 1 is connected in series in the vertical direction.
  • the source terminal S of each cell circuit 1 is connected to the ground GND.
  • the input terminal Din of the cell circuit 1 of the transistor cell TNa is connected to the bias line Va and maintained in the ON state.
  • the input terminal Din of each cell circuit 1 of each transistor cell TNb to TNn receives the display register 18 force display data D0 to Dn_l, respectively, and the switch circuit SW of each transistor cell TNb to TNn (transistor Tr3 of each cell circuit 1) Is turned ON and OFF according to the display data D0 to Dn-l.
  • the display data D0 to Dn-1 is also set in the display register 18 according to the latch pulse LP of the control circuit 17.
  • each cell circuit 1 of each of the transistor cells TNa to TNn are connected in common, and the gate terminal G2 of the cell circuit 1 of the transistor cell TNa is connected to the input terminal 11a of the DZA 11 Has been.
  • the drain terminal D of the cell circuit 1 of the transistor cell TNa is also connected to the input terminal 11a of the DZA11.
  • the transistor Tr2 of the cell circuit 1 of the transistor cell TNa is diode-connected and becomes an input side transistor of the transistor Tr2 force S current mirror circuit, and receives the drive current Ir from the constant current source 12.
  • the input side transistor cell as in the cell circuit 1 indicated by the dotted line in FIG. Two TNa are provided in parallel, and the input terminal Din of the cell circuit 1 of the second input-side transistor cell TNa provided in parallel is a control pulse that generates a peak current without being connected to the bias line Va ( It is turned ON during the period when peak current is not generated in response to the inverted signal (not shown).
  • the two input side transistor transistors The drive current Ir of the current source 12 is shunted to TNa, and the drive current of the input side transistor during steady driving can be lowered.
  • the gate width ratio of the second input-side transistor cell TNa is 1: n with respect to the first input-side transistor cell TNa (n is an integer greater than or equal to 2).
  • the constant current source 12 is connected to a power supply line + VDD of about 5V, which corresponds to the output current source of the reference current distribution circuit.
  • the input side transistor composed of a current mirror circuit receives the reference current, and the reference current is replicated as a mirror current to a number of output side transistors provided in parallel to correspond to the pins. It is a circuit to distribute.
  • the output side transistor is a constant current source 12.
  • each cell circuit 1 of each of the transistor cells TNb to TNn is connected to a correspondingly high-pressure N-channel transistor Q1 through a source / drain of a relatively high-pressure N-channel transistor Q1 Commonly connected to Q2 source.
  • the drain of transistor Q2 is connected to the output terminal 1 lb of DZA11.
  • the transistors Ql and Q2 form a two-stage source follower series circuit with respect to the input side transistors TPu and TPx of the current mirror current output circuit 13.
  • the drain terminals D of the transistor cells TNb to TNn are connected to the output terminal l ib via the series circuit of the relatively high-pressure transistors Ql and Q2.
  • the output terminal 11 b is connected to the input terminal 13 b of the current mirror current output circuit 13.
  • the drain terminals D of the respective transistor cells TNb to TNn are set to 5V or less, like the transistor cell T Na on the input side. Limited. Therefore, even if the power supply voltage + Vcc fluctuates slightly, the drain voltage of each transistor Ql, Q2 is divided into a high power supply voltage, so the hot carrier induced voltage VDshc or a voltage lower than that In addition, each drain voltage can be suppressed.
  • the drive current la is input to the input terminal 13b of the output stage current mirror circuit 13 on the other hand.
  • the output stage current mirror circuit 13 includes P-channel MOSFET transistors TPu and TPw that form a current mirror circuit for base current correction drive, and an output stage current mirror circuit. It has P-channel MOSFET transistors TPx and TPy!
  • the channel width (gate width) ratio of the transistor TPx and transistor TPy in the output stage current mirror circuit 13 is 1: N (where N> 1), and the source of these transistors is the power supply line + V DD (5V) It is connected to a higher voltage, for example, a power line + Vcc of about + 15V to 20V.
  • the output of the output side transistor TPy is connected to the output pin 10a on the column side, and during driving, an N X la driving current is passed through the output pin 10a to drive the organic EL panel in current.
  • An organic EL element 9 is connected between the output pin 10a and the ground GND.
  • the output pin 10 a is a column pin of the organic EL element 9 and an output terminal of the output stage power lent mirror circuit 13 at the same time.
  • 13a is a bias circuit of the output stage current mirror circuit 13 in which N-channel transistors are cascade-connected in three stages, and Vb is its bias line.
  • a reset switch circuit SW is provided between the output pin 10a and the ground GND.
  • the reset switch circuit SW receives the reset signal RS from the control circuit 17.
  • the gate terminal G1 of each cell circuit 1 connected in common to each transistor cell TNa to TNn is connected to the constant voltage bias circuit 14.
  • the transistor T1 on the upstream side of each cell circuit 1 is set to the ON state with a predetermined resistance value.
  • This gate voltage VGL is about 3V.
  • the gates of the transistors Q1 are connected in common and connected to the constant voltage noise circuit 15, and set to an ON state with a predetermined resistance value at a gate voltage VGM set by this, for example, 5V. Further, the gate of the transistor Q2 is connected to the constant voltage noise circuit 16, and is set to the ON state with a predetermined resistance value at the gate voltage VGH set by this, for example, 10V. With these gate voltages VGM, VGH, the drain terminals D of the transistor cells TNb to TNn are limited to 5 V or less in the drain voltage of each transistor Trl of each cell circuit 1, and a transistor with a low breakdown voltage is sufficient.
  • the transistors Ql and Q2 are inserted in series with the output side transistor, and the operation voltage of the transistor TPa and each of the transistor cells TNa to TNn is lowered by causing a relatively large voltage drop by these transistors. be able to.
  • each transistor Q1 is connected to the constant voltage bias circuit 14 so that each transistor
  • the voltages at the drain terminals D of the transistor cells TNb to TNn can be set to substantially equal values.
  • a transistor with a low withstand voltage can be used for each transistor cell TNb to TNn on the output side of D / A11.
  • the relatively high breakdown voltage transistors Ql and Q2 inserted between the output terminal l ib and each of the transistor cells TNb to TNn are unlikely to generate hot carriers because the drain voltage is divided between these transistors.
  • the output-side transistor is a transistor with a low withstand voltage, the number of elements with a relatively high withstand voltage is reduced in the DZA having the current mirror circuit configuration.
  • the area occupied by DZA can be reduced and the DZA conversion accuracy can be improved, and the display screen burn-in phenomenon caused by the decrease in output current due to hot carriers of DZA transistors Ql and Q2 can be prevented.
  • the numbers X I, X 2, X 4... Corresponding to each transistor cell indicate the number of cell circuits 1 connected in parallel. There is no parallel connection for X1.
  • the output side transistor cells TNb to TNn have digit weights on their outputs.
  • the cell circuit 1 constituting each transistor cell TNa to TNn of the DZA11 is stacked vertically between the source / drain, the power supply line, and the ground line GND. It consists of three N-channel transistors Trl to Tr3 connected in series.
  • the transistor Tr3 constitutes a switch circuit circuit SW, and its source is connected to the source terminal S.
  • the drain of the transistor Trl is connected to the drain terminal D.
  • the gate of transistor Tr2 is connected to gate terminal G1, and the gate of transistor Tr3 is connected to gate terminal G2.
  • the back gates of the transistors Trl to Tr3 are connected to the source terminal S in common.
  • FIG. 3 shows the output of a series circuit of a high-voltage two-stage source follower consisting of transistors Ql and Q2.
  • FIG. 3 is an explanatory diagram of the aging characteristics of the output current of DZAll shown in FIG. 1 provided between the terminal lib and each transistor cell TNb to TNn.
  • the vertical axis is the output current la A]
  • the horizontal axis is the time t [h].
  • the transistor Q1 connected by the transistor Q2 is connected to only one stage between the output terminal lib of the DZA and the output side transistor. Is the case.
  • Graph B is the case of the above embodiment in which the transistors Ql and Q2 are connected in series to the output terminal lib.
  • the power supply voltage + Vcc is set to about 110% higher at 22V.
  • a plurality of transistors Q1 having a relatively high withstand voltage are provided corresponding to the outputs (drains D) of the output side transistors TNb to TNn of the current mirror circuit in DZA. These transistors Q1 are connected in series to one transistor Q2. However, according to the present invention, the output accuracy of the output transistor cells TNb to TNn of the current mirror circuit with respect to one series circuit of the transistors Ql and Q2 is reduced. ) Can be connected in common.
  • the output stage current source is driven by the output current of the DZA.
  • the present invention directly connects the output side of the DZA to the high power supply voltage line without interposing the output stage current source.
  • the present invention can be applied even when the output current of the DZA is sent directly to the terminal pin of the OLED panel by being connected via another element or other circuit.
  • the power of the drive circuit in the organic EL display panel as an example The present invention can of course be applied to the drive circuit of an active matrix type organic EL display panel.
  • the power indicating DZA mainly composed of N-channel MOS transistors.
  • This DZA is a P-channel MOS transistor! /, Of course, it may be a circuit combining this with an N-channel MOS transistor. It is. Further, in the embodiment, the power using a MOS transistor. Of course, in the present invention, a bipolar transistor may be used in place of a MOS transistor.
  • FIG. 1 is a block diagram of an organic EL drive circuit in a passive organic EL panel of one embodiment to which the organic EL drive circuit of the present invention is applied.
  • FIG. 2 is an explanatory diagram of a circuit configuration of a cell circuit constituting the DZA.
  • FIG. 3 is an explanatory diagram of the aging characteristics of the output current of the DZA when a two-stage series circuit of a high voltage source follower is provided between the output stage current source and the output terminal of the DZA. Explanation of symbols

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Description

有機 EL駆動回路および有機 EL表示装置
技術分野
[0001] この発明は、有機 EL駆動回路および有機 EL表示装置に関し、詳しくは、ノッシブ マトリックス型有機 EL表示パネルにおける電流駆動回路の内部に設けられる DZA 変換回路 (DZA)の出力側トランジスタに直列に挿入される比較的高い耐圧のトラン ジスタのホットキャリアによる空乏層の焼き付き現象を防止し、もって出力電流の低下 による有機 ELパネルの焼き付きを防止することができるような有機 EL駆動回路に関 する。
背景技術
[0002] ノッシブマトリックス型ある!/、はァクディブマトリックス型の有機 EL表示パネルでは、 消費電力を低減するために、 3V〜5V程度の電源電圧で動作する基準電流発生回 路で基準電流を生成して、この基準電流を有機 ELパネルの各端子ピンに対応に基 準電流分配回路で分配している。分配された各端子ピン対応の基準電流は、各端子 ピン対応に設けられた DZA等に送られ、端子ピン対応の基準駆動電流とされる。端 子ピン対応に設けられた DZAでは、この基準駆動電流に基づ!/、て表示データを D ZA変換して表示データに応じた駆動電流を生成して同じく各端子ピン対応に設け られた電源電圧 15V〜20V程度で動作する出力電流源を駆動する。出力電流源の 出力電流は、有機 ELパネルの端子ピンに駆動電流として送出され、端子ピン対応に 設けられた有機 EL素子をそれぞれ発光駆動する (特許文献 1)。
そのため、電流駆動回路には、 3V〜5V程度の低い電源電圧で動作する駆動回 路と 15V〜20V程度の高い電源電圧で動作する回路とがそれぞれ設けられている。 そこで、これらの間には、 2つの電源電圧をまたがって動作する回路が必要になる。 特許文献 1では、その回路をカレントミラー回路で構成される DZAの出力側トランジ スタが担っている。そのため、 DZAのカレントミラー回路の入力側トランジスタは、電 源電圧 3V〜5Vで動作し、カレントミラー回路の出力側トランジスタは、高い電源電圧 15 V〜 20V程度で動作する回路になる。 特許文献 1：特開 2003— 308043号公報
[0003] 特許文献 1に示す DZAを構成するカレントミラー回路の出力側トランジスタは、高 耐圧の MOSトランジスタが使用されている。出力側トランジスタは、 DZA変換のた めに桁重みを持って多数設けられるので、高耐圧トランジスタの数は非常に多くなる 。そのため、 DZAの専有面積が増加する問題がある。
このような問題を解決するために出願人は、カレントミラー回路の入力側トランジス タと出力側トランジスタとに直列に比較的高い耐圧の MOSトランジスタを挿入する発 明を特願 2004— 95006号として出願して! /、る。
これによりカレントミラー回路の出力側トランジスタを低い耐圧のトランジスタにするこ とができ、出力側トランジスタの専有面積も小さくできる利点がある。
ところで、端子ピンに送出される有機 EL素子の駆動電流は、容量性負荷となる有 機 EL素子を初期充電して駆動するために駆動初期にはピーク電流とされる。駆動電 流におけるピーク電流の生成は、 DZAより前段の回路で行われる場合と DZAより 後段で行われる場合とがある。前記の特開 2003— 234655号では、ピーク電流生 成回路を DZAと出力段電流源との間に置いている（特許文献 2)。さらに、特開 200 3— 308043号では、ピーク電流生成回路を DZAのカレントミラー回路の入力側に 設けている (特許文献 3)。
特許文献 2：特開 2003 - 234655号公報
特許文献 3：特開 2003 - 308043号公報
発明の開示
発明が解決しょうとする課題
[0004] しかし、カレントミラー回路の出力側トランジスタを低い耐圧のトランジスタとするため には、これに直列に挿入された比較的高い耐圧の MOSトランジスタのドレインーソー ス間電圧 VDSを大きく設定しなければならなくなる。その結果、高い電源電圧側の電 圧変動などによりドレイン電圧 VDが飽和電圧 VDsatを超えてしまい、ゲート ソース 間電圧を VGS、ゲート閾値を Vthとすると、 VGS-Vth<く VDSとなる場合が発生す る。これにより、カレントミラー回路の出力側トランジスタに直列に挿入した比較的高 V、耐圧の MOSトランジスタのドレイン側にホットキャリアが発生する。一時的な時間で はホットキャリアが解消して、チャネル ドレイン間の空乏層の幅は元に戻る力 長時 間に渡り高いドレイン電圧 VDが前記の比較的高い耐圧の MOSトランジスタにカ卩わる と、これのドレイン側にピンチオフが定着してしまい、それが、いわゆるチャネル ドレ イン間の空乏層が残留する空乏層の焼き付き現象となった現れる。このときには、ゲ ート酸化膜がチャージアップして、ゲート閾値 Vthが上昇し、出力電流が低下する。 そのため、これに対応する端子ピン力 の駆動電流で駆動される有機 EL素子の輝 度が低下して表示画面の焼き付き現象が発生する。
特に、特許文献 3のようにピーク電流生成回路を DZAのカレントミラー回路の入力 側に設けて 、ると、ピーク電流に対応する DZA変換したアナログ変換の電流値が大 きくなるのでホットキャリアが発生し易くなる。
この発明の目的は、前記のような従来技術の問題点を解決するものであって、 Ό/ Aの出力側トランジスタに直列に挿入される比較的高い耐圧のトランジスタのホットキ ャリアによる空乏層の焼き付き現象を防止し、もって出力電流の低下による有機 EL パネルの表示画面の焼き付きを防止することができる有機 EL駆動回路を提供するこ とにある。
この発明の他の目的は、 DZA変換回路の比較的高い耐圧のトランジスタの出力 電流の低下による有機 ELパネルの表示画面の焼き付きを防止することができる有機 EL表示装置を提供することにある。
課題を解決するための手段
このような目的を達成するためのこの発明の有機 EL駆動回路および有機 EL表示 装置の構成は、カレントミラー回路で構成される DZA変換回路が所定の電流をカレ ントミラー回路の入力側トランジスタに受けて表示データを DZA変換して有機 ELパ ネルの端子ピンに出力する駆動電流あるいはその基礎となる電流を DZA変換回路 の出力端子に出力する有機 EL駆動回路において、
カレントミラー回路の出力側トランジスタと出力端子との間に第 1および第 2のトラン ジスタの直列回路を有し、入力側トランジスタと出力側トランジスタとが第 1および第 2 のトランジスタよりも耐圧の低いトランジスタであり、入力側トランジスタが回路素子ある いはある回路を介して第 1の電源ラインに接続され、直列回路が別の回路素子ある いは別のある回路を介して第 1の電源ラインよりも高い電圧の第 2の電源ラインに接 続されるちのである。
発明の効果
[0006] この発明は、カレントミラー回路構成の DZAの出力側と DZAの出力端子との間に 比較的高い耐圧のトランジスタを複数個直列に設けて、カレントミラー回路を構成す る DZAの出力側トランジスタを耐圧の低いトランジスタで構成して DZAの所定の出 力端子にアナログ変換電流を得るものである。これにより、 DZAの出力側トランジス タを入力側トランジスタと同様に耐圧の低い素子にすることができ、 DZAの専有面 積を低減することができる。さらに、出力側トランジスタが耐圧の低いトランジスタとな ることでカレントミラー回路構成の DZAにおいて比較的高い耐圧の素子の数を低減 することができる。また、 DZAの出力側と DZAの所定の出力端子との間には比較 的高い耐圧のトランジスタを複数個直列に設けているので、電源電圧がこれらトラン ジスタで分圧され、各トランジスタのドレイン電圧が分圧された電圧を受けることになる 。そこで、 DZA変換電流値を発生する高い電源電圧ラインに電圧変動があっても D ZAを構成するそれぞれの比較的高い耐圧のトランジスタのドレイン電圧をホットキヤ リア誘起電圧 VDshcか、それ以下に抑えることができる。
これによりカレントミラー回路構成の DZAの出力側トランジスタと DZAの出力端子 との間に挿入される比較的高い耐圧のトランジスタにホットキャリアが発生し難くなり、 有機 ELパネルの表示画面の焼き付きを防止することができる。し力も、 DZAの出力 側トランジスタを耐圧の低いトランジスタで構成できるので、電流駆動回路の回路規 模の増加を抑えることができる。
発明を実施するための最良の形態
[0007] 図 1は、この発明の有機 EL駆動回路を適用した一実施例のパッシブ型有機 ELパ ネルにおける有機 EL駆動回路のブロック図、図 2は、 DZAを構成するトランジスタセ ルの回路構成の説明図、図 3は、高耐圧ソースフォロア 2段の直列回路を出力段電 流源と DZAの出力端子との間に設けた場合の DZAの出力電流の経年変化特性 の説明図である。 図 1において、 10は、有機 EL駆動回路のカラムドライバ ICであつ て、 11は、その Ό,Α 12は、基準駆動電流 Irを発生する定電流源、 14〜16は、定 電圧バイアス回路、 17は、コントロール回路、 18は表示データを記憶するレジスタ、 そして 19は MPUである。
DZA11は、入力側トランジスタセル TNaと出力側トランジスタセル TNb〜TNnとに よるカレントミラー回路で構成される。
[0008] 各トランジスタセル TNa〜TNnは、ドレイン端子 Dとゲート端子 Gl, G2、入力端子 Di n、そしてソース端子 Sとを有する図 2に示す Nチャネルトランジスタ Trl〜Tr3が電源 ラインとグランドラインとの間で縦方向に直列に接続されたセル回路 1により構成され ている。
それぞれのセル回路 1のソース端子 Sはグランド GNDに接続されている。トランジス タセル TNaのセル回路 1の入力端子 Dinは、バイアスライン Vaに接続されて ON状態 に維持される。各トランジスタセル TNb〜TNnの各セル回路 1の入力端子 Dinは、表 示レジスタ 18力 表示データ D0〜Dn_lをそれぞれ受け、各トランジスタセル TNb〜 TNnのスィッチ回路 SW (各セル回路 1のトランジスタ Tr3)は、表示データ D0〜Dn-l に応じて ONZOFFされる。表示データ D0〜Dn- 1は、コントロール回路 17のラッチ パルス LPに応じて MPU19力も表示レジスタ 18にセットされる。
[0009] 各トランジスタセル TNa〜TNnの各セル回路 1のゲート端子 Gl, G2はそれぞれが 共通に接続され、さらに、トランジスタセル TNaのセル回路 1のゲート端子 G2が DZA 11の入力端子 11aに接続されている。また、トランジスタセル TNaのセル回路 1のドレ イン端子 Dも DZA11の入力端子 11aに接続されている。これにより、トランジスタセ ル TNaのセル回路 1のトランジスタ Tr2がダイオード接続されて、このトランジスタ Tr2 力 Sカレントミラー回路の入力側トランジスタとなって、定電流源 12から駆動電流 Irを受 ける。
なお、前記した特開 2003— 308043号のようにピーク電流生成回路を DZAの力 レントミラー回路の入力側に設ける場合には、図 1に点線で示すセル回路 1のように、 入力側トランジスタセル TNaが並列に 2個設けられ、並列に設けられた 2個目の入力 側トランジスタセル TNaのセル回路 1の入力端子 Dinは、バイアスライン Vaに接続する ことなく、ピーク電流を発生するコントロールパルス（図示せず)の反転信号を受けて ピーク電流を発生しない期間に ONにされる。これにより、 2個の入力側トランジスタセ ル TNaに電流源 12の駆動電流 Irを分流して定常駆動時の入力側トランジスタの駆動 電流を下げることができる。なお、 2個目の入力側トランジスタセル TNaのゲート幅比 は、 1個目の入力側トランジスタセル TNaに対して 1 :nとなっている（nは 2以上の整数
) o
定電流源 12は、 5V程度の電源ライン +VDDに接続され、これは、基準電流分配 回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構 成される入力側トランジスタが基準電流を受けて、ピン対応に並列に設けられた多数 の出力側トランジスタにミラー電流として基準電流を複製し、カラムピン対応に分配す る回路である。その出力側トランジスタが定電流源 12である。
[0010] 各トランジスタセル TNb〜TNnの各セル回路 1のドレイン端子 Dは、それぞれに対応 して設けられた比較的高い而圧の Nチャネルの各トランジスタ Q1のソース ドレイン を介して Νチャネルのトランジスタ Q2のソースに共通に接続されている。トランジスタ Q2のドレインは、 DZA11の出力端子 1 lbに接続されて 、る。
ここで、トランジスタ Ql, Q2は、カレントミラー電流出力回路 13の入力側トランジスタ TPu, TPxに対して 2段ソースフォロアの直列回路を形成して!/、る。
これにより、各トランジスタセル TNb〜TNnの各ドレイン端子 Dは、比較的而圧の高 いトランジスタ Ql, Q2の直列回路を介して出力端子 l ibに接続される。出力端子 11 bは、カレントミラー電流出力回路 13の入力端子 13bに接続されている。
ここで、トランジスタ Ql, Q2のゲート電圧 VGM, VGHを 5V, 10V程度に設定するこ とで、各トランジスタセル TNb〜TNnのドレイン端子 Dは、入力側のトランジスタセル T Naと同様に 5V以下に制限される。そこで、電源電圧 +Vccが多少変動しても、各トラ ンジスタ Ql, Q2のドレイン電圧は、高い電源電圧が分圧された形となるので、これの ホットキャリア誘起電圧 VDshcか、それ以下の電圧に各ドレイン電圧を抑えることがで きる。
ここで、 DZA11のアナログ変換電流の出力電流値を laとすると、これに対して出力 段カレントミラー回路 13の入力端子 13bには駆動電流 laが入力される。
[0011] 出力段カレントミラー回路 13は、ベース電流補正駆動用のカレントミラー回路を構 成する Pチャネル MOSFETトランジスタ TPu, TPwと、出力段カレントミラー回路を構 成する Pチャネル MOSFETトランジスタ TPx, TPyとを有して!/、る。
出力段カレントミラー回路 13のトランジスタ TPxとトランジスタ TPyのチャネル幅（ゲ ート幅）比は 1 :N (ただし N> 1)であり、これらトランジスタのソースは、電源ライン +V DD (5V)ではなぐこれより高い電圧、例えば、 + 15V〜20V程度の電源ライン +Vc cに接続されている。出力側トランジスタ TPyの出力は、カラム側の出力ピン 10aに接 続され、駆動時には N X laの駆動電流を出力ピン 10aに流して有機 ELパネルを電 流駆動する。この出力ピン 10aとグランド GNDとの間には、有機 EL素子 9が接続され ている。なお、出力ピン 10aは、有機 EL素子 9のカラムピンであると同時に出力段力 レントミラー回路 13の出力端子でもある。図中の 13aは、 Nチャネルトランジスタを 3段 従属接続した出力段カレントミラー回路 13のバイアス回路であり、 Vbはそのバイアス ラインである。
[0012] 出力ピン 10aとグランド GNDとの間にはリセットスィッチ回路 SWが設けられている。
リセットスィッチ回路 SWは、コントロール回路 17からリセット信号 RSを受ける。各トラ ンジスタセル TNa〜TNnの共通に接続された各セル回路 1のゲート端子 G1は、定電 圧バイアス回路 14に接続されて 、る。定電圧バイアス回路 14により設定されるゲート 電圧 VGLで各セル回路 1の上流側のトランジスタ T1が所定の抵抗値を以て ON状態 に設定される。このゲート電圧 VGLは、 3V程度の電圧である。
各トランジスタ Q1のゲートは、共通に接続されて、定電圧ノ ィァス回路 15に接続さ れて、これにより設定されるゲート電圧 VGM、例えば 5Vで所定の抵抗値を以て ON 状態に設定される。さらに、トランジスタ Q2のゲートは、定電圧ノィァス回路 16に接 続されて、これにより設定されるゲート電圧 VGH、例えば 10Vで所定の抵抗値を以て ON状態に設定される。これらのゲート電圧 VGM, VGHにより各トランジスタセル TNb 〜TNnのドレイン端子 Dは、各セル回路 1の各トランジスタ Trlのドレイン電圧は、 5V 力 それ以下に制限され、耐圧の低いトランジスタで済む。
[0013] このようにトランジスタ Ql, Q2を出力側トランジスタに直列に挿入して、これらトラン ジスタにより比較的大きな電圧降下をすることで、トランジスタ TPaと各トランジスタセ ル TNa〜TNnの動作電圧を下げることができる。
さらに、各トランジスタ Q1のゲートが定電圧バイアス回路 14に接続されることで、各 トランジスタセル TNb〜TNnのドレイン端子 Dの電圧を実質的に等しい値に設定する ことができる。さらに、 D/A11の出力側の各トランジスタセル TNb〜TNnに耐圧の低 いトランジスタを使用できる。し力も、出力端子 l ibと各トランジスタセル TNb〜TNnと の間に挿入される比較的高い耐圧のトランジスタ Ql, Q2にはこれらトランジスタにド レイン電圧が分割されるためにホットキャリアが発生し難くなり、ホットキャリアによる出 力電流の低下による焼き付き現象を防止することができる。
出力側トランジスタが耐圧の低いトランジスタとなることでカレントミラー回路構成の DZAにお 、て比較的高 、耐圧の素子の数が低減する。
その結果、 DZAの占有面積が低減され、かつ、 DZA変換精度を向上させること ができ、 DZAのトランジスタ Ql, Q2のホットキャリアによる出力電流の低下による表 示画面の焼き付き現象も防止できる。
さらに、 DZAの変換特性のばらつきが減少してカラムピン相互の出力電流のばら つきが低減され、それにより表示画面の輝度むら、輝度ばらつきを抑えることができる 。 ところで、各トランジスタセルに対応して示す、 X I, X 2, X 4…の数字は、パラレ ルに接続されたセル回路 1の数を示している。 X 1の場合にパラレル接続はない。こ のセル回路数に応じて出力側トランジスタセル TNb〜TNnは、それぞれの出力に桁 重みが
付けられている。
[0014] さて、 DZA11の各トランジスタセル TNa〜TNnを構成するセル回路 1は、図 2に示 すように、ソース ドレインと順次電源ラインとグランドライン GNDとの間で縦に積上 げられて直列に接続された 3個の Nチャネルのトランジス Trl〜Tr3とからなる。トラン ジス Tr3はスィッチ回路回路 SWを構成し、そのソースはソース端子 Sに接続されてい る。トランジス Trlのドレインはドレイン端子 Dに接続されている。
トランジスタ Tr2のゲートはゲート端子 G1に接続され、トランジスタ Tr3のゲートはゲ ート端子 G2に接続されている。
なお、トランジスタ Trl〜Tr3のバックゲートは、共通にソース端子 Sに接続されてい る。
[0015] 図 3は、トランジスタ Ql, Q2からなる高耐圧の 2段ソースフォロアの直列回路を出力 端子 libと各トランジスタセル TNb〜TNnとの間に設けた図 1に示す DZAllの出力 電流の経年変化特性の説明図である。
縦軸は、出力電流 la A]、横軸は、時間 t[h]であり、グラフ Aがトランジスタ Q2が なぐトランジスタ Q1を 1段だけ DZAの出力端子 libと出力側トランジスタとの間に 接続した場合である。グラフ Bがトランジスタ Ql, Q2を出力端子 libに直列接続した 前記の実施例の場合である。電源電圧 +Vccは、 22Vで 110%程度高い値に設定 してある。
グラフ Aでは、 100時間を超える徐々に出力電流が低下してくる力 グラフ Bでは、 1000時間を超えてもほぼ横這いのままその特定が維持される。
産業上の利用可能性
以上説明してきたが、実施例では、比較的高い耐圧の複数のトランジスタ Q1が DZ Aにおけるカレントミラー回路の各出力側トランジスタセノレ TNb〜TNnの出力（ドレイ ン D)に対応してそれぞれ設けられていて、これらトランジスタ Q1が 1個のトランジスタ Q2に直列に接続されている。しかし、この発明は、多少 DZA変換精度が低下する 力 トランジスタ Q1を 1個として，トランジスタ Ql, Q2の直列回路 1個に対してカレント ミラー回路の各出力側トランジスタセル TNb〜TNnの出力（ドレイン D)を共通に接続 してもょ 、ことはもちろんである。
また、実施例では、 DZAの出力電流で出力段電流源を電流駆動するようにしてい るが、この発明は、出力段電流源を介在することなぐ DZAの出力側が高い電源電 圧ラインに直接、他の素子あるいは他の回路を介して接続されて直接 DZAの出力 電流が有機 ELパネルの端子ピンに送出される場合であってもこの発明は適用できる さらに、実施例では、ノ ッシブマトリックス型有機 EL表示パネルにおける駆動回路 を例としている力 この発明は、ァクディブマトリックス型有機 EL表示パネルの駆動回 路にも適用できることはもちろんである。
実施例では、 Nチャネル MOSトランジスタを主体とした DZAを示している力 この DZAは、 Pチャネル MOSトランジスタある!/、はこれと Nチャネル MOSトランジスタと を組み合わせた回路であってもよいことはもちろんである。 また、実施例では、 MOSトランジスタを用いている力 この発明は、 MOSトランジス タに換えてバイポーラトランジスタを用いてもょ 、ことはもちろんである。
図面の簡単な説明
[0017] [図 1]図 1は、この発明の有機 EL駆動回路を適用した一実施例のパッシブ型有機 EL パネルにおける有機 EL駆動回路のブロック図である。
[図 2]図 2は、 DZAを構成するセル回路の回路構成の説明図である。
[図 3]図 3は、高耐圧ソースフォロア 2段の直列回路を出力段電流源と DZAの出力 端子との間に設けた場合の DZAの出力電流の経年変化特性の説明図である。 符号の説明
[0018] 1· ··トランジスタセル回路、 9…有機 EL素子（OEL素子）、
10…カラムドライノく、 10a…出力ピン、 11- --D/A,
12· ··定電流源、 13· ··出力段カレントミラー回路、
14〜16…定電圧バイアス回路、
17· ··コン卜ロール回路、 18· ··レジスタ、
19"'MPU、 Ql〜Q3"'MOSトランジスタ、
Trl〜Tr3" 'MOSトランジスタ、
TNa〜TNn— 1 · · 'MOSトランジスタ、
SW…リセットスィッチ回路。

Claims

請求の範囲
[1] カレントミラー回路で構成される DZA変換回路が所定の電流を前記カレントミラー 回路の入力側トランジスタに受けて表示データを DZA変換して有機 ELパネルの端 子ピンに出力する駆動電流あるいはその基礎となる電流を前記 DZA変換回路の所 定の出力端子に出力する有機 EL駆動回路において、
前記カレントミラー回路の出力側トランジスタと前記所定の出力端子との間に第 1お よび第 2のトランジスタの直列回路を有し、
前記入力側トランジスタと前記出力側トランジスタとが前記第 1および第 2のトランジ スタよりも耐圧の低いトランジスタであり、前記入力側トランジスタが回路素子あるいは ある回路を介して第 1の電源ラインに接続され、前記直列回路が別の回路素子ある いは別のある回路を介して前記第 1の電源ラインよりも高い電圧の第 2の電源ライン に接続される有機 EL駆動回路。
[2] 前記直列回路は、前記所定の出力端子を経て前記別の回路素子あるいは前記別 のある回路を介して前記第 2の電源ラインに接続される請求項 1記載の有機 EL駆動 回路。
[3] 前記直列回路は、前記第 1および第 2のトランジスタのそれぞれの出力側の 2端子 を前記第 2の電源ラインと基準電位のラインとの間において直列に接続して形成され 、前記第 2のトランジスタに接続されていない前記第 1のトランジスタの前記出力側の 1端子が各前記出力側トランジスタの出力に接続され、前記第 1のトランジスタに接続 されていない前記第 2のトランジスタの前記出力側の 1端子が前記所定の出力端子 に接続されている請求項 1記載の有機 EL駆動回路。
[4] 前記第 1のトランジスタは複数であり、前記出力側トランジスタも複数であり、それぞ れの前記第 1のトランジスタは 1個あるいは複数の前記出力側トランジスタの出力に 共通に接続され、各前記第 1のトランジスタの他の 1端子が共通に前記第 2のトランジ スタの前記出力側の他の 1端子に接続されている請求項 3記載の有機 EL駆動回路
[5] 前記第 1のトランジスタと前記第 2のトランジスタは MOSトランジスタであって、前記 出力側の 2端子はソースとドレインであり、前記第 1のトランジスタは、各前記出力側ト ランジスタに対応してそれぞれ設けられている請求項 4記載の有機 EL駆動回路。
[6] 複数の各前記出力側トランジスタはトランジスタセルで構成され、前記トランジスタセ ルは、複数のトランジスタが直列に接続されたセル回路となっていて、複数の各前記 出力側トランジスタの ヽくつかは、 DZA変換の桁重み対応して前記トランジスタセル が並列に接続されて構成される請求項 4記載の有機 EL駆動回路。
[7] さらに前記別のある回路として出力段電流源を有し、前記入力側トランジスタも前記 トランジスタセルで構成され、前記所定の出力端子は、前記出力段電流源の入力端 子に接続され、前記出力段電流源が前記第 2の電源ラインの電圧で動作して前記駆 動電流を発生する請求項 6記載の有機 EL駆動回路。
[8] 前記基準電位のラインはグランド電位にあって、前記第 1のトランジスタと前記第 2 のトランジスタは、 MOSトランジスタでありかつそのそれぞれのゲート電位が前記第 2 の電源ラインと前記基準電位のラインの間にある所定の電位にそれぞれに設定され て 、る請求項 7記載の有機 EL駆動回路。
[9] 前記トランジスタセルは、 3個の MOSトランジスタのソース一ドレインが前記第 1の 電源ラインおよび前記第 2の電源ラインの 、ずれかと前記基準電位のラインの間にお いて直列接続される前記とは別の直列回路である請求項 8記載の有機 EL駆動回路
[10] 前記出力段電流源の出力は、パッシブマトリックス型有機 ELパネルの端子ピンを 介して有機 EL素子に送出される請求項 7記載の有機 EL駆動回路。
[11] 請求項 1〜10のいずれか 1項記載の有機 EL駆動回路を有する有機 EL表示装置
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