KR20070064433A - 유기 ｅｌ 구동 회로 및 유기 ｅｌ 표시 장치 - Google Patents

Abstract

본 발명의 과제는, D/A 변환 회로의 비교적 높은 내압의 트랜지스터의 출력 전류의 저하에 의한 유기 EL 패널의 표시 화면의 소부를 방지할 수 있는 유기 EL 표시 장치를 제공하는 것에 있다. 본 발명은, 커런트 미러 회로 구성의 D/A(1)의 출력측과 D/A의 출력 단자(10a) 사이에 비교적 높은 내압의 트랜지스터(Q₁, Q₂)를 복수개 직렬로 설치하고, 커런트 미러 회로를 구성하는 D/A의 출력측 트랜지스터(T_Nb∼T_Nn)를 내압이 낮은 트랜지스터로 구성하여 D/A의 소정의 출력 단자에 아날로그 변환 전류를 얻는 것이다. 이에 의해, D/A의 출력측 트랜지스터를 입력측 트랜지스터와 마찬가지로 내압이 낮은 소자로 할 수 있어, D/A의 전유 면적을 저감할 수 있다.

D/A 변환 회로, 커런트 미러 회로, 트랜지스터, 직렬 회로, 레지스터, 컨트롤 회로

Description

유기 ＥＬ 구동 회로 및 유기 ＥＬ 표시 장치{ORGANIC EL DRIVE CIRCUIT AND ORGANIC EL DISPLAY DEVICE}

본 발명은, 유기 EL 구동 회로 및 유기 EL 표시 장치에 관한 것으로, 상세하게는, 패시브 매트릭스형 유기 EL 표시 패널에서의 전류 구동 회로의 내부에 설치되는 D/A 변환 회로(D/A)의 출력측 트랜지스터에 직렬로 삽입되는 비교적 높은 내압의 트랜지스터의 핫 캐리어에 의한 공핍층의 소부 현상을 방지하고, 그리고 출력 전류의 저하에 의한 유기 EL 패널의 소부를 방지할 수 있는 유기 EL 구동 회로에 관한 것이다.

패시브 매트릭스형 혹은 액티브 매트릭스형의 유기 EL 표시 패널에서는, 소비 전력을 저감하기 위해, 3V∼5V 정도의 전원 전압으로 동작하는 기준 전류 발생 회로에서 기준 전류를 생성하고, 이 기준 전류를 유기 EL 패널의 각 단자 핀에 대응으로 기준 전류 분배 회로에서 분배하고 있다. 분배된 각 단자 핀 대응의 기준 전류는, 각 단자 핀 대응으로 설치된 D/A 등에 보내어져, 단자 핀 대응의 기준 구동 전류로 된다. 단자 핀 대응으로 설치된 D/A에서는, 이 기준 구동 전류에 기초하여 표시 데이터를 D/A 변환하여 표시 데이터에 따른 구동 전류를 생성하여 동일하게 각 단자 핀 대응으로 설치된 전원 전압 15V∼20V 정도에서 동작하는 출력 전 류원을 구동한다. 출력 전류원의 출력 전류는, 유기 EL 패널의 단자 핀에 구동 전류로서 송출되어, 단자 핀 대응으로 설치된 유기 EL 소자를 각각 발광 구동한다(특허 문헌 1).

그 때문에, 전류 구동 회로에는, 3V∼5V 정도의 낮은 전원 전압에서 동작하는 구동 회로와 15V∼20V 정도의 높은 전원 전압에서 동작하는 회로가 각각 설치되어 있다. 따라서, 이들 사이에는, 2개의 전원 전압을 걸쳐 동작하는 회로가 필요하게 된다. 특허 문헌 1에서는, 그 회로를 커런트 미러 회로로 구성되는 D/A의 출력측 트랜지스터가 담당하고 있다. 그 때문에, D/A의 커런트 미러 회로의 입력측 트랜지스터는, 전원 전압 3V∼5V에서 동작하고, 커런트 미러 회로의 출력측 트랜지스터는, 높은 전원 전압 15V∼20V 정도에서 동작하는 회로로 된다.

특허 문헌 1: 일본특허공개공보 제2003-308043호

특허 문헌 1에 나타내는 D/A를 구성하는 커런트 미러 회로의 출력측 트랜지스터는, 고내압의 MOS 트랜지스터가 사용되고 있다. 출력측 트랜지스터는, D/A 변환을 위해 자릿수 가중치를 갖고 다수 설치되므로, 고내압 트랜지스터의 수는 매우 많아진다. 그 때문에, D/A의 전유 면적이 증가되는 문제가 있다.

이러한 문제를 해결하기 위해 출원인은, 커런트 미러 회로의 입력측 트랜지스터와 출력측 트랜지스터에 직렬로 비교적 높은 내압의 MOS 트랜지스터를 삽입하는 발명을 일본 특원2004-95006호로서 출원하고 있다.

이에 의해 커런트 미러 회로의 출력측 트랜지스터를 낮은 내압의 트랜지스터로 할 수 있어, 출력측 트랜지스터의 전유 면적도 작게 할 수 있는 이점이 있다.

그런데, 단자 핀에 송출되는 유기 EL 소자의 구동 전류는, 용량성 부하로 되는 유기 EL 소자를 초기 충전하여 구동하기 위해 구동 초기에는 피크 전류로 된다. 구동 전류에서의 피크 전류의 생성은, D/A보다 전단의 회로에서 행해지는 경우와 D/A보다 후단에서 행해지는 경우가 있다. 하기의 일본특허공개 제2003-234655호에서는, 피크 전류 생성 회로를 D/A와 출력단 전류원 사이에 두고 있다(특허 문헌 2). 또한, 일본특허공개 제2003-308043호에서는, 피크 전류 생성 회로를 D/A의 커런트 미러 회로의 입력측에 설치하고 있다(특허 문헌 3).

특허 문헌 2: 일본특허공개공보 제2003-234655호

특허 문헌 3: 일본특허공개공보 제2003-308043호

<발명의 개시>

<발명이 해결하고자 하는 과제>

그러나, 커런트 미러 회로의 출력측 트랜지스터를 낮은 내압의 트랜지스터로 하기 위해서는, 이것에 직렬로 삽입된 비교적 높은 내압의 MOS 트랜지스터의 드레인-소스간 전압 VDS를 크게 설정해야만 하게 된다. 그 결과, 높은 전원 전압측의 전압 변동 등에 의해 드레인 전압 VD가 포화 전압 VDsat를 초과하게 되어, 게이트-소스간 전압을 VGS, 게이트 임계값을 Vth로 하면, VGS-Vth<<VDS로 되는 경우가 발생한다. 이에 의해, 커런트 미러 회로의 출력측 트랜지스터에 직렬로 삽입한 비교적 높은 내압의 MOS 트랜지스터의 드레인측에 핫 캐리어가 발생한다. 일시적인 시간에서는 핫 캐리어가 해소되어, 채널-드레인간의 공핍층의 폭은 원래대로 되돌아가지만, 장시간에 걸쳐 높은 드레인 전압 VD가 상기한 비교적 높은 내압의 MOS 트 랜지스터에 가해지면, 이것의 드레인측에 핀치 오프가 정착되게 되어, 그것이, 소위 채널-드레인간의 공핍층이 잔류하는 공핍층의 소부 현상으로 되어 나타난다. 이 때에는, 게이트 산화막이 차지 업하여, 게이트 임계값 Vth가 상승하고, 출력 전류가 저하된다. 그 때문에, 이것에 대응하는 단자 핀으로부터의 구동 전류로 구동되는 유기 EL 소자의 휘도가 저하되어 표시 화면의 소부 현상이 발생한다.

특히, 특허 문헌 3과 같이 피크 전류 생성 회로를 D/A의 커런트 미러 회로의 입력측에 설치하고 있으면, 피크 전류에 대응하는 D/A 변환한 아날로그 변환의 전류값이 커지므로 핫 캐리어가 발생하기 쉬워진다.

본 발명의 목적은, 상기한 바와 같은 종래 기술의 문제점을 해결하는 것으로, D/A의 출력측 트랜지스터에 직렬로 삽입되는 비교적 높은 내압의 트랜지스터의 핫 캐리어에 의한 공핍층의 소부 현상을 방지하고, 그리고 출력 전류의 저하에 의한 유기 EL 패널의 표시 화면의 소부를 방지할 수 있는 유기 EL 구동 회로를 제공하는 것에 있다.

본 발명의 다른 목적은, D/A 변환 회로의 비교적 높은 내압의 트랜지스터의 출력 전류의 저하에 의한 유기 EL 패널의 표시 화면의 소부를 방지할 수 있는 유기 EL 표시 장치를 제공하는 것에 있다.

<과제를 해결하기 위한 수단>

이러한 목적을 달성하기 위한 본 발명의 유기 EL 구동 회로 및 유기 EL 표시 장치의 구성은, 커런트 미러 회로로 구성되는 D/A 변환 회로가 소정의 전류를 커런트 미러 회로의 입력측 트랜지스터에 받아 표시 데이터를 D/A 변환하여 유기 EL 패 널의 단자 핀에 출력하는 구동 전류 혹은 그 기초로 되는 전류를 D/A 변환 회로의 출력 단자에 출력하는 유기 EL 구동 회로로서,

커런트 미러 회로의 출력측 트랜지스터와 출력 단자 사이에 제1 및 제2 트랜지스터의 직렬 회로를 갖고, 입력측 트랜지스터와 출력측 트랜지스터가 제1 및 제2 트랜지스터보다도 내압이 낮은 트랜지스터이며, 입력측 트랜지스터가 회로 소자 혹은 임의의 회로를 통해서 제1 전원 라인에 접속되고, 직렬 회로가 다른 회로 소자 혹은 다른 임의의 회로를 통해서 제1 전원 라인보다도 높은 전압의 제2 전원 라인에 접속되는 것이다.

<발명의 효과>

본 발명은, 커런트 미러 회로 구성의 D/A의 출력측과 D/A의 출력 단자 사이에 비교적 높은 내압의 트랜지스터를 복수개 직렬로 설치하고, 커런트 미러 회로를 구성하는 D/A의 출력측 트랜지스터를 내압이 낮은 트랜지스터로 구성하여 D/A의 소정의 출력 단자에 아날로그 변환 전류를 얻는 것이다. 이에 의해, D/A의 출력측 트랜지스터를 입력측 트랜지스터와 마찬가지로 내압이 낮은 소자로 할 수 있어, D/A의 전유 면적을 저감할 수 있다. 또한, 출력측 트랜지스터가 내압이 낮은 트랜지스터로 됨으로써 커런트 미러 회로 구성의 D/A에서 비교적 높은 내압의 소자의 수를 저감할 수 있다. 또한, D/A의 출력측과 D/A의 소정의 출력 단자 사이에는 비교적 높은 내압의 트랜지스터를 복수개 직렬로 설치하고 있으므로, 전원 전압이 이들 트랜지스터에서 분압되어, 각 트랜지스터의 드레인 전압이 분압된 전압을 받게 된다. 따라서, D/A 변환 전류값을 발생하는 높은 전원 전압 라인에 전압 변동이 있어도 D/A를 구성하는 각각의 비교적 높은 내압의 트랜지스터의 드레인 전압을 핫 캐리어 유기 전압 VDshc나, 그 이하로 억제할 수 있다.

이에 의해 커런트 미러 회로 구성의 D/A의 출력측 트랜지스터와 D/A의 출력 단자 사이에 삽입되는 비교적 높은 내압의 트랜지스터에 핫 캐리어가 발생하기 어렵게 되어, 유기 EL 패널의 표시 화면의 소부를 방지할 수 있다. 또한, D/A의 출력측 트랜지스터를 내압이 낮은 트랜지스터로 구성할 수 있으므로, 전류 구동 회로의 회로 규모의 증가를 억제할 수 있다.

<발명을 실시하기 위한 최량의 형태>

도 1은 본 발명의 유기 EL 구동 회로를 적용한 일 실시예의 패시브형 유기 EL 패널에서의 유기 EL 구동 회로의 블록도, 도 2는 D/A를 구성하는 트랜지스터 셀의 회로 구성의 설명도, 도 3은 고내압 소스 팔로워 2단의 직렬 회로를 출력단 전류원과 D/A의 출력 단자 사이에 설치한 경우의 D/A의 출력 전류의 경년 변화 특성의 설명도이다. 도 1에서, 참조 부호 10은, 유기 EL 구동 회로의 컬럼 드라이버 IC이고, 참조 부호 11은, 그 D/A, 참조 부호 12는, 기준 구동 전류 Ir을 발생하는 정전류원, 참조 부호 14∼16은, 정전압 바이어스 회로, 참조 부호 17은, 컨트롤 회로, 참조 부호 18은 표시 데이터를 기억하는 레지스터, 그리고 참조 부호 19는 MPU이다.

D/A(11)는, 입력측 트랜지스터 셀 TNa와 출력측 트랜지스터 셀 TNb∼TNn에 의한 커런트 미러 회로로 구성된다.

각 트랜지스터 셀 TNa∼TNn은, 드레인 단자 D와 게이트 단자 G1, G2, 입력 단자 Din, 그리고 소스 단자 S를 갖는 도 2에 도시하는 N채널 트랜지스터 Tr1∼Tr3이 전원 라인과 그라운드 라인 사이에서 세로 방향으로 직렬로 접속된 셀 회로(1)에 의해 구성되어 있다.

각각의 셀 회로(1)의 소스 단자 S는 그라운드 GND에 접속되어 있다. 트랜지스터 셀 TNa의 셀 회로(1)의 입력 단자 Din은, 바이어스 라인 Va에 접속되어 ON 상태로 유지된다. 각 트랜지스터 셀 TNb∼TNn의 각 셀 회로(1)의 입력 단자 Din은, 표시 레지스터(18)로부터 표시 데이터 D0∼Dn-1을 각각 받고, 각 트랜지스터 셀 TNb∼TNn의 스위치 회로 SW(각 셀 회로(1)의 트랜지스터 Tr3)는, 표시 데이터 D0∼Dn-1에 따라 ON/OFF된다. 표시 데이터 D0∼Dn-1은, 컨트롤 회로(17)의 래치 펄스 LP에 따라 MPU(19)로부터 표시 레지스터(18)에 세트된다.

각 트랜지스터 셀 TNa∼TNn의 각 셀 회로(1)의 게이트 단자 G1, G2는 각각이 공통으로 접속되고, 또한, 트랜지스터 셀 TNa의 셀 회로(1)의 게이트 단자 G2가 D/A(11)의 입력 단자(11a)에 접속되어 있다. 또한, 트랜지스터 셀 TNa의 셀 회로(1)의 드레인 단자 D도 D/A(11)의 입력 단자(11a)에 접속되어 있다. 이에 의해, 트랜지스터 셀 TNa의 셀 회로(1)의 트랜지스터 Tr2가 다이오드 접속되고, 이 트랜지스터 Tr2가 커런트 미러 회로의 입력측 트랜지스터로 되어, 정전류원(12)으로부터 구동 전류 Ir을 받는다.

또한, 상기한 일본특허공개 제2003-308043호와 같이 피크 전류 생성 회로를 D/A의 커런트 미러 회로의 입력측에 설치하는 경우에는, 도 1에 점선으로 나타내는 셀 회로(1)와 같이, 입력측 트랜지스터 셀 TNa가 병렬로 2개 설치되고, 병렬로 설 치된 2개째의 입력측 트랜지스터 셀 TNa의 셀 회로(1)의 입력 단자 Din은, 바이어스 라인Va에 접속되지 않고, 피크 전류를 발생하는 컨트롤 펄스(도시 생략)의 반전 신호를 받아 피크 전류를 발생하지 않는 기간에 ON으로 된다. 이에 의해, 2개의 입력측 트랜지스터 셀 TNa에 전류원(12)의 구동 전류 Ir을 분류하여 정상 구동 시의 입력측 트랜지스터의 구동 전류를 내릴 수 있다. 또한, 2개째의 입력측 트랜지스터 셀 TNa의 게이트 폭 비는, 1개째의 입력측 트랜지스터 셀 TNa에 대하여 1:n으로 되어 있다(n은 2 이상의 정수).

정전류원(12)은, 5V 정도의 전원 라인+VDD에 접속되고, 이것은, 기준 전류 분배 회로의 출력 전류원에 대응하고 있다. 기준 전류 분배 회로는, 커런트 미러 회로로 구성되는 입력측 트랜지스터가 기준 전류를 받아, 핀 대응으로 병렬로 설치된 다수의 출력측 트랜지스터에 미러 전류로서 기준 전류를 복제하고, 컬럼 핀 대응으로 분배하는 회로이다. 그 출력측 트랜지스터가 정전류원(12)이다.

각 트랜지스터 셀 TNb∼TNn의 각 셀 회로(1)의 드레인 단자 D는, 각각에 대응하여 설치된 비교적 높은 내압의 N채널의 각 트랜지스터 Q1의 소스-드레인을 통해서 N채널의 트랜지스터 Q2의 소스에 공통으로 접속되어 있다. 트랜지스터 Q2의 드레인은, D/A(11)의 출력 단자(11b)에 접속되어 있다.

여기서, 트랜지스터 Q1, Q2는, 커런트 미러 전류 출력 회로(13)의 입력측 트랜지스터 TPu, TPx에 대하여 2단 소스 팔로워의 직렬 회로를 형성하고 있다.

이에 의해, 각 트랜지스터 셀 TNb∼TNn의 각 드레인 단자 D는, 비교적 내압이 높은 트랜지스터 Q1, Q2의 직렬 회로를 통해서 출력 단자(11b)에 접속된다. 출 력 단자(11b)는, 커런트 미러 전류 출력 회로(13)의 입력 단자(13b)에 접속되어 있다.

여기서, 트랜지스터 Q1, Q2의 게이트 전압 VGM, VGH를 5V, 10V 정도로 설정함으로써, 각 트랜지스터 셀 TNb∼TNn의 드레인 단자 D는, 입력측의 트랜지스터 셀 TNa와 마찬가지로 5V 이하로 제한된다. 따라서, 전원 전압+Vcc가 다소 변동되어도, 각 트랜지스터 Q1, Q2의 드레인 전압은, 높은 전원 전압이 분압된 형태로 되므로, 이것의 핫 캐리어 유기 전압 VDshc나, 그 이하의 전압으로 각 드레인 전압을 억제할 수 있다.

여기서, D/A(11)의 아날로그 변환 전류의 출력 전류값을 Ia로 하면, 이에 대하여 출력단 커런트 미러 회로(13)의 입력 단자(13b)에는 구동 전류 Ia가 입력된다.

출력단 커런트 미러 회로(13)는, 베이스 전류 보정 구동용의 커런트 미러 회로를 구성하는 P채널 MOSFET 트랜지스터 TPu, TPw와, 출력단 커런트 미러 회로를 구성하는 P채널 MOSFET 트랜지스터 TPx, TPy를 갖고 있다.

출력단 커런트 미러 회로(13)의 트랜지스터 TPx와 트랜지스터 TPy의 채널 폭(게이트 폭)비는 1:N(단, N>1)이며, 이들 트랜지스터의 소스는, 전원 라인+VDD(5V)가 아니라, 이것보다 높은 전압, 예를 들면, +15V∼20V 정도의 전원 라인+Vcc에 접속되어 있다. 출력측 트랜지스터 TPy의 출력은, 컬럼측의 출력 핀(10a)에 접속되어, 구동 시에는 N×Ia의 구동 전류를 출력 핀(10a)에 흘려 유기 EL 패널을 전류 구동한다. 이 출력 핀(10a)과 그라운드 GND 사이에는, 유기 EL 소자(9)가 접속되어 있다. 또한, 출력 핀(10a)은, 유기 EL 소자(9)의 컬럼 핀임과 동시에 출력단 커런트 미러 회로(13)의 출력 단자이기도 하다. 도면에서의 참조 부호 13a는, N채널 트랜지스터를 3단 종속 접속한 출력단 커런트 미러 회로(13)의 바이어스 회로이고, Vb는 그 바이어스 라인이다.

출력 핀(10a)과 그라운드 GND 사이에는 리세트 스위치 회로 SW가 설치되어 있다. 리세트 스위치 회로 SW는, 컨트롤 회로(17)로부터 리세트 신호 RS를 받는다. 각 트랜지스터 셀 TNa∼TNn의 공통으로 접속된 각 셀 회로(1)의 게이트 단자 G1은, 정전압 바이어스 회로(14)에 접속되어 있다. 정전압 바이어스 회로(14)에 의해 설정되는 게이트 전압 VGL에서 각 셀 회로(1)의 상류측의 트랜지스터 T1이 소정의 저항값으로써 ON 상태로 설정된다. 이 게이트 전압 VGL은, 3V 정도의 전압이다.

각 트랜지스터 Q1의 게이트는, 공통으로 접속되어, 정전압 바이어스 회로(15)에 접속되고, 이에 의해 설정되는 게이트 전압 VGM, 예를 들면 5V에서 소정의 저항값으로써 ON 상태로 설정된다. 또한, 트랜지스터 Q2의 게이트는, 정전압 바이어스 회로(16)에 접속되고, 이에 의해 설정되는 게이트 전압 VGH, 예를 들면 10V에서 소정의 저항값으로써 ON 상태로 설정된다. 이들 게이트 전압 VGM, VGH에 의해 각 트랜지스터 셀 TNb∼TNn의 드레인 단자 D는, 각 셀 회로(1)의 각 트랜지스터 Tr1의 드레인 전압은, 5V나, 그 이하로 제한되어, 내압이 낮은 트랜지스터이면 된다.

이와 같이 트랜지스터 Q1, Q2를 출력측 트랜지스터에 직렬로 삽입하고, 이들 트랜지스터에 의해 비교적 큰 전압 강하를 함으로써, 트랜지스터 TPa와 각 트랜지스터 셀 TNa∼TNn의 동작 전압을 내릴 수 있다.

또한, 각 트랜지스터 Q1의 게이트가 정전압 바이어스 회로(14)에 접속됨으로써, 각 트랜지스터 셀 TNb∼TNn의 드레인 단자 D의 전압을 실질적으로 동일한 값으로 설정할 수 있다. 또한, D/A(11)의 출력측의 각 트랜지스터 셀 TNb∼TNn에 내압이 낮은 트랜지스터를 사용할 수 있다. 또한, 출력 단자(11b)와 각 트랜지스터 셀 TNb∼TNn 사이에 삽입되는 비교적 높은 내압의 트랜지스터 Q1, Q2에는 이들 트랜지스터에 드레인 전압이 분할되기 때문에 핫 캐리어가 발생하기 어려워, 핫 캐리어에 의한 출력 전류의 저하에 의한 소부 현상을 방지할 수 있다.

출력측 트랜지스터가 내압이 낮은 트랜지스터로 됨으로써 커런트 미러 회로구성의 D/A에서 비교적 높은 내압의 소자의 수가 저감된다.

그 결과, D/A의 점유 면적이 저감되고, 또한, D/A 변환 정밀도를 향상시킬 수 있어, D/A의 트랜지스터 Q1, Q2의 핫 캐리어에 의한 출력 전류의 저하에 의한 표시 화면의 소부 현상도 방지할 수 있다.

또한, D/A의 변환 특성의 변동이 감소하여 컬럼 핀 상호의 출력 전류의 변동이 저감되며, 그에 의해 표시 화면의 휘도 불균일, 휘도 변동을 억제할 수 있다. 그런데, 각 트랜지스터 셀에 대응하여 나타내는, ×1, ×2, ×4, …의 숫자는, 패러럴로 접속된 셀 회로(1)의 수를 나타내고 있다. ×1의 경우에 패러럴 접속은 없다. 이 셀 회로수에 따라서 출력측 트랜지스터 셀 TNb∼TNn은, 각각의 출력에 자릿수 가중치가 부여되어 있다.

그런데, D/A(11)의 각 트랜지스터 셀 TNa∼TNn을 구성하는 셀 회로(1)는, 도 2에 도시하는 바와 같이, 소스-드레인과 순차적으로 전원 라인과 그라운드 라인 GND 사이에서 세로로 쌓아 올려져 직렬로 접속된 3개의 N채널의 트랜지스터 Tr1∼Tr3으로 이루어진다. 트랜지스터 Tr3은 스위치 회로 SW를 구성하고, 그 소스는 소스 단자 S에 접속되어 있다. 트랜지스터 Tr1의 드레인은 드레인 단자 D에 접속되어 있다.

트랜지스터 Tr2의 게이트는 게이트 단자 G1에 접속되며, 트랜지스터 Tr3의 게이트는 게이트 단자 G2에 접속되어 있다.

또한, 트랜지스터 Tr1∼Tr3의 백 게이트는, 공통으로 소스 단자 S에 접속되어 있다.

도 3은 트랜지스터 Q1, Q2로 이루어지는 고내압의 2단 소스 팔로워의 직렬 회로를 출력 단자(11b)와 각 트랜지스터 셀 TNb∼TNn 사이에 설치한 도 1에 도시하는 D/A(11)의 출력 전류의 경년 변화 특성의 설명도이다.

종축은, 출력 전류 Ia[㎂], 횡축은, 시간 t[h]이며, 그래프 A가 트랜지스터 Q2가 없고, 트랜지스터 Q1을 1단만 D/A의 출력 단자(11b)와 출력측 트랜지스터 사이에 접속한 경우이다. 그래프 B가 트랜지스터 Q1, Q2를 출력 단자(11b)에 직렬 접속한 상기한 실시예의 경우이다. 전원 전압 +Vcc는, 22V에서 110% 정도 높은 값으로 설정되어 있다.

그래프 A에서는, 100시간을 초과하면 서서히 출력 전류가 저하되어 가지만, 그래프 B에서는, 1000시간을 초과해도 거의 변동이 없이 그대로 그 특정이 유지된 다.

이상 설명하였지만, 실시예에서는, 비교적 높은 내압의 복수의 트랜지스터 Q1이 D/A에서의 커런트 미러 회로의 각 출력측 트랜지스터 셀 TNb∼TNn의 출력(드레인 D)에 대응하여 각각 설치되어 있고, 이들 트랜지스터 Q1이 1개의 트랜지스터 Q2에 직렬로 접속되어 있다. 그러나, 본 발명은, 다소 D/A 변환 정밀도가 저하되지만, 트랜지스터 Q1을 1개로 하여, 트랜지스터 Q1, Q2의 직렬 회로 1개에 대하여 커런트 미러 회로의 각 출력측 트랜지스터 셀 TNb∼TNn의 출력(드레인 D)을 공통으로 접속해도 되는 것은 물론이다.

또한, 실시예에서는, D/A의 출력 전류로 출력단 전류원을 전류 구동하도록 하고 있지만, 본 발명은, 출력단 전류원을 개재하지 않고, D/A의 출력측이 높은 전원 전압 라인에 직접, 다른 소자 혹은 다른 회로를 통해서 접속되어 직접 D/A의 출력 전류가 유기 EL 패널의 단자 핀에 송출되는 경우라도 본 발명은 적용할 수 있다.

또한, 실시예에서는, 패시브 매트릭스형 유기 EL 표시 패널에서의 구동 회로를 예로 들고 있지만, 본 발명은, 액티브 매트릭스형 유기 EL 표시 패널의 구동 회로에도 적용할 수 있는 것은 물론이다.

실시예에서는, N채널 MOS 트랜지스터를 주체로 한 D/A를 나타내고 있지만, 이 D/A는, P채널 MOS 트랜지스터 혹은 이것과 N채널 MOS 트랜지스터를 조합한 회로이어도 되는 것은 물론이다.

또한, 실시예에서는, MOS 트랜지스터를 이용하고 있지만, 본 발명은, MOS 트랜지스터 대신에 바이폴라 트랜지스터를 이용해도 되는 것은 물론이다.

도 1은 본 발명의 유기 EL 구동 회로를 적용한 일 실시예의 패시브형 유기 EL 패널에서의 유기 EL 구동 회로의 블록도.

도 2는 D/A를 구성하는 셀 회로의 회로 구성의 설명도.

도 3은 고내압 소스 팔로워 2단의 직렬 회로를 출력단 전류원과 D/A의 출력 단자 사이에 설치한 경우의 D/A의 출력 전류의 경년 변화 특성의 설명도.

<부호의 설명>

1: 트랜지스터 셀 회로

9: 유기 EL 소자(OEL 소자)

10: 컬럼 드라이버

10a: 출력 핀

11: D/A

12: 정전류원

13: 출력단 커런트 미러 회로

14∼16: 정전압 바이어스 회로

17: 컨트롤 회로

18: 레지스터

19: MPU

Q1∼Q3: MOS 트랜지스터

Tr1∼Tr3: MOS 트랜지스터

TNa∼TNn-1: MOS 트랜지스터

SW: 리세트 스위치 회로

Claims (11)

1. 커런트 미러 회로로 구성되는 D/A 변환 회로가 소정의 전류를 상기 커런트 미러 회로의 입력측 트랜지스터에 받아 표시 데이터를 D/A 변환하여 유기 EL 패널의 단자 핀에 출력할 구동 전류 혹은 그 기초로 되는 전류를 상기 D/A 변환 회로의 소정의 출력 단자에 출력하는 유기 EL 구동 회로로서,

   상기 커런트 미러 회로의 출력측 트랜지스터와 상기 소정의 출력 단자 사이에 제1 및 제2 트랜지스터의 직렬 회로를 갖고,

   상기 입력측 트랜지스터와 상기 출력측 트랜지스터가 상기 제1 및 제2 트랜지스터보다도 내압이 낮은 트랜지스터이며, 상기 입력측 트랜지스터가 회로 소자 혹은 임의의 회로를 통해서 제1 전원 라인에 접속되고, 상기 직렬 회로가 다른 회로 소자 혹은 다른 임의의 회로를 통해서 상기 제1 전원 라인보다도 높은 전압의 제2 전원 라인에 접속되는 유기 EL 구동 회로.
2. 제1항에 있어서,

   상기 직렬 회로는, 상기 소정의 출력 단자를 거쳐 상기 다른 회로 소자 혹은 상기 다른 임의의 회로를 통해서 상기 제2 전원 라인에 접속되는 유기 EL 구동 회로.
3. 제1항에 있어서,

   상기 직렬 회로는, 상기 제1 및 제2 트랜지스터의 각각의 출력측의 2단자를 상기 제2 전원 라인과 기준 전위의 라인 사이에서 직렬로 접속하여 형성되며, 상기 제2 트랜지스터에 접속되어 있지 않은 상기 제1 트랜지스터의 상기 출력측의 1단자가 각 상기 출력측 트랜지스터의 출력에 접속되고, 상기 제1 트랜지스터에 접속되어 있지 않은 상기 제2 트랜지스터의 상기 출력측의 1단자가 상기 소정의 출력 단자에 접속되어 있는 유기 EL 구동 회로.
4. 제3항에 있어서,

   상기 제1 트랜지스터는 복수이며, 상기 출력측 트랜지스터도 복수이고, 각각의 상기 제1 트랜지스터는 1개 혹은 복수의 상기 출력측 트랜지스터의 출력에 공통으로 접속되며, 각 상기 제1 트랜지스터의 다른 1단자가 공통으로 상기 제2 트랜지스터의 상기 출력측의 다른 1단자에 접속되어 있는 유기 EL 구동 회로.
5. 제4항에 있어서,

   상기 제1 트랜지스터와 상기 제2 트랜지스터는 MOS 트랜지스터이고, 상기 출력측의 2단자는 소스와 드레인이며, 상기 제1 트랜지스터는, 각 상기 출력측 트랜지스터에 대응하여 각각 설치되어 있는 유기 EL 구동 회로.
6. 제4항에 있어서,

   복수의 각 상기 출력측 트랜지스터는 트랜지스터 셀로 구성되고, 상기 트랜 지스터 셀은, 복수의 트랜지스터가 직렬로 접속된 셀 회로로 되어 있으며, 복수의 각 상기 출력측 트랜지스터 중 몇개는, D/A 변환의 자릿수 가중치(weights of digits)에 대응하여 상기 트랜지스터 셀이 병렬로 접속되어 구성되는 유기 EL 구동 회로.
7. 제6항에 있어서,

   상기 다른 임의의 회로로서 출력단 전류원을 더 갖고, 상기 입력측 트랜지스터도 상기 트랜지스터 셀로 구성되며, 상기 소정의 출력 단자는, 상기 출력단 전류원의 입력 단자에 접속되고, 상기 출력단 전류원이 상기 제2 전원 라인의 전압에 의해 동작하여 상기 구동 전류를 발생하는 유기 EL 구동 회로.
8. 제7항에 있어서,

   상기 기준 전위의 라인은 접지 전위에 있고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는, MOS 트랜지스터이며, 또한 그 각각의 게이트 전위가 상기 제2 전원 라인과 상기 기준 전위의 라인 사이에 있는 소정의 전위에 각각 설정되어 있는 유기 EL 구동 회로.
9. 제8항에 있어서,

   상기 트랜지스터 셀은, 3개의 MOS 트랜지스터의 소스-드레인이 상기 제1 전원 라인 및 상기 제2 전원 라인 중 어느 하나와 상기 기준 전위의 라인 사이에서 직렬 접속되는 또다른 직렬 회로인 유기 EL 구동 회로.
10. 제7항에 있어서,

    상기 출력단 전류원의 출력은, 패시브 매트릭스형 유기 EL 패널의 단자 핀을 통해서 유기 EL 소자에 송출되는 유기 EL 구동 회로.
11. 제1항 내지 제10항 중 어느 한 항의 유기 EL 구동 회로를 갖는 유기 EL 표시 장치.

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