JP4425615B2 - 表示装置 - Google Patents

Description

本発明は、有機ＥＬ（Electro Luminescence）ディスプレイやＦＥＤ（Field Emission Device ）ディスプレイ等の電流駆動型の電気光学素子をマトリックス状に配置して構成される表示装置およびその駆動回路に関し、特にそれらの回路構成や駆動方法に関する。

近年、前記有機ＥＬディスプレイやＦＥＤディスプレイ等の電流駆動発光素子の研究開発が活発に行われている。特に有機ＥＬディスプレイは、低電圧・低消費電力で自発光するディスプレイとして、携帯電話やＰＤＡ（Personal Digital Assistants）などの携帯機器用として注目されている。

図２９は、前記有機ＥＬを用いた典型的な従来技術の表示装置における表示パネル１０１の電気的構成を示すブロック図である。この表示パネル１０１は、大略的に、表示部１０２と、ゲートドライバ回路１０３と、ソースドライバ回路１０４と、基準電流源１０５とを備えて構成されている。この表示パネル１０１に図示しない制御信号発生回路を合わせて、前記表示装置が構成される。

前記表示部１０２では、相互に交差する複数のゲート配線Ｇ１，Ｇ２，…，Ｇｎ（総称するときには、以下参照符Ｇで示す）およびソース配線Ｓ１，Ｓ２，…，Ｓｍ（総称するときには、以下参照符Ｓで示す）によってマトリクス状に区画された各領域に、画素Ａ１１，Ａ１２，…，Ａ１ｍ；…；Ａｎ１，…，Ａｎｍが配置される。

前記ゲートドライバ回路１０３は、シフトレジスタから成り、スタートパルスＧＰをクロックＹＩで転送し、各ゲート配線Ｇ１〜Ｇｎを順次選択してゆく。一方、ソースドライバ回路１０４は、シフトレジスタ１０６と、レジスタ１０７と、ラッチ１０８と、電流出力回路１０９とを備えて構成されている。この図２９の例では、画像データＤａは６ビットであり、したがってｍビットのシフトレジスタ１０６は１ビットのスタートパルスＳＰをクロックＣＬＫで転送し、その転送されたスタートパルスのタイミングで入力された前記６ビットのデータＤａはｍ×６ビットのレジスタ１０７に順次保持されてゆく。前記ｍ×６ビットのレジスタ１０７でサンプリングされたデータは、ラッチパルスＬＰのタイミングでｍ×６ビットのラッチ１０８に取込まれ、各データ信号線Ｓ１〜Ｓｍ毎に設けられる電流出力回路１０９からは、データに対応した電流が前記各ソース配線Ｓ１〜Ｓｍへ出力され、前記ゲートドライバ回路１０３で選択されている画素に与えられる。

図３０は、前記各画素Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに整数）の画素Ａｉｊの回路構成を示す電気回路図である。この画素回路は、非特許文献１で示された有機ＥＬディスプレイ用の回路であり、階調を電流駆動レベルで表現する。このため、前記ソースドライバ回路１０４には、前記電流駆動レベルを後述するように変化する前記電流出力回路１０９が設けられている。

有機ＥＬ素子ｐはｐ型ＴＦＴから成る駆動用ＴＦＴ：Ｑａによって駆動され、その電流駆動レベルはコンデンサＣａによって設定される。すなわち、前記駆動用ＴＦＴ：Ｑａのソース端子は予め定める一定電位のハイレベルの電源配線Ｖｓ（図２９では図示せず）に接続され、ドレイン端子はｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑｄを介して有機ＥＬ素子ｐの陽極に接続され、有機ＥＬ素子ｐの陰極はローレベルの共通配線Ｖｃｏｍへ接続される。また、駆動用ＴＦＴ：Ｑａのゲート端子とソース端子との間には前記コンデンサＣａが接続され、該コンデンサＣａは、ｐ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑｂおよび選択用ＴＦＴ：Ｑｃを介してソース配線Ｓｊに接続され、前記ソース配線Ｓｊと前記電源配線Ｖｓとの電位差によって充電される。選択用ＴＦＴ：Ｑｃとスイッチ用ＴＦＴ：Ｑｂとの接続点は、駆動用ＴＦＴ：Ｑａのドレイン端子に接続される。前記選択用ＴＦＴ：Ｑｃ、スイッチ用ＴＦＴ：Ｑｂおよびスイッチ用ＴＦＴ：Ｑｄのゲート端子は、ゲート配線Ｇｉに接続される。

この構成では、ゲート配線Ｇｉがアクティブのローレベルとなると、スイッチ用ＴＦＴ：Ｑｄがオフし、選択用ＴＦＴ：Ｑｃおよびスイッチ用ＴＦＴ：Ｑｂはオンし、電源配線ＶｓからコンデンサＣａおよび駆動用ＴＦＴ：Ｑａを介してソース配線Ｓｊへ電流を流すことができる。このときの電流値は、前記ソース配線Ｓｊに繋がるソースドライバ回路１０４の電流出力回路１０９で制御される。

これに対して、前記ゲート配線Ｇｉが非アクティブのハイレベルとなると、スイッチ用ＴＦＴ：Ｑｄがオンし、選択用ＴＦＴ：Ｑｃおよびスイッチ用ＴＦＴ：Ｑｂはオフし、コンデンサＣａが保持している電位に対応した電流が、駆動用ＴＦＴ：Ｑａおよびスイッチ用ＴＦＴ：Ｑｄを介して有機ＥＬ素子ｐに流れ、こうして非選択期間に該有機ＥＬ素子ｐが点灯する。すなわち、この画素回路では、選択期間に、表示すべき階調に対応した電流がコンデンサＣａおよび駆動用ＴＦＴ：Ｑａに流れ、これによって前記階調がコンデンサＣａの充電電圧、したがって駆動用ＴＦＴ：Ｑａのゲート・ソース間電圧としてセットされ、非選択期間にそのセットされた電圧に対応した電流を駆動用ＴＦＴ：Ｑａが出力することで、前記有機ＥＬ素子ｐを所望とした階調レベルで点灯させる。

図３１は、前記ソースドライバ回路１０４における電流出力回路１０９の一構成例を示す電気回路図である。この図３１において、前述の図２９および図３０に対応する部分には、同一の参照符号を付して示す。この電流出力回路１０９は、非特許文献２で示された回路である。

この電流出力回路１０９は、前記６ビットのデータＤａに対応して、６個のカレントコピア回路１１０から構成される。各カレントコピア回路１１０は、アクティブ素子Ｑｅと、スイッチング素子Ｑｆ〜Ｑｈと、コンデンサＣｂとを備えて構成される。このカレントコピア回路１１０は、大略的に、前記基準電流源１０５から入力された基準電流Ｉｋ（ｋ＝０〜５）を、各カレントコピア回路１１０がメモライジング信号ＭＳｊに応答してそれぞれコピーし、選択データＤｋに応じて前記ソース配線Ｓｊへ出力する。これにより、２^６＝６４階調の表示を行うことができる。

すなわち、前記基準電流源１０５からの基準電流Ｉｋのラインにはｎ型ＴＦＴから成るスイッチ素子Ｑｇのドレイン端子が接続されており、このスイッチ素子Ｑｇのソース端子はｎ型ＴＦＴから成るアクティブ素子Ｑｅを介してＧＮＤへ接続される。また、前記アクティブ素子Ｑｅのゲート・ソース間にはコンデンサＣｂが接続されており、ゲート・ドレイン間にはｎ型ＴＦＴから成るスイッチング素子Ｑｆが接続されている。前記スイッチング素子Ｑｆ，Ｑｇのゲート端子には前記メモライジング信号ＭＳｊが与えられる。一方、前記ソース配線Ｓｊには、ｎ型ＴＦＴから成るスイッチ素子Ｑｈのドレイン端子が接続されており、このスイッチ素子Ｑｈのソース端子は前記アクティブ素子Ｑｅを介してＧＮＤへ接続され、ゲート端子には前記選択データＤｋが与えられる。

したがって、各カレントコピア回路１１０では、選択データＤｋをローレベルとしてスイッチ素子Ｑｈをオフし、メモライジング信号ＭＳｊをハイレベルとしてスイッチ素子Ｑｇ，Ｑｆをオンすることで、前記基準電流Ｉｋをアクティブ素子Ｑｅに与え、その電流値に対応した電圧がコンデンサＣｂの端子間、すなわちアクティブ素子Ｑｅのゲート・ソース間に発生し、保持される。この状態で、メモライジング信号ＭＳｊをローレベルとしてスイッチ素子Ｑｇ，Ｑｆをオフし、選択データＤｋをハイレベルとしてスイッチ素子Ｑｈをオンすることで、前記ゲート・ソース間電圧に応じた電流、したがって基準電流Ｉｋと等しい電流が、前記ソース配線Ｓｊからスイッチ素子Ｑｈおよびアクティブ素子Ｑｅを介して流れることになる。

なお、基準電流Ｉｋを基準電流源１０５から直接ソース配線Ｓｊに出力しないのは、画素Ａｉｊを構成する駆動用ＴＦＴ：Ｑａの電流値をプログラムするために時間がかかるからであり、基準電流源１０５の基準電流Ｉ０〜Ｉ５を供給する各回路が１つのパネル当たり１個ずつしかないと、その出力電流値を画素Ａｉｊへコピーするために時間が掛かり過ぎるからである。そこで、一旦、１つのソース配線Ｓｊ当たり６個のカレントコピア回路１１０にその電流値をコピーする必要がある。
"Active Matrix PolyLED Displays"（ＩＤＷ‘００ｐｐ２３５−２３８） "A Poly-Si TFT 6-bit Current Data Driver for Active Matrix Organic Light Emitting Diode Displays "（ＥＵＲＯＤＩＳＰＬＡＹ‘０２，ｐｐ２７９−２８２） SID'00 Digest pp.924-927の "4.0-in. TFT-OLED Displays and a Novel Digital Driving Method"半導体エネルギー研究所 AM-LCD 2000 pp.25-28の "Continuous Grain Silicon Technology and Its Applications for Active Matrix Display"半導体エネルギー研究所 AM-LCD '01 pp.211-214の "Polymer Light-Emitting Diodes for use in Flat panel Display"

有機ＥＬディスプレイでは、図３０のような画素回路を低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴで構成するので、ソースドライバ回路もＩＣを用いずに低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴで構成できた方が低コスト化できる。

しかし、非特許文献で示された電流出力回路１０８では、図３１に示すように６ビットの階調表示を行うためにソース配線１本当たり６個のカレントコピア回路１１０が必要となる。この場合、電流出力回路１０９を構成するためのＴＦＴが４×６＝２４個も必要となる。

このように、上記のような電流出力回路を含むソースドライバ回路を低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴで構成するとその回路規模が大きくなり過ぎるという課題がある。

上記課題は、ソースドライバ回路を構成するＴＦＴの個数増加に繋がるので、そのＴＦＴ１個当たりの歩留まり確率が変わらないとき、そのソースドライバ回路の歩留まり確率を低下させることになる。その結果、パネルの歩留まりを低下させるので、コストアップ要因となる。

また上記課題は、ソースドライバ回路を配置するための面積が大きくなることを意味し、額縁部（画面表示部の外側ガラスエリア）に配置するドライバ回路幅が広くなる。その結果、額縁部の幅が広くなり、１枚ガラス当たりから取れるパネル枚数を減少させるので、コストアップ要因となる。

本発明は上記課題を解決するためになされたものであり、ソース配線１本当たりに必要なアクティブ素子の数を減らし、小さなソースドライバ回路規模で充分な階調出力特性が得られる、電流駆動型の電気光学素子を用いた表示装置を提供することを目的とする。

本発明の表示装置は、上記課題を解決するために、複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、上記電流端子間に流れる電流を制御するための電流制御端子、を有するアクティブ素子を上記第１の配線ごとに備え、上記電流端子のうちの第１の電流端子と上記電流制御端子との電位差の条件で、上記アクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１の電流端子と接続されるように、接続され、第１の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記アクティブ素子の上記第２の電流端子と接続された状態で、上記両コンデンサの電荷を上記電流端子間を通して、上記条件が上記電流端子間に電流が流れなくなる条件となるまで放出し、第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記他方端子が上記第１の電位配線から切り離されるとともに上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第２の電流端子から切り離されて、上記第２のコンデンサの上記他方端子が上記第２の電流端子と接続された状態で、上記アクティブ素子の上記電流端子間に流した電流の上記条件を上記第１のコンデンサに記憶することを特徴としている。

本発明の表示装置は、上記課題を解決するために、上記第２の期間で記憶した上記条件で上記アクティブ素子の上記電流端子間に電流を流し、上記電気光学素子に伝達することを特徴としている。

本発明の表示装置は、上記課題を解決するために、上記第２の期間において、上記アクティブ素子の上記電流端子間に電流を流すときに、一端にある電位が与えられた第２の電位配線が、上記一端と上記アクティブ素子の上記第２の電流端子との間に抵抗を介するように、上記第２の電流端子に接続されることを特徴としている。

本発明の表示装置は、上記課題を解決するために、上記第２の期間において、上記第２の電位配線の上記一端に与えられる電位により、上記アクティブ素子の上記電流端子間に電流を流したときの上記条件を制御することを特徴としている。

本発明の表示装置は、上記課題を解決するために、上記第１の電位配線の電位が可変であることを特徴としている。

本発明の表示装置は、上記課題を解決するために、複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、上記各領域に、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、上記電流端子間に流れる電流を制御するための電流制御端子、を有するアクティブ素子を備え、上記電流端子のうちの第１の電流端子と上記電流制御端子との電位差の条件で、上記アクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１の電流端子と接続されるように、接続され、第１の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記アクティブ素子の上記第２の電流端子と接続された状態で、上記両コンデンサの電荷を上記電流端子間を通して、上記条件が上記電流端子間に電流が流れなくなる条件となるまで放出し、第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記他方端子が上記第１の電位配線から切り離されるとともに上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第２の電流端子から切り離されて、上記第２のコンデンサの上記他方端子が上記第２の電流端子と接続された状態で、上記アクティブ素子の上記電流端子間に流した電流の上記条件を上記第１のコンデンサに記憶することを特徴としている。

本発明の表示装置は、上記課題を解決するために、複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、該電流端子間に流れる電流を制御するための電流制御端子、を有する第１のアクティブ素子を上記第１の配線ごとに備え、上記第１のアクティブ素子の上記電流端子のうちの第１の電流端子と上記第１のアクティブ素子の上記電流制御端子との電位差の条件で、上記第１のアクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記第１のアクティブ素子の上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１のアクティブ素子の上記第１の電流端子と接続されるように、接続され、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、該電流端子間に流れる電流を制御するための電流制御端子、を有する第２のアクティブ素子を、複数の上記第１の配線と複数の上記第２の配線とが交差する各領域に備え、上記第２のアクティブ素子の上記電流端子のうちの第１の電流端子と上記第２のアクティブ素子の上記電流制御端子との電位差の条件で、上記第２のアクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第３のコンデンサおよび第４のコンデンサを備え、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されているときに、上記第３のコンデンサと上記第４のコンデンサとの接続点が上記第２のアクティブ素子の上記電流制御端子に接続されるように、かつ、上記第３のコンデンサの上記接続点と反対側となる端子が上記第２のアクティブ素子の上記第１の電流端子と接続されるように、接続され、上記第１のアクティブ素子の上記第１の電流端子が上記電流出力端子である場合には、上記第２のアクティブ素子の上記第１の電流端子は上記電流入力端子であって、上記第１のアクティブ素子の上記第２の電流端子と上記第２のアクティブ素子の上記第２の電流端子とが上記第１の配線を介して接続および分離されることにより、上記第１のアクティブ素子と上記第２のアクティブ素子との互いの接続および分離が可能であり、上記第１のアクティブ素子の上記第１の電流端子が上記電流入力端子である場合には、上記第２のアクティブ素子の上記第１の電流端子は上記電流出力端子であって、上記第１のアクティブ素子の上記第１の電流端子と上記第２のアクティブ素子の上記第１の電流端子とが上記第１の配線を介して接続および分離されることにより、上記第１のアクティブ素子と上記第２のアクティブ素子との互いの接続および分離が可能であり、上記第１のアクティブ素子に対する第１の期間において、上記第１のアクティブ素子と上記第２のアクティブ素子とは互いに分離されており、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第１のアクティブ素子の上記第２の電流端子と接続された状態で、上記第１のアクティブ素子の上記条件を、上記第１のアクティブ素子の上記電流端子間に電流が流れる状態と流れない状態との閾値に対応している条件として上記第１のコンデンサに記憶し、上記第２のアクティブ素子に対する第１の期間において、上記第１のアクティブ素子と上記第２のアクティブ素子とは互いに分離されており、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されていて、上記第４のコンデンサの上記第３のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第３の電位配線に接続された状態で得られる上記第３のコンデンサおよび上記第４のコンデンサの電荷を保持し、上記第１のアクティブ素子に対する第２の期間および上記第２のアクティブ素子に対する第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されていて、上記第１のアクティブ素子の上記条件が上記第１のアクティブ素子に対する第１の期間で記憶した上記条件となっている状態から、上記第１のアクティブ素子と上記第２のアクティブ素子とが互いに接続され、上記第２のアクティブ素子の上記条件を、上記第２のアクティブ素子に対する第１の期間で上記第３のコンデンサおよび上記第４のコンデンサが上記電荷を保持した状態から、上記第４のコンデンサの上記他方端子を上記第２のアクティブ素子の上記第２の電流端子に接続して得られる条件として、上記第２のアクティブ素子の上記条件を上記第３のコンデンサに記憶することを特徴としている。

本発明の表示装置は、上記課題を解決するために、上記第１のアクティブ素子に対する第２の期間および上記第２のアクティブ素子に対する第２の期間で記憶した上記第２のアクティブ素子の上記条件で上記第２のアクティブ素子の上記電流端子間に電流を流し、上記電気光学素子に伝達することを特徴としている。

本発明の表示装置は、以上のように、複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、上記電流端子間に流れる電流を制御するための電流制御端子、を有するアクティブ素子を上記第１の配線ごとに備え、上記電流端子のうちの第１の電流端子と上記電流制御端子との電位差の条件で、上記アクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１の電流端子と接続されるように、接続され、第１の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記アクティブ素子の上記第２の電流端子と接続された状態で、上記両コンデンサの電荷を上記電流端子間を通して、上記条件が上記電流端子間に電流が流れなくなる条件となるまで放出し、第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記他方端子が上記第１の電位配線から切り離されるとともに上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第２の電流端子から切り離されて、上記第２のコンデンサの上記他方端子が上記第２の電流端子と接続された状態で、上記アクティブ素子の上記電流端子間に流した電流の上記条件を上記第１のコンデンサに記憶する構成である。

それゆえ、上記第１の期間において、上記アクティブ素子の閾値電圧のばらつきを補正した電位を上記電流制御端子に保持することができる。また、上記第２の期間において、上記アクティブ素子の閾値電圧によらず上記アクティブ素子の２つの電流端子間の電位を概ね一定とできる。そして、この状態で上記アクティブ素子の２つの電流端子間に電流を流し、対応した電位を上記電流制御端子に保持することで、上記アクティブ素子がこのときの電流値を流す状態となる。

この結果、ソース配線１本当たりに必要なアクティブ素子の数を減らし、小さなソースドライバ回路規模で充分な階調出力特性が得られる、電流駆動型の電気光学素子を用いた表示装置を提供することができるという効果を奏する。

本発明の表示装置は、以上のように、上記第２の期間で記憶した上記条件で上記アクティブ素子の上記電流端子間に電流を流し、上記電気光学素子に伝達する構成である。

それゆえ、上記アクティブ素子から所望のタイミングで、電気光学素子へ設定した電流を伝達することができるという効果を奏する。

本発明の表示装置は、以上のように、上記第２の期間において、上記アクティブ素子の上記電流端子間に電流を流すときに、一端にある電位が与えられた第２の電位配線が、上記一端と上記アクティブ素子の上記第２の電流端子との間に抵抗を介するように、上記第２の電流端子に接続される構成である。

それゆえ、第１の電位配線の電位Ｖ１と、第２の電位配線の電位Ｖ２と、抵抗の抵抗値Ｒとによりアクティブ素子に流れる電流Ｉ≒（Ｖ２−Ｖ１）／Ｒを設定することができるという効果を奏する。

本発明の表示装置は、以上のように、上記第２の期間において、上記第２の電位配線の上記一端に与えられる電位により、上記アクティブ素子の上記電流端子間に電流を流したときの上記条件を制御する構成である。

それゆえ、第２の電位配線の一端にアナログ電圧を入力して電気光学素子に流す電流値を変化させることにより、簡単なドライバ回路構成でフル階調表示を行うことができるという効果を奏する。

本発明の表示装置は、以上のように、上記第１の電位配線の電位が可変である構成である。

それゆえ、第１の期間に第１の電位配線の電位を変化させることにより、第１のコンデンサと第２のコンデンサとの電荷をアクティブ素子の電流端子間に電流が流れなくなるまで放出したときのアクティブ素子に流れる電流の条件を同じとしながら、アクティブ素子の第２の電流端子の電位を変化させることができるという効果を奏する。

本発明の表示装置は、以上のように、複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、上記各領域に、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、上記電流端子間に流れる電流を制御するための電流制御端子、を有するアクティブ素子を備え、上記電流端子のうちの第１の電流端子と上記電流制御端子との電位差の条件で、上記アクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１の電流端子と接続されるように、接続され、第１の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記アクティブ素子の上記第２の電流端子と接続された状態で、上記両コンデンサの電荷を上記電流端子間を通して、上記条件が上記電流端子間に電流が流れなくなる条件となるまで放出し、第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記他方端子が上記第１の電位配線から切り離されるとともに上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第２の電流端子から切り離されて、上記第２のコンデンサの上記他方端子が上記第２の電流端子と接続された状態で、上記アクティブ素子の上記電流端子間に流した電流の上記条件を上記第１のコンデンサに記憶する構成である。

それゆえ、アクティブ素子を、電気光学素子に直接駆動電流を流すアクティブ素子で代用することができ、回路規模を縮小することができるという効果を奏する。

本発明の表示装置は、以上のように、複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、該電流端子間に流れる電流を制御するための電流制御端子、を有する第１のアクティブ素子を上記第１の配線ごとに備え、上記第１のアクティブ素子の上記電流端子のうちの第１の電流端子と上記第１のアクティブ素子の上記電流制御端子との電位差の条件で、上記第１のアクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記第１のアクティブ素子の上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１のアクティブ素子の上記第１の電流端子と接続されるように、接続され、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、該電流端子間に流れる電流を制御するための電流制御端子、を有する第２のアクティブ素子を、複数の上記第１の配線と複数の上記第２の配線とが交差する各領域に備え、上記第２のアクティブ素子の上記電流端子のうちの第１の電流端子と上記第２のアクティブ素子の上記電流制御端子との電位差の条件で、上記第２のアクティブ素子の上記電流端子間に流れる電流が制御され、互いに接続される第３のコンデンサおよび第４のコンデンサを備え、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されているときに、上記第３のコンデンサと上記第４のコンデンサとの接続点が上記第２のアクティブ素子の上記電流制御端子に接続されるように、かつ、上記第３のコンデンサの上記接続点と反対側となる端子が上記第２のアクティブ素子の上記第１の電流端子と接続されるように、接続され、上記第１のアクティブ素子の上記第１の電流端子が上記電流出力端子である場合には、上記第２のアクティブ素子の上記第１の電流端子は上記電流入力端子であって、上記第１のアクティブ素子の上記第２の電流端子と上記第２のアクティブ素子の上記第２の電流端子とが上記第１の配線を介して接続および分離されることにより、上記第１のアクティブ素子と上記第２のアクティブ素子との互いの接続および分離が可能であり、上記第１のアクティブ素子の上記第１の電流端子が上記電流入力端子である場合には、上記第２のアクティブ素子の上記第１の電流端子は上記電流出力端子であって、上記第１のアクティブ素子の上記第１の電流端子と上記第２のアクティブ素子の上記第１の電流端子とが上記第１の配線を介して接続および分離されることにより、上記第１のアクティブ素子と上記第２のアクティブ素子との互いの接続および分離が可能であり、上記第１のアクティブ素子に対する第１の期間において、上記第１のアクティブ素子と上記第２のアクティブ素子とは互いに分離されており、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第１のアクティブ素子の上記第２の電流端子と接続された状態で、上記第１のアクティブ素子の上記条件を、上記第１のアクティブ素子の上記電流端子間に電流が流れる状態と流れない状態との閾値に対応している条件として上記第１のコンデンサに記憶し、上記第２のアクティブ素子に対する第１の期間において、上記第１のアクティブ素子と上記第２のアクティブ素子とは互いに分離されており、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されていて、上記第４のコンデンサの上記第３のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第３の電位配線に接続された状態で得られる上記第３のコンデンサおよび上記第４のコンデンサの電荷を保持し、上記第１のアクティブ素子に対する第２の期間および上記第２のアクティブ素子に対する第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されていて、上記第１のアクティブ素子の上記条件が上記第１のアクティブ素子に対する第１の期間で記憶した上記条件となっている状態から、上記第１のアクティブ素子と上記第２のアクティブ素子とが互いに接続され、上記第２のアクティブ素子の上記条件を、上記第２のアクティブ素子に対する第１の期間で上記第３のコンデンサおよび上記第４のコンデンサが上記電荷を保持した状態から、上記第４のコンデンサの上記他方端子を上記第２のアクティブ素子の上記第２の電流端子に接続して得られる条件として、上記第２のアクティブ素子の上記条件を上記第３のコンデンサに記憶する構成である。

それゆえ、第１のアクティブ素子をあたかも抵抗のように用いて、第２のアクティブ素子の出力電流を設定することができる。

この結果、ソース配線１本当たりに必要なアクティブ素子の数を減らし、小さなソースドライバ回路規模で充分な階調出力特性が得られる、電流駆動型の電気光学素子を用いた表示装置を提供することができるという効果を奏する。また、抵抗を用いずに第１のアクティブ素子を含むドライバ回路を構成できる。

本発明の表示装置は、以上のように、上記第１のアクティブ素子に対する第２の期間および上記第２のアクティブ素子に対する第２の期間で記憶した上記第２のアクティブ素子の上記条件で上記第２のアクティブ素子の上記電流端子間に電流を流し、上記電気光学素子に伝達する構成である。

それゆえ、上記アクティブ素子から所望のタイミングで、電気光学素子へ設定した電流を伝達することができるという効果を奏する。

以下、各実施例を用いて本発明の詳細な説明を行う。

本発明に用いられるスイッチング素子は低温ポリシリコンＴＦＴやＣＧシリコンＴＦＴなどで構成できるが、本実施の形態ではＣＧシリコンＴＦＴを用いることとする。

なお、このＣＧシリコンＴＦＴの構成に関しては、半導体エネルギー研究所より、非特許文献３等で発表されているので、ここではその詳細な説明は省略する。

また、ＣＧシリコンＴＦＴプロセスに関しては、同じく半導体エネルギー研究所より、非特許文献４等で発表されているので、ここではその詳細な説明は省略する。

また、本実施の形態で用いる電気光学素子である有機ＥＬ素子の構成についても、非特許文献５等で発表されているので、ここではその詳細な説明は省略する。
〔実施例１〕
本発明の第１の実施例について、図１〜図８に基づいて説明すれば、以下のとおりである。

図１は、本発明の実施例の表示装置における表示パネル１の電気的構成を示すブロック図である。この表示パネル１は、大略的に、表示部２と、ゲートドライバ回路３と、ソースドライバ回路４とを備えるように構成されている。この表示パネル１に図示しない制御信号発生回路を合わせて、前記表示装置が構成される。

前記表示部２では、相互に交差する複数のゲート配線Ｇ１，Ｇ２，…，Ｇｎ（総称するときには、以下参照符Ｇで示す）およびソース配線Ｓ１，Ｓ２，…，Ｓｍ（総称するときには、以下参照符Ｓで示す）によってマトリクス状に区画された各領域に、画素Ａ１１，Ａ１２，…，Ａ１ｍ；…；Ａｎ１，…，Ａｎｍが配置される。

前記ゲートドライバ回路３は、シフトレジスタから成り、スタートパルスＹＩをクロックＧＰで第２の配線であるゲート配線Ｇ１，Ｇ２，…，Ｇｎに対応するレジスタに転送し、後述するようにして、各ゲート配線Ｇ１〜Ｇｎを順次選択してゆく。また、前記ゲート配線Ｇ１〜Ｇｎと平行に設けられる制御配線Ｗ１〜Ｗｎを順次選択してゆく。

一方、ソースドライバ回路４は、コントロール回路５と、ソース出力回路６とを備えている。このソースドライバ回路４は、後述するようにして、スタートパルスＳＰをクロックＣＬＫで転送し、入力されたアナログのＲＧＢデータＤａに対応した電流を、第１の配線である前記各ソース配線Ｓ１〜Ｓｍへ出力する。また、前記ソース配線Ｓ１〜Ｓｍと平行に設けられる信号配線Ｔ１〜Ｔｍに信号出力を導出し、前記ゲートドライバ回路３で選択されている画素に電流レベルをセットする。

図２は、前記各画素Ａ１１〜Ａｎｍにおける任意のｉ行ｊ列目（ｉ＝１〜ｎ，ｊ＝１〜ｍ、ｎ，ｍともに整数）の画素Ａｉｊの回路構成を示す電気回路図である。この画素回路も、前記図３０で示す画素回路と同様に有機ＥＬディスプレイ用の回路であり、階調を電流駆動レベルで表現し、その電流駆動レベルは、前記図３０の画素回路と同様に、有機ＥＬ素子ｐはｐ型ＴＦＴから成る駆動用ＴＦＴ：Ｑ１によって駆動され、その電流駆動レベルはゲート・ソース間に設けられるコンデンサＣ１の充電電圧によって設定される。

前記駆動用ＴＦＴ：Ｑ１のソース端子は予め定める一定電位のハイレベルの電源配線Ｖｓ（図１では図示せず）に接続され、ドレイン端子はｐ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ３を介して前記有機ＥＬ素子ｐの陽極に接続され、有機ＥＬ素子ｐの陰極はローレベルの共通配線Ｖｃｏｍへ接続される。また、前述のように駆動用ＴＦＴ：Ｑ１のゲート端子とソース端子との間にはコンデンサＣ１が接続される。前記駆動用ＴＦＴ：Ｑ１のゲート端子はまた、ｎ型ＴＦＴから成る選択用ＴＦＴ：Ｑ２を介して信号配線Ｔｊに接続され、前記選択用ＴＦＴ：Ｑ２のゲート端子は前記ゲート配線Ｇｉに接続される。

一方、前記駆動用ＴＦＴ：Ｑ１のドレイン端子と前記スイッチ用ＴＦＴ：Ｑ３のソース端子との接続点は、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ４を介して前記ソース配線Ｓｊに接続されるようになっており、スイッチ用ＴＦＴ：Ｑ３，Ｑ４のゲート端子は共通に、制御配線Ｗｉに接続されている。

したがって、電流値の設定時には、前記ゲート配線Ｇｉおよび制御配線Ｗｉがアクティブのハイレベルとなり、これによってスイッチ用ＴＦＴ：Ｑ３がオフして前記有機ＥＬ素子ｐが駆動用ＴＦＴ：Ｑ１から切り離されるとともに、スイッチ用ＴＦＴ：Ｑ４がオンして前記駆動用ＴＦＴ：Ｑ１のドレイン端子が前記ソース配線Ｓｊに接続され、また選択用ＴＦＴ：Ｑ２がオンして前記駆動用ＴＦＴ：Ｑ１のゲート端子が前記信号配線Ｔｊに接続される。したがって、前記駆動用ＴＦＴ：Ｑ１のドレイン電流が前記ソースドライバ回路４のソース出力回路６によって制御され、その電流値に対応した電圧に前記コンデンサＣ１が充電される。

これに対して、前記ゲート配線Ｇｉおよび制御配線Ｗｉが非アクティブのローレベルとなると、スイッチ用ＴＦＴ：Ｑ３がオンし、選択用ＴＦＴ：Ｑ２およびスイッチ用ＴＦＴ：Ｑ４はオフし、コンデンサＣ１が保持している電位に対応した電流が、駆動用ＴＦＴ：Ｑ１およびスイッチ用ＴＦＴ：Ｑ３を介して有機ＥＬ素子ｐに流れ、こうして非選択期間に該有機ＥＬ素子ｐが点灯する。すなわち、この画素回路では、選択期間に、表示すべき階調に対応した電流がコンデンサＣ１および駆動用ＴＦＴ：Ｑ１に流れ、これによって前記階調がコンデンサＣ１の充電電圧、したがって駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧としてセットされ、非選択期間にそのセットされた電圧に対応した電流を駆動用ＴＦＴ：Ｑ１が出力することで、前記有機ＥＬ素子ｐを所望とした階調レベルで点灯させる。

一方、前記ソース出力回路６は、図３で示す電流出力回路Ｄｊと、図４で示す出力端回路Ｅｊとから構成され、電流出力回路Ｄｊからのソース配線Ｓｊに、出力端回路Ｅｊが接続される。図３の電流出力回路Ｄｊは、ｎ型ＴＦＴから成り、アクティブ素子である駆動用ＴＦＴ：Ｑ１０と、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ１１，Ｑ１２，Ｑ１３と、ｐ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ１４，Ｑ１５と、コンデンサＣ３，Ｃ４とを備えている。

前記駆動用ＴＦＴ：Ｑ１０のドレイン端子（電流入力端子、第２の電流端子）はスイッチ用ＴＦＴ：Ｑ１４を介して前記ソース配線Ｓｊに接続され、ソース端子（電流出力端子、第１の電流端子）はローレベルの共通配線Ｖｃｏｍへ接続される。また、前記駆動用ＴＦＴ：Ｑ１０のゲート・ソース間には第１のコンデンサであるコンデンサＣ３が配置され、またこの駆動用ＴＦＴ：Ｑ１０のゲート端子（電流制御端子）には第２のコンデンサであるコンデンサＣ４の一方の端子が接続されている。このゲート端子は、ドレイン端子とソース端子との間に流れる電流を制御するための端子である。さらにまた、この駆動用ＴＦＴ：Ｑ１０のゲート・ドレイン間には、スイッチ用ＴＦＴ：Ｑ１１が配置される。駆動用ＴＦＴ：Ｑ１０のドレイン端子とソース端子との間に流れる電流は、ソース端子とゲート端子との電位差の条件で制御される。

前記コンデンサＣ４の他方端子と駆動用ＴＦＴ：Ｑ１０のドレイン端子の間にはスイッチ用ＴＦＴ：Ｑ１３が配置され、またこのコンデンサＣ４の他方端子はスイッチ用ＴＦＴ：Ｑ１２を介して第１の電位配線である補償電位配線Ｖｃに接続される。前記駆動用ＴＦＴ：Ｑ１０のドレイン端子と第２の電位配線である駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）との間には、スイッチ用ＴＦＴ：Ｑ１５が配置されている。

駆動電位配線Ｖｃｒは入力端子ＰｒからアナログＲ信号が入力される配線、駆動電位配線Ｖｃｇは入力端子ＰｇからアナログＧ信号が入力される配線、駆動電位配線Ｖｃｂは入力端子ＰｂからアナログＢ信号が入力される配線であり、Ｒ，Ｇ，Ｂの画素に対応して電流出力回路Ｄｊに接続される。電流出力回路Ｄｊは、例えば図３に示す構成の回路がＲＧＢ用に３つ用意されてなる各組の中の一つの回路を代表しており、上記入力端子Ｐｒ，Ｐｇ，Ｐｂは各組ごとに設けられる。そして、入力端子Ｐｒ（またはＰｇ，Ｐｂ）から、駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）とスイッチ用ＴＦＴ：Ｑ１５との接続点に至るまでに、固定抵抗である抵抗Ｒ１（またはＲ２，Ｒ３）が直列に挿入されている。なお、上記アナログ信号の電圧には、既存の液晶用コントローラから出力される信号電圧等を用いることができる。

前記スイッチ用ＴＦＴ：Ｑ１１，Ｑ１２のゲート端子には補償制御配線Ｃｊが接続され、スイッチ用ＴＦＴ：Ｑ１３のゲート端子には制御配線Ｐｊが接続され、スイッチ用ＴＦＴ：Ｑ１４のゲート端子には信号制御配線Ｂｊが接続され、スイッチ用ＴＦＴ：Ｑ１５のゲート端子には制御配線Ｗｊが接続されている。

また、図４の出力端回路Ｅｊは、トランジスタが総てＮＭＯＳＴＦＴから成り、スイッチ用ＴＦＴ：Ｑ５〜Ｑ８と、保護用ＴＦＴ：Ｑ９と、コンデンサＣ２とを備えている。この出力端回路Ｅｊでは、信号配線Ｔｊとソース配線Ｓｊとの間にスイッチ用ＴＦＴ：Ｑ５が配置され、そのスイッチ用ＴＦＴ：Ｑ５のゲート端子は制御配線Ｃｓによって制御される。予め定める定電圧のＯＦＦ電位配線Ｖｏｆｆと信号配線Ｔｊとの間にはスイッチ用ＴＦＴ：Ｑ８が配置され、信号配線Ｔｊと電源配線Ｖａとの間には、前記コンデンサＣ２と、スイッチ用ＴＦＴ：Ｑ６とが直列に接続されている。前記スイッチ用ＴＦＴ：Ｑ６のゲート端子は前記スイッチ用ＴＦＴ：Ｑ５のゲート端子とともに前記制御配線Ｃｓに接続され、スイッチ用ＴＦＴ：Ｑ８のゲート端子は信号制御配線Ｂｊに接続される。前記コンデンサＣ２とスイッチ用ＴＦＴ：Ｑ６との接続端子（他方端子）はスイッチ用ＴＦＴ：Ｑ７を介して前記ソース配線Ｓｊに接続される。前記スイッチ用ＴＦＴ：Ｑ７のゲート端子は、制御配線Ｂｓに接続される。また、前記信号配線ＴｊとＯＦＦ電位配線Ｖｏｆｆとの間には、前記スイッチ用ＴＦＴ：Ｑ８と並列に保護用ＴＦＴ：Ｑ９が配置されており、この保護用ＴＦＴ：Ｑ９のゲート端子には定電位配線Ｐｔが接続されている。なお、この定電位配線Ｐｔの電位は、たとえば４Ｖ程度に設定される。

次に図５のタイミングチャートを用いて、上述のように構成されるソース出力回路５および画素回路Ａｉｊの動作を説明する。本実施例では、電流設定の第１の期間に先立ち、総ての電流出力回路Ｄ１〜Ｄｍの信号制御配線Ｂ１〜Ｂｍをハイ状態として、スイッチ用ＴＦＴ：Ｑ１４をＯＦＦ状態とする。その後、順次電流出力回路Ｄ１〜Ｄｍの出力電流値を設定してゆくことになるが、図５では最初にｊ番目の電流出力回路Ｄｊの出力電流値を設定し、次にｊ＋１番目の電流出力回路Ｄｊ＋１の出力電流値を設定している。

まず、時刻０において、電流出力回路Ｄｊに対応する制御配線Ｐｊをロー状態としてスイッチ用ＴＦＴ：Ｑ１３をＯＦＦ状態とし、補償制御配線Ｃｊをハイ状態としてスイッチ用ＴＦＴ：Ｑ１２をＯＮ状態とする。このことによって、コンデンサＣ４の他方の端子を補償電位配線Ｖｃと短絡させる。また、前記補償制御配線Ｃｊによって、スイッチ用ＴＦＴ：Ｑ１１がＯＮ状態となり、前記コンデンサＣ４の一方の端子、したがって駆動用ＴＦＴ：Ｑ１０のゲート端子とドレイン端子とが短絡される。

時刻０においてさらに、制御配線Ｗｊをロー状態としてスイッチ用ＴＦＴ：Ｑ１５をＯＮ状態とし、駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）から駆動用ＴＦＴ：Ｑ１０のドレイン端子へ向け電流を流す。該駆動用ＴＦＴ：Ｑ１０のドレイン端子およびゲート端子の電位は、この電流によって上昇し、該駆動用ＴＦＴ：Ｑ１０はＯＮ状態となり、その電流が共通配線Ｖｃｏｍへ向け流れる。このとき、該駆動用ＴＦＴ：Ｑ１０のゲート電位はその電流に対応した電位となり、その電位に対応する電荷がコンデンサＣ３，Ｃ４に充電される。

その後、時刻ｔ１から第１の期間に入り、制御配線Ｗｊをハイ状態としてスイッチ用ＴＦＴ：Ｑ１５をＯＦＦ状態とする。このとき、前記コンデンサＣ３，Ｃ４に蓄えられた電荷は、駆動用ＴＦＴ：Ｑ１０を通して放出される。この放電は、該駆動用ＴＦＴ：Ｑ１０がＯＦＦ状態となるまで続くので、該駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧Ｖｇｓはほぼ該駆動用ＴＦＴ：Ｑ１０の閾値電圧となる。これは、上記電荷の放出が、駆動用ＴＦＴ：Ｑ１０の電流Ｉｄｓを制御するためのゲート・ソース間電圧Ｖｇｓの条件が、駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間に電流が流れなくなる条件となるまで続くことを示している。

時刻ｔ１から時刻２ｔ１までが第１の期間である。続いて、時刻ｔ２において前記補償制御配線Ｃｊをロー状態として、スイッチ用ＴＦＴ：Ｑ１１，Ｑ１２をＯＦＦ状態とし、このときのコンデンサＣ３，Ｃ４の電荷を保持する。この状態で、駆動用ＴＦＴ：Ｑ１０のゲート・ソース間容量がコンデンサＣ３，Ｃ４の容量より充分小さいことから、また、駆動用ＴＦＴ：Ｑ１０の閾値電圧が補償電位配線Ｖｃと共通配線Ｖｃｏｍとの電位差よりも小さいことから、コンデンサＣ３とコンデンサＣ４とは直列状態となる。

その後、時刻３ｔ１から第２の期間に入り、制御配線Ｐｊをハイ状態としてスイッチ用ＴＦＴ：Ｑ１３をＯＮ状態とし、コンデンサＣ４の他方の端子を駆動用ＴＦＴ：Ｑ１０のドレイン端子へ短絡させる。これにより、駆動用ＴＦＴ：Ｑ１０の電流Ｉｄｓ、すなわちコンデンサＣ３の端子間電圧が、駆動用ＴＦＴ：Ｑ１０のドレイン端子電位によって制御される状態となる。時刻３ｔ１においてさらに、制御配線Ｗｊをロー状態としてスイッチ用ＴＦＴ：Ｑ１５をＯＮ状態とし、入力端子Ｐｒから抵抗Ｒ１を通して、駆動用ＴＦＴ：Ｑ１０のドレイン端子へ向け電流を流す。コンデンサＣ４の他方の端子が駆動用ＴＦＴ：Ｑ１０のドレイン端子と短絡すると、スイッチ用ＴＦＴ：Ｑ１５がＯＦＦ状態である場合にはコンデンサＣ４の電荷と駆動用ＴＦＴ：Ｑ１０のドレイン端子との間で電荷の移動が起るが、この量が少ないので、コンデンサＣ４の端子間電圧はほぼ一定であり、駆動用ＴＦＴ：Ｑ１０のドレイン端子の電位は、時刻２ｔ１でスイッチ用ＴＦＴ：Ｑ１２がＯＦＦ状態となる直前の電位、すなわち補償電位配線Ｖｃの電位である第１電位配線電位（Ｖｃで代用する）となる。

従って、コンデンサＣ３，Ｃ４に保持された電荷によって、該駆動用ＴＦＴ：Ｑ１０のドレイン端子の電位が前記第１電位配線電位Ｖｃのとき、駆動用ＴＦＴ：Ｑ１０はＯＦＦ状態となる。しかし、時刻３ｔ１でスイッチ用ＴＦＴ：Ｑ１５がＯＮ状態となるので、駆動電位配線Ｖｃｒの電位（第２電位配線電位Ｖｃｒとする）が第１電位配線電位Ｖｃよりも高ければ、駆動用ＴＦＴ：Ｑ１０のドレイン端子へ電流が流れてくるので、そのドレイン端子電位は上昇し、駆動用ＴＦＴ：Ｑ１０はＯＮ状態となる。

このときの駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間を流れる電流Ｉｄｓは、固定抵抗Ｒの値をＲとして、
Ｉｄｓ≒（第２電位配線電位Ｖｃｒ−第１電位配線電位Ｖｃ）／Ｒ・・・（１）
と見積もれる。固定抵抗Ｒはここでは抵抗Ｒ１であるが、抵抗Ｒ２（第２電位配線電位Ｖｃｇ）、Ｒ３（第２電位配線電位Ｖｃｂ）の場合も同様である。すなわち、第１の期間の終了時点では駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧がほぼ閾値電圧に等しくなっているので、この時点では駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間電圧と電流Ｉｄｓとの関係を示す点は、ドレイン・ソース間電圧がＶｃ−Ｖｃｏｍとなる遮断領域にある。そして、時刻３ｔ１においてスイッチ用ＴＦＴ：Ｑ１５がＯＮ状態となることにより、上記遮断領域の点から、入力端子Ｐｒ（またはＰｇ，Ｐｂ）に与えられる電位と固定抵抗Ｒとで決まる駆動用ＴＦＴ：Ｑ１０の負荷線上の動作点に移動する。コンデンサＣ３、コンデンサＣ４、駆動用ＴＦＴ：Ｑ１０のゲート・ソース間容量の、それぞれの接続点側の電荷の合計が保存されることにより、駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧Ｖｇｓが上昇して電流Ｉｄｓが増加するに伴い、駆動用ＴＦＴ：Ｑ１０のドレイン端子電位は上昇する。従って、上記負荷線上の動作点への移動は、遮断領域の点に対して右上となる、上記負荷線上のある点に落ち着くように行われる。

このように、電流Ｉｄｓが増加するのはドレイン端子の電位上昇分がゲート・ソース間電圧の増加分に分配されることに依っている。しかし、ドレイン端子の電位上昇に伴うゲート・ソース間電圧の微小な変動が、大きな相互コンダクタンスにより電流Ｉｄｓの大きな変動をもたらすため、電流Ｉｄｓの急激な変動を阻止するようにドレイン端子の電位上昇分は小さくなっている。従って、ドレイン端子の電位はほぼ第１電位配線電位Ｖｃとなる。従って、（１）式ではドレイン端子の電位上昇分を小さいとして無視している。それゆえ、駆動用ＴＦＴ：Ｑ１０の静特性が変化したとしても、固定抵抗Ｒおよび第２電位配線電位による負荷線と、第１電位配線電位Ｖｃすなわちドレイン・ソース間電圧Ｖｇｓとが固定されることにより、同じ第２電位配線電位が入力端子Ｐｒ（またはＰｇ，Ｐｂ）に与えられると、常に同じ電流Ｉｄｓが流れる。

そして、第２電位配線電位が大きくなることは、上記負荷線を右上に平行に移動させることになるので、駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧Ｖｇｓは、負荷線の移動に伴ってドレイン端子の電位がほぼ第１電位配線電位Ｖｃの一定値のまま、上方に動作点が移動するように上昇する。このようにして、第２電位配線電位の相違に応じて、ドレイン端子の電位がほぼ第１電位配線電位Ｖｃのまま、コンデンサＣ３，Ｃ４，ゲート・ソース間容量への電荷配分が変化する。つまり、時刻３ｔ１からは、スイッチ用ＴＦＴ：Ｑ１５がＯＮ状態となることにより、ドレイン・ソース間電圧がＶｃ−Ｖｃｏｍとなる遮断領域の点から、第２電位配線電位に応じた負荷線上のドレイン・ソース間電圧がＶｃ−Ｖｃｏｍとなる動作点に移動して動作する。

また、上述の説明では、電流Ｉｄｓを求める上では（１）式上で駆動用ＴＦＴ：Ｑ１０のドレイン端子電位が第１電位配線電位Ｖｃに等しい電位で一定としているが、図３の電流出力回路Ｄｉｊを動作させるときには、ドレイン端子電位の上昇分が駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧の上昇分に分配されるため、このドレイン端子電位の上昇分を考慮している。すなわち、第１の期間で補助制御配線Ｃｊおよび制御配線Ｗｊをハイ状態として、駆動用ＴＦＴ：Ｑ１０がＯＦＦ状態となるまでコンデンサＣ３，Ｃ４に蓄えられた電荷を駆動用ＴＦＴ：Ｑ１０を通して放出することにより、駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧Ｖｇｓはほぼ該駆動用ＴＦＴ：Ｑ１０の閾値電圧とし、第２の期間でスイッチ用ＴＦＴ：Ｑ１５がＯＮ状態となることによるドレイン電位の上昇分がゲート・ソース間電圧Ｖｇｓに分配されるのを、全て駆動用ＴＦＴ：Ｑ１０の閾値電圧からの上昇分となるようにしている。この場合は、コンデンサＣ３，Ｃ４に蓄えられた電荷を駆動用ＴＦＴ：Ｑ１０を通して放出したときのドレイン端子電位が駆動用ＴＦＴ：Ｑ１０の閾値電圧のばらつきによってばらつく分が誤差として残るが、これは第１電位配線電位Ｖｃのレベルに対しては小さく、回路動作上も無視できるものとしている。

この結果、駆動用ＴＦＴ：Ｑ１０を流れる電流は、駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度に依らず、上記入力端子Ｐｒ（またはＰｇ，Ｐｂ）の電位と、抵抗Ｒ１（またはＲ２，Ｒ３）と、上記補償電位配線Ｖｃとによりほぼ決まる。このようにして、電流出力回路Ｄｊは、入力端子Ｐｒ（またはＰｇ，Ｐｂ）に入力されるアナログ信号の電圧を電流に変換し、この電流を記憶することにより定電流を出力することができる。従って、第２の期間の最後時刻４ｔ１に、制御配線Ｐｊをロー状態としてスイッチ用ＴＦＴ：Ｑ１３をＯＦＦ状態とし、駆動用ＴＦＴ：Ｑ１０に流れる電流Ｉｄｓを制御する条件を、コンデンサＣ３に記憶する。

なお、電流Ｉｄｓ≧０であるので、第２電位配線電位≧第１電位配線電位Ｖｃである。

実際に、上記期間の駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓ、ドレイン・ソース間電流Ｉｄｓをシミュレーションした結果を図６に示す。

図６において時刻２８０μｓ〜２８５μｓが上記第１の期間であり、それに先立ち制御信号Ｗｊがロー状態になり、駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間に電流Ｉｄｓ（１）〜Ｉｄｓ（５）が流れていることが判る。

なお、図６に示す、電流Ｉｄｓ（１）〜Ｉｄｓ（５）、ゲート・ソース間電圧Ｖｇｓ（１）〜Ｖｇｓ（５）、ドレイン・ソース間電圧Ｖｄｓ（１）〜Ｖｄｓ（５）は駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度を以下に示す表１の条件に設定して、シミュレーションした結果である。

上記シミュレーション結果より、補償制御配線Ｃｊをハイ状態の間（時刻２７５μｓ〜２８５μｓの間）は駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電圧Ｖｄｓとは一致していることが判る。そして、上記第１の期間（時刻２８０μｓ〜２８５μｓの間）において、駆動用ＴＦＴ：Ｑ１０のゲート電位は低下し、駆動用ＴＦＴ：Ｑ１０を流れる電流Ｉｄｓがほぼ０となる。

この第１の期間の最後（時刻２８５μｓ）に、補償制御配線Ｃｊがロー状態となり、スイッチ用ＴＦＴ：Ｑ１１，Ｑ１２はＯＦＦ状態となり、このときのコンデンサＣ３，Ｃ４の電圧が保持される。

第２の期間（時刻２９０μｓ〜２９５μｓ）では、制御配線Ｐｊがハイ状態となり、スイッチ用ＴＦＴ：Ｑ１３がＯＮ状態となる。この結果、コンデンサＣ４の他方端子と駆動用ＴＦＴ：Ｑ１０のドレイン端子とは短絡する。この結果、ドレイン・ソース間電圧Ｖｄｓ（１）〜Ｖｄｓ（５）に表れているように、駆動用ＴＦＴ：Ｑ１０のドレイン端子電位は、駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度に依らず、上記補償電位配線Ｖｃの電位に近い電位となる。また、第２の期間の間、制御配線Ｗｊがロー状態なることで、電流Ｉｄｓ（１）〜Ｉｄｓ（５）に表れているように、入力端子Ｐｒ（またはＰｇ，Ｐｂ）より抵抗Ｒ１（またはＲ２，Ｒ３）を通して駆動用ＴＦＴ：Ｑ１０のドレイン端子へ向け電流が流れる。

そして、時刻２９０μｓのところに表れているように、駆動用ＴＦＴ：Ｑ１０のゲート・ソース間電圧Ｖｇｓは上昇し、駆動用ＴＦＴ：Ｑ１０へ所定の電流が流れる。この結果、駆動用ＴＦＴ：Ｑ１０を流れる電流が、駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度に依らず、上記入力端子Ｐｒ（またはＰｇ，Ｐｂ）の電位と抵抗Ｒ１（またはＲ２，Ｒ３）と上記補償電位配線Ｖｃとによりほぼ決まることは前述した通りである。

本シミュレーションでは、入力端子Ｐｒの電位Ｖｒ＝１０．７Ｖ、補償電位配線Ｖｃ＝８Ｖ、抵抗Ｒ１＝１ＭΩとしている。また、コンデンサＣ３の容量とコンデンサＣ４の容量とを等しく１ｐＦに設定している。

また第２の期間の駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間電圧Ｖｄｓは約９．４Ｖとなり、ゲート・ソース間電圧Ｖｇｓは第１の期間に比べ約０．７Ｖ上昇している。

しかし、図６から判るとおり、この第２の期間のドレイン・ソース間電圧Ｖｄｓは上記駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度のばらつきに依らず、ほぼ一致している。また、駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間を流れる電流Ｉｄｓも上記駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度のばらつきに依らず、ほぼ一致する。

実際、上記５つの条件においてシミュレーションした結果では、Ｉｄｓは１．２８μＡ〜１．３４μＡの値となっている。

この後、図５に示すように次の電流出力回路Ｄｊ＋１の電流設定に移る。

なお、図５では上記電流出力回路Ｄｊの第２期間の後に次の電流出力回路Ｄｊ＋１の第１期間が来るよう設定されているが、この２つの期間は同時に行っても良い。

これら電流出力回路Ｄ１〜Ｄｍの出力電流設定が終了した後、図５に示すように、期間ｔ０〜ｔ０＋５ｔ１で、各電流出力回路Ｄｊより設定された電流が、有機ＥＬ素子ｐに伝達する駆動電流として画素回路Ａｉｊへ向け出力される。すなわち、ゲート配線Ｇｉをオン状態として、総てのソース配線Ｓｊに電流を流し、画素Ａｉ１〜Ａｉｍの出力電流値を設定する。

本実施例ではこれを第３の期間としている。

この第３の期間における画素回路Ａｉｊと出力端回路Ｅｊとの動作を以下に説明する。

まず、図３から分かるように、信号制御配線Ｂｊがロー状態となっている電流出力回路Ｄｊからソース配線Ｓｊに電流が出力される。信号制御配線Ｂｊがハイ状態となっている電流出力回路Ｄｊからは電流が出力されないが、その代わり、図４から分かるように、出力端回路Ｅｊのスイッチ用ＴＦＴ：Ｑ８がＯＮ状態となるので、信号配線ＴｊはＯＦＦ電位配線Ｖｏｆｆに短絡されてＯＦＦ電位となり、対応する画素Ａｉｊの駆動用ＴＦＴ：Ｑ１はＯＦＦ状態となる。

なお、以下の説明は、第３の期間において信号制御配線Ｂｊがロー状態となっている電流出力回路Ｄｊに対応する。

図５に示すように、第３の期間の時刻ｔ０＋ｔ１において、画素Ａｉｊのゲート配線Ｇｉと制御配線Ｗｉとがハイ状態となり、画素Ａｉｊ（図２）の選択用ＴＦＴ：Ｑ２がＯＮ状態となり、スイッチ用ＴＦＴ：Ｑ３がＯＦＦ状態となり、スイッチ用ＴＦＴ：Ｑ４がＯＮ状態となる。時刻ｔ０＋ｔ１には、さらに出力端回路Ｅｊ（図４）の制御配線Ｃｓがハイ状態となるので、スイッチ用ＴＦＴ：Ｑ５を通して信号配線Ｔｊとソース配線Ｓｊとが短絡される。また、制御配線Ｂｓはロー状態なので、コンデンサＣ２の他方端子はスイッチ用ＴＦＴ：Ｑ６を通して電位配線Ｖａに短絡される。

そして、信号制御配線Ｂｊがロー状態なので、画素Ａｉｊ（図２）の駆動用ＴＦＴ：Ｑ１から電流出力回路Ｄｊ（図３）の駆動用ＴＦＴ：Ｑ１０へ向け電流が流れる。このとき、駆動用ＴＦＴ：Ｑ１には、第２の期間でコンデンサＣ３，Ｃ４に記憶した電流Ｉｄｓの条件のうち、コンデンサＣ３に記憶したゲート・ソース間電圧Ｖｇｓを用いて電流を流す。制御配線Ｃｓは時刻ｔ０＋２ｔ１までＯＮ状態であり、その後ＯＦＦ状態となる。

このときの駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間電流Ｉｄｓをシミュレーションした結果を図７に示す。図７の時刻３４０μｓ〜３４５μｓが、制御配線ＣｓがＯＮ状態となる時刻ｔ０＋ｔ１〜時刻ｔ０＋２ｔ１の期間であり、電流Ｉｄｓがばらついていることが判る。

なお、図７の駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間電流Ｉｄｓ（１）〜Ｉｄｓ（５）、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｇ（１）〜Ｖｇ（５）、駆動用ＴＦＴ：Ｑ１のドレイン端子電位Ｖｄ（１）〜Ｖｄ（５）と駆動用ＴＦＴ：Ｑ１の閾値電圧・移動度とは以下の表２のように対応している。

このように、駆動用ＴＦＴ：Ｑ１の閾値電圧・移動度のばらつきにより、駆動用ＴＦＴ：Ｑ１のゲート端子電位Ｖｇがばらつき、そのゲート端子と短絡されているドレイン端子電位Ｖｄもばらつき、そのドレイン端子に繋がる電流出力回路Ｄｊの出力電流Ｉｄｓもばらつく。

その後、時刻ｔ０＋２ｔ１において制御信号Ｃｓをロー状態とし、時刻ｔ０＋３ｔ１において制御信号Ｂｓをハイ状態とすることで、出力端回路Ｅｊ（図４）のスイッチ用ＴＦＴ：Ｑ５，Ｑ６をＯＦＦ状態、スイッチ用ＴＦＴ：Ｑ７をＯＮ状態とし、コンデンサＣ２の他方端子をソース配線Ｓｊを通して画素Ａｉｊ（図２）の駆動用ＴＦＴ：Ｑ１のドレイン端子へ接続する。

この結果、駆動用ＴＦＴ：Ｑ１のドレイン端子電位ＶｄがコンデンサＣ２の他方端子の電位が電位配線Ｖａの電位であるとき、上記時間３４０μｓ〜３４５μｓのときの電流Ｉｄｓが流れる。

しかし、このとき、駆動用ＴＦＴ：Ｑ１のドレイン端子電位Ｖｄ（１）〜（５）は電位配線Ｖａの電位となり、電流出力回路Ｄｊの出力電流である電流Ｉｄｓがばらつく理由がなくなるので、電流Ｉｄｓ（１）〜（５）は図７の時間３５０μｓ〜３５５μｓの期間に示すように、ほぼ一定の電流値となる。実際、上記５つの条件においてシミュレーションした結果では、Ｉｄｓは１．０５μＡ〜１．０７μＡの値となっている。（なお、このときのＩｄｓは時刻２９０μｓ〜２９５μｓのとき駆動用ＴＦＴ：Ｑ１０を流れたＩｄｓ＝約１．３μＡより小さい。これは、このときの駆動用ＴＦＴ：Ｑ１のＶｄが約８．５Ｖとなっているからである。このとき、この駆動用ＴＦＴ：Ｑ１のＶｄと駆動用ＴＦＴ：Ｑ１０のＶｄはほぼ等しくなるので、駆動用ＴＦＴ：Ｑ１０がのＶｄが約８．５Ｖと時刻２９０μｓ〜２９５μｓのとき駆動用ＴＦＴ：Ｑ１０のＶｄ＝約９．４Ｖより小さくなるからである。しかし、このような電位変化があってもＩｄｓのばらつきは少ない）
この後、時刻ｔ０＋４ｔ１においてゲート配線Ｇｉをロー状態として、画素Ａｉｊ（図２）の選択用ＴＦＴ：Ｑ２をＯＦＦ状態とすることで、このときの駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧をコンデンサＣ１に保持し、第３の期間の終了を示す時刻ｔ０＋５ｔ１で、このゲート配線Ｇｉに対応した選択期間を終了する。

その後、再び電流出力回路Ｄｊの出力電流値を順番に設定し、その設定が終わったら、ゲート配線Ｇｉ＋１をオン状態として、総てのソース配線Ｓｊに対して電流を流し、画素Ａ（ｉ＋１）１〜Ａ（ｉ＋１）ｍの出力電流値を設定する。

そこで、図３の入力端子Ｐｒ（またはＰｇ，Ｐｂ）の電位Ｖｒ（またはＶｇ，Ｖｂ）である第２電位配線の電位を１０．７Ｖから８Ｖまで２７０μｓ単位で０．３Ｖずつ減少させながら、画素Ａｉｊ（図２）において駆動用ＴＦＴ：Ｑ１から有機ＥＬ素子ｐへ供給される電流Ｉoledをシミュレーションした結果を図８に示す。

なお、図８のＩoled（１）〜Ｉoled（５）と駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度とは以下の表３のように対応する。

このように本実施例の表示装置によれば、図３の電流出力回路Ｄｊと図４の出力端回路Ｅｊとを用いて、アナログ階調出力用のソースドライバ回路４を図１のような簡単な構成で実現できる。従来の表示装置に備えられる図３１の電流出力回路１０９では１個あたりＴＦＴの数が２４個必要であったのに対し、本実施例の表示装置に備えられる図３の電流出力回路Ｄｉｊでは１個あたりＴＦＴの数がｎ型ＴＦＴが４個、ｐ型ＴＦＴが２個の合計６個で済む。現状ＣＧシリコンＴＦＴルールではｐ型ＴＦＴとｎ型ＴＦＴとの面積差が２倍以内であることを考慮すると、ＴＦＴの占める総面積も従来の表示装置より縮小している。

なお、図４の出力端回路Ｅｊは、図２の画素Ａｉｊを駆動する上で用いられる補償回路として挙げたものであって、必ず必要な回路ではなく、例えば従来の図３０に示す画素Ａｉｊを用いる場合には不要となるものである。従って、出力端回路Ｅｊに含まれるＴＦＴの数が、ソースドライバ回路に電流出力回路Ｄｊを用いる上で図３１の電流出力回路１０９に含まれるＴＦＴの数との比較対象となる必然性はない。また、たとえ出力端回路Ｅｊに含まれるＴＦＴの数５個を含めたとしても、ソース出力回路６１個あたり１１個のＴＦＴで済む。

なお、上述したように従来技術の画素Ａｉｊの回路構成を用いても良いことから、ソースドライバ回路に電流出力回路Ｄｊを用いる上で本実施例の画素Ａｉｊの配線数や、出力端回路Ｅｊの配線数および回路規模が従来との比較対象となる必然性はない。

このように、ＴＦＴの個数が少ないので、駆動用ＴＦＴ：Ｑ１０を含むアクティブ素子の個数が少なくなって、ソースドライバ回路の歩留まりが向上し、その結果、パネルの歩留まりが向上する。これにより、コストアップを抑制することができる。また、ＴＦＴの個数が少ないのでソースドライバ回路を配置するための面積が小さくなり、額縁部（画面表示部の外側ガラスエリア）に配置するドライバ回路幅を小さく抑えることができる。その結果、額縁部の幅が小さくなり、１枚ガラス当たりから取れるパネル枚数が増加するので、コストアップを抑制することができる。

また、特に、本実施例ではアナログ信号入力なので、上記のＴＦＴの数が削減されるだけではない。図２９に示す従来の表示装置はデジタル信号入力を行う前提で電流出力回路１０９が設けられているため、Ｄ０〜Ｄ５のデータを供給するため６ビットレジスタ１０７とｍ×６ビットのラッチ１０８が必要となる。１つのレジスタやラッチを作るためには少なくとも６個以上のＴＦＴが必要であるため、従来技術で必要とするＴＦＴの数は、１ソース配線Ｓｊ当たり１２×６＋３０＝１０２以上（実際はその倍程度）必要となる。これに対し、本実施例ではそれらが不要となり、回路規模は非常に小さいと言える。これは、上記歩留りの向上および狭額縁化をさらに促進する。

また、本実施例の表示装置では、図３１のように６ビットの基準電流Ｉ０〜Ｉ５を作らなくても済むという利点がある。実際に、Ｉ０からＩ５まで２の指数で表される関係の電流値となるような回路を構成するのは困難であり、本実施例ではそのような回路を用いなくても良い。これは以降の実施例においても同様である。これも、上記歩留りの向上および狭額縁化をさらに促進する。

また、本実施例の表示装置のコントローラ回路には、従来の液晶表示用コントローラＩＣが使えるので、新たなＩＣを起こす必要がなく、表示装置の低コスト化ができる。実施例２でも同様である。

以上のように、本実施例によれば、ソース配線１本当たりに必要なアクティブ素子の数を減らし、小さなソースドライバ回路規模で少なくとも従来と同等の充分な階調出力特性が得られる、電流駆動型の電気光学素子を用いた表示装置を提供することができる。このような効果は以降の実施例でも同様である。

なお、本実施の形態ではアクティブ素子である駆動用ＴＦＴ：Ｑ１０をｎ型ＴＦＴとしたが、ｐ型ＴＦＴとすることもできる。この場合、駆動用ＴＦＴ：Ｑ１０のドレイン端子は電流出力端子かつ第２の電流端子であり、ソース端子は電流入力端子かつ第１の電流端子である。このような極性反転に対する考え方は以降の実施例でも同様である。

なお、図８のシミュレーション結果から分かるとおり、この手法では第２電位配線の電位を大きくし、駆動用ＴＦＴ：Ｑ１０を流れる電流値を１μＡ程度にしたとき、駆動用ＴＦＴ：Ｑ１０の閾値電圧・移動度に依らず一定した電流値が得られる。しかし、第２電位配線の電位を小さくし、駆動用ＴＦＴ：Ｑ１０を流れる電流値を０μＡへ近づけていくと、その電流値のばらつきが大きくなる。

このような特性を示すソースドライバ回路を用いる場合、ソースドライバ回路から出力する電流値が一定となる（図８の条件では１μＡ程度となる）よう駆動することが好ましい。

このような駆動条件に於いて、多階調表示を得るには時間分割階調表示が有効である。そこで、以下の実施例２では本発明の手段を用いて、時分割階調表示を行う場合について説明をする。
〔実施例２〕
本発明の第２の実施例について、図９〜図１３に基づいて説明すれば、以下のとおりである。なお、前記実施例１と同一の機能を有する部材には同一の符号を付し、その説明を省略する。

図９は、本実施例の表示装置に備えられる表示パネル７の電気的構成を示すブロック図である。この表示パネル７は、大略的に、表示部２、ゲートドライバ回路３１、およびソースドライバ回路８を備えている。

表示部２は実施例１（図１）と同じものである。

ゲートドライバ回路３１は、外部からアドレス信号Ａｄｄが入力されるとそのアドレスのデコードを行い、アドレスに応じたゲート配線ＧｉにＯＮ状態とする選択信号を出力する。

ソースドライバ回路８は、ｍビットのシフトレジスタ９と、ｍビットのレジスタ１０と、ｍビットのラッチ１１と、ソース出力回路６とを備えている。シフトレジスタ９は、外部から同期信号として入力されるスタートパルスＳＰをクロックｃｌｋに合わせて内部で転送する。レジスタ１０は、シフトレジスタ９からスタートパルスＳＰの転送タイミングで出力される信号に合わせて入力された１ｂｉｔのデジタル映像信号Ｄｘを、レジスタ１０の対応する位置に取り込む。１ｂｉｔの各デジタル映像信号は各画素Ａｉｊのデータに対応している。そして、ラッチ１１は、レジスタ１０に取り込まれた一連のデジタル映像信号Ｄｘを、ラッチパルスＬＰに同期して取り込む。また、ソース出力回路６は実施例１（図１）と同じものである。

なお、本実施例では第１の電位配線である補償電位配線Ｖｃの電位は実施例１と同じく８Ｖとする。また、第２の電位配線である駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）の電位を各配線Ｖｃｒ，Ｖｃｇ，Ｖｃｂ毎に制御する。

上記２値のデジタル映像信号Ｄｘはソース出力回路６の信号制御配線Ｂｊ（図３）に入力されるので、そのデータがハイ状態かロー状態かにより、図９の画素Ａｉｊの表示状態がＯＮ／ＯＦＦ２状態のいずれかに設定される。

そこで、この２状態を用いて多階調表示を行う例を以下に示す。

図１０はそのための時分割階調表示のタイミングの一例である。

図１０は４）〜１１）に示すようにゲート配線数ｎ＝８の場合に対応している。１フレーム期間は２）に示すようにゲート電極数に等しい８つの単位時間に分けられ、各単位時間は３）に示すように０〜８の９つの占有時間に分けられている。１）に示すように占有時間の１フレーム期間にわたる通し番号が選択時間であり、１番目の選択期間から、（ゲート配線数）×（各単位時間の占有時間数）＝８×９＝７２番目の選択期間まで存在する。図１０では１フレーム期間の前半４単位時間が示されている。図９の各ソース出力回路６に１ビットのデジタル映像信号Ｄｘが時系列で入力されることになるが、この時系列データをレジスタ１０に入力される前に８ビットずつに区分する。そして、この各区分において先頭側から第１ビット、第２ビット、…、第８ビットとし、それらをビット番号が７，３，６，５，４，８，１，２の順となるように並び替え、第３ビットと第６ビットとの間にブランクデータＢを挿入した９ビットからなるデータを作成し、これが１つのソース出力回路６にとっての入力順序となるようにデジタル映像信号Ｄｘをレジスタ１０に入力する。各単位時間あたりの９つの占有時間数は上記９ビットのビット数に対応している。

そこで、図１０においては、１フレーム期間が開始されると、各ソース出力回路６では、電流出力回路Ｄｊによって、７，３，Ｂ，６，５，４，８，１，２の順に画素Ａｉｊへの表示を行っていく。なお、この１フレーム期間の最初には、図示しないが各ソース出力回路６の電流出力回路Ｄｊにおける電流の設定が行われる。この電流は画素Ａｉｊの表示状態をＯＮ状態とする値であり、デジタル映像信号Ｄｘが信号制御配線Ｂｊをロー状態とするデータのときに、ソース出力回路６から画素Ａｉｊへ出力される。

第１の単位時間では、第１の選択時間においてゲート配線Ｇ１に対応した画素Ａ１ｊへ第７ビットのデータを表示開始し、第２の選択時間においてゲート配線Ｇ６に対応した画素Ａ６ｊへ第３ビットのデータを表示開始し、第３の選択時間においてゲート配線Ｇ２に対応した画素Ａ２ｊへブランクデータＢを表示開始し、第４の選択時間においてゲート配線Ｇ８に対応した画素Ａ８ｊへ第６ビットのデータを表示開始し、第５の選択時間においてゲート配線Ｇ５に対応した画素Ａ５ｊへ第５ビットのデータを表示開始し、第６の選択時間においてゲート配線Ｇ６に対応した画素Ａ６ｊへ第４ビットのデータを表示開始し、第７の選択時間においてゲート配線Ｇ４に対応した画素Ａ４ｊへ第８ビットのデータを表示開始し、第８の選択時間においてゲート配線Ｇ７に対応した画素Ａ７ｊへ第１ビットのデータを表示開始し、第９の選択時間においてゲート配線Ｇ７に対応した画素Ａ７ｊへ第２ビットのデータを表示開始する。

この場合、図９のゲートドライバ回路３１に入力されるアドレス信号Ａｄｄは、ゲート配線Ｇ１→Ｇ６→Ｇ２→Ｇ８→Ｇ５→Ｇ６→Ｇ４→Ｇ７→Ｇ７の順にＯＮ状態にしていくような信号となる。

次の第２の単位時間における９選択時間では、図１０に示すように、ゲート配線をＯＮ状態にしていく順番を、第１の単位時間の順番におけるゲート配線番号を一つ増やしたものとし、Ｇ２→Ｇ７→Ｇ３→Ｇ１→Ｇ６→Ｇ７→Ｇ５→Ｇ８→Ｇ８とする。ただし、最後のゲート配線番号であるＧ８を一つ増やしたものは最初のゲート配線番号であるＧ１とする。以後、直前の単位時間の順番におけるゲート配線番号に１増やした番号で表される順番でゲート配線をＯＮ状態にしていく。

このように制御していくことで、各ゲート配線Ｇｉの画素Ａｉｊには、各単位時間における表示の開始から次の単位時間における表示の開始までの期間に同じ表示データが保持されるというような表示が行われる。第１ビットのデータから第８ビットのデータまでの表示期間の比率は図１１の「ｂｉｔの重み」に示すように、１：２：４：８：１１：１３：１２：１４となる。また、ブランクデータは常に「０」（図３の信号制御配線Ｂｊがハイ状態）に対応する。図１０の最下部には、ゲート配線Ｇ１について表示期間がどのように推移するかが示されている。

なお、図１１の見方は、占有時間の番号０〜８と示したのが図１０の３）の占有時間に対応し、ビット番号（ｂｉｔ番号）として示したのが図１０の４）〜１１）のゲート配線Ｇｉに示される番号に対応し、ビットの重み（ｂｉｔの重み）として示したのがその各ビット番号の表示期間比率に対応する。各ビット番号はその右側に『●』がある占有時間の番号に対応する。なお、ビット番号９で示したのがブランクデータである。また、走査線数はゲート配線数であり、走査時間数＝走査線数×ビット数、すなわち、１フレーム期間が何選択時間で構成されるかを示している。また、発光時間＝ビット番号１〜８の重みの合計、すなわち、１フレーム期間の何選択時間だけ発光するかを示している。差＝走査時間数−発光時間、すなわち、１フレーム期間の何選択時間発光しないかを示す。発光期間比率＝発光時間／走査時間数［％］、すなわち、１フレーム期間の発光時間（期間）の比率を示す。

以下に、この選択時間のソース出力回路６及び画素回路Ａｉｊの動作を図１２のタイミングチャートを用いて説明する。

本実施例では図１２に示すように、最初に電流設定期間となる。その後電流出力期間となるので、各電流出力回路Ｄｊの出力電流はこの電流設定期間で順番に設定していく。

各電流設定期間では、本発明の手段の第１の期間に先立ち、総ての電流出力回路Ｄｊの信号制御配線Ｂｊをハイ状態として、スイッチ用ＴＦＴ：Ｑ１４をＯＦＦ状態とする。このとき、総ての出力端回路Ｅｊの信号制御配線Ｂｊをハイ状態とするので、信号配線Ｔｊの電位はＯＦＦ電位となる。

その後、選択された電流出力回路Ｄｊの電流設定期間になるが、この第１の期間、それに先立つ期間および第２の期間の動作は実施例１で説明しているので、ここではその説明は省略する。また、この電流設定期間は図１０の第２占有期間のみで行われている。

この電流出力回路Ｄｊの出力電流が設定された後、図１０に示すように、各ゲート配線Ｇｉの選択時間に移り、更に８選択時間後、次の電流出力回路Ｄｊ＋１の出力電流設定期間に入る。

このように、周期的に各電流出力回路Ｄｊの出力値を再設定することで、時分割階調表示に必要な一定電流出力を得ることができる。

なお、図１０のタイミングチャートはゲート配線数ｎ＝８に対応していたが、ゲート配線数ｎ＝２２０に対応する例を、図１１の表示手法にならい示すと図１３のようになる。

このように、本発明の手段を用いれば、時分割階調用のソースドライバ回路の出力電流を安定させ、均一な表示を得ることができる。

このように、本発明の手段と時間分割階調表示とを組み合わせることで、最も特性ばらつきが少ない条件を用いて階調特性が得られるので好ましい。

またソースドライバ回路に必要な回路規模も１ビット入力データに対応すれば良いので、少ない回路規模で実現でき好ましい。
〔実施例３〕
本発明の第３の実施例について、図１４〜図１８に基づいて説明すれば、以下のとおりである。なお、前記実施例１および２と同一の機能を有する部材には同一の符号を付し、その説明を省略する。

図１４は、本実施例の表示装置に備えられる表示パネル１２の電気的構成を示すブロック図である。この表示パネル１２は、大略的に、表示部２、ゲートドライバ回路３、およびソースドライバ回路１３を備えている。

表示部２およびゲートドライバ回路３は実施例１（図１）と同じものである。

ソースドライバ回路１３は、ｍビットのシフトレジスタ９と、ｍ×６ビットのレジスタ１４と、ラッチ兼コントロール回路１５と、ソース出力回路１６とを備えている。シフトレジスタ９は図９と同じものである。レジスタ１４の入力信号には６ｂｉｔのデジタル映像信号Ｄ０〜Ｄ５が入力される。そして、入力されたデジタル映像信号Ｄ０〜Ｄ５は、シフトレジスタ９を転送されたスタートパルスＳＰの転送タイミングに合わせてレジスタ１４の対応する位置に取り込まれる。ラッチ兼コントロール回路１５は、レジスタ１４に取り込まれたｍ×６ビット分のデータを、ラッチパルスＬＰの入力によって一斉に取り込む。ソース出力回路１６は、図６の出力端回路Ｅｊと図１５の電流出力回路Ｄｊとを備えている。

次に、図１５の電流出力回路Ｄｊの構成について説明する。

図１５の電流出力回路Ｄｊは、本発明の手段を適用するアクティブ素子としてのｎ型ＴＦＴから成る駆動用ＴＦＴ：Ｑ１６のゲート・ソース間に第１のコンデンサであるコンデンサＣ５が配置され、駆動用ＴＦＴ：Ｑ１６のゲート端子に第２のコンデンサであるコンデンサＣ６が接続されている。

この駆動用ＴＦＴ：Ｑ１６のゲート・ドレイン間にはｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ１７が配置されている。コンデンサＣ６の、コンデンサＣ５との接続点側と反対側となる他方端子と駆動用ＴＦＴ：Ｑ１６のドレイン端子との間には、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ１９が配置されている。コンデンサＣ６の他方端子と、第１の電位配線である補償電位配線Ｖｃとの間にはｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ１８が配置されている。駆動用ＴＦＴ：Ｑ１６のドレイン端子と第２の電位配線である駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）の間にはｐ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２１と固定抵抗である抵抗Ｒ４とが直列に配置されている。また、駆動用ＴＦＴ：Ｑ１６のドレイン端子とソース配線Ｓｊとの間にはｐ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２０が接続されている。

これらスイッチ用ＴＦＴ：Ｑ１７，Ｑ１８のゲート端子には補償制御配線Ｃｊが接続され、スイッチ用ＴＦＴ：Ｑ１９のゲート端子には制御配線Ｇｓが接続され、スイッチ用ＴＦＴ：Ｑ２０のゲート端子には信号制御配線Ｂｊが接続され、スイッチ用ＴＦＴ：Ｑ２１のゲート端子には制御配線Ｗｓが接続されている。

なお、図１５にはＲ表示用のソース配線Ｓｊに対応して抵抗Ｒ４が駆動電位配線Ｖｃｒと接続されているものが示されているが、Ｇ表示用のソース配線Ｓｊに対応するときは抵抗Ｒ４が駆動電位配線Ｖｃｇと接続され、Ｂ表示用のソース配線Ｓｊに対応するときは抵抗Ｒ４が駆動電位配線Ｖｃｂと接続される。

以下に、この電流設定期間のソース出力回路１６及び画素回路Ａｉｊの動作を図１６のタイミングチャートを用いて説明する。

まず、本実施例では、第１の期間に先立ち、時刻ｔ１において総ての電流出力回路Ｄ１〜Ｄｍの信号制御配線Ｂ１〜Ｂｍをハイ状態として、スイッチ用ＴＦＴ：Ｑ２０をＯＦＦ状態とする。時刻０においてさらに、総ての電流出力回路Ｄ１〜Ｄｍに対応する補償制御配線Ｃ１〜Ｃｍをハイ状態として、制御配線Ｇｓをロー状態とする。

このことにより、スイッチ用ＴＦＴ：Ｑ１９がＯＦＦ状態となり、スイッチ用ＴＦＴ：Ｑ１８がＯＮ状態となり、コンデンサＣ６の他方端子が補償電位配線Ｖｃに短絡する。また、スイッチ用ＴＦＴ：Ｑ１７がＯＮ状態となり、駆動用ＴＦＴ：Ｑ１６のゲート端子とドレイン端子とが短絡する。

そして、時刻ｔ１においてさらに制御配線Ｗｓをロー状態とすることで、スイッチ用ＴＦＴ：Ｑ２１がＯＮ状態となり、第２の電位配線である駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）から駆動用ＴＦＴ：Ｑ１６へ向けて電流が流れる。この結果、駆動用ＴＦＴ：Ｑ１６のゲート・ソース間電圧Ｖｇｓはその電流に対応した電位となり、そのゲート・ソース間電圧Ｖｇｓに対応する電荷がコンデンサＣ５，Ｃ６に残留する。

その後、時刻ｔ２から第１の期間に入り、制御配線Ｗｓをハイ状態としてコンデンサＣ５，Ｃ６の電荷を駆動用ＴＦＴ：Ｑ１６を通して放出させる。このことにより、駆動用ＴＦＴ：Ｑ１６のゲート・ソース間電圧Ｖｇｓは駆動用ＴＦＴ：Ｑ１６の閾値電圧に対応した値となる。

本実施例では、補償電位配線Ｖｃの電位が可変であって、第１の期間の後半で補償電位配線Ｖｃの電位を上昇させる。図１６に示すように、この電位上昇波形はランプ波形である。このことにより、コンデンサＣ６を通して駆動用ＴＦＴ：Ｑ１６のゲート端子電位が上昇し、それにより駆動用ＴＦＴ：Ｑ１６がＯＮ状態となり、コンデンサＣ６より駆動用ＴＦＴ：Ｑ１６を通して電荷が放電される。

この補償電位配線Ｖｃの電位上昇の途中で、補償制御配線Ｃｊをロー状態として、スイッチ用ＴＦＴ：Ｑ１７，Ｑ１８をＯＦＦ状態として、そのときの電荷をコンデンサＣ５，Ｃ６で保持する。これにより、駆動用ＴＦＴ：Ｑ１６のゲート・ソース間電圧Ｖｇｓを閾値電圧とし、補償電位配線Ｖｃの電位を所望の値として駆動用ＴＦＴ：Ｑ１６のドレイン・ソース間電圧を流したい電流Ｉｄｓに合わせる。この補償制御配線Ｃｊをロー状態とするタイミングは、上記ラッチ兼コントロール回路１５に入力された６ｂｉｔのデジタル映像信号Ｄ０〜Ｄ５により決定される。これにより、補償制御配線Ｃｊのハイ状態の期間はＰＷＭ制御されることになる。補償制御配線Ｃｊをロー状態とするタイミングで第１の期間が終了する。

その後、時刻６ｔ１から第２の期間に入り、制御配線Ｇｓをハイ状態として、スイッチ用ＴＦＴ：Ｑ１９をＯＮ状態として、コンデンサＣ６の他方端子を駆動用ＴＦＴ：Ｑ１６のドレイン端子へ短絡させる。そして、時刻６ｔ１でさらに制御配線Ｗｓをロー状態としてスイッチ用ＴＦＴ：Ｑ２１をＯＮ状態にし、駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）から抵抗Ｒ４を通して、駆動用ＴＦＴ：Ｑ１６のドレイン端子へ向けて電流を流す。制御配線Ｇｓは時刻７ｔ１までハイ状態であり、この時刻７ｔ１で第２の期間が終了する。制御配線Ｇｓがロー状態となることで、スイッチ用ＴＦＴ：Ｑ１９がＯＦＦ状態となり、駆動用ＴＦＴ：Ｑ１６に電流が流れていたときの駆動用ＴＦＴ：Ｑ１６のゲート・ソース間電圧Ｖｇｓの条件がコンデンサＣ５に記憶される。

このとき駆動用ＴＦＴ：Ｑ１６を流れる電流Ｉｄｓは、上記補償制御配線Ｃｊをロー状態としたときの補償電位配線Ｖｃの電位（第１電位配線電位Ｖｃとする）と、その直前に駆動用ＴＦＴ：Ｑ１６を流れている電流Ｉｘと、第２の期間の駆動電位配線Ｖｃｒの電位（第２電位配線電位Ｖｃｒとする）と抵抗Ｒ４の値（Ｒ４とする）とにより決まる。

即ち、この第２の期間に駆動用ＴＦＴ：Ｑ１０のドレイン・ソース間を流れる電流Ｉｄｓは
Ｉｄｓ≒Ｉｘ＋Ｋ（第２電位配線電位Ｖｃｒ−第１電位配線電位Ｖｃ）／Ｒ４
・・・（２）
となる。ここで、Ｋは、（第２電位配線電位Ｖｃｒ−第１電位配線電位Ｖｃ）の電位差のうち実際に電流Ｉｄｓの変化に寄与する割合を示す。（第２電位配線電位Ｖｃｒ−第１電位配線電位Ｖｃ）＞０であれば、電流Ｉｄｓが増えるので、ゲート電位が上昇する必要があり、そうすると（コンデンサＣ６を通してゲート端子と繋がる）ソース・ドレイン間電圧Ｖｄｓも増加するので、抵抗Ｒ４の電位ドロップが小さくなる。そのため、抵抗Ｒ４を流れる電流が減るので、電流Ｉｄｓの増加は（第２電位配線電位Ｖｃｒ−第１電位配線電位Ｖｃ）／Ｒ４より小さい。従って、比例定数Ｋを置いて近似した。実際は比例関係ではなく、何らかの関数を用いるべきであるが、近似式として比例式を用いた。

そこで実際に、上記期間の駆動用ＴＦＴ：Ｑ１６のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓ、ドレイン・ソース間電流Ｉｄｓをシミュレーションした結果を図１７に示す。

図１７において時間２．９３５ｍｓ〜２．９５５ｍｓが上記第１の期間であり、それに先立ち制御信号Ｗｓがロー状態になり、駆動用ＴＦＴ：Ｑ１６のドレイン・ソース間に電流Ｉｄｓ（１）〜Ｉｄｓ（５）が流れていることが分かる。

なお、図１７に示す、電流Ｉｄｓ（１）〜Ｉｄｓ（５）、ゲート・ソース間電圧Ｖｇｓ（１）〜Ｖｇｓ（５）、ドレイン・ソース間電圧Ｖｄｓ（１）〜Ｖｄｓ（５）は駆動用ＴＦＴ：Ｑ１６の閾値電圧・移動度を以下の表４の条件に設定して、シミュレーションした結果である。

上記シミュレーション結果より、上記第１の期間の前半（時間２．９３５ｍｓ〜２．９４０ｍｓの間）、駆動用ＴＦＴ：Ｑ１６を流れる電流Ｉｄｓはほぼ０となっている。

その後、上記第１の期間の後半の期間（時間２．９４０ｍｓ〜２．９５０ｍｓの間）で補償電位配線電位Ｖｃの上昇とともに駆動用ＴＦＴ：Ｑ１６を流れる電流Ｉｄｓの絶対値が上昇（負方向の電流となって示されている）している。また、この間、駆動用ＴＦＴ：Ｑ１６のゲート電位も上昇している。

図１７のシミュレーションでは、時間２．９４５ｍｓ辺りで補償制御配線Ｃｊがロー状態となり、そのときの補償電位配線Ｖｃと駆動用ＴＦＴ：Ｑ１６のゲート電位とに対応した電荷がコンデンサＣ５，Ｃ６に保持される。

そして第２の期間である時間２．９５５ｍｓ〜２．９６０ｍｓにおいて、制御配線Ｇｓがハイ状態となり、スイッチ用ＴＦＴ：Ｑ１９がＯＮ状態となり、コンデンサＣ６の他方端子と駆動用ＴＦＴ：Ｑ１６のドレイン端子とは短絡する。

また、制御配線Ｗｓがロー状態なることで、駆動電位配線Ｖｃｒ（またはＶｃｇ，Ｖｃｂ）から抵抗Ｒ４を通して、駆動用ＴＦＴ：Ｑ１６のドレイン端子へ向けて電流が流れる。

本シミュレーションでは、駆動電位配線電位Ｖｃｒ＝８．０Ｖ、上記補償電位配線電位Ｖｃは５Ｖから１０Ｖへ変化し、抵抗Ｒ４＝１ＭΩとなっている。また、コンデンサＣ５の容量とコンデンサＣ６の容量とは等しく１ｐＦに設定している。

図１７のシミュレーションは上記補償制御配線Ｃｊをロー状態とした瞬間の補償電位配線Ｖｃ＝７．５Ｖ〜８．０Ｖであり、上記補償制御配線Ｃｊをロー状態とする直前に駆動用ＴＦＴ：Ｑ１６のソース・ドレイン間を流れていた電流Ｉｄｓは約０．４９μＡであり、第２の期間に駆動用ＴＦＴ：Ｑ１６のソース・ドレイン間に流れる電流Ｉｄｓは約０．４３μＡである。

第２の期間で駆動用ＴＦＴ：Ｑ１６のドレイン・ソース間電圧Ｖｄｓと抵抗Ｒ４を流れる電流Ｉｒとの間には
Ｉｒ＝（駆動電位配線電位Ｖｃｒ−ドレイン・ソース間電圧Ｖｄｓ）／抵抗Ｒ４
の関係があるので、駆動電位配線電位Ｖｃｒの電位が８．０Ｖの条件では、駆動用ＴＦＴ：Ｑ１６のドレイン・ソース間電圧Ｖｄｓは８Ｖより低くなる必要がある。

しかし、上記補償制御配線Ｃｊをロー状態とした瞬間の補償電位配線Ｖｃは７．５Ｖ〜８．０Ｖなので、この駆動用ＴＦＴ：Ｑ１６のドレイン・ソース間電圧Ｖｄｓが上記補償電位配線Ｖｃ電位以下になると、駆動用ＴＦＴ：Ｑ１６を流れる電流Ｉｄｓは減少する。

実際シミュレーション結果では、上記第２の期間の駆動用ＴＦＴ：Ｑ１６のゲート電圧Ｖｇｓは上記補償制御配線Ｃｊをロー状態とする直前の駆動用ＴＦＴ：Ｑ１６のゲート電圧Ｖｇｓより０．０８Ｖ〜０．１０Ｖ低い。また、第２の期間で駆動用ＴＦＴ：Ｑ１６のドレイン・ソース間電圧Ｖｄｓは約７．５５Ｖ〜７．５７Ｖである。

このことと、コンデンサＣ５，Ｃ６の容量が等しいこととから、上記補償制御配線Ｃｊをロー状態とした瞬間の補償電位配線Ｖｃは約７．７１Ｖ〜７．７７Ｖと推定できる。

なお、この瞬間の補償電位配線Ｖｃが正確に分からないのは、補償制御配線Ｃｊがハイ状態からロー状態になるまでの間にある程度時間が掛かっているのに、この間補償電位配線Ｖｃが上昇しているからである。

この結果を（２）式に入れると、
Ｉｄｓ＝０．４９μＡ＋Ｋ（７．５５Ｖ−７．７１Ｖ）／１ＭΩ
＝０．４９μＡ＋Ｋ×０．１６Ｖ／１ＭΩ
となる。

シミュレーション結果はＩｄｓ＝０．４２μＡ〜０．４４μＡなので、Ｋ≒０．５程度と考えれば、それなりに合った数字になる。

実際は、駆動用ＴＦＴ：Ｑ１６のゲート・ソース間電圧Ｖｇｓが変化しているので、このような１次関数では計算できないが、シミュレーション結果から、駆動用ＴＦＴ：Ｑ１６の閾値電圧・移動度特性に依らず、上記補償制御配線Ｃｊをロー状態とした瞬間の補償電位配線Ｖｃの電位と駆動用ＴＦＴ：Ｑ１６の電流Ｉｄｓとの間には、安定した関係が成り立つ。

この後、図１６の時刻８ｔ１〜時刻１３ｔ１に示すように、信号制御配線Ｂｊをロー状態として、画素Ａｉｊの電流設定期間（第３の期間）に入る。第２の期間で記憶した駆動用ＴＦＴ：Ｑ１６のゲート・ソース間電圧の条件で駆動用ＴＦＴ：Ｑ１６に電流を流し、この電流を有機ＥＬ素子ｐに伝達する駆動電流とする。時刻９ｔ１にはゲート配線Ｇｉ、制御配線Ｗｉをハイ状態として、この電流出力回路Ｄｊの出力を用いて図２に示す画素回路Ａｉｊの駆動用ＴＦＴ：Ｑ１の出力電流を設定する。

この画素Ａｉｊに配置された有機ＥＬ素子ｐを流れる電流値をシミュレーションした結果を図１８に示す。

図１８は上記第１の期間に上記補償制御配線Ｃｊをロー状態とするタイミングを変化させながらシミュレーションした結果であり、補償電位配線Ｖｃの電位が５Ｖ〜１０Ｖと変化する１０μｓの間を１０等分して、０．６３ｍｓを０として、５８５μｓ毎に１μｓずつ遅らせている。

その結果、図１８のように駆動用ＴＦＴ：Ｑ１６の閾値電圧・移動度に余り依存せず、ばらつきの少ない電流値が得られたので、本手段によりアナログ電流出力用ソースドライバ回路が構成できることが分かった。

このように、本発明の手段を用いれば、駆動用ＴＦＴの閾値電圧・移動度のばらつきに依らず安定したアナログ電流出力が得られるので好ましい。

また、コントローラ回路をＴＦＴで作ることも可能となるので、表示装置の低コスト化ができる。
〔実施例４〕
本発明の第４の実施例について、図１９〜図２３に基づいて説明すれば、以下のとおりである。なお、前記実施例１ないし３と同一の機能を有する部材には同一の符号を付し、その説明を省略する。

図１９は、本実施例の表示装置に備えられる表示パネル１７の電気的構成を示すブロック図である。この表示パネル１７は、大略的に、表示部２、ゲートドライバ回路３、およびソースドライバ回路１８を備えている。

表示部２およびゲートドライバ回路３は実施例１（図１）と同じものである。

ソースドライバ回路１８は、ｍビットのシフトレジスタ９と、ｍ×６ビットのレジスタ１４と、ラッチ兼コントロール回路１９と、ソース出力回路２０とを備えている。シフトレジスタ９は図９と同じものである。レジスタ１４は図１４と同じものである。ラッチ兼コントロール回路１９は、レジスタ１４に取り込まれたｍ×６ビット分のデータを、ラッチパルスＬＰの入力によって一斉に取り込む。ソース出力回路２０は、図２０のソース出力回路ＤＥｊである。

なお、表示部２が図１のものと同じであるため、画素Ａｉｊも図２と同じものであるが、本実施例では、電流の設定を行う駆動用ＴＦＴ：Ｑ１０（図３）相当のアクティブ素子として画素Ａｉｊに設けられた駆動用ＴＦＴ：Ｑ１を用いる。

図２の画素Ａｉｊ及び図２０のソース出力回路ＤＥｊが、本発明の手段を適用するアクティブ素子を用いた回路構成となる。図２の本発明の手段を適用するアクティブ素子である駆動用ＴＦＴ：Ｑ１のゲート・ソース間に第１のコンデンサであるコンデンサＣ１が配置されている。また、駆動用ＴＦＴ：Ｑ１のゲート端子と第２のコンデンサであるコンデンサＣ７（図２０）との間には、選択用ＴＦＴ：Ｑ２（図２）、信号配線Ｔｊが配置されている。この場合、駆動用ＴＦＴ：Ｑ１のソース端子が電流入力端子であり、第１の電流端子である。また、駆動用ＴＦＴ：Ｑ１のドレイン端子が電流出力端子であり、第２の電流端子である。ゲート端子は駆動用ＴＦＴ：Ｑ１のソース・ドレイン間を流れる電流を制御するための端子であり、駆動用ＴＦＴ：Ｑ１の上記電流は、ゲート端子とソース端子との電位差により制御される。

この駆動用ＴＦＴ：Ｑ１のゲート・ドレイン間には、選択用ＴＦＴ：Ｑ２、信号配線Ｔｊ、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２２（図２０）、ソース配線Ｓｊ、スイッチ用ＴＦＴ：Ｑ４（図２）が配置されている。コンデンサＣ７の、コンデンサＣ１との選択用ＴＦＴ：Ｑ２を介した接続点側と反対側となる他方端子Ｎ１と、駆動用ＴＦＴ：Ｑ１のドレイン端子との間には、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２４（図２０）、ソース配線Ｓｊ、スイッチ用ＴＦＴ：Ｑ４が配置されている。コンデンサＣ７の他方端子Ｎ１と第１の電位配線である補償電位配線Ｖｃ（図２０）との間には、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２３が配置されている。駆動用ＴＦＴ：Ｑ１のドレイン端子と第２の電位配線である駆動電位配線Ｖｃｂ（またはＶｃｒ，Ｖｃｇ）（図２０）との間にはスイッチ用ＴＦＴ：Ｑ４、ソース配線Ｓｊ、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２６（図２０）と固定抵抗である抵抗Ｒ５（図２０）とが直列に配置されている。

また、信号配線ＴｊとＯＦＦ電位配線Ｖｏｆｆ（図２０）との間に、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２５（図２０）が配置されている。

これらスイッチ用ＴＦＴ：Ｑ２２，Ｑ２３のゲート端子には補償制御配線Ｃｊが接続され、スイッチ用ＴＦＴ：Ｑ２４のゲート端子には制御配線Ｂｓが接続され、スイッチ用ＴＦＴ：Ｑ２６のゲート端子には制御配線Ｃｓが接続され、スイッチ用ＴＦＴ：Ｑ２５のゲート端子には信号制御配線Ｂｊが接続されている。

なお、図２０はＢ表示用のソース配線Ｓｊに対応して抵抗Ｒ５と駆動電位配線Ｖｃｂとが接続されているものが示されているが、Ｇ表示用のソース配線Ｓｊに対応して抵抗Ｒ５と駆動電位配線Ｖｃｇとが接続され、Ｒ表示用のソース配線Ｓｊに対応して抵抗Ｒ５と駆動電位配線Ｖｃｒとが接続される。

以下に、この電流設定期間のソース出力回路ＤＥｊ及び画素Ａｉｊの動作を図２１のタイミングチャートを用いて説明する。

まず、本実施例では、第１の期間に先立ち、時刻０において総てのソース出力回路ＤＥ１〜ＤＥｍの信号制御配線Ｂ１〜Ｂｍをロー状態として、スイッチ用ＴＦＴ：Ｑ２５をＯＦＦ状態とする。

そして、時刻ｔ１においてゲート配線Ｇｉをハイ状態として画素Ａｉｊの選択用ＴＦＴ：Ｑ２をＯＮ状態とし、駆動用ＴＦＴ：Ｑ１のゲート端子と信号配線Ｔｊとを短絡させる。また時刻ｔ１においてさらに、制御配線Ｗｉをハイ状態として、スイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とし、スイッチ用ＴＦＴ：Ｑ４をＯＮ状態とし、駆動用ＴＦＴ：Ｑ１のドレイン端子をソース配線Ｓｊへ短絡させる。

また、時刻０からソース出力回路ＤＥ１〜ＤＥｍに対応する制御配線Ｂｓをロー状態として、スイッチ用ＴＦＴ：Ｑ２４をＯＦＦ状態とする。また、時刻０から補償制御配線Ｃ１〜Ｃｍをハイ状態として、スイッチ用ＴＦＴ：Ｑ２２，Ｑ２３をＯＮ状態とし、駆動用ＴＦＴ：Ｑ１ゲート端子とドレイン端子とを短絡させるとともに、コンデンサＣ７の他方端子Ｎ１を補償電位配線Ｖｃに短絡する。

そして、時刻ｔ１において制御配線Ｃｓをハイ状態とすることで、スイッチ用ＴＦＴ：Ｑ２６がＯＮ状態となり、駆動用ＴＦＴ：Ｑ１から駆動電位配線Ｖｃｂ（またはＶｃｒ，Ｖｃｇ）へ向けて電流が流れる。このとき、駆動用ＴＦＴ：Ｑ１のゲート電位（ゲート・ソース間電圧）はその電流に対応した電位となり、その電位に対応する電荷がコンデンサＣ１，Ｃ７に残留する。

その後、時刻２ｔ１から第１の期間に入り、制御配線Ｃｓをロー状態とし駆動用ＴＦＴ：Ｑ１からコンデンサＣ１，Ｃ７へ向け電荷を注入させる。このことにより、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧は駆動用ＴＦＴ：Ｑ１の閾値電圧に対応した値となる。

本実施例では、補償電位配線Ｖｃの電位が可変であって、第１の期間の後半で補償電位配線Ｖｃの電位を下降させる。図２１に示すように、この電位降下波形はランプ波形である。このことにより、コンデンサＣ７を通して駆動用ＴＦＴ：Ｑ１のゲート端子電位が下降し、それにより駆動用ＴＦＴ：Ｑ１がＯＮ状態となり、駆動用ＴＦＴ：Ｑ１よりコンデンサＣ１，Ｃ７へ向け電荷が注入される。

この補償電位配線Ｖｃの電位下降途中で、補償制御配線Ｃｊをロー状態として、スイッチ用ＴＦＴ：Ｑ２２，Ｑ２３をＯＦＦ状態として、そのときのコンデンサＣ１，Ｃ７の電荷を保持する。この、補償制御配線Ｃｊをロー状態とするタイミングは上記ラッチ兼コントロール回路１９に入力された６ｂｉｔのデジタル映像信号Ｄ０〜Ｄ５により決定される。これにより、補償制御配線Ｃｊのハイ状態の期間はＰＷＭ制御されることになる。補償制御配線Ｃｊをロー状態とするタイミングで第１の期間が終了する。

その後、時刻６ｔ１から第２の期間に入り、制御配線Ｂｓをハイ状態として、スイッチ用ＴＦＴ：Ｑ２４をＯＮ状態として、コンデンサＣ７の他方端子Ｎ１を駆動用ＴＦＴ：Ｑ１のドレイン端子へ短絡させる。時刻６ｔ１においてさらに、制御配線Ｃｓをハイ状態としてスイッチ用ＴＦＴ：Ｑ２６をＯＮ状態として、駆動用ＴＦＴ：Ｑ１から抵抗Ｒ５を通して、駆動電位配線Ｖｃｂ（またはＶｃｒ，Ｖｃｇ）へ向けて電流ＩＲを流す。時刻ｔ１から続いてきたゲート配線Ｇｉのハイ状態が時刻７ｔ１で終了することにより、選択用ＴＦＴ：Ｑ２がＯＦＦ状態となり、第２の期間が終了する。このとき、コンデンサＣ１に、それまで駆動用ＴＦＴ：Ｑ１に流れていた電流のゲート・ソース間電圧の条件が記憶される。

上記期間の駆動用ＴＦＴ：Ｑ１のゲート電位Ｖｇ、ドレイン電位Ｖｄ、ドレイン電流Ｉｄをシミュレーションした結果を図２２に示す。

図２２において時間２．１７０ｍｓ〜２．１８５ｍｓが上記第１の期間であり、それに先立ち制御信号Ｃｓがハイ状態になり、駆動用ＴＦＴ：Ｑ１のドレイン電流Ｉｄ（１）〜Ｉｄ（５）が流れていることが分かる。

なお、図２２に示す、駆動用ＴＦＴ：Ｑ１のドレイン電流Ｉｄ（１）〜Ｉｄ（５）、ゲート電位Ｖｇ（１）〜Ｖｓ（５）、ドレイン電位Ｖｄ（１）〜Ｖｄ（５）は、駆動用ＴＦＴ：Ｑ１の閾値電圧・移動度を以下の表５の条件に設定して、シミュレーションした結果である。

上記シミュレーション結果より、上記第１の期間の前半（時間２．１７０ｍｓ〜２．１７５ｍｓ）、で駆動用ＴＦＴ：Ｑ１を流れる電流Ｉｄがほぼ０となっている。

その後、上記第１の期間の後半の期間（時間２．１７５ｍｓ〜２．１８５ｍｓの間）で補償電位配線電位Ｖｃの下降と供に駆動用ＴＦＴ：Ｑ１を流れる電流Ｉｄの絶対値が上昇（負方向の電流となって示されている）している。また、この間、駆動用ＴＦＴ：Ｑ１のゲート電位も下降している。

図２２のシミュレーションでは、時間２．１８０ｍｓ辺りで補償制御配線Ｃｊがロー状態となり、そのときの補償電位配線Ｖｃと駆動用ＴＦＴ：Ｑ１のゲート電位とに対応した電荷がコンデンサＣ１，Ｃ７に保持される。

そして第２の期間である時間２．１９０ｍｓ〜２．１９５ｍｓにおいて、制御配線Ｂｓがハイ状態となって、スイッチ用ＴＦＴ：Ｑ２４がＯＮ状態となり、第２のコンデンサＣ７の他方端子と駆動用ＴＦＴ：Ｑ１のドレイン端子は短絡する。また、上記時間に制御配線Ｃｓがハイ状態なることで、駆動用ＴＦＴ：Ｑ１のドレイン端子から抵抗Ｒ５を通して駆動電位配線Ｖｃｂ（またはＶｃｒ，Ｖｃｇ）へ向けて電流が流れる。

本シミュレーションでは、駆動電位配線電位Ｖｃｂ＝８．０Ｖ、上記補償電位配線Ｖｃが第１の期間の後半で１１Ｖから６Ｖへ変化する。また、抵抗Ｒ５＝１ＭΩ、コンデンサＣ１の容量とコンデンサＣ７の容量とを等しく１ｐＦに設定している。

図２２のシミュレーションでは上記補償制御配線Ｃｊをロー状態とした瞬間の補償電位配線Ｖｃ＝９．０Ｖ〜８．５Ｖとなっている。また、上記補償制御配線Ｃｊをロー状態とする直前に駆動用ＴＦＴ：Ｑ１のドレイン電流Ｉｄは約０．４９μＡであり、第２の期間に駆動用ＴＦＴ：Ｑ１のドレイン電流Ｉｄｓは約０．８２μＡである。

この後、図２１に示す通り、時刻７ｔ１でゲート配線Ｇｉがロー状態となり、選択用ＴＦＴ：Ｑ２がＯＦＦ状態となって、第１のコンデンサＣ１にこのときの電位が保持された後、時刻８ｔ１において制御配線Ｗｉがロー状態となる。この時刻８ｔ１から第３の期間に入る。これによりスイッチ用ＴＦＴ：Ｑ４がＯＦＦ状態となり、スイッチ用ＴＦＴ：Ｑ３がＯＮ状態となり、駆動用ＴＦＴ：Ｑ１から有機ＥＬ素子ｐへ向けて駆動電流が伝達され、実際に有機ＥＬ素子ｐに駆動電流が流れる。

その結果、画素Ａｉｊに配置された有機ＥＬ素子ｐを流れる電流値をシミュレーションした結果を図２３に示す。

図２３は上記第１の期間に上記補償制御配線Ｃｊをロー状態とするタイミングを変化させながらシミュレーションした結果であり、駆動電位配線Ｖｃの電位が１１Ｖから６Ｖ迄変化する１０μｓの間を１０等分して、０．４０ｍｓで０として、３６０μｓ毎に１μｓづつ遅らせている。

この結果、図２０のような簡単なソース出力回路ＤＥｊ構成で画素Ａｉｊに配置されたアクティブ素子（駆動用ＴＦＴ：Ｑ１）を制御できるので、ソースドライバ回路規模等を小さくできて好ましい。
〔実施例５〕
本発明の第５の実施例について、図２４〜図２８に基づいて説明すれば、以下のとおりである。なお、前記実施例１ないし４と同一の機能を有する部材には同一の符号を付し、その説明を省略する。

図２４は、本実施例の表示装置に備えられる表示パネル２１の電気的構成を示すブロック図である。この表示パネル２１は、大略的に、表示部２、ゲートドライバ回路３、およびソースドライバ回路２２を備えている。

表示部２およびゲートドライバ回路３は実施例１（図１）と同じものである。

ソースドライバ回路２２は、ｍビットのシフトレジスタ９と、ｍ×６ビットのレジスタ１４と、ラッチ兼コントロール回路１５と、ソース出力回路２３とを備えている。シフトレジスタ９は図９と同じものである。レジスタ１４およびラッチ兼コントロール回路１５は図１４と同じものである。ソース出力回路２３は、図２５の電流出力回路Ｄｊと、図４の出力端回路Ｅｊとを備えている。

図２の画素Ａｉｊ及び図４の出力端回路Ｅｊが本発明の手段である第２のアクティブ素子を用いた回路構成となる。図２の画素Ａｉｊは、第２のアクティブ素子である駆動用ＴＦＴ：Ｑ１を備えている。駆動用ＴＦＴ：Ｑ１のゲート端子（電流制御端子）は、駆動用ＴＦＴ：Ｑ１のドレイン端子（電流出力端子、第２の電流端子）とソース端子（電流入力端子、第１の電流端子）との間に流れる電流を制御するための端子である。駆動用ＴＦＴ：Ｑ１のゲート・ソース間に第３のコンデンサであるコンデンサＣ１が接続されている。駆動用ＴＦＴ：Ｑ１のゲート端子と第４のコンデンサであるコンデンサＣ２（図４）との間には、選択用ＴＦＴ：Ｑ２、信号配線Ｔｊが配置されている。

この駆動用ＴＦＴ：Ｑ１のゲート・ドレイン間には、選択用ＴＦＴ：Ｑ２、信号配線Ｔｊ、スイッチ用ＴＦＴ：Ｑ５（図４）、ソース配線Ｓｊ、スイッチ用ＴＦＴ：Ｑ４が配置されている。コンデンサＣ２の他方端子と駆動用ＴＦＴ：Ｑ１のドレイン端子との間には、スイッチ用ＴＦＴ：Ｑ７（図４）、ソース配線Ｓｊ、スイッチ用ＴＦＴ：Ｑ４が配置されている。コンデンサＣ２の他方端子と第３の電位配線である補償電位配線Ｖａ（図４）との間には、スイッチ用ＴＦＴ：Ｑ６（図４）が配置されている。

また、図２５に示す電流出力回路Ｄｊは、本発明の手段を適用する第１のアクティブ素子であるｎ型ＴＦＴから成る駆動用ＴＦＴ：Ｑ２７を備えている。駆動用ＴＦＴ：Ｑ２７のゲート端子（電流制御端子）は、駆動用ＴＦＴ：Ｑ２７のドレイン端子（電流入力端子、第２の電流端子）とソース端子（電流出力端子、第１の電流端子）との間に流れる電流を制御するための端子である。駆動用ＴＦＴ：Ｑ２７のドレイン端子とソース端子との間に流れる電流は、ソース端子とゲート端子との電位差の条件で制御される。駆動用ＴＦＴ：Ｑ２７のゲート・ソース間に、第１のコンデンサであるコンデンサＣ８が接続されている。駆動用ＴＦＴ：Ｑ２７のゲート端子に第２のコンデンサであるコンデンサＣ９が接続されている。これにより、コンデンサＣ８とコンデンサＣ９とが互いに接続されている。

この駆動用ＴＦＴ：Ｑ２７のゲート・ドレイン間には、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２８が接続されている。コンデンサＣ９のコンデンサＣ８との接続点側の端子と反対側となる他方端子と、駆動用ＴＦＴ：Ｑ２７のドレイン端子の間には、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ３０が接続されている。コンデンサＣ９の他方端子と第１の電位配線である補償電位配線Ｖｃとの間には、ｎ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ２９が接続されている。

また、駆動用ＴＦＴ：Ｑ２７のドレイン端子とソース配線Ｓｊとの間には、ｐ型ＴＦＴから成るスイッチ用ＴＦＴ：Ｑ３１が配置されている。

これらスイッチ用ＴＦＴ：Ｑ２８，Ｑ２９のゲート端子には補償制御配線Ｃｊが接続され、スイッチ用ＴＦＴ：Ｑ３０のゲート端子には制御配線Ｇｓが接続され、スイッチ用ＴＦＴ：Ｑ３１のゲート端子には信号制御配線Ｆｊが接続されている。

以下に、この電流設定期間のソース出力回路２３及び画素Ａｉｊの動作を図２６のタイミングチャートを用いて説明する。

まず、本実施例では、時刻０にソース出力回路２３の信号制御配線Ｆｊをハイ状態として、スイッチ用ＴＦＴ：Ｑ３１をＯＦＦ状態とし、ソース配線Ｓｊから電流出力回路Ｄｊを切り離す。そして、時刻ｔ１において画素Ａｉｊのゲート配線Ｇｉをハイ状態として選択用ＴＦＴ：Ｑ２をＯＮ状態とし、信号配線Ｔｊを駆動用ＴＦＴ：Ｑ１のゲート端子へ接続する。また、時刻ｔ１においてさらに制御配線Ｗｉをハイ状態として、画素Ａｉｊのスイッチ用ＴＦＴ：Ｑ３をＯＦＦ状態とするとともに、スイッチ用ＴＦＴ：Ｑ４をＯＮ状態とし、駆動用ＴＦＴ：Ｑ１のドレイン端子からソース配線Ｓｊへ電流が出力されるようにする。

また、時刻ｔ１においてさらに出力端回路Ｅｊの制御配線Ｃｓをハイ状態として、スイッチ用ＴＦＴ：Ｑ５，Ｑ６をＯＮ状態とする。また、時刻０から出力端回路Ｅｊの制御配線Ｂｓをロー状態として、スイッチ用ＴＦＴ：Ｑ７をＯＦＦ状態とする。これにより、駆動用ＴＦＴ：Ｑ１のゲート端子とドレイン端子とを短絡させ、コンデンサＣ２の他方端子を補償電位配線Ｖａへ接続する。このことにより、駆動用ＴＦＴ：Ｑ１からソース配線Ｓｊ及び信号配線Ｔｊへ充電電流が流れ、コンデンサＣ１，Ｃ２に電荷が蓄積される。

その後、時刻２ｔ１において画素Ａｉｊのゲート配線Ｇｉ、制御配線Ｗｉをロー状態として、駆動用ＴＦＴ：Ｑ１のゲート端子及びドレイン端子を信号配線Ｔｊ及びソース配線Ｓｊから切り離す。

そして、時刻３ｔ１において電流出力回路Ｄｊの制御配線Ｃｊをハイ状態として、スイッチ用ＴＦＴ：Ｑ２８をＯＮ状態とし、駆動用ＴＦＴ：Ｑ２７のゲート端子とドレイン端子とを短絡させる。また、電流出力回路Ｄｊの制御配線Ｇｓは時刻０からロー状態を保っていて時刻３ｔ１においてスイッチ用ＴＦＴ：Ｑ３０はＯＦＦ状態であり、時刻３ｔ１からスイッチ用ＴＦＴ：Ｑ２９がＯＮ状態となるので、コンデンサＣ９の他方端子は補償電位配線Ｖｃへ短絡される。

なお、このときの補償電位配線Ｖｃは所定の定電位状態としておく。

また、時刻４ｔ１からは駆動用ＴＦＴ：Ｑ２７に対する第１の期間に入るが、それに先立ち時刻３ｔ１において電流出力回路Ｄｊの信号制御配線Ｆｊをロー状態として、スイッチ用ＴＦＴ：Ｑ３１をＯＮ状態とし、信号配線Ｔｊ、ソース配線Ｓｊ、コンデンサＣ２より電荷をコンデンサＣ８，Ｃ９へ移動させる。このとき、駆動用ＴＦＴ：Ｑ２７がＯＮ状態となるよう各コンデンサの容量や配線の浮遊容量を調整しておき、余った電荷を駆動用ＴＦＴ：Ｑ２７を通して放出する。その結果、駆動用ＴＦＴ：Ｑ２７のゲート・ソース間電圧Ｖｇｓは駆動用ＴＦＴ：Ｑ２７の閾値電圧に対応した値となる。

次に、時刻４ｔ１において信号制御配線Ｆｊをハイ状態として、スイッチ用ＴＦＴ：Ｑ３１をＯＦＦ状態とし、駆動用ＴＦＴ：Ｑ２７をソース配線Ｓｊから分離させる。時刻４ｔ１〜時刻５ｔ１の期間が駆動用ＴＦＴ：Ｑ２７に対する第１の期間の前半である。

本実施例では補償電位配線Ｖｃの電位が可変であって、その後、時刻５ｔ１から時刻７ｔ１まで補償電位配線Ｖｃの電位を徐々に上昇させる。図２６に示すように、この電位上昇波形はランプ波形である。このことにより、コンデンサＣ９を通して駆動用ＴＦＴ：Ｑ２７のゲート端子電位が上昇し、それにより駆動用ＴＦＴ：Ｑ２７がＯＮ状態となり、コンデンサＣ８，Ｃ９の電荷が駆動用ＴＦＴ：Ｑ２７を通して放出される。

この補償電位配線Ｖｃの電位上昇途中で、電流出力回路Ｄｊの補償制御配線Ｃｊをロー状態として、スイッチ用ＴＦＴ：Ｑ２８，Ｑ２９をＯＦＦ状態とし、そのときのコンデンサＣ８，Ｃ９の電荷を保持する。これにより、駆動用ＴＦＴ：Ｑ２７のゲート・ソース間電圧Ｖｇｓを時刻５ｔ１のときの状態としてコンデンサＣ８に記憶するとともに、補償電位配線Ｖｃの電位を所望の値として、駆動用ＴＦＴ：Ｑ２７のドレイン・ソース間電圧を流したい電流Ｉｄｓに合わせて設定する。この、補償制御配線Ｃｊをロー状態とするタイミングは上記ラッチ兼コントロール回路１５に入力された６ｂｉｔのデジタル映像信号Ｄ０〜Ｄ５により決定される。これにより、補償制御配線Ｃｊのハイ状態の期間はＰＷＭ制御される。時刻７ｔ１で駆動用ＴＦＴ：Ｑ２７に対する第１の期間が終了する。時刻５ｔ１〜時刻７ｔ１の期間が駆動用ＴＦＴ：Ｑ２７に対する第１の期間の後半である。

上記動作と並行して、時刻５ｔ１から駆動用ＴＦＴ：Ｑ１に対する第１の期間に入り、時刻５ｔ１において画素Ａｉｊのゲート配線Ｇｉと制御配線Ｗｉとをハイ状態として、駆動用ＴＦＴ：Ｑ１のゲート端子及びドレイン端子を信号配線Ｔｊ及びソース配線Ｓｊへ再接続する。このことにより、コンデンサＣ１，Ｃ２が再充電され、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧は駆動用ＴＦＴ：Ｑ１の閾値電圧に対応した値となる。

そして、時刻７ｔ１において出力端回路Ｅｊの制御配線Ｃｓをロー状態として、この時のコンデンサＣ１，Ｃ２の電荷を保持する。時刻７ｔ１で駆動用ＴＦＴ：Ｑ１に対する第１の期間が終了する。

その後、時刻８ｔ１から駆動用ＴＦＴ：Ｑ２７に対する第２の期間及び駆動用ＴＦＴ：Ｑ１に対する第２の期間に入り、時刻８ｔ１において出力端回路Ｅｊの制御配線Ｂｓをハイ状態として、スイッチ用ＴＦＴ：Ｑ７をＯＮ状態とし、コンデンサＣ２の他方端子を駆動用ＴＦＴ：Ｑ１のドレイン端子へ接続する。また、時刻８ｔ１においてさらに、電流出力回路Ｄｊの制御配線Ｇｓをハイ状態として、スイッチ用ＴＦＴ：Ｑ３０をＯＮ状態とし、コンデンサＣ９の他方端子を駆動用ＴＦＴ：Ｑ２７のドレイン端子へ接続する。

そして、時刻８ｔ１においてさらに、電流出力回路Ｄｊの信号制御配線Ｆｊをロー状態として、スイッチ用ＴＦＴ：Ｑ３１をＯＮ状態とし、駆動用ＴＦＴ：Ｑ１から駆動用ＴＦＴ：Ｑ２７へ向けて電流を流す。この場合、駆動用ＴＦＴ：Ｑ１が負荷回路として働き、駆動用ＴＦＴ：Ｑ２７が補償電位配線Ｖｃにより制御された電圧に対応する電流を出力するよう動作する。時刻９ｔ１において、駆動用ＴＦＴ：Ｑ２７に対する第２の期間及び駆動用ＴＦＴ：Ｑ１に対する第２の期間が終了する。

上記期間の駆動用ＴＦＴ：Ｑ２７のゲート・ソース間電圧Ｖｇｓ、ドレイン・ソース間電圧Ｖｄｓ、ドレイン・ソース間電流Ｉｄｓをシミュレーションした結果を図２７に示す。

図２７において時間２．２７０ｍｓ〜２．２８５ｍｓが上記第１の期間であり、それに先立ち制御信号Ｆｊがロー状態になり、駆動用ＴＦＴ：Ｑ２７に電流Ｉｄｓ（１）〜Ｉｄｓ（５）が流れていることが分かる。

なお、図２７に示す、駆動用ＴＦＴ：Ｑ２７のドレイン・ソース間電流Ｉｄｓ（１）〜Ｉｄｓ（５）、ゲート・ソース間電圧Ｖｇｓ（１）〜Ｖｇｓ（５）、ドレイン・ソース間電圧Ｖｄｓ（１）〜Ｖｄｓ（５）は駆動用ＴＦＴ：Ｑ２７の閾値電圧・移動度を以下の表６の条件に設定して、シミュレーションした結果である。

上記シミュレーション結果より、駆動用ＴＦＴ：Ｑ２７に対する第１の期間の前半（時間２．２７０ｍｓ〜２．２７５ｍｓ）、駆動用ＴＦＴ：Ｑ２７を流れる電流Ｉｄはほぼ０となっている。

その後、駆動用ＴＦＴ：Ｑ２７に対する第１の期間の後半の期間（時間２．２７５ｍｓ〜２．２８５ｍｓの間）で補償電位配線Ｖｃの電位上昇とともに駆動用ＴＦＴ：Ｑ２７を流れる電流Ｉｄｓの絶対値が上昇（負方向の電流となって示されている）している。また、この間、駆動用ＴＦＴ：Ｑ２７のゲート・ソース間電圧Ｖｇｓも上昇している。

そして、図２７のシミュレーションでは、時間２．２８０ｍｓ辺りで補償制御配線Ｃｊがロー状態となり、そのときの補償電位配線Ｖｃと駆動用ＴＦＴ：Ｑ２７のゲート電位とに対応した電荷がコンデンサＣ８，Ｃ９に保持される。

そして、駆動用ＴＦＴ：Ｑ２７に対する第２の期間（時間２．２９０ｍｓ〜２．２９５ｍｓ）に入り、制御配線Ｇｓをハイ状態としてスイッチ用ＴＦＴ：Ｑ３０をＯＮ状態とし、コンデンサＣ９の他方端子と駆動用ＴＦＴ：Ｑ２７のドレイン端子とは短絡する。

また、信号制御配線Ｆｊがロー状態になることで、駆動用ＴＦＴ：Ｑ１のドレイン端子から駆動用ＴＦＴ：Ｑ２７のドレイン端子へ向けて電流が流れる。

本シミュレーションでは、駆動電位配線Ｖａの電位Ｖａ＝１１．０Ｖ、駆動用ＴＦＴ：Ｑ２７に対する第１の期間の後半で補償電位配線Ｖｃは５Ｖから１５Ｖへ変化する。また、コンデンサＣ８の容量とコンデンサＣ９の容量とを等しく１ｐＦに設定している。図２７では、上記補償制御配線Ｃｊをロー状態とした瞬間の補償電位配線Ｖｃの電位Ｖｃ＝１０Ｖ〜１１Ｖとなっている。

また、上記補償制御配線Ｃｊをロー状態とする直前に駆動用ＴＦＴ：Ｑ２７のドレイン・ソース間電流Ｉｄｓは約０．１８μＡであり、駆動用ＴＦＴ：Ｑ２７に対する第２の期間に駆動用ＴＦＴ：Ｑ２７のドレイン・ソース間電流Ｉｄｓは約０．２７μＡである。

この後、図２６に示す通り、時刻９ｔ１においてゲート配線Ｇｉがロー状態となって、選択用ＴＦＴ：Ｑ２がＯＦＦ状態となる。これにより、駆動用ＴＦＴ：Ｑ１のゲート・ソース間電圧をコンデンサＣ１に記憶する。そして時刻１０ｔ１において、制御配線Ｗｉもロー状態となってスイッチ用ＴＦＴ：Ｑ４がＯＦＦ状態となり、スイッチ用ＴＦＴ：Ｑ３がＯＮ状態となる。

これで、画素Ａｉｊの選択期間が終了し、有機ＥＬ素子ｐに駆動電流が流れる、駆動用ＴＦＴ：Ｑ２７および駆動用ＴＦＴ：Ｑ１に対する第３の期間となる。このときの駆動用ＴＦＴ：Ｑ１の出力電流Ｉｄｓは、コンデンサＣ１に記憶した条件で流れ、この電流が有機ＥＬ素子ｐへ向けて伝達されて直接有機ＥＬ素子ｐに流れる。このとき、駆動用ＴＦＴ：Ｑ２７から見れば駆動用ＴＦＴ：Ｑ１は図１５の抵抗Ｒ４と同様に電圧・電流変換回路として作用し、駆動用ＴＦＴ：Ｑ１から見れば駆動用ＴＦＴ：素子Ｑ２７は図２０の抵抗Ｒ５と同様に電圧・電流変換回路として作用する。

その結果、画素Ａｉｊに配置された有機ＥＬ素子ｐを流れる電流値をシミュレーションした結果を図２８に示す。

図２８は、駆動用ＴＦＴ：Ｑ２７に対する第１の期間に上記補償制御配線Ｃｊをロー状態とするタイミングを変化させながらシミュレーションした結果である。駆動電位配線Ｖｃの電位が５Ｖ〜１５Ｖと変化する１０μｓの間を１０等分して、０．５０ｍｓで０として、４５０μｓ毎に１μｓずつ遅らせている。

その結果、図２８のように図２４のソースドライバ回路２２の出力電流を制御できる。

特に本実施例では、ソースドライバ回路２２に抵抗素子が入っていない。

ＣＧシリコンプロセスを用いて１ＭΩ程度の抵抗素子を作るには、ＩＴＯなどの高抵抗性膜を用いると良い。しかし、そのような膜が使えないとき、ＣＧシリコン膜を用いるのは難しい。これは、ＣＧシリコン膜の抵抗ばらつきが大きいためである。

しかし、本実施例のように抵抗負荷の代わりに本発明の手段を適用した画素Ａｉｊを用いることで図２８のシミュレーション結果のように、Ｉｄｓ＜０．３μＡであれば、駆動用ＴＦＴ：Ｑ２７の閾値電圧・移動度ばらつきに依らず比較的均一な電流値が得られる。

このことにより、ソースドライバ回路規模を小さくできるので好ましい。

なお、本実施例では、駆動用ＴＦＴ：Ｑ２７がｐ型ＴＦＴから成り、駆動用ＴＦＴ：Ｑ１がｎ型ＴＦＴから成るものも考えられる。この場合、駆動用ＴＦＴ：Ｑ２７のドレイン端子が電流出力端子かつ第２の電流端子となり、ソース端子が電流入力端子かつ第１の電流端子となる。また、駆動用ＴＦＴ：Ｑ１のドレイン端子が電流入力端子かつ第２の電流端子となり、ソース端子が電流出力端子かつ第１の電流端子となる。

本発明は、有機ＥＬディスプレイやＦＥＤディスプレイ等の電流駆動型の電気光学素子をマトリックス状に配置して構成される表示装置に広く適用することができる。

本発明の第１の実施例を示すものであり、表示パネルの構成を示すブロック図である。 図１の表示パネルに備えられる画素の構成を示す回路図である。 図１の表示パネルに備えられる電流出力回路の構成を示す回路図である。 図１の表示パネルに備えられる出力端回路の構成を示す回路図である。 図１の表示パネルの動作を説明するタイミングチャートである。 図１の表示パネルの動作をシミュレーションした結果を示す第１のグラフである。 図１の表示パネルの動作をシミュレーションした結果を示す第２のグラフである。 図１の表示パネルの動作をシミュレーションした結果を示す第３のグラフである。 本発明の第２の実施例を示すものであり、表示パネルの構成を示すブロック図である。 図９の表示パネルの動作ルールを説明するタイミングチャートである。 図９の表示パネルの動作ルールを説明する第１のテーブルである。 図９の表示パネルの動作を説明するタイミングチャートである。 図９の表示パネルの動作ルールを説明する第２のテーブルである。 本発明の第３の実施例を示すものであり、表示パネルの構成を示すブロック図である。 図１４の表示パネルに備えられる電流出力回路の構成を示す回路図である。 図１４の表示パネルの動作を説明するタイミングチャートである。 図１４の表示パネルの動作をシミュレーションした結果を示す第１のグラフである。 図１４の表示パネルの動作をシミュレーションした結果を示す第２のグラフである。 本発明の第４の実施例を示すものであり、表示パネルの構成を示すブロック図である。 図１９の表示パネルに備えられるソース出力回路の構成を示す回路図である。 図１９の表示パネルの動作を説明するタイミングチャートである。 図１９の表示パネルの動作をシミュレーションした結果を示す第１のグラフである。 図１９の表示パネルの動作をシミュレーションした結果を示す第２のグラフである。 本発明の第５の実施例を示すものであり、表示パネルの構成を示すブロック図である。 図２４の表示パネルに備えられる電流出力回路の構成を示す回路図である。 図２４の表示パネルの動作を説明するタイミングチャートである。 図２４の表示パネルの動作をシミュレーションした結果を示す第１のグラフである。 図２４の表示パネルの動作をシミュレーションした結果を示す第２のグラフである。 従来の表示パネルの構成を示すブロック図である。 図２９の表示パネルに備えられる画素の構成を示す回路図である。 図２９の表示パネルに備えられる電流出力回路の構成を示す回路図である。

符号の説明

ｐ 有機ＥＬ素子（電気光学素子）
Ｓｊ ソース配線（第１の配線）
Ｇｉ ゲート配線（第２の配線）
Ｑ１ 駆動用ＴＦＴ（実施例４におけるアクティブ素子、実施例５における第２のアクティブ素子）
Ｃ１ コンデンサ（実施例４における第１のコンデンサ、実施例５における第３のコンデンサ）
Ｃ２ コンデンサ（実施例５における第４のコンデンサ）
Ｑ１０ 駆動用ＴＦＴ（アクティブ素子）
Ｃ３ コンデンサ（第１のコンデンサ）
Ｃ４ コンデンサ（第２のコンデンサ）
Ｒ１〜Ｒ３ 抵抗
Ｖｃ 補償電位配線（第１の電位配線）
Ｖｃｒ，Ｖｃｇ，Ｖｃｂ
駆動電位配線（第２の電位配線）
Ｑ１６ 駆動用ＴＦＴ（アクティブ素子）
Ｃ５ コンデンサ（第１のコンデンサ）
Ｃ６ コンデンサ（第２のコンデンサ）
Ｒ４ 抵抗
Ｃ７ コンデンサ（第２のコンデンサ）
Ｑ２７ 駆動用ＴＦＴ（第１のアクティブ素子）
Ｃ８ コンデンサ（第１のコンデンサ）
Ｃ９ コンデンサ（第２のコンデンサ）

Claims (8)

1. 複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、
   一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、上記電流端子間に流れる電流を制御するための電流制御端子、を有するアクティブ素子を上記第１の配線ごとに備え、
   上記電流端子のうちの第１の電流端子と上記電流制御端子との電位差の条件で、上記アクティブ素子の上記電流端子間に流れる電流が制御され、
   互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１の電流端子と接続されるように、接続され、
   第１の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記アクティブ素子の上記第２の電流端子と接続された状態で、上記両コンデンサの電荷を上記電流端子間を通して、上記条件が上記電流端子間に電流が流れなくなる条件となるまで放出し、
   第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記他方端子が上記第１の電位配線から切り離されるとともに上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第２の電流端子から切り離されて、上記第２のコンデンサの上記他方端子が上記第２の電流端子と接続された状態で、上記アクティブ素子の上記電流端子間に流した電流の上記条件を上記第１のコンデンサに記憶することを特徴とする表示装置。
2. 上記第２の期間で記憶した上記条件で上記アクティブ素子の上記電流端子間に電流を流し、上記電気光学素子に伝達することを特徴とする請求項１に記載の表示装置。
3. 上記第２の期間において、上記アクティブ素子の上記電流端子間に電流を流すときに、一端にある電位が与えられた第２の電位配線が、上記一端と上記アクティブ素子の上記第２の電流端子との間に抵抗を介するように、上記第２の電流端子に接続されることを特徴とする請求項１または２に記載の表示装置。
4. 上記第２の期間において、上記第２の電位配線の上記一端に与えられる電位により、上記アクティブ素子の上記電流端子間に電流を流したときの上記条件を制御することを特徴とする請求項３に記載の表示装置。
5. 上記第１の電位配線の電位が可変であることを特徴とする請求項１ないし３のいずれかに記載の表示装置。
6. 複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、
   上記各領域に、一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、上記電流端子間に流れる電流を制御するための電流制御端子、を有するアクティブ素子を備え、
   上記電流端子のうちの第１の電流端子と上記電流制御端子との電位差の条件で、上記アクティブ素子の上記電流端子間に流れる電流が制御され、
   互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１の電流端子と接続されるように、接続され、
   第１の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記アクティブ素子の上記第２の電流端子と接続された状態で、上記両コンデンサの電荷を上記電流端子間を通して、上記条件が上記電流端子間に電流が流れなくなる条件となるまで放出し、
   第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記他方端子が上記第１の電位配線から切り離されるとともに上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第２の電流端子から切り離されて、上記第２のコンデンサの上記他方端子が上記第２の電流端子と接続された状態で、上記アクティブ素子の上記電流端子間に流した電流の上記条件を上記第１のコンデンサに記憶することを特徴とする表示装置。
7. 複数の第１の配線と複数の第２の配線とが交差する各領域に、電流駆動型の電気光学素子が配置された表示装置において、
   一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、該電流端子間に流れる電流を制御するための電流制御端子、を有する第１のアクティブ素子を上記第１の配線ごとに備え、
   上記第１のアクティブ素子の上記電流端子のうちの第１の電流端子と上記第１のアクティブ素子の上記電流制御端子との電位差の条件で、上記第１のアクティブ素子の上記電流端子間に流れる電流が制御され、
   互いに接続される第１のコンデンサおよび第２のコンデンサを備え、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されているときに、上記第１のコンデンサと上記第２のコンデンサとの接続点が上記第１のアクティブ素子の上記電流制御端子に接続されるように、かつ、上記第１のコンデンサの上記接続点と反対側となる端子が上記第１のアクティブ素子の上記第１の電流端子と接続されるように、接続され、
   一方が電流入力端子となり他方が電流出力端子となる２つの電流端子、および、該電流端子間に流れる電流を制御するための電流制御端子、を有する第２のアクティブ素子を、複数の上記第１の配線と複数の上記第２の配線とが交差する各領域に備え、
   上記第２のアクティブ素子の上記電流端子のうちの第１の電流端子と上記第２のアクティブ素子の上記電流制御端子との電位差の条件で、上記第２のアクティブ素子の上記電流端子間に流れる電流が制御され、
   互いに接続される第３のコンデンサおよび第４のコンデンサを備え、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されているときに、上記第３のコンデンサと上記第４のコンデンサとの接続点が上記第２のアクティブ素子の上記電流制御端子に接続されるように、かつ、上記第３のコンデンサの上記接続点と反対側となる端子が上記第２のアクティブ素子の上記第１の電流端子と接続されるように、接続され、
   上記第１のアクティブ素子の上記第１の電流端子が上記電流出力端子である場合には、上記第２のアクティブ素子の上記第１の電流端子は上記電流入力端子であって、上記第１のアクティブ素子の上記第２の電流端子と上記第２のアクティブ素子の上記第２の電流端子とが上記第１の配線を介して接続および分離されることにより、上記第１のアクティブ素子と上記第２のアクティブ素子との互いの接続および分離が可能であり、
   上記第１のアクティブ素子の上記第１の電流端子が上記電流入力端子である場合には、上記第２のアクティブ素子の上記第１の電流端子は上記電流出力端子であって、上記第１のアクティブ素子の上記第１の電流端子と上記第２のアクティブ素子の上記第１の電流端子とが上記第１の配線を介して接続および分離されることにより、上記第１のアクティブ素子と上記第２のアクティブ素子との互いの接続および分離が可能であり、
   上記第１のアクティブ素子に対する第１の期間において、上記第１のアクティブ素子と上記第２のアクティブ素子とは互いに分離されており、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第２のコンデンサの上記第１のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第１の電位配線に接続され、上記第１のコンデンサと上記第２のコンデンサとの上記接続点が上記第１のアクティブ素子の上記第２の電流端子と接続された状態で、上記第１のアクティブ素子の上記条件を、上記第１のアクティブ素子の上記電流端子間に電流が流れる状態と流れない状態との閾値に対応している条件として上記第１のコンデンサに記憶し、
   上記第２のアクティブ素子に対する第１の期間において、上記第１のアクティブ素子と上記第２のアクティブ素子とは互いに分離されており、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されていて、上記第４のコンデンサの上記第３のコンデンサとの接続点側の端子と反対側となる他方端子が所定の電位となっている第３の電位配線に接続された状態で得られる上記第３のコンデンサおよび上記第４のコンデンサの電荷を保持し、
   上記第１のアクティブ素子に対する第２の期間および上記第２のアクティブ素子に対する第２の期間において、上記第１のコンデンサと上記第２のコンデンサとが互いに接続されていて、上記第３のコンデンサと上記第４のコンデンサとが互いに接続されていて、上記第１のアクティブ素子の上記条件が上記第１のアクティブ素子に対する第１の期間で記憶した上記条件となっている状態から、上記第１のアクティブ素子と上記第２のアクティブ素子とが互いに接続され、上記第２のアクティブ素子の上記条件を、上記第２のアクティブ素子に対する第１の期間で上記第３のコンデンサおよび上記第４のコンデンサが上記電荷を保持した状態から、上記第４のコンデンサの上記他方端子を上記第２のアクティブ素子の上記第２の電流端子に接続して得られる条件として、上記第２のアクティブ素子の上記条件を上記第３のコンデンサに記憶することを特徴とする表示装置。
8. 上記第１のアクティブ素子に対する第２の期間および上記第２のアクティブ素子に対する第２の期間で記憶した上記第２のアクティブ素子の上記条件で上記第２のアクティブ素子の上記電流端子間に電流を流し、上記電気光学素子に伝達することを特徴とする請求項７に記載の表示装置。

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