以下、各実施例を用いて本発明の詳細な説明を行う。
本発明に用いられるスイッチング素子は低温ポリシリコンTFTやCGシリコンTFTなどで構成できるが、本実施の形態ではCGシリコンTFTを用いることとする。
なお、このCGシリコンTFTの構成に関しては、半導体エネルギー研究所より、非特許文献3等で発表されているので、ここではその詳細な説明は省略する。
また、CGシリコンTFTプロセスに関しては、同じく半導体エネルギー研究所より、非特許文献4等で発表されているので、ここではその詳細な説明は省略する。
また、本実施の形態で用いる電気光学素子である有機EL素子の構成についても、非特許文献5等で発表されているので、ここではその詳細な説明は省略する。
〔実施例1〕
本発明の第1の実施例について、図1〜図8に基づいて説明すれば、以下のとおりである。
図1は、本発明の実施例の表示装置における表示パネル1の電気的構成を示すブロック図である。この表示パネル1は、大略的に、表示部2と、ゲートドライバ回路3と、ソースドライバ回路4とを備えるように構成されている。この表示パネル1に図示しない制御信号発生回路を合わせて、前記表示装置が構成される。
前記表示部2では、相互に交差する複数のゲート配線G1,G2,…,Gn(総称するときには、以下参照符Gで示す)およびソース配線S1,S2,…,Sm(総称するときには、以下参照符Sで示す)によってマトリクス状に区画された各領域に、画素A11,A12,…,A1m;…;An1,…,Anmが配置される。
前記ゲートドライバ回路3は、シフトレジスタから成り、スタートパルスYIをクロックGPで第2の配線であるゲート配線G1,G2,…,Gnに対応するレジスタに転送し、後述するようにして、各ゲート配線G1〜Gnを順次選択してゆく。また、前記ゲート配線G1〜Gnと平行に設けられる制御配線W1〜Wnを順次選択してゆく。
一方、ソースドライバ回路4は、コントロール回路5と、ソース出力回路6とを備えている。このソースドライバ回路4は、後述するようにして、スタートパルスSPをクロックCLKで転送し、入力されたアナログのRGBデータDaに対応した電流を、第1の配線である前記各ソース配線S1〜Smへ出力する。また、前記ソース配線S1〜Smと平行に設けられる信号配線T1〜Tmに信号出力を導出し、前記ゲートドライバ回路3で選択されている画素に電流レベルをセットする。
図2は、前記各画素A11〜Anmにおける任意のi行j列目(i=1〜n,j=1〜m、n,mともに整数)の画素Aijの回路構成を示す電気回路図である。この画素回路も、前記図30で示す画素回路と同様に有機ELディスプレイ用の回路であり、階調を電流駆動レベルで表現し、その電流駆動レベルは、前記図30の画素回路と同様に、有機EL素子pはp型TFTから成る駆動用TFT:Q1によって駆動され、その電流駆動レベルはゲート・ソース間に設けられるコンデンサC1の充電電圧によって設定される。
前記駆動用TFT:Q1のソース端子は予め定める一定電位のハイレベルの電源配線Vs(図1では図示せず)に接続され、ドレイン端子はp型TFTから成るスイッチ用TFT:Q3を介して前記有機EL素子pの陽極に接続され、有機EL素子pの陰極はローレベルの共通配線Vcomへ接続される。また、前述のように駆動用TFT:Q1のゲート端子とソース端子との間にはコンデンサC1が接続される。前記駆動用TFT:Q1のゲート端子はまた、n型TFTから成る選択用TFT:Q2を介して信号配線Tjに接続され、前記選択用TFT:Q2のゲート端子は前記ゲート配線Giに接続される。
一方、前記駆動用TFT:Q1のドレイン端子と前記スイッチ用TFT:Q3のソース端子との接続点は、n型TFTから成るスイッチ用TFT:Q4を介して前記ソース配線Sjに接続されるようになっており、スイッチ用TFT:Q3,Q4のゲート端子は共通に、制御配線Wiに接続されている。
したがって、電流値の設定時には、前記ゲート配線Giおよび制御配線Wiがアクティブのハイレベルとなり、これによってスイッチ用TFT:Q3がオフして前記有機EL素子pが駆動用TFT:Q1から切り離されるとともに、スイッチ用TFT:Q4がオンして前記駆動用TFT:Q1のドレイン端子が前記ソース配線Sjに接続され、また選択用TFT:Q2がオンして前記駆動用TFT:Q1のゲート端子が前記信号配線Tjに接続される。したがって、前記駆動用TFT:Q1のドレイン電流が前記ソースドライバ回路4のソース出力回路6によって制御され、その電流値に対応した電圧に前記コンデンサC1が充電される。
これに対して、前記ゲート配線Giおよび制御配線Wiが非アクティブのローレベルとなると、スイッチ用TFT:Q3がオンし、選択用TFT:Q2およびスイッチ用TFT:Q4はオフし、コンデンサC1が保持している電位に対応した電流が、駆動用TFT:Q1およびスイッチ用TFT:Q3を介して有機EL素子pに流れ、こうして非選択期間に該有機EL素子pが点灯する。すなわち、この画素回路では、選択期間に、表示すべき階調に対応した電流がコンデンサC1および駆動用TFT:Q1に流れ、これによって前記階調がコンデンサC1の充電電圧、したがって駆動用TFT:Q1のゲート・ソース間電圧としてセットされ、非選択期間にそのセットされた電圧に対応した電流を駆動用TFT:Q1が出力することで、前記有機EL素子pを所望とした階調レベルで点灯させる。
一方、前記ソース出力回路6は、図3で示す電流出力回路Djと、図4で示す出力端回路Ejとから構成され、電流出力回路Djからのソース配線Sjに、出力端回路Ejが接続される。図3の電流出力回路Djは、n型TFTから成り、アクティブ素子である駆動用TFT:Q10と、n型TFTから成るスイッチ用TFT:Q11,Q12,Q13と、p型TFTから成るスイッチ用TFT:Q14,Q15と、コンデンサC3,C4とを備えている。
前記駆動用TFT:Q10のドレイン端子(電流入力端子、第2の電流端子)はスイッチ用TFT:Q14を介して前記ソース配線Sjに接続され、ソース端子(電流出力端子、第1の電流端子)はローレベルの共通配線Vcomへ接続される。また、前記駆動用TFT:Q10のゲート・ソース間には第1のコンデンサであるコンデンサC3が配置され、またこの駆動用TFT:Q10のゲート端子(電流制御端子)には第2のコンデンサであるコンデンサC4の一方の端子が接続されている。このゲート端子は、ドレイン端子とソース端子との間に流れる電流を制御するための端子である。さらにまた、この駆動用TFT:Q10のゲート・ドレイン間には、スイッチ用TFT:Q11が配置される。駆動用TFT:Q10のドレイン端子とソース端子との間に流れる電流は、ソース端子とゲート端子との電位差の条件で制御される。
前記コンデンサC4の他方端子と駆動用TFT:Q10のドレイン端子の間にはスイッチ用TFT:Q13が配置され、またこのコンデンサC4の他方端子はスイッチ用TFT:Q12を介して第1の電位配線である補償電位配線Vcに接続される。前記駆動用TFT:Q10のドレイン端子と第2の電位配線である駆動電位配線Vcr(またはVcg,Vcb)との間には、スイッチ用TFT:Q15が配置されている。
駆動電位配線Vcrは入力端子PrからアナログR信号が入力される配線、駆動電位配線Vcgは入力端子PgからアナログG信号が入力される配線、駆動電位配線Vcbは入力端子PbからアナログB信号が入力される配線であり、R,G,Bの画素に対応して電流出力回路Djに接続される。電流出力回路Djは、例えば図3に示す構成の回路がRGB用に3つ用意されてなる各組の中の一つの回路を代表しており、上記入力端子Pr,Pg,Pbは各組ごとに設けられる。そして、入力端子Pr(またはPg,Pb)から、駆動電位配線Vcr(またはVcg,Vcb)とスイッチ用TFT:Q15との接続点に至るまでに、固定抵抗である抵抗R1(またはR2,R3)が直列に挿入されている。なお、上記アナログ信号の電圧には、既存の液晶用コントローラから出力される信号電圧等を用いることができる。
前記スイッチ用TFT:Q11,Q12のゲート端子には補償制御配線Cjが接続され、スイッチ用TFT:Q13のゲート端子には制御配線Pjが接続され、スイッチ用TFT:Q14のゲート端子には信号制御配線Bjが接続され、スイッチ用TFT:Q15のゲート端子には制御配線Wjが接続されている。
また、図4の出力端回路Ejは、トランジスタが総てNMOSTFTから成り、スイッチ用TFT:Q5〜Q8と、保護用TFT:Q9と、コンデンサC2とを備えている。この出力端回路Ejでは、信号配線Tjとソース配線Sjとの間にスイッチ用TFT:Q5が配置され、そのスイッチ用TFT:Q5のゲート端子は制御配線Csによって制御される。予め定める定電圧のOFF電位配線Voffと信号配線Tjとの間にはスイッチ用TFT:Q8が配置され、信号配線Tjと電源配線Vaとの間には、前記コンデンサC2と、スイッチ用TFT:Q6とが直列に接続されている。前記スイッチ用TFT:Q6のゲート端子は前記スイッチ用TFT:Q5のゲート端子とともに前記制御配線Csに接続され、スイッチ用TFT:Q8のゲート端子は信号制御配線Bjに接続される。前記コンデンサC2とスイッチ用TFT:Q6との接続端子(他方端子)はスイッチ用TFT:Q7を介して前記ソース配線Sjに接続される。前記スイッチ用TFT:Q7のゲート端子は、制御配線Bsに接続される。また、前記信号配線TjとOFF電位配線Voffとの間には、前記スイッチ用TFT:Q8と並列に保護用TFT:Q9が配置されており、この保護用TFT:Q9のゲート端子には定電位配線Ptが接続されている。なお、この定電位配線Ptの電位は、たとえば4V程度に設定される。
次に図5のタイミングチャートを用いて、上述のように構成されるソース出力回路5および画素回路Aijの動作を説明する。本実施例では、電流設定の第1の期間に先立ち、総ての電流出力回路D1〜Dmの信号制御配線B1〜Bmをハイ状態として、スイッチ用TFT:Q14をOFF状態とする。その後、順次電流出力回路D1〜Dmの出力電流値を設定してゆくことになるが、図5では最初にj番目の電流出力回路Djの出力電流値を設定し、次にj+1番目の電流出力回路Dj+1の出力電流値を設定している。
まず、時刻0において、電流出力回路Djに対応する制御配線Pjをロー状態としてスイッチ用TFT:Q13をOFF状態とし、補償制御配線Cjをハイ状態としてスイッチ用TFT:Q12をON状態とする。このことによって、コンデンサC4の他方の端子を補償電位配線Vcと短絡させる。また、前記補償制御配線Cjによって、スイッチ用TFT:Q11がON状態となり、前記コンデンサC4の一方の端子、したがって駆動用TFT:Q10のゲート端子とドレイン端子とが短絡される。
時刻0においてさらに、制御配線Wjをロー状態としてスイッチ用TFT:Q15をON状態とし、駆動電位配線Vcr(またはVcg,Vcb)から駆動用TFT:Q10のドレイン端子へ向け電流を流す。該駆動用TFT:Q10のドレイン端子およびゲート端子の電位は、この電流によって上昇し、該駆動用TFT:Q10はON状態となり、その電流が共通配線Vcomへ向け流れる。このとき、該駆動用TFT:Q10のゲート電位はその電流に対応した電位となり、その電位に対応する電荷がコンデンサC3,C4に充電される。
その後、時刻t1から第1の期間に入り、制御配線Wjをハイ状態としてスイッチ用TFT:Q15をOFF状態とする。このとき、前記コンデンサC3,C4に蓄えられた電荷は、駆動用TFT:Q10を通して放出される。この放電は、該駆動用TFT:Q10がOFF状態となるまで続くので、該駆動用TFT:Q10のゲート・ソース間電圧Vgsはほぼ該駆動用TFT:Q10の閾値電圧となる。これは、上記電荷の放出が、駆動用TFT:Q10の電流Idsを制御するためのゲート・ソース間電圧Vgsの条件が、駆動用TFT:Q10のドレイン・ソース間に電流が流れなくなる条件となるまで続くことを示している。
時刻t1から時刻2t1までが第1の期間である。続いて、時刻t2において前記補償制御配線Cjをロー状態として、スイッチ用TFT:Q11,Q12をOFF状態とし、このときのコンデンサC3,C4の電荷を保持する。この状態で、駆動用TFT:Q10のゲート・ソース間容量がコンデンサC3,C4の容量より充分小さいことから、また、駆動用TFT:Q10の閾値電圧が補償電位配線Vcと共通配線Vcomとの電位差よりも小さいことから、コンデンサC3とコンデンサC4とは直列状態となる。
その後、時刻3t1から第2の期間に入り、制御配線Pjをハイ状態としてスイッチ用TFT:Q13をON状態とし、コンデンサC4の他方の端子を駆動用TFT:Q10のドレイン端子へ短絡させる。これにより、駆動用TFT:Q10の電流Ids、すなわちコンデンサC3の端子間電圧が、駆動用TFT:Q10のドレイン端子電位によって制御される状態となる。時刻3t1においてさらに、制御配線Wjをロー状態としてスイッチ用TFT:Q15をON状態とし、入力端子Prから抵抗R1を通して、駆動用TFT:Q10のドレイン端子へ向け電流を流す。コンデンサC4の他方の端子が駆動用TFT:Q10のドレイン端子と短絡すると、スイッチ用TFT:Q15がOFF状態である場合にはコンデンサC4の電荷と駆動用TFT:Q10のドレイン端子との間で電荷の移動が起るが、この量が少ないので、コンデンサC4の端子間電圧はほぼ一定であり、駆動用TFT:Q10のドレイン端子の電位は、時刻2t1でスイッチ用TFT:Q12がOFF状態となる直前の電位、すなわち補償電位配線Vcの電位である第1電位配線電位(Vcで代用する)となる。
従って、コンデンサC3,C4に保持された電荷によって、該駆動用TFT:Q10のドレイン端子の電位が前記第1電位配線電位Vcのとき、駆動用TFT:Q10はOFF状態となる。しかし、時刻3t1でスイッチ用TFT:Q15がON状態となるので、駆動電位配線Vcrの電位(第2電位配線電位Vcrとする)が第1電位配線電位Vcよりも高ければ、駆動用TFT:Q10のドレイン端子へ電流が流れてくるので、そのドレイン端子電位は上昇し、駆動用TFT:Q10はON状態となる。
このときの駆動用TFT:Q10のドレイン・ソース間を流れる電流Idsは、固定抵抗Rの値をRとして、
Ids≒(第2電位配線電位Vcr−第1電位配線電位Vc)/R・・・(1)
と見積もれる。固定抵抗Rはここでは抵抗R1であるが、抵抗R2(第2電位配線電位Vcg)、R3(第2電位配線電位Vcb)の場合も同様である。すなわち、第1の期間の終了時点では駆動用TFT:Q10のゲート・ソース間電圧がほぼ閾値電圧に等しくなっているので、この時点では駆動用TFT:Q10のドレイン・ソース間電圧と電流Idsとの関係を示す点は、ドレイン・ソース間電圧がVc−Vcomとなる遮断領域にある。そして、時刻3t1においてスイッチ用TFT:Q15がON状態となることにより、上記遮断領域の点から、入力端子Pr(またはPg,Pb)に与えられる電位と固定抵抗Rとで決まる駆動用TFT:Q10の負荷線上の動作点に移動する。コンデンサC3、コンデンサC4、駆動用TFT:Q10のゲート・ソース間容量の、それぞれの接続点側の電荷の合計が保存されることにより、駆動用TFT:Q10のゲート・ソース間電圧Vgsが上昇して電流Idsが増加するに伴い、駆動用TFT:Q10のドレイン端子電位は上昇する。従って、上記負荷線上の動作点への移動は、遮断領域の点に対して右上となる、上記負荷線上のある点に落ち着くように行われる。
このように、電流Idsが増加するのはドレイン端子の電位上昇分がゲート・ソース間電圧の増加分に分配されることに依っている。しかし、ドレイン端子の電位上昇に伴うゲート・ソース間電圧の微小な変動が、大きな相互コンダクタンスにより電流Idsの大きな変動をもたらすため、電流Idsの急激な変動を阻止するようにドレイン端子の電位上昇分は小さくなっている。従って、ドレイン端子の電位はほぼ第1電位配線電位Vcとなる。従って、(1)式ではドレイン端子の電位上昇分を小さいとして無視している。それゆえ、駆動用TFT:Q10の静特性が変化したとしても、固定抵抗Rおよび第2電位配線電位による負荷線と、第1電位配線電位Vcすなわちドレイン・ソース間電圧Vgsとが固定されることにより、同じ第2電位配線電位が入力端子Pr(またはPg,Pb)に与えられると、常に同じ電流Idsが流れる。
そして、第2電位配線電位が大きくなることは、上記負荷線を右上に平行に移動させることになるので、駆動用TFT:Q10のゲート・ソース間電圧Vgsは、負荷線の移動に伴ってドレイン端子の電位がほぼ第1電位配線電位Vcの一定値のまま、上方に動作点が移動するように上昇する。このようにして、第2電位配線電位の相違に応じて、ドレイン端子の電位がほぼ第1電位配線電位Vcのまま、コンデンサC3,C4,ゲート・ソース間容量への電荷配分が変化する。つまり、時刻3t1からは、スイッチ用TFT:Q15がON状態となることにより、ドレイン・ソース間電圧がVc−Vcomとなる遮断領域の点から、第2電位配線電位に応じた負荷線上のドレイン・ソース間電圧がVc−Vcomとなる動作点に移動して動作する。
また、上述の説明では、電流Idsを求める上では(1)式上で駆動用TFT:Q10のドレイン端子電位が第1電位配線電位Vcに等しい電位で一定としているが、図3の電流出力回路Dijを動作させるときには、ドレイン端子電位の上昇分が駆動用TFT:Q10のゲート・ソース間電圧の上昇分に分配されるため、このドレイン端子電位の上昇分を考慮している。すなわち、第1の期間で補助制御配線Cjおよび制御配線Wjをハイ状態として、駆動用TFT:Q10がOFF状態となるまでコンデンサC3,C4に蓄えられた電荷を駆動用TFT:Q10を通して放出することにより、駆動用TFT:Q10のゲート・ソース間電圧Vgsはほぼ該駆動用TFT:Q10の閾値電圧とし、第2の期間でスイッチ用TFT:Q15がON状態となることによるドレイン電位の上昇分がゲート・ソース間電圧Vgsに分配されるのを、全て駆動用TFT:Q10の閾値電圧からの上昇分となるようにしている。この場合は、コンデンサC3,C4に蓄えられた電荷を駆動用TFT:Q10を通して放出したときのドレイン端子電位が駆動用TFT:Q10の閾値電圧のばらつきによってばらつく分が誤差として残るが、これは第1電位配線電位Vcのレベルに対しては小さく、回路動作上も無視できるものとしている。
この結果、駆動用TFT:Q10を流れる電流は、駆動用TFT:Q10の閾値電圧・移動度に依らず、上記入力端子Pr(またはPg,Pb)の電位と、抵抗R1(またはR2,R3)と、上記補償電位配線Vcとによりほぼ決まる。このようにして、電流出力回路Djは、入力端子Pr(またはPg,Pb)に入力されるアナログ信号の電圧を電流に変換し、この電流を記憶することにより定電流を出力することができる。従って、第2の期間の最後時刻4t1に、制御配線Pjをロー状態としてスイッチ用TFT:Q13をOFF状態とし、駆動用TFT:Q10に流れる電流Idsを制御する条件を、コンデンサC3に記憶する。
なお、電流Ids≧0であるので、第2電位配線電位≧第1電位配線電位Vcである。
実際に、上記期間の駆動用TFT:Q10のゲート・ソース間電圧Vgs、ドレイン・ソース間電圧Vds、ドレイン・ソース間電流Idsをシミュレーションした結果を図6に示す。
図6において時刻280μs〜285μsが上記第1の期間であり、それに先立ち制御信号Wjがロー状態になり、駆動用TFT:Q10のドレイン・ソース間に電流Ids(1)〜Ids(5)が流れていることが判る。
なお、図6に示す、電流Ids(1)〜Ids(5)、ゲート・ソース間電圧Vgs(1)〜Vgs(5)、ドレイン・ソース間電圧Vds(1)〜Vds(5)は駆動用TFT:Q10の閾値電圧・移動度を以下に示す表1の条件に設定して、シミュレーションした結果である。
上記シミュレーション結果より、補償制御配線Cjをハイ状態の間(時刻275μs〜285μsの間)は駆動用TFT:Q10のゲート・ソース間電圧Vgsとドレイン・ソース間電圧Vdsとは一致していることが判る。そして、上記第1の期間(時刻280μs〜285μsの間)において、駆動用TFT:Q10のゲート電位は低下し、駆動用TFT:Q10を流れる電流Idsがほぼ0となる。
この第1の期間の最後(時刻285μs)に、補償制御配線Cjがロー状態となり、スイッチ用TFT:Q11,Q12はOFF状態となり、このときのコンデンサC3,C4の電圧が保持される。
第2の期間(時刻290μs〜295μs)では、制御配線Pjがハイ状態となり、スイッチ用TFT:Q13がON状態となる。この結果、コンデンサC4の他方端子と駆動用TFT:Q10のドレイン端子とは短絡する。この結果、ドレイン・ソース間電圧Vds(1)〜Vds(5)に表れているように、駆動用TFT:Q10のドレイン端子電位は、駆動用TFT:Q10の閾値電圧・移動度に依らず、上記補償電位配線Vcの電位に近い電位となる。また、第2の期間の間、制御配線Wjがロー状態なることで、電流Ids(1)〜Ids(5)に表れているように、入力端子Pr(またはPg,Pb)より抵抗R1(またはR2,R3)を通して駆動用TFT:Q10のドレイン端子へ向け電流が流れる。
そして、時刻290μsのところに表れているように、駆動用TFT:Q10のゲート・ソース間電圧Vgsは上昇し、駆動用TFT:Q10へ所定の電流が流れる。この結果、駆動用TFT:Q10を流れる電流が、駆動用TFT:Q10の閾値電圧・移動度に依らず、上記入力端子Pr(またはPg,Pb)の電位と抵抗R1(またはR2,R3)と上記補償電位配線Vcとによりほぼ決まることは前述した通りである。
本シミュレーションでは、入力端子Prの電位Vr=10.7V、補償電位配線Vc=8V、抵抗R1=1MΩとしている。また、コンデンサC3の容量とコンデンサC4の容量とを等しく1pFに設定している。
また第2の期間の駆動用TFT:Q10のドレイン・ソース間電圧Vdsは約9.4Vとなり、ゲート・ソース間電圧Vgsは第1の期間に比べ約0.7V上昇している。
しかし、図6から判るとおり、この第2の期間のドレイン・ソース間電圧Vdsは上記駆動用TFT:Q10の閾値電圧・移動度のばらつきに依らず、ほぼ一致している。また、駆動用TFT:Q10のドレイン・ソース間を流れる電流Idsも上記駆動用TFT:Q10の閾値電圧・移動度のばらつきに依らず、ほぼ一致する。
実際、上記5つの条件においてシミュレーションした結果では、Idsは1.28μA〜1.34μAの値となっている。
この後、図5に示すように次の電流出力回路Dj+1の電流設定に移る。
なお、図5では上記電流出力回路Djの第2期間の後に次の電流出力回路Dj+1の第1期間が来るよう設定されているが、この2つの期間は同時に行っても良い。
これら電流出力回路D1〜Dmの出力電流設定が終了した後、図5に示すように、期間t0〜t0+5t1で、各電流出力回路Djより設定された電流が、有機EL素子pに伝達する駆動電流として画素回路Aijへ向け出力される。すなわち、ゲート配線Giをオン状態として、総てのソース配線Sjに電流を流し、画素Ai1〜Aimの出力電流値を設定する。
本実施例ではこれを第3の期間としている。
この第3の期間における画素回路Aijと出力端回路Ejとの動作を以下に説明する。
まず、図3から分かるように、信号制御配線Bjがロー状態となっている電流出力回路Djからソース配線Sjに電流が出力される。信号制御配線Bjがハイ状態となっている電流出力回路Djからは電流が出力されないが、その代わり、図4から分かるように、出力端回路Ejのスイッチ用TFT:Q8がON状態となるので、信号配線TjはOFF電位配線Voffに短絡されてOFF電位となり、対応する画素Aijの駆動用TFT:Q1はOFF状態となる。
なお、以下の説明は、第3の期間において信号制御配線Bjがロー状態となっている電流出力回路Djに対応する。
図5に示すように、第3の期間の時刻t0+t1において、画素Aijのゲート配線Giと制御配線Wiとがハイ状態となり、画素Aij(図2)の選択用TFT:Q2がON状態となり、スイッチ用TFT:Q3がOFF状態となり、スイッチ用TFT:Q4がON状態となる。時刻t0+t1には、さらに出力端回路Ej(図4)の制御配線Csがハイ状態となるので、スイッチ用TFT:Q5を通して信号配線Tjとソース配線Sjとが短絡される。また、制御配線Bsはロー状態なので、コンデンサC2の他方端子はスイッチ用TFT:Q6を通して電位配線Vaに短絡される。
そして、信号制御配線Bjがロー状態なので、画素Aij(図2)の駆動用TFT:Q1から電流出力回路Dj(図3)の駆動用TFT:Q10へ向け電流が流れる。このとき、駆動用TFT:Q1には、第2の期間でコンデンサC3,C4に記憶した電流Idsの条件のうち、コンデンサC3に記憶したゲート・ソース間電圧Vgsを用いて電流を流す。制御配線Csは時刻t0+2t1までON状態であり、その後OFF状態となる。
このときの駆動用TFT:Q10のドレイン・ソース間電流Idsをシミュレーションした結果を図7に示す。図7の時刻340μs〜345μsが、制御配線CsがON状態となる時刻t0+t1〜時刻t0+2t1の期間であり、電流Idsがばらついていることが判る。
なお、図7の駆動用TFT:Q10のドレイン・ソース間電流Ids(1)〜Ids(5)、駆動用TFT:Q1のゲート端子電位Vg(1)〜Vg(5)、駆動用TFT:Q1のドレイン端子電位Vd(1)〜Vd(5)と駆動用TFT:Q1の閾値電圧・移動度とは以下の表2のように対応している。
このように、駆動用TFT:Q1の閾値電圧・移動度のばらつきにより、駆動用TFT:Q1のゲート端子電位Vgがばらつき、そのゲート端子と短絡されているドレイン端子電位Vdもばらつき、そのドレイン端子に繋がる電流出力回路Djの出力電流Idsもばらつく。
その後、時刻t0+2t1において制御信号Csをロー状態とし、時刻t0+3t1において制御信号Bsをハイ状態とすることで、出力端回路Ej(図4)のスイッチ用TFT:Q5,Q6をOFF状態、スイッチ用TFT:Q7をON状態とし、コンデンサC2の他方端子をソース配線Sjを通して画素Aij(図2)の駆動用TFT:Q1のドレイン端子へ接続する。
この結果、駆動用TFT:Q1のドレイン端子電位VdがコンデンサC2の他方端子の電位が電位配線Vaの電位であるとき、上記時間340μs〜345μsのときの電流Idsが流れる。
しかし、このとき、駆動用TFT:Q1のドレイン端子電位Vd(1)〜(5)は電位配線Vaの電位となり、電流出力回路Djの出力電流である電流Idsがばらつく理由がなくなるので、電流Ids(1)〜(5)は図7の時間350μs〜355μsの期間に示すように、ほぼ一定の電流値となる。実際、上記5つの条件においてシミュレーションした結果では、Idsは1.05μA〜1.07μAの値となっている。(なお、このときのIdsは時刻290μs〜295μsのとき駆動用TFT:Q10を流れたIds=約1.3μAより小さい。これは、このときの駆動用TFT:Q1のVdが約8.5Vとなっているからである。このとき、この駆動用TFT:Q1のVdと駆動用TFT:Q10のVdはほぼ等しくなるので、駆動用TFT:Q10がのVdが約8.5Vと時刻290μs〜295μsのとき駆動用TFT:Q10のVd=約9.4Vより小さくなるからである。しかし、このような電位変化があってもIdsのばらつきは少ない)
この後、時刻t0+4t1においてゲート配線Giをロー状態として、画素Aij(図2)の選択用TFT:Q2をOFF状態とすることで、このときの駆動用TFT:Q1のゲート・ソース間電圧をコンデンサC1に保持し、第3の期間の終了を示す時刻t0+5t1で、このゲート配線Giに対応した選択期間を終了する。
その後、再び電流出力回路Djの出力電流値を順番に設定し、その設定が終わったら、ゲート配線Gi+1をオン状態として、総てのソース配線Sjに対して電流を流し、画素A(i+1)1〜A(i+1)mの出力電流値を設定する。
そこで、図3の入力端子Pr(またはPg,Pb)の電位Vr(またはVg,Vb)である第2電位配線の電位を10.7Vから8Vまで270μs単位で0.3Vずつ減少させながら、画素Aij(図2)において駆動用TFT:Q1から有機EL素子pへ供給される電流Ioledをシミュレーションした結果を図8に示す。
なお、図8のIoled(1)〜Ioled(5)と駆動用TFT:Q10の閾値電圧・移動度とは以下の表3のように対応する。
このように本実施例の表示装置によれば、図3の電流出力回路Djと図4の出力端回路Ejとを用いて、アナログ階調出力用のソースドライバ回路4を図1のような簡単な構成で実現できる。従来の表示装置に備えられる図31の電流出力回路109では1個あたりTFTの数が24個必要であったのに対し、本実施例の表示装置に備えられる図3の電流出力回路Dijでは1個あたりTFTの数がn型TFTが4個、p型TFTが2個の合計6個で済む。現状CGシリコンTFTルールではp型TFTとn型TFTとの面積差が2倍以内であることを考慮すると、TFTの占める総面積も従来の表示装置より縮小している。
なお、図4の出力端回路Ejは、図2の画素Aijを駆動する上で用いられる補償回路として挙げたものであって、必ず必要な回路ではなく、例えば従来の図30に示す画素Aijを用いる場合には不要となるものである。従って、出力端回路Ejに含まれるTFTの数が、ソースドライバ回路に電流出力回路Djを用いる上で図31の電流出力回路109に含まれるTFTの数との比較対象となる必然性はない。また、たとえ出力端回路Ejに含まれるTFTの数5個を含めたとしても、ソース出力回路61個あたり11個のTFTで済む。
なお、上述したように従来技術の画素Aijの回路構成を用いても良いことから、ソースドライバ回路に電流出力回路Djを用いる上で本実施例の画素Aijの配線数や、出力端回路Ejの配線数および回路規模が従来との比較対象となる必然性はない。
このように、TFTの個数が少ないので、駆動用TFT:Q10を含むアクティブ素子の個数が少なくなって、ソースドライバ回路の歩留まりが向上し、その結果、パネルの歩留まりが向上する。これにより、コストアップを抑制することができる。また、TFTの個数が少ないのでソースドライバ回路を配置するための面積が小さくなり、額縁部(画面表示部の外側ガラスエリア)に配置するドライバ回路幅を小さく抑えることができる。その結果、額縁部の幅が小さくなり、1枚ガラス当たりから取れるパネル枚数が増加するので、コストアップを抑制することができる。
また、特に、本実施例ではアナログ信号入力なので、上記のTFTの数が削減されるだけではない。図29に示す従来の表示装置はデジタル信号入力を行う前提で電流出力回路109が設けられているため、D0〜D5のデータを供給するため6ビットレジスタ107とm×6ビットのラッチ108が必要となる。1つのレジスタやラッチを作るためには少なくとも6個以上のTFTが必要であるため、従来技術で必要とするTFTの数は、1ソース配線Sj当たり12×6+30=102以上(実際はその倍程度)必要となる。これに対し、本実施例ではそれらが不要となり、回路規模は非常に小さいと言える。これは、上記歩留りの向上および狭額縁化をさらに促進する。
また、本実施例の表示装置では、図31のように6ビットの基準電流I0〜I5を作らなくても済むという利点がある。実際に、I0からI5まで2の指数で表される関係の電流値となるような回路を構成するのは困難であり、本実施例ではそのような回路を用いなくても良い。これは以降の実施例においても同様である。これも、上記歩留りの向上および狭額縁化をさらに促進する。
また、本実施例の表示装置のコントローラ回路には、従来の液晶表示用コントローラICが使えるので、新たなICを起こす必要がなく、表示装置の低コスト化ができる。実施例2でも同様である。
以上のように、本実施例によれば、ソース配線1本当たりに必要なアクティブ素子の数を減らし、小さなソースドライバ回路規模で少なくとも従来と同等の充分な階調出力特性が得られる、電流駆動型の電気光学素子を用いた表示装置を提供することができる。このような効果は以降の実施例でも同様である。
なお、本実施の形態ではアクティブ素子である駆動用TFT:Q10をn型TFTとしたが、p型TFTとすることもできる。この場合、駆動用TFT:Q10のドレイン端子は電流出力端子かつ第2の電流端子であり、ソース端子は電流入力端子かつ第1の電流端子である。このような極性反転に対する考え方は以降の実施例でも同様である。
なお、図8のシミュレーション結果から分かるとおり、この手法では第2電位配線の電位を大きくし、駆動用TFT:Q10を流れる電流値を1μA程度にしたとき、駆動用TFT:Q10の閾値電圧・移動度に依らず一定した電流値が得られる。しかし、第2電位配線の電位を小さくし、駆動用TFT:Q10を流れる電流値を0μAへ近づけていくと、その電流値のばらつきが大きくなる。
このような特性を示すソースドライバ回路を用いる場合、ソースドライバ回路から出力する電流値が一定となる(図8の条件では1μA程度となる)よう駆動することが好ましい。
このような駆動条件に於いて、多階調表示を得るには時間分割階調表示が有効である。そこで、以下の実施例2では本発明の手段を用いて、時分割階調表示を行う場合について説明をする。
〔実施例2〕
本発明の第2の実施例について、図9〜図13に基づいて説明すれば、以下のとおりである。なお、前記実施例1と同一の機能を有する部材には同一の符号を付し、その説明を省略する。
図9は、本実施例の表示装置に備えられる表示パネル7の電気的構成を示すブロック図である。この表示パネル7は、大略的に、表示部2、ゲートドライバ回路31、およびソースドライバ回路8を備えている。
表示部2は実施例1(図1)と同じものである。
ゲートドライバ回路31は、外部からアドレス信号Addが入力されるとそのアドレスのデコードを行い、アドレスに応じたゲート配線GiにON状態とする選択信号を出力する。
ソースドライバ回路8は、mビットのシフトレジスタ9と、mビットのレジスタ10と、mビットのラッチ11と、ソース出力回路6とを備えている。シフトレジスタ9は、外部から同期信号として入力されるスタートパルスSPをクロックclkに合わせて内部で転送する。レジスタ10は、シフトレジスタ9からスタートパルスSPの転送タイミングで出力される信号に合わせて入力された1bitのデジタル映像信号Dxを、レジスタ10の対応する位置に取り込む。1bitの各デジタル映像信号は各画素Aijのデータに対応している。そして、ラッチ11は、レジスタ10に取り込まれた一連のデジタル映像信号Dxを、ラッチパルスLPに同期して取り込む。また、ソース出力回路6は実施例1(図1)と同じものである。
なお、本実施例では第1の電位配線である補償電位配線Vcの電位は実施例1と同じく8Vとする。また、第2の電位配線である駆動電位配線Vcr(またはVcg,Vcb)の電位を各配線Vcr,Vcg,Vcb毎に制御する。
上記2値のデジタル映像信号Dxはソース出力回路6の信号制御配線Bj(図3)に入力されるので、そのデータがハイ状態かロー状態かにより、図9の画素Aijの表示状態がON/OFF2状態のいずれかに設定される。
そこで、この2状態を用いて多階調表示を行う例を以下に示す。
図10はそのための時分割階調表示のタイミングの一例である。
図10は4)〜11)に示すようにゲート配線数n=8の場合に対応している。1フレーム期間は2)に示すようにゲート電極数に等しい8つの単位時間に分けられ、各単位時間は3)に示すように0〜8の9つの占有時間に分けられている。1)に示すように占有時間の1フレーム期間にわたる通し番号が選択時間であり、1番目の選択期間から、(ゲート配線数)×(各単位時間の占有時間数)=8×9=72番目の選択期間まで存在する。図10では1フレーム期間の前半4単位時間が示されている。図9の各ソース出力回路6に1ビットのデジタル映像信号Dxが時系列で入力されることになるが、この時系列データをレジスタ10に入力される前に8ビットずつに区分する。そして、この各区分において先頭側から第1ビット、第2ビット、…、第8ビットとし、それらをビット番号が7,3,6,5,4,8,1,2の順となるように並び替え、第3ビットと第6ビットとの間にブランクデータBを挿入した9ビットからなるデータを作成し、これが1つのソース出力回路6にとっての入力順序となるようにデジタル映像信号Dxをレジスタ10に入力する。各単位時間あたりの9つの占有時間数は上記9ビットのビット数に対応している。
そこで、図10においては、1フレーム期間が開始されると、各ソース出力回路6では、電流出力回路Djによって、7,3,B,6,5,4,8,1,2の順に画素Aijへの表示を行っていく。なお、この1フレーム期間の最初には、図示しないが各ソース出力回路6の電流出力回路Djにおける電流の設定が行われる。この電流は画素Aijの表示状態をON状態とする値であり、デジタル映像信号Dxが信号制御配線Bjをロー状態とするデータのときに、ソース出力回路6から画素Aijへ出力される。
第1の単位時間では、第1の選択時間においてゲート配線G1に対応した画素A1jへ第7ビットのデータを表示開始し、第2の選択時間においてゲート配線G6に対応した画素A6jへ第3ビットのデータを表示開始し、第3の選択時間においてゲート配線G2に対応した画素A2jへブランクデータBを表示開始し、第4の選択時間においてゲート配線G8に対応した画素A8jへ第6ビットのデータを表示開始し、第5の選択時間においてゲート配線G5に対応した画素A5jへ第5ビットのデータを表示開始し、第6の選択時間においてゲート配線G6に対応した画素A6jへ第4ビットのデータを表示開始し、第7の選択時間においてゲート配線G4に対応した画素A4jへ第8ビットのデータを表示開始し、第8の選択時間においてゲート配線G7に対応した画素A7jへ第1ビットのデータを表示開始し、第9の選択時間においてゲート配線G7に対応した画素A7jへ第2ビットのデータを表示開始する。
この場合、図9のゲートドライバ回路31に入力されるアドレス信号Addは、ゲート配線G1→G6→G2→G8→G5→G6→G4→G7→G7の順にON状態にしていくような信号となる。
次の第2の単位時間における9選択時間では、図10に示すように、ゲート配線をON状態にしていく順番を、第1の単位時間の順番におけるゲート配線番号を一つ増やしたものとし、G2→G7→G3→G1→G6→G7→G5→G8→G8とする。ただし、最後のゲート配線番号であるG8を一つ増やしたものは最初のゲート配線番号であるG1とする。以後、直前の単位時間の順番におけるゲート配線番号に1増やした番号で表される順番でゲート配線をON状態にしていく。
このように制御していくことで、各ゲート配線Giの画素Aijには、各単位時間における表示の開始から次の単位時間における表示の開始までの期間に同じ表示データが保持されるというような表示が行われる。第1ビットのデータから第8ビットのデータまでの表示期間の比率は図11の「bitの重み」に示すように、1:2:4:8:11:13:12:14となる。また、ブランクデータは常に「0」(図3の信号制御配線Bjがハイ状態)に対応する。図10の最下部には、ゲート配線G1について表示期間がどのように推移するかが示されている。
なお、図11の見方は、占有時間の番号0〜8と示したのが図10の3)の占有時間に対応し、ビット番号(bit番号)として示したのが図10の4)〜11)のゲート配線Giに示される番号に対応し、ビットの重み(bitの重み)として示したのがその各ビット番号の表示期間比率に対応する。各ビット番号はその右側に『●』がある占有時間の番号に対応する。なお、ビット番号9で示したのがブランクデータである。また、走査線数はゲート配線数であり、走査時間数=走査線数×ビット数、すなわち、1フレーム期間が何選択時間で構成されるかを示している。また、発光時間=ビット番号1〜8の重みの合計、すなわち、1フレーム期間の何選択時間だけ発光するかを示している。差=走査時間数−発光時間、すなわち、1フレーム期間の何選択時間発光しないかを示す。発光期間比率=発光時間/走査時間数[%]、すなわち、1フレーム期間の発光時間(期間)の比率を示す。
以下に、この選択時間のソース出力回路6及び画素回路Aijの動作を図12のタイミングチャートを用いて説明する。
本実施例では図12に示すように、最初に電流設定期間となる。その後電流出力期間となるので、各電流出力回路Djの出力電流はこの電流設定期間で順番に設定していく。
各電流設定期間では、本発明の手段の第1の期間に先立ち、総ての電流出力回路Djの信号制御配線Bjをハイ状態として、スイッチ用TFT:Q14をOFF状態とする。このとき、総ての出力端回路Ejの信号制御配線Bjをハイ状態とするので、信号配線Tjの電位はOFF電位となる。
その後、選択された電流出力回路Djの電流設定期間になるが、この第1の期間、それに先立つ期間および第2の期間の動作は実施例1で説明しているので、ここではその説明は省略する。また、この電流設定期間は図10の第2占有期間のみで行われている。
この電流出力回路Djの出力電流が設定された後、図10に示すように、各ゲート配線Giの選択時間に移り、更に8選択時間後、次の電流出力回路Dj+1の出力電流設定期間に入る。
このように、周期的に各電流出力回路Djの出力値を再設定することで、時分割階調表示に必要な一定電流出力を得ることができる。
なお、図10のタイミングチャートはゲート配線数n=8に対応していたが、ゲート配線数n=220に対応する例を、図11の表示手法にならい示すと図13のようになる。
このように、本発明の手段を用いれば、時分割階調用のソースドライバ回路の出力電流を安定させ、均一な表示を得ることができる。
このように、本発明の手段と時間分割階調表示とを組み合わせることで、最も特性ばらつきが少ない条件を用いて階調特性が得られるので好ましい。
またソースドライバ回路に必要な回路規模も1ビット入力データに対応すれば良いので、少ない回路規模で実現でき好ましい。
〔実施例3〕
本発明の第3の実施例について、図14〜図18に基づいて説明すれば、以下のとおりである。なお、前記実施例1および2と同一の機能を有する部材には同一の符号を付し、その説明を省略する。
図14は、本実施例の表示装置に備えられる表示パネル12の電気的構成を示すブロック図である。この表示パネル12は、大略的に、表示部2、ゲートドライバ回路3、およびソースドライバ回路13を備えている。
表示部2およびゲートドライバ回路3は実施例1(図1)と同じものである。
ソースドライバ回路13は、mビットのシフトレジスタ9と、m×6ビットのレジスタ14と、ラッチ兼コントロール回路15と、ソース出力回路16とを備えている。シフトレジスタ9は図9と同じものである。レジスタ14の入力信号には6bitのデジタル映像信号D0〜D5が入力される。そして、入力されたデジタル映像信号D0〜D5は、シフトレジスタ9を転送されたスタートパルスSPの転送タイミングに合わせてレジスタ14の対応する位置に取り込まれる。ラッチ兼コントロール回路15は、レジスタ14に取り込まれたm×6ビット分のデータを、ラッチパルスLPの入力によって一斉に取り込む。ソース出力回路16は、図6の出力端回路Ejと図15の電流出力回路Djとを備えている。
次に、図15の電流出力回路Djの構成について説明する。
図15の電流出力回路Djは、本発明の手段を適用するアクティブ素子としてのn型TFTから成る駆動用TFT:Q16のゲート・ソース間に第1のコンデンサであるコンデンサC5が配置され、駆動用TFT:Q16のゲート端子に第2のコンデンサであるコンデンサC6が接続されている。
この駆動用TFT:Q16のゲート・ドレイン間にはn型TFTから成るスイッチ用TFT:Q17が配置されている。コンデンサC6の、コンデンサC5との接続点側と反対側となる他方端子と駆動用TFT:Q16のドレイン端子との間には、n型TFTから成るスイッチ用TFT:Q19が配置されている。コンデンサC6の他方端子と、第1の電位配線である補償電位配線Vcとの間にはn型TFTから成るスイッチ用TFT:Q18が配置されている。駆動用TFT:Q16のドレイン端子と第2の電位配線である駆動電位配線Vcr(またはVcg,Vcb)の間にはp型TFTから成るスイッチ用TFT:Q21と固定抵抗である抵抗R4とが直列に配置されている。また、駆動用TFT:Q16のドレイン端子とソース配線Sjとの間にはp型TFTから成るスイッチ用TFT:Q20が接続されている。
これらスイッチ用TFT:Q17,Q18のゲート端子には補償制御配線Cjが接続され、スイッチ用TFT:Q19のゲート端子には制御配線Gsが接続され、スイッチ用TFT:Q20のゲート端子には信号制御配線Bjが接続され、スイッチ用TFT:Q21のゲート端子には制御配線Wsが接続されている。
なお、図15にはR表示用のソース配線Sjに対応して抵抗R4が駆動電位配線Vcrと接続されているものが示されているが、G表示用のソース配線Sjに対応するときは抵抗R4が駆動電位配線Vcgと接続され、B表示用のソース配線Sjに対応するときは抵抗R4が駆動電位配線Vcbと接続される。
以下に、この電流設定期間のソース出力回路16及び画素回路Aijの動作を図16のタイミングチャートを用いて説明する。
まず、本実施例では、第1の期間に先立ち、時刻t1において総ての電流出力回路D1〜Dmの信号制御配線B1〜Bmをハイ状態として、スイッチ用TFT:Q20をOFF状態とする。時刻0においてさらに、総ての電流出力回路D1〜Dmに対応する補償制御配線C1〜Cmをハイ状態として、制御配線Gsをロー状態とする。
このことにより、スイッチ用TFT:Q19がOFF状態となり、スイッチ用TFT:Q18がON状態となり、コンデンサC6の他方端子が補償電位配線Vcに短絡する。また、スイッチ用TFT:Q17がON状態となり、駆動用TFT:Q16のゲート端子とドレイン端子とが短絡する。
そして、時刻t1においてさらに制御配線Wsをロー状態とすることで、スイッチ用TFT:Q21がON状態となり、第2の電位配線である駆動電位配線Vcr(またはVcg,Vcb)から駆動用TFT:Q16へ向けて電流が流れる。この結果、駆動用TFT:Q16のゲート・ソース間電圧Vgsはその電流に対応した電位となり、そのゲート・ソース間電圧Vgsに対応する電荷がコンデンサC5,C6に残留する。
その後、時刻t2から第1の期間に入り、制御配線Wsをハイ状態としてコンデンサC5,C6の電荷を駆動用TFT:Q16を通して放出させる。このことにより、駆動用TFT:Q16のゲート・ソース間電圧Vgsは駆動用TFT:Q16の閾値電圧に対応した値となる。
本実施例では、補償電位配線Vcの電位が可変であって、第1の期間の後半で補償電位配線Vcの電位を上昇させる。図16に示すように、この電位上昇波形はランプ波形である。このことにより、コンデンサC6を通して駆動用TFT:Q16のゲート端子電位が上昇し、それにより駆動用TFT:Q16がON状態となり、コンデンサC6より駆動用TFT:Q16を通して電荷が放電される。
この補償電位配線Vcの電位上昇の途中で、補償制御配線Cjをロー状態として、スイッチ用TFT:Q17,Q18をOFF状態として、そのときの電荷をコンデンサC5,C6で保持する。これにより、駆動用TFT:Q16のゲート・ソース間電圧Vgsを閾値電圧とし、補償電位配線Vcの電位を所望の値として駆動用TFT:Q16のドレイン・ソース間電圧を流したい電流Idsに合わせる。この補償制御配線Cjをロー状態とするタイミングは、上記ラッチ兼コントロール回路15に入力された6bitのデジタル映像信号D0〜D5により決定される。これにより、補償制御配線Cjのハイ状態の期間はPWM制御されることになる。補償制御配線Cjをロー状態とするタイミングで第1の期間が終了する。
その後、時刻6t1から第2の期間に入り、制御配線Gsをハイ状態として、スイッチ用TFT:Q19をON状態として、コンデンサC6の他方端子を駆動用TFT:Q16のドレイン端子へ短絡させる。そして、時刻6t1でさらに制御配線Wsをロー状態としてスイッチ用TFT:Q21をON状態にし、駆動電位配線Vcr(またはVcg,Vcb)から抵抗R4を通して、駆動用TFT:Q16のドレイン端子へ向けて電流を流す。制御配線Gsは時刻7t1までハイ状態であり、この時刻7t1で第2の期間が終了する。制御配線Gsがロー状態となることで、スイッチ用TFT:Q19がOFF状態となり、駆動用TFT:Q16に電流が流れていたときの駆動用TFT:Q16のゲート・ソース間電圧Vgsの条件がコンデンサC5に記憶される。
このとき駆動用TFT:Q16を流れる電流Idsは、上記補償制御配線Cjをロー状態としたときの補償電位配線Vcの電位(第1電位配線電位Vcとする)と、その直前に駆動用TFT:Q16を流れている電流Ixと、第2の期間の駆動電位配線Vcrの電位(第2電位配線電位Vcrとする)と抵抗R4の値(R4とする)とにより決まる。
即ち、この第2の期間に駆動用TFT:Q10のドレイン・ソース間を流れる電流Idsは
Ids≒Ix+K(第2電位配線電位Vcr−第1電位配線電位Vc)/R4
・・・(2)
となる。ここで、Kは、(第2電位配線電位Vcr−第1電位配線電位Vc)の電位差のうち実際に電流Idsの変化に寄与する割合を示す。(第2電位配線電位Vcr−第1電位配線電位Vc)>0であれば、電流Idsが増えるので、ゲート電位が上昇する必要があり、そうすると(コンデンサC6を通してゲート端子と繋がる)ソース・ドレイン間電圧Vdsも増加するので、抵抗R4の電位ドロップが小さくなる。そのため、抵抗R4を流れる電流が減るので、電流Idsの増加は(第2電位配線電位Vcr−第1電位配線電位Vc)/R4より小さい。従って、比例定数Kを置いて近似した。実際は比例関係ではなく、何らかの関数を用いるべきであるが、近似式として比例式を用いた。
そこで実際に、上記期間の駆動用TFT:Q16のゲート・ソース間電圧Vgs、ドレイン・ソース間電圧Vds、ドレイン・ソース間電流Idsをシミュレーションした結果を図17に示す。
図17において時間2.935ms〜2.955msが上記第1の期間であり、それに先立ち制御信号Wsがロー状態になり、駆動用TFT:Q16のドレイン・ソース間に電流Ids(1)〜Ids(5)が流れていることが分かる。
なお、図17に示す、電流Ids(1)〜Ids(5)、ゲート・ソース間電圧Vgs(1)〜Vgs(5)、ドレイン・ソース間電圧Vds(1)〜Vds(5)は駆動用TFT:Q16の閾値電圧・移動度を以下の表4の条件に設定して、シミュレーションした結果である。
上記シミュレーション結果より、上記第1の期間の前半(時間2.935ms〜2.940msの間)、駆動用TFT:Q16を流れる電流Idsはほぼ0となっている。
その後、上記第1の期間の後半の期間(時間2.940ms〜2.950msの間)で補償電位配線電位Vcの上昇とともに駆動用TFT:Q16を流れる電流Idsの絶対値が上昇(負方向の電流となって示されている)している。また、この間、駆動用TFT:Q16のゲート電位も上昇している。
図17のシミュレーションでは、時間2.945ms辺りで補償制御配線Cjがロー状態となり、そのときの補償電位配線Vcと駆動用TFT:Q16のゲート電位とに対応した電荷がコンデンサC5,C6に保持される。
そして第2の期間である時間2.955ms〜2.960msにおいて、制御配線Gsがハイ状態となり、スイッチ用TFT:Q19がON状態となり、コンデンサC6の他方端子と駆動用TFT:Q16のドレイン端子とは短絡する。
また、制御配線Wsがロー状態なることで、駆動電位配線Vcr(またはVcg,Vcb)から抵抗R4を通して、駆動用TFT:Q16のドレイン端子へ向けて電流が流れる。
本シミュレーションでは、駆動電位配線電位Vcr=8.0V、上記補償電位配線電位Vcは5Vから10Vへ変化し、抵抗R4=1MΩとなっている。また、コンデンサC5の容量とコンデンサC6の容量とは等しく1pFに設定している。
図17のシミュレーションは上記補償制御配線Cjをロー状態とした瞬間の補償電位配線Vc=7.5V〜8.0Vであり、上記補償制御配線Cjをロー状態とする直前に駆動用TFT:Q16のソース・ドレイン間を流れていた電流Idsは約0.49μAであり、第2の期間に駆動用TFT:Q16のソース・ドレイン間に流れる電流Idsは約0.43μAである。
第2の期間で駆動用TFT:Q16のドレイン・ソース間電圧Vdsと抵抗R4を流れる電流Irとの間には
Ir=(駆動電位配線電位Vcr−ドレイン・ソース間電圧Vds)/抵抗R4
の関係があるので、駆動電位配線電位Vcrの電位が8.0Vの条件では、駆動用TFT:Q16のドレイン・ソース間電圧Vdsは8Vより低くなる必要がある。
しかし、上記補償制御配線Cjをロー状態とした瞬間の補償電位配線Vcは7.5V〜8.0Vなので、この駆動用TFT:Q16のドレイン・ソース間電圧Vdsが上記補償電位配線Vc電位以下になると、駆動用TFT:Q16を流れる電流Idsは減少する。
実際シミュレーション結果では、上記第2の期間の駆動用TFT:Q16のゲート電圧Vgsは上記補償制御配線Cjをロー状態とする直前の駆動用TFT:Q16のゲート電圧Vgsより0.08V〜0.10V低い。また、第2の期間で駆動用TFT:Q16のドレイン・ソース間電圧Vdsは約7.55V〜7.57Vである。
このことと、コンデンサC5,C6の容量が等しいこととから、上記補償制御配線Cjをロー状態とした瞬間の補償電位配線Vcは約7.71V〜7.77Vと推定できる。
なお、この瞬間の補償電位配線Vcが正確に分からないのは、補償制御配線Cjがハイ状態からロー状態になるまでの間にある程度時間が掛かっているのに、この間補償電位配線Vcが上昇しているからである。
この結果を(2)式に入れると、
Ids=0.49μA+K(7.55V−7.71V)/1MΩ
=0.49μA+K×0.16V/1MΩ
となる。
シミュレーション結果はIds=0.42μA〜0.44μAなので、K≒0.5程度と考えれば、それなりに合った数字になる。
実際は、駆動用TFT:Q16のゲート・ソース間電圧Vgsが変化しているので、このような1次関数では計算できないが、シミュレーション結果から、駆動用TFT:Q16の閾値電圧・移動度特性に依らず、上記補償制御配線Cjをロー状態とした瞬間の補償電位配線Vcの電位と駆動用TFT:Q16の電流Idsとの間には、安定した関係が成り立つ。
この後、図16の時刻8t1〜時刻13t1に示すように、信号制御配線Bjをロー状態として、画素Aijの電流設定期間(第3の期間)に入る。第2の期間で記憶した駆動用TFT:Q16のゲート・ソース間電圧の条件で駆動用TFT:Q16に電流を流し、この電流を有機EL素子pに伝達する駆動電流とする。時刻9t1にはゲート配線Gi、制御配線Wiをハイ状態として、この電流出力回路Djの出力を用いて図2に示す画素回路Aijの駆動用TFT:Q1の出力電流を設定する。
この画素Aijに配置された有機EL素子pを流れる電流値をシミュレーションした結果を図18に示す。
図18は上記第1の期間に上記補償制御配線Cjをロー状態とするタイミングを変化させながらシミュレーションした結果であり、補償電位配線Vcの電位が5V〜10Vと変化する10μsの間を10等分して、0.63msを0として、585μs毎に1μsずつ遅らせている。
その結果、図18のように駆動用TFT:Q16の閾値電圧・移動度に余り依存せず、ばらつきの少ない電流値が得られたので、本手段によりアナログ電流出力用ソースドライバ回路が構成できることが分かった。
このように、本発明の手段を用いれば、駆動用TFTの閾値電圧・移動度のばらつきに依らず安定したアナログ電流出力が得られるので好ましい。
また、コントローラ回路をTFTで作ることも可能となるので、表示装置の低コスト化ができる。
〔実施例4〕
本発明の第4の実施例について、図19〜図23に基づいて説明すれば、以下のとおりである。なお、前記実施例1ないし3と同一の機能を有する部材には同一の符号を付し、その説明を省略する。
図19は、本実施例の表示装置に備えられる表示パネル17の電気的構成を示すブロック図である。この表示パネル17は、大略的に、表示部2、ゲートドライバ回路3、およびソースドライバ回路18を備えている。
表示部2およびゲートドライバ回路3は実施例1(図1)と同じものである。
ソースドライバ回路18は、mビットのシフトレジスタ9と、m×6ビットのレジスタ14と、ラッチ兼コントロール回路19と、ソース出力回路20とを備えている。シフトレジスタ9は図9と同じものである。レジスタ14は図14と同じものである。ラッチ兼コントロール回路19は、レジスタ14に取り込まれたm×6ビット分のデータを、ラッチパルスLPの入力によって一斉に取り込む。ソース出力回路20は、図20のソース出力回路DEjである。
なお、表示部2が図1のものと同じであるため、画素Aijも図2と同じものであるが、本実施例では、電流の設定を行う駆動用TFT:Q10(図3)相当のアクティブ素子として画素Aijに設けられた駆動用TFT:Q1を用いる。
図2の画素Aij及び図20のソース出力回路DEjが、本発明の手段を適用するアクティブ素子を用いた回路構成となる。図2の本発明の手段を適用するアクティブ素子である駆動用TFT:Q1のゲート・ソース間に第1のコンデンサであるコンデンサC1が配置されている。また、駆動用TFT:Q1のゲート端子と第2のコンデンサであるコンデンサC7(図20)との間には、選択用TFT:Q2(図2)、信号配線Tjが配置されている。この場合、駆動用TFT:Q1のソース端子が電流入力端子であり、第1の電流端子である。また、駆動用TFT:Q1のドレイン端子が電流出力端子であり、第2の電流端子である。ゲート端子は駆動用TFT:Q1のソース・ドレイン間を流れる電流を制御するための端子であり、駆動用TFT:Q1の上記電流は、ゲート端子とソース端子との電位差により制御される。
この駆動用TFT:Q1のゲート・ドレイン間には、選択用TFT:Q2、信号配線Tj、n型TFTから成るスイッチ用TFT:Q22(図20)、ソース配線Sj、スイッチ用TFT:Q4(図2)が配置されている。コンデンサC7の、コンデンサC1との選択用TFT:Q2を介した接続点側と反対側となる他方端子N1と、駆動用TFT:Q1のドレイン端子との間には、n型TFTから成るスイッチ用TFT:Q24(図20)、ソース配線Sj、スイッチ用TFT:Q4が配置されている。コンデンサC7の他方端子N1と第1の電位配線である補償電位配線Vc(図20)との間には、n型TFTから成るスイッチ用TFT:Q23が配置されている。駆動用TFT:Q1のドレイン端子と第2の電位配線である駆動電位配線Vcb(またはVcr,Vcg)(図20)との間にはスイッチ用TFT:Q4、ソース配線Sj、n型TFTから成るスイッチ用TFT:Q26(図20)と固定抵抗である抵抗R5(図20)とが直列に配置されている。
また、信号配線TjとOFF電位配線Voff(図20)との間に、n型TFTから成るスイッチ用TFT:Q25(図20)が配置されている。
これらスイッチ用TFT:Q22,Q23のゲート端子には補償制御配線Cjが接続され、スイッチ用TFT:Q24のゲート端子には制御配線Bsが接続され、スイッチ用TFT:Q26のゲート端子には制御配線Csが接続され、スイッチ用TFT:Q25のゲート端子には信号制御配線Bjが接続されている。
なお、図20はB表示用のソース配線Sjに対応して抵抗R5と駆動電位配線Vcbとが接続されているものが示されているが、G表示用のソース配線Sjに対応して抵抗R5と駆動電位配線Vcgとが接続され、R表示用のソース配線Sjに対応して抵抗R5と駆動電位配線Vcrとが接続される。
以下に、この電流設定期間のソース出力回路DEj及び画素Aijの動作を図21のタイミングチャートを用いて説明する。
まず、本実施例では、第1の期間に先立ち、時刻0において総てのソース出力回路DE1〜DEmの信号制御配線B1〜Bmをロー状態として、スイッチ用TFT:Q25をOFF状態とする。
そして、時刻t1においてゲート配線Giをハイ状態として画素Aijの選択用TFT:Q2をON状態とし、駆動用TFT:Q1のゲート端子と信号配線Tjとを短絡させる。また時刻t1においてさらに、制御配線Wiをハイ状態として、スイッチ用TFT:Q3をOFF状態とし、スイッチ用TFT:Q4をON状態とし、駆動用TFT:Q1のドレイン端子をソース配線Sjへ短絡させる。
また、時刻0からソース出力回路DE1〜DEmに対応する制御配線Bsをロー状態として、スイッチ用TFT:Q24をOFF状態とする。また、時刻0から補償制御配線C1〜Cmをハイ状態として、スイッチ用TFT:Q22,Q23をON状態とし、駆動用TFT:Q1ゲート端子とドレイン端子とを短絡させるとともに、コンデンサC7の他方端子N1を補償電位配線Vcに短絡する。
そして、時刻t1において制御配線Csをハイ状態とすることで、スイッチ用TFT:Q26がON状態となり、駆動用TFT:Q1から駆動電位配線Vcb(またはVcr,Vcg)へ向けて電流が流れる。このとき、駆動用TFT:Q1のゲート電位(ゲート・ソース間電圧)はその電流に対応した電位となり、その電位に対応する電荷がコンデンサC1,C7に残留する。
その後、時刻2t1から第1の期間に入り、制御配線Csをロー状態とし駆動用TFT:Q1からコンデンサC1,C7へ向け電荷を注入させる。このことにより、駆動用TFT:Q1のゲート・ソース間電圧は駆動用TFT:Q1の閾値電圧に対応した値となる。
本実施例では、補償電位配線Vcの電位が可変であって、第1の期間の後半で補償電位配線Vcの電位を下降させる。図21に示すように、この電位降下波形はランプ波形である。このことにより、コンデンサC7を通して駆動用TFT:Q1のゲート端子電位が下降し、それにより駆動用TFT:Q1がON状態となり、駆動用TFT:Q1よりコンデンサC1,C7へ向け電荷が注入される。
この補償電位配線Vcの電位下降途中で、補償制御配線Cjをロー状態として、スイッチ用TFT:Q22,Q23をOFF状態として、そのときのコンデンサC1,C7の電荷を保持する。この、補償制御配線Cjをロー状態とするタイミングは上記ラッチ兼コントロール回路19に入力された6bitのデジタル映像信号D0〜D5により決定される。これにより、補償制御配線Cjのハイ状態の期間はPWM制御されることになる。補償制御配線Cjをロー状態とするタイミングで第1の期間が終了する。
その後、時刻6t1から第2の期間に入り、制御配線Bsをハイ状態として、スイッチ用TFT:Q24をON状態として、コンデンサC7の他方端子N1を駆動用TFT:Q1のドレイン端子へ短絡させる。時刻6t1においてさらに、制御配線Csをハイ状態としてスイッチ用TFT:Q26をON状態として、駆動用TFT:Q1から抵抗R5を通して、駆動電位配線Vcb(またはVcr,Vcg)へ向けて電流IRを流す。時刻t1から続いてきたゲート配線Giのハイ状態が時刻7t1で終了することにより、選択用TFT:Q2がOFF状態となり、第2の期間が終了する。このとき、コンデンサC1に、それまで駆動用TFT:Q1に流れていた電流のゲート・ソース間電圧の条件が記憶される。
上記期間の駆動用TFT:Q1のゲート電位Vg、ドレイン電位Vd、ドレイン電流Idをシミュレーションした結果を図22に示す。
図22において時間2.170ms〜2.185msが上記第1の期間であり、それに先立ち制御信号Csがハイ状態になり、駆動用TFT:Q1のドレイン電流Id(1)〜Id(5)が流れていることが分かる。
なお、図22に示す、駆動用TFT:Q1のドレイン電流Id(1)〜Id(5)、ゲート電位Vg(1)〜Vs(5)、ドレイン電位Vd(1)〜Vd(5)は、駆動用TFT:Q1の閾値電圧・移動度を以下の表5の条件に設定して、シミュレーションした結果である。
上記シミュレーション結果より、上記第1の期間の前半(時間2.170ms〜2.175ms)、で駆動用TFT:Q1を流れる電流Idがほぼ0となっている。
その後、上記第1の期間の後半の期間(時間2.175ms〜2.185msの間)で補償電位配線電位Vcの下降と供に駆動用TFT:Q1を流れる電流Idの絶対値が上昇(負方向の電流となって示されている)している。また、この間、駆動用TFT:Q1のゲート電位も下降している。
図22のシミュレーションでは、時間2.180ms辺りで補償制御配線Cjがロー状態となり、そのときの補償電位配線Vcと駆動用TFT:Q1のゲート電位とに対応した電荷がコンデンサC1,C7に保持される。
そして第2の期間である時間2.190ms〜2.195msにおいて、制御配線Bsがハイ状態となって、スイッチ用TFT:Q24がON状態となり、第2のコンデンサC7の他方端子と駆動用TFT:Q1のドレイン端子は短絡する。また、上記時間に制御配線Csがハイ状態なることで、駆動用TFT:Q1のドレイン端子から抵抗R5を通して駆動電位配線Vcb(またはVcr,Vcg)へ向けて電流が流れる。
本シミュレーションでは、駆動電位配線電位Vcb=8.0V、上記補償電位配線Vcが第1の期間の後半で11Vから6Vへ変化する。また、抵抗R5=1MΩ、コンデンサC1の容量とコンデンサC7の容量とを等しく1pFに設定している。
図22のシミュレーションでは上記補償制御配線Cjをロー状態とした瞬間の補償電位配線Vc=9.0V〜8.5Vとなっている。また、上記補償制御配線Cjをロー状態とする直前に駆動用TFT:Q1のドレイン電流Idは約0.49μAであり、第2の期間に駆動用TFT:Q1のドレイン電流Idsは約0.82μAである。
この後、図21に示す通り、時刻7t1でゲート配線Giがロー状態となり、選択用TFT:Q2がOFF状態となって、第1のコンデンサC1にこのときの電位が保持された後、時刻8t1において制御配線Wiがロー状態となる。この時刻8t1から第3の期間に入る。これによりスイッチ用TFT:Q4がOFF状態となり、スイッチ用TFT:Q3がON状態となり、駆動用TFT:Q1から有機EL素子pへ向けて駆動電流が伝達され、実際に有機EL素子pに駆動電流が流れる。
その結果、画素Aijに配置された有機EL素子pを流れる電流値をシミュレーションした結果を図23に示す。
図23は上記第1の期間に上記補償制御配線Cjをロー状態とするタイミングを変化させながらシミュレーションした結果であり、駆動電位配線Vcの電位が11Vから6V迄変化する10μsの間を10等分して、0.40msで0として、360μs毎に1μsづつ遅らせている。
この結果、図20のような簡単なソース出力回路DEj構成で画素Aijに配置されたアクティブ素子(駆動用TFT:Q1)を制御できるので、ソースドライバ回路規模等を小さくできて好ましい。
〔実施例5〕
本発明の第5の実施例について、図24〜図28に基づいて説明すれば、以下のとおりである。なお、前記実施例1ないし4と同一の機能を有する部材には同一の符号を付し、その説明を省略する。
図24は、本実施例の表示装置に備えられる表示パネル21の電気的構成を示すブロック図である。この表示パネル21は、大略的に、表示部2、ゲートドライバ回路3、およびソースドライバ回路22を備えている。
表示部2およびゲートドライバ回路3は実施例1(図1)と同じものである。
ソースドライバ回路22は、mビットのシフトレジスタ9と、m×6ビットのレジスタ14と、ラッチ兼コントロール回路15と、ソース出力回路23とを備えている。シフトレジスタ9は図9と同じものである。レジスタ14およびラッチ兼コントロール回路15は図14と同じものである。ソース出力回路23は、図25の電流出力回路Djと、図4の出力端回路Ejとを備えている。
図2の画素Aij及び図4の出力端回路Ejが本発明の手段である第2のアクティブ素子を用いた回路構成となる。図2の画素Aijは、第2のアクティブ素子である駆動用TFT:Q1を備えている。駆動用TFT:Q1のゲート端子(電流制御端子)は、駆動用TFT:Q1のドレイン端子(電流出力端子、第2の電流端子)とソース端子(電流入力端子、第1の電流端子)との間に流れる電流を制御するための端子である。駆動用TFT:Q1のゲート・ソース間に第3のコンデンサであるコンデンサC1が接続されている。駆動用TFT:Q1のゲート端子と第4のコンデンサであるコンデンサC2(図4)との間には、選択用TFT:Q2、信号配線Tjが配置されている。
この駆動用TFT:Q1のゲート・ドレイン間には、選択用TFT:Q2、信号配線Tj、スイッチ用TFT:Q5(図4)、ソース配線Sj、スイッチ用TFT:Q4が配置されている。コンデンサC2の他方端子と駆動用TFT:Q1のドレイン端子との間には、スイッチ用TFT:Q7(図4)、ソース配線Sj、スイッチ用TFT:Q4が配置されている。コンデンサC2の他方端子と第3の電位配線である補償電位配線Va(図4)との間には、スイッチ用TFT:Q6(図4)が配置されている。
また、図25に示す電流出力回路Djは、本発明の手段を適用する第1のアクティブ素子であるn型TFTから成る駆動用TFT:Q27を備えている。駆動用TFT:Q27のゲート端子(電流制御端子)は、駆動用TFT:Q27のドレイン端子(電流入力端子、第2の電流端子)とソース端子(電流出力端子、第1の電流端子)との間に流れる電流を制御するための端子である。駆動用TFT:Q27のドレイン端子とソース端子との間に流れる電流は、ソース端子とゲート端子との電位差の条件で制御される。駆動用TFT:Q27のゲート・ソース間に、第1のコンデンサであるコンデンサC8が接続されている。駆動用TFT:Q27のゲート端子に第2のコンデンサであるコンデンサC9が接続されている。これにより、コンデンサC8とコンデンサC9とが互いに接続されている。
この駆動用TFT:Q27のゲート・ドレイン間には、n型TFTから成るスイッチ用TFT:Q28が接続されている。コンデンサC9のコンデンサC8との接続点側の端子と反対側となる他方端子と、駆動用TFT:Q27のドレイン端子の間には、n型TFTから成るスイッチ用TFT:Q30が接続されている。コンデンサC9の他方端子と第1の電位配線である補償電位配線Vcとの間には、n型TFTから成るスイッチ用TFT:Q29が接続されている。
また、駆動用TFT:Q27のドレイン端子とソース配線Sjとの間には、p型TFTから成るスイッチ用TFT:Q31が配置されている。
これらスイッチ用TFT:Q28,Q29のゲート端子には補償制御配線Cjが接続され、スイッチ用TFT:Q30のゲート端子には制御配線Gsが接続され、スイッチ用TFT:Q31のゲート端子には信号制御配線Fjが接続されている。
以下に、この電流設定期間のソース出力回路23及び画素Aijの動作を図26のタイミングチャートを用いて説明する。
まず、本実施例では、時刻0にソース出力回路23の信号制御配線Fjをハイ状態として、スイッチ用TFT:Q31をOFF状態とし、ソース配線Sjから電流出力回路Djを切り離す。そして、時刻t1において画素Aijのゲート配線Giをハイ状態として選択用TFT:Q2をON状態とし、信号配線Tjを駆動用TFT:Q1のゲート端子へ接続する。また、時刻t1においてさらに制御配線Wiをハイ状態として、画素Aijのスイッチ用TFT:Q3をOFF状態とするとともに、スイッチ用TFT:Q4をON状態とし、駆動用TFT:Q1のドレイン端子からソース配線Sjへ電流が出力されるようにする。
また、時刻t1においてさらに出力端回路Ejの制御配線Csをハイ状態として、スイッチ用TFT:Q5,Q6をON状態とする。また、時刻0から出力端回路Ejの制御配線Bsをロー状態として、スイッチ用TFT:Q7をOFF状態とする。これにより、駆動用TFT:Q1のゲート端子とドレイン端子とを短絡させ、コンデンサC2の他方端子を補償電位配線Vaへ接続する。このことにより、駆動用TFT:Q1からソース配線Sj及び信号配線Tjへ充電電流が流れ、コンデンサC1,C2に電荷が蓄積される。
その後、時刻2t1において画素Aijのゲート配線Gi、制御配線Wiをロー状態として、駆動用TFT:Q1のゲート端子及びドレイン端子を信号配線Tj及びソース配線Sjから切り離す。
そして、時刻3t1において電流出力回路Djの制御配線Cjをハイ状態として、スイッチ用TFT:Q28をON状態とし、駆動用TFT:Q27のゲート端子とドレイン端子とを短絡させる。また、電流出力回路Djの制御配線Gsは時刻0からロー状態を保っていて時刻3t1においてスイッチ用TFT:Q30はOFF状態であり、時刻3t1からスイッチ用TFT:Q29がON状態となるので、コンデンサC9の他方端子は補償電位配線Vcへ短絡される。
なお、このときの補償電位配線Vcは所定の定電位状態としておく。
また、時刻4t1からは駆動用TFT:Q27に対する第1の期間に入るが、それに先立ち時刻3t1において電流出力回路Djの信号制御配線Fjをロー状態として、スイッチ用TFT:Q31をON状態とし、信号配線Tj、ソース配線Sj、コンデンサC2より電荷をコンデンサC8,C9へ移動させる。このとき、駆動用TFT:Q27がON状態となるよう各コンデンサの容量や配線の浮遊容量を調整しておき、余った電荷を駆動用TFT:Q27を通して放出する。その結果、駆動用TFT:Q27のゲート・ソース間電圧Vgsは駆動用TFT:Q27の閾値電圧に対応した値となる。
次に、時刻4t1において信号制御配線Fjをハイ状態として、スイッチ用TFT:Q31をOFF状態とし、駆動用TFT:Q27をソース配線Sjから分離させる。時刻4t1〜時刻5t1の期間が駆動用TFT:Q27に対する第1の期間の前半である。
本実施例では補償電位配線Vcの電位が可変であって、その後、時刻5t1から時刻7t1まで補償電位配線Vcの電位を徐々に上昇させる。図26に示すように、この電位上昇波形はランプ波形である。このことにより、コンデンサC9を通して駆動用TFT:Q27のゲート端子電位が上昇し、それにより駆動用TFT:Q27がON状態となり、コンデンサC8,C9の電荷が駆動用TFT:Q27を通して放出される。
この補償電位配線Vcの電位上昇途中で、電流出力回路Djの補償制御配線Cjをロー状態として、スイッチ用TFT:Q28,Q29をOFF状態とし、そのときのコンデンサC8,C9の電荷を保持する。これにより、駆動用TFT:Q27のゲート・ソース間電圧Vgsを時刻5t1のときの状態としてコンデンサC8に記憶するとともに、補償電位配線Vcの電位を所望の値として、駆動用TFT:Q27のドレイン・ソース間電圧を流したい電流Idsに合わせて設定する。この、補償制御配線Cjをロー状態とするタイミングは上記ラッチ兼コントロール回路15に入力された6bitのデジタル映像信号D0〜D5により決定される。これにより、補償制御配線Cjのハイ状態の期間はPWM制御される。時刻7t1で駆動用TFT:Q27に対する第1の期間が終了する。時刻5t1〜時刻7t1の期間が駆動用TFT:Q27に対する第1の期間の後半である。
上記動作と並行して、時刻5t1から駆動用TFT:Q1に対する第1の期間に入り、時刻5t1において画素Aijのゲート配線Giと制御配線Wiとをハイ状態として、駆動用TFT:Q1のゲート端子及びドレイン端子を信号配線Tj及びソース配線Sjへ再接続する。このことにより、コンデンサC1,C2が再充電され、駆動用TFT:Q1のゲート・ソース間電圧は駆動用TFT:Q1の閾値電圧に対応した値となる。
そして、時刻7t1において出力端回路Ejの制御配線Csをロー状態として、この時のコンデンサC1,C2の電荷を保持する。時刻7t1で駆動用TFT:Q1に対する第1の期間が終了する。
その後、時刻8t1から駆動用TFT:Q27に対する第2の期間及び駆動用TFT:Q1に対する第2の期間に入り、時刻8t1において出力端回路Ejの制御配線Bsをハイ状態として、スイッチ用TFT:Q7をON状態とし、コンデンサC2の他方端子を駆動用TFT:Q1のドレイン端子へ接続する。また、時刻8t1においてさらに、電流出力回路Djの制御配線Gsをハイ状態として、スイッチ用TFT:Q30をON状態とし、コンデンサC9の他方端子を駆動用TFT:Q27のドレイン端子へ接続する。
そして、時刻8t1においてさらに、電流出力回路Djの信号制御配線Fjをロー状態として、スイッチ用TFT:Q31をON状態とし、駆動用TFT:Q1から駆動用TFT:Q27へ向けて電流を流す。この場合、駆動用TFT:Q1が負荷回路として働き、駆動用TFT:Q27が補償電位配線Vcにより制御された電圧に対応する電流を出力するよう動作する。時刻9t1において、駆動用TFT:Q27に対する第2の期間及び駆動用TFT:Q1に対する第2の期間が終了する。
上記期間の駆動用TFT:Q27のゲート・ソース間電圧Vgs、ドレイン・ソース間電圧Vds、ドレイン・ソース間電流Idsをシミュレーションした結果を図27に示す。
図27において時間2.270ms〜2.285msが上記第1の期間であり、それに先立ち制御信号Fjがロー状態になり、駆動用TFT:Q27に電流Ids(1)〜Ids(5)が流れていることが分かる。
なお、図27に示す、駆動用TFT:Q27のドレイン・ソース間電流Ids(1)〜Ids(5)、ゲート・ソース間電圧Vgs(1)〜Vgs(5)、ドレイン・ソース間電圧Vds(1)〜Vds(5)は駆動用TFT:Q27の閾値電圧・移動度を以下の表6の条件に設定して、シミュレーションした結果である。
上記シミュレーション結果より、駆動用TFT:Q27に対する第1の期間の前半(時間2.270ms〜2.275ms)、駆動用TFT:Q27を流れる電流Idはほぼ0となっている。
その後、駆動用TFT:Q27に対する第1の期間の後半の期間(時間2.275ms〜2.285msの間)で補償電位配線Vcの電位上昇とともに駆動用TFT:Q27を流れる電流Idsの絶対値が上昇(負方向の電流となって示されている)している。また、この間、駆動用TFT:Q27のゲート・ソース間電圧Vgsも上昇している。
そして、図27のシミュレーションでは、時間2.280ms辺りで補償制御配線Cjがロー状態となり、そのときの補償電位配線Vcと駆動用TFT:Q27のゲート電位とに対応した電荷がコンデンサC8,C9に保持される。
そして、駆動用TFT:Q27に対する第2の期間(時間2.290ms〜2.295ms)に入り、制御配線Gsをハイ状態としてスイッチ用TFT:Q30をON状態とし、コンデンサC9の他方端子と駆動用TFT:Q27のドレイン端子とは短絡する。
また、信号制御配線Fjがロー状態になることで、駆動用TFT:Q1のドレイン端子から駆動用TFT:Q27のドレイン端子へ向けて電流が流れる。
本シミュレーションでは、駆動電位配線Vaの電位Va=11.0V、駆動用TFT:Q27に対する第1の期間の後半で補償電位配線Vcは5Vから15Vへ変化する。また、コンデンサC8の容量とコンデンサC9の容量とを等しく1pFに設定している。図27では、上記補償制御配線Cjをロー状態とした瞬間の補償電位配線Vcの電位Vc=10V〜11Vとなっている。
また、上記補償制御配線Cjをロー状態とする直前に駆動用TFT:Q27のドレイン・ソース間電流Idsは約0.18μAであり、駆動用TFT:Q27に対する第2の期間に駆動用TFT:Q27のドレイン・ソース間電流Idsは約0.27μAである。
この後、図26に示す通り、時刻9t1においてゲート配線Giがロー状態となって、選択用TFT:Q2がOFF状態となる。これにより、駆動用TFT:Q1のゲート・ソース間電圧をコンデンサC1に記憶する。そして時刻10t1において、制御配線Wiもロー状態となってスイッチ用TFT:Q4がOFF状態となり、スイッチ用TFT:Q3がON状態となる。
これで、画素Aijの選択期間が終了し、有機EL素子pに駆動電流が流れる、駆動用TFT:Q27および駆動用TFT:Q1に対する第3の期間となる。このときの駆動用TFT:Q1の出力電流Idsは、コンデンサC1に記憶した条件で流れ、この電流が有機EL素子pへ向けて伝達されて直接有機EL素子pに流れる。このとき、駆動用TFT:Q27から見れば駆動用TFT:Q1は図15の抵抗R4と同様に電圧・電流変換回路として作用し、駆動用TFT:Q1から見れば駆動用TFT:素子Q27は図20の抵抗R5と同様に電圧・電流変換回路として作用する。
その結果、画素Aijに配置された有機EL素子pを流れる電流値をシミュレーションした結果を図28に示す。
図28は、駆動用TFT:Q27に対する第1の期間に上記補償制御配線Cjをロー状態とするタイミングを変化させながらシミュレーションした結果である。駆動電位配線Vcの電位が5V〜15Vと変化する10μsの間を10等分して、0.50msで0として、450μs毎に1μsずつ遅らせている。
その結果、図28のように図24のソースドライバ回路22の出力電流を制御できる。
特に本実施例では、ソースドライバ回路22に抵抗素子が入っていない。
CGシリコンプロセスを用いて1MΩ程度の抵抗素子を作るには、ITOなどの高抵抗性膜を用いると良い。しかし、そのような膜が使えないとき、CGシリコン膜を用いるのは難しい。これは、CGシリコン膜の抵抗ばらつきが大きいためである。
しかし、本実施例のように抵抗負荷の代わりに本発明の手段を適用した画素Aijを用いることで図28のシミュレーション結果のように、Ids<0.3μAであれば、駆動用TFT:Q27の閾値電圧・移動度ばらつきに依らず比較的均一な電流値が得られる。
このことにより、ソースドライバ回路規模を小さくできるので好ましい。
なお、本実施例では、駆動用TFT:Q27がp型TFTから成り、駆動用TFT:Q1がn型TFTから成るものも考えられる。この場合、駆動用TFT:Q27のドレイン端子が電流出力端子かつ第2の電流端子となり、ソース端子が電流入力端子かつ第1の電流端子となる。また、駆動用TFT:Q1のドレイン端子が電流入力端子かつ第2の電流端子となり、ソース端子が電流出力端子かつ第1の電流端子となる。