JPH02168708A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02168708A JPH02168708A JP32417888A JP32417888A JPH02168708A JP H02168708 A JPH02168708 A JP H02168708A JP 32417888 A JP32417888 A JP 32417888A JP 32417888 A JP32417888 A JP 32417888A JP H02168708 A JPH02168708 A JP H02168708A
- Authority
- JP
- Japan
- Prior art keywords
- input
- potential
- resistance
- terminal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000000694 effects Effects 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 230000000276 sedentary effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Attenuators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
本発明は半導体集積回路に係り、符に′電位を抵抗で分
割し、その分割された一つの電位がスイッチにより選択
される半導体集積回路に関する。
割し、その分割された一つの電位がスイッチにより選択
される半導体集積回路に関する。
従来、この種の半導体集積回路は、第２図のように構成
されていた。第２図において、ＲＥＦＰ端子１２、ＲＥ
ＦＭ端子１３には半導体集積回路の外部から電位が印加
され、デジタル入力端子１４．１５ へのデジタル入
力により、オン・オフが制御される４個のスイッチ６、
７．８．９により、端子１２．１３ の間に直列に
接続された抵抗１，２゜３．４の接続点から一つの電位
が選択され、出力端子■６に導かれる。スイッチ６、８
． １０ は端子１４あるいは端子１５がｌ”の時に
オン状態となり、スイッチ７．９．１１ は０”のと
きにオン状態となる。
されていた。第２図において、ＲＥＦＰ端子１２、ＲＥ
ＦＭ端子１３には半導体集積回路の外部から電位が印加
され、デジタル入力端子１４．１５ へのデジタル入
力により、オン・オフが制御される４個のスイッチ６、
７．８．９により、端子１２．１３ の間に直列に
接続された抵抗１，２゜３．４の接続点から一つの電位
が選択され、出力端子■６に導かれる。スイッチ６、８
． １０ は端子１４あるいは端子１５がｌ”の時に
オン状態となり、スイッチ７．９．１１ は０”のと
きにオン状態となる。
前述した従来の半導体集積回路は、抵抗ｌから端子１２
の間、及び抵抗４から端子１３の間は一本の配線で結ば
れている。このため、予期せぬ寄生抵抗がアルミニウム
配線等によりつく。これを第２図では抵抗５，６で示す
。今、抵抗１，２゜３．４を同じ値の抵抗とし、端子１
２．１３ を等間隔に分割し、出力をスイッチで出す
２ビツトのＲストリング型のＤＡ変換器を考える。デジ
タル入力端子］、４．，１５ により、アナログ出力
■ｏを出力端子１６に取り出すが、理想的には、第３図
の黒丸の包絡＆１１８で示し７ｔように、入力″ｏｏ”
で［ＲＥｌ”ＭＥ、″１１″入力で［ＲＥＦＭ＋（３／
４）（ＲＥＦＰ−ＲＥＦＭ） 〕。”０１″入力、”
１０ ”入力には、” ｏ ｏ ”と１１”の内挿線上
にのる。
の間、及び抵抗４から端子１３の間は一本の配線で結ば
れている。このため、予期せぬ寄生抵抗がアルミニウム
配線等によりつく。これを第２図では抵抗５，６で示す
。今、抵抗１，２゜３．４を同じ値の抵抗とし、端子１
２．１３ を等間隔に分割し、出力をスイッチで出す
２ビツトのＲストリング型のＤＡ変換器を考える。デジ
タル入力端子］、４．，１５ により、アナログ出力
■ｏを出力端子１６に取り出すが、理想的には、第３図
の黒丸の包絡＆１１８で示し７ｔように、入力″ｏｏ”
で［ＲＥｌ”ＭＥ、″１１″入力で［ＲＥＦＭ＋（３／
４）（ＲＥＦＰ−ＲＥＦＭ） 〕。”０１″入力、”
１０ ”入力には、” ｏ ｏ ”と１１”の内挿線上
にのる。
しかし、実際には寄生配線抵抗１７．５により、第３図
の白丸の包絡線１９で示すように、理想値からのズレを
生ずる。しかも、いわゆるスタンダードセル方式の場合
は、そのズレが場合により異るという欠点がある。
の白丸の包絡線１９で示すように、理想値からのズレを
生ずる。しかも、いわゆるスタンダードセル方式の場合
は、そのズレが場合により異るという欠点がある。
本発明の目的は、前記欠点が解決され、寄生抵抗による
電圧降下の影響をなくした半導体集積回路を提供するこ
とにある。
電圧降下の影響をなくした半導体集積回路を提供するこ
とにある。
本発明の半導体集積回路の構成は、半導体チップ上に、
第１．第２の節点と、前記第１．第２の節点間に設けら
れた抵抗網と、前記第］、第２の節点からそれぞ九のび
た２本の独立し′ｆＬ配線と、前記２本の配線のうち１
本の配線が反転入力に、他の１本の配線が出力にそれぞ
れ接続された第１゜第２の演算増幅器と、前記増幅器の
正転入力にそれぞれ接続さ肛た外部端子とを備えたこと
を特徴とする。
第１．第２の節点と、前記第１．第２の節点間に設けら
れた抵抗網と、前記第］、第２の節点からそれぞ九のび
た２本の独立し′ｆＬ配線と、前記２本の配線のうち１
本の配線が反転入力に、他の１本の配線が出力にそれぞ
れ接続された第１゜第２の演算増幅器と、前記増幅器の
正転入力にそれぞれ接続さ肛た外部端子とを備えたこと
を特徴とする。
第１図は本発明の一実施例の半導体集積回路の回路図で
ある。第１図において、本実施例の半導体集積回路は、
節点Ａ、 Ｂの電位が等しい瞳をもつ抵抗１．２．３
．４により等分割され、コントロール入力信号１４．．
１５ により、スイッチ群６゜７、８． ９． １０
． １１ ヲｆ山して、出力ｖｏ へ取り出される。
ある。第１図において、本実施例の半導体集積回路は、
節点Ａ、 Ｂの電位が等しい瞳をもつ抵抗１．２．３
．４により等分割され、コントロール入力信号１４．．
１５ により、スイッチ群６゜７、８． ９． １０
． １１ ヲｆ山して、出力ｖｏ へ取り出される。
本実施例においては、演算増幅器２０の反転入力、及び
出力へ二本の独立な配線が、節点Ａから配線され、正転
入力が１（ＲＦ Ｐ ３ 入力端子３０として外部ピ
ンに取り出される。
出力へ二本の独立な配線が、節点Ａから配線され、正転
入力が１（ＲＦ Ｐ ３ 入力端子３０として外部ピ
ンに取り出される。
この回路において、演算増幅器２ｏは帰還ループを構成
している。畜生抵抗２２１’ｊ、通常反転入力が高入力
抵抗であるため、はとんど電位降下がなく、節点Ａと反
転入力とは同電位である。又演算増幅器の正転及び反転
入力は帰還ループを構成しているときのイマジナリ−シ
ョートの考え方より、はぼ同電位である。演算増幅器２
０の正転入力は、やはり通常高入力抵抗であり、敢えて
図示はしていないが、寄生抵抗があってもほとんど電位
降下を生じない。従って、ＲＥＦＰ３ 端子３０、ＲＥ
ＦＰ２ 端子２６節点Ａは同電位になり、寄生抵抗の影
響を受けない。抵抗１＋ ２．３．４ を流れる′電
流をＩＲとすると、ＲＥＦＰＩ 端子２７の電位は節
点Ａの電位をｖＡとして、［ＶＡ＋ＩＲ−ル〕となるが
、節点Ａの電位は影響を受けず、このＤＡ変換器の精度
に影響を及はさない。節点ＢとＲＥＦＭ３ 端子３１
も、節点ＡとＲＥＦＰ３ 端子３１の関係と等しく、
同電位である。
している。畜生抵抗２２１’ｊ、通常反転入力が高入力
抵抗であるため、はとんど電位降下がなく、節点Ａと反
転入力とは同電位である。又演算増幅器の正転及び反転
入力は帰還ループを構成しているときのイマジナリ−シ
ョートの考え方より、はぼ同電位である。演算増幅器２
０の正転入力は、やはり通常高入力抵抗であり、敢えて
図示はしていないが、寄生抵抗があってもほとんど電位
降下を生じない。従って、ＲＥＦＰ３ 端子３０、ＲＥ
ＦＰ２ 端子２６節点Ａは同電位になり、寄生抵抗の影
響を受けない。抵抗１＋ ２．３．４ を流れる′電
流をＩＲとすると、ＲＥＦＰＩ 端子２７の電位は節
点Ａの電位をｖＡとして、［ＶＡ＋ＩＲ−ル〕となるが
、節点Ａの電位は影響を受けず、このＤＡ変換器の精度
に影響を及はさない。節点ＢとＲＥＦＭ３ 端子３１
も、節点ＡとＲＥＦＰ３ 端子３１の関係と等しく、
同電位である。
演算増幅器２０．２１ をチップ上に作り、ＲＥＦＰ
３端子３１を外部ピンとして出しても、演算増幅器２０
．２１ ’を半導体集積回路の外に付け、Ｉｔ Ｅ
）’ Ｉ）２端子２６、及びＲＥＦＰＩ 端子２７を
外部端子としでもよい。演算増幅器２１についても、同
様である。
３端子３１を外部ピンとして出しても、演算増幅器２０
．２１ ’を半導体集積回路の外に付け、Ｉｔ Ｅ
）’ Ｉ）２端子２６、及びＲＥＦＰＩ 端子２７を
外部端子としでもよい。演算増幅器２１についても、同
様である。
本実施例は、分割抵抗からパッケージの外部ピンに独立
に２本の配線をし、−本を演算増幅器の出力に接続し、
−本を反転入力に接続する事により、従来回路の寄生抵
抗による電位降下の影＃を無くす事が出来る。
に２本の配線をし、−本を演算増幅器の出力に接続し、
−本を反転入力に接続する事により、従来回路の寄生抵
抗による電位降下の影＃を無くす事が出来る。
この他、前記本実施例の半導体集積回路は、半導体チッ
プ上の回路の同一節点から、バグケージにおける２つの
端子へ、独立に配線′ｆ：取り出した事を特徴とする。
プ上の回路の同一節点から、バグケージにおける２つの
端子へ、独立に配線′ｆ：取り出した事を特徴とする。
さらに、半導体チップ上の複数の節点と、前記複数の節
点の間に作られた抵抗網を有ｊ〜、前記複数の節点のそ
れぞれから、各々パッケージにおける２つの異なる端子
へ独立に配線を取り出した事を特徴とする。
点の間に作られた抵抗網を有ｊ〜、前記複数の節点のそ
れぞれから、各々パッケージにおける２つの異なる端子
へ独立に配線を取り出した事を特徴とする。
以上説明したように、本発明は、従来回路では第３図の
白丸の包絡線１９で示したように、特性のずれを生じた
場合でも、第３図の黒丸の包絡線１８で示した理想的な
特性を得る事が出来る効果がある。
白丸の包絡線１９で示したように、特性のずれを生じた
場合でも、第３図の黒丸の包絡線１８で示した理想的な
特性を得る事が出来る効果がある。
第１図は本発明の一実施例の半導体集積回路の回路図、
第２図は従来の半導体集積回路の回路図、第３図はテジ
タル・アナログ俊換器の特性図である。 １、、 ２．３．４・・・・・・抵抗、６．７．８．９
． ］ ０゜］■・・・・・・スイッチ、１２． １
３． １４． １５． １６゜２６．２７，２８，２９
．３（１，３１・・・・・・端子、５゜１７、２２．２
３．２４．２５・・・・・・寄生抵抗、１８゜１９・・
・・・・包絡線。 代理人 弁理士 内 原 晋
第２図は従来の半導体集積回路の回路図、第３図はテジ
タル・アナログ俊換器の特性図である。 １、、 ２．３．４・・・・・・抵抗、６．７．８．９
． ］ ０゜］■・・・・・・スイッチ、１２． １
３． １４． １５． １６゜２６．２７，２８，２９
．３（１，３１・・・・・・端子、５゜１７、２２．２
３．２４．２５・・・・・・寄生抵抗、１８゜１９・・
・・・・包絡線。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体チップ上に、第１，第２の節点と、前記第１，
第２の節点間に設けられた抵抗網と、前記第１，第２の
節点からそれぞれのびた２本の独立した配線と、前記２
本の配線のうち１本の配線が反転入力に、他の１本の配
線が出力にそれぞれ接続された第１，第２の演算増幅器
と、前記第１，第２の演算増幅器の正転入力にそれぞれ
接続された外部端子とを備えたことを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32417888A JPH02168708A (ja) | 1988-12-21 | 1988-12-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32417888A JPH02168708A (ja) | 1988-12-21 | 1988-12-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02168708A true JPH02168708A (ja) | 1990-06-28 |
Family
ID=18162957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32417888A Pending JPH02168708A (ja) | 1988-12-21 | 1988-12-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02168708A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4307578A1 (de) * | 1992-03-17 | 1993-09-30 | Mitsubishi Electric Corp | Widerstandsleiter |
| WO2008026067A2 (en) * | 2006-08-31 | 2008-03-06 | Ati Technologies Ulc | Reduced component digital to analog decoder and method |
-
1988
- 1988-12-21 JP JP32417888A patent/JPH02168708A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4307578A1 (de) * | 1992-03-17 | 1993-09-30 | Mitsubishi Electric Corp | Widerstandsleiter |
| US5416482A (en) * | 1992-03-17 | 1995-05-16 | Mitsubishi Denki Kabushiki Kaisha | Resistance ladder |
| WO2008026067A2 (en) * | 2006-08-31 | 2008-03-06 | Ati Technologies Ulc | Reduced component digital to analog decoder and method |
| WO2008026067A3 (en) * | 2006-08-31 | 2008-05-22 | Ati Technologies Ulc | Reduced component digital to analog decoder and method |
| US8031093B2 (en) | 2006-08-31 | 2011-10-04 | Ati Technologies Ulc | Reduced component digital to analog decoder and method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0734542B2 (ja) | Ｄ−ａ変換回路 | |
| JPH0646709B2 (ja) | デジタル・アナログ変換器 | |
| JP2009077370A (ja) | デジタルアナログ変換器 | |
| JPH02168708A (ja) | 半導体集積回路 | |
| US4308467A (en) | Electronic circuitry | |
| JP3513608B2 (ja) | ディジタル／アナログ・コンバータ | |
| US4942397A (en) | Elimination of linearity superposition error in digital-to-analog converters | |
| US4563669A (en) | Integrated digital/analog converter | |
| JP4125602B2 (ja) | 集積回路のための改良された反復セル整合法 | |
| JPH06268523A (ja) | Ｄ／ａ変換器 | |
| JPH0567083B2 (ja) | ||
| JPH04506289A (ja) | ディジタルアナログ変換器 | |
| JPS60105322A (ja) | デイジタル−アナログ変換器 | |
| JP2994069B2 (ja) | 電子ボリウム回路 | |
| JPS63246927A (ja) | 基準電圧発生回路 | |
| JPS63141402A (ja) | 差動増幅器用半導体集積回路装置 | |
| JPH033521A (ja) | プログラマブル電流源 | |
| JPH03136349A (ja) | 集積回路の製造方法 | |
| JPH01284121A (ja) | ディジタル・アナログ変換回路 | |
| JP3125116B2 (ja) | Ａｄコンバータ | |
| JP2785498B2 (ja) | Ｄ／ａ変換器 | |
| JPH10135836A (ja) | Ｄ／ａ変換器 | |
| JPH03107207A (ja) | フィルタ回路 | |
| JPS58219818A (ja) | Ｄ−ａ変換回路 | |
| JPH0247711A (ja) | アナログ入出力装置 |