JP2001282168A - デジタルアナログ変換回路およびこれを搭載した表示装置 - Google Patents
デジタルアナログ変換回路およびこれを搭載した表示装置Info
- Publication number
- JP2001282168A JP2001282168A JP2000096964A JP2000096964A JP2001282168A JP 2001282168 A JP2001282168 A JP 2001282168A JP 2000096964 A JP2000096964 A JP 2000096964A JP 2000096964 A JP2000096964 A JP 2000096964A JP 2001282168 A JP2001282168 A JP 2001282168A
- Authority
- JP
- Japan
- Prior art keywords
- reference voltage
- pixel
- display device
- circuit
- reference voltages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 44
- 239000004973 liquid crystal related substance Substances 0.000 claims description 33
- 210000002858 crystal cell Anatomy 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 238000005401 electroluminescence Methods 0.000 claims description 8
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 25
- 238000005070 sampling Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 101000832687 Cavia porcellus 3-alpha-hydroxysteroid sulfotransferase Proteins 0.000 description 2
- 241001270131 Agaricus moelleri Species 0.000 description 1
- 102100032566 Carbonic anhydrase-related protein 10 Human genes 0.000 description 1
- 101000867836 Homo sapiens Carbonic anhydrase-related protein 10 Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3655—Details of drivers for counter electrodes, e.g. common electrodes for pixel capacitors or supplementary storage capacitors
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Control Of El Displays (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】 基準電圧選択型のＤＡ変換回路では、階調数
分の基準電圧を供給する基準電圧線と画素部のコラム線
との間に位置するスイッチ部分が大きな面積を占めてい
るため、ＬＣＤパネルの狭額縁化の妨げとなっている。 【解決手段】 基準電圧選択型のＤＡ変換回路におい
て、各階調選択ユニット４１-0〜４１-3を構成するＭＯ
Ｓスイッチの各トランジスタのチャネル幅Ｗに、選択さ
れる階調に応じて重み付けを行う。具体的には、ＭＯＳ
スイッチＱｎ１１，Ｑｎ１２のチャネル幅をＷ０、ＭＯ
ＳスイッチＱｎ１３，Ｑｐ１１のチャネル幅をＷ１、Ｍ
ＯＳスイッチＱｐ１２，Ｑｎ１４のチャネル幅をＷ２、
ＭＯＳスイッチＱｐ１３，Ｑｐ１４のチャネル幅をＷ３
とした場合に、チャネル幅Ｗ３をコラム線の最大容量に
合わせて設定し、他のチャネル幅Ｗ０，Ｗ１，Ｗ２をＷ
０＜Ｗ１＜Ｗ２＜Ｗ３の関係を満足するように設定す
る。
分の基準電圧を供給する基準電圧線と画素部のコラム線
との間に位置するスイッチ部分が大きな面積を占めてい
るため、ＬＣＤパネルの狭額縁化の妨げとなっている。 【解決手段】 基準電圧選択型のＤＡ変換回路におい
て、各階調選択ユニット４１-0〜４１-3を構成するＭＯ
Ｓスイッチの各トランジスタのチャネル幅Ｗに、選択さ
れる階調に応じて重み付けを行う。具体的には、ＭＯＳ
スイッチＱｎ１１，Ｑｎ１２のチャネル幅をＷ０、ＭＯ
ＳスイッチＱｎ１３，Ｑｐ１１のチャネル幅をＷ１、Ｍ
ＯＳスイッチＱｐ１２，Ｑｎ１４のチャネル幅をＷ２、
ＭＯＳスイッチＱｐ１３，Ｑｐ１４のチャネル幅をＷ３
とした場合に、チャネル幅Ｗ３をコラム線の最大容量に
合わせて設定し、他のチャネル幅Ｗ０，Ｗ１，Ｗ２をＷ
０＜Ｗ１＜Ｗ２＜Ｗ３の関係を満足するように設定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルアナログ
変換回路（以下、ＤＡ変換回路と称す）およびこれを搭
載した表示装置に関し、特に基準電圧選択型のＤＡ変換
回路およびこれを含む駆動回路を搭載した液晶ディスプ
レイ（ＬＣＤ；liquid crystal display）やエレクトロ
ルミネセンス（ＥＬ；electroluminescence）ディスプ
レイなどの表示装置に関する。
変換回路（以下、ＤＡ変換回路と称す）およびこれを搭
載した表示装置に関し、特に基準電圧選択型のＤＡ変換
回路およびこれを含む駆動回路を搭載した液晶ディスプ
レイ（ＬＣＤ；liquid crystal display）やエレクトロ
ルミネセンス（ＥＬ；electroluminescence）ディスプ
レイなどの表示装置に関する。
【０００２】
【従来の技術】近年、例えば液晶表示装置では、デジタ
ルインターフェース駆動回路を画素部と同一の基板（パ
ネル)上に一体的に形成する傾向にある。この駆動回路
一体型液晶表示装置では、スイッチング素子としてポリ
シリコンＴＦＴ（thin film transistor；薄膜トランジ
スタ）を用いた画素が多数行列状に配列されてなる画素
部に対して、その周辺部に水平駆動系や垂直駆動系が配
され、これら駆動系がＴＦＴで画素部と共に同一基板
（以下、ＬＣＤパネルと称す）上に一体的に形成された
構成となっている。
ルインターフェース駆動回路を画素部と同一の基板（パ
ネル)上に一体的に形成する傾向にある。この駆動回路
一体型液晶表示装置では、スイッチング素子としてポリ
シリコンＴＦＴ（thin film transistor；薄膜トランジ
スタ）を用いた画素が多数行列状に配列されてなる画素
部に対して、その周辺部に水平駆動系や垂直駆動系が配
され、これら駆動系がＴＦＴで画素部と共に同一基板
（以下、ＬＣＤパネルと称す）上に一体的に形成された
構成となっている。
【０００３】
【発明が解決しようとする課題】ここで、上記構成の駆
動回路一体型液晶表示装置を作製したときに大きな問題
となるのが、ＬＣＤパネル上にデジタルインターフェー
ス駆動回路を一体形成した際に当該駆動回路が占有する
面積、即ち画素部の周辺領域（以下、この領域を額縁と
称す）の大きさである。特に、基準電圧選択型のＤＡ変
換回路を有する駆動回路一体型液晶表示装置では、ＤＡ
変換回路の回路面積が大きくなるため、ＬＣＤパネルの
額縁を小さくする上で大きな問題となっている。
動回路一体型液晶表示装置を作製したときに大きな問題
となるのが、ＬＣＤパネル上にデジタルインターフェー
ス駆動回路を一体形成した際に当該駆動回路が占有する
面積、即ち画素部の周辺領域（以下、この領域を額縁と
称す）の大きさである。特に、基準電圧選択型のＤＡ変
換回路を有する駆動回路一体型液晶表示装置では、ＤＡ
変換回路の回路面積が大きくなるため、ＬＣＤパネルの
額縁を小さくする上で大きな問題となっている。
【０００４】すなわち、基準電圧選択型のＤＡ変換回路
は、複数の基準電圧を供給する基準電圧線と画素部のコ
ラム線との間にトランジスタスイッチを持つ構成となっ
ており、このスイッチ部分がＤＡ変換回路部の中でも大
きな面積を占めている。しかも、階調数の分の本数だけ
基準電圧線が必要であることから、これら基準電圧線が
占める面積、即ちＬＣＤパネル内でのＤＡ変換回路まで
の基準電圧線の引き回しにより占める面積が大きい。こ
の面積がＬＣＤパネルの狭額縁化の妨げとなっていると
ともに、多階調化を困難にさせる一因となっている。
は、複数の基準電圧を供給する基準電圧線と画素部のコ
ラム線との間にトランジスタスイッチを持つ構成となっ
ており、このスイッチ部分がＤＡ変換回路部の中でも大
きな面積を占めている。しかも、階調数の分の本数だけ
基準電圧線が必要であることから、これら基準電圧線が
占める面積、即ちＬＣＤパネル内でのＤＡ変換回路まで
の基準電圧線の引き回しにより占める面積が大きい。こ
の面積がＬＣＤパネルの狭額縁化の妨げとなっていると
ともに、多階調化を困難にさせる一因となっている。
【０００５】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、パネルの狭額縁化を
可能としたＤＡ変換回路およびこれを搭載した表示装置
を提供することにある。
であり、その目的とするところは、パネルの狭額縁化を
可能としたＤＡ変換回路およびこれを搭載した表示装置
を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、ｎビット（ｎは２以上の整数）のデジ
タルデータに対応して２n個の基準電圧を発生する基準
電圧発生手段と、この基準電圧発生手段から出力される
２n個の基準電圧の各々を伝送する２n本の基準電圧線
と、これら基準電圧線の各々と出力線との間にそれぞれ
接続され、デジタルデータの各ビットの論理状態に応じ
て動作するトランジスタスイッチを有する２n個の階調
選択ユニットとを備えたＤＡ変換回路において、選択さ
れる階調ごとにトランジスタスイッチのトランジスタサ
イズを変えるか、または選択される階調ごとに２n本の
基準電圧線の線幅を変える構成を採っている。
に、本発明では、ｎビット（ｎは２以上の整数）のデジ
タルデータに対応して２n個の基準電圧を発生する基準
電圧発生手段と、この基準電圧発生手段から出力される
２n個の基準電圧の各々を伝送する２n本の基準電圧線
と、これら基準電圧線の各々と出力線との間にそれぞれ
接続され、デジタルデータの各ビットの論理状態に応じ
て動作するトランジスタスイッチを有する２n個の階調
選択ユニットとを備えたＤＡ変換回路において、選択さ
れる階調ごとにトランジスタスイッチのトランジスタサ
イズを変えるか、または選択される階調ごとに２n本の
基準電圧線の線幅を変える構成を採っている。
【０００７】本発明ではさらに、複数の基準電圧を発生
する基準電圧発生手段と、この基準電圧発生手段から出
力される複数の基準電圧に基づいて抵抗分割によってｎ
ビットのデジタルデータに対応した２n個の基準電圧を
発生する抵抗分割手段と、デジタルデータの各ビットの
論理状態に応じて２n個の基準電圧の１つを選択して出
力する階調選択回路部とを備えたＤＡ変換回路におい
て、選択される階調ごとに各分割抵抗の抵抗値を変える
か、または外部から入力される複数の基準電圧のうちの
特定の階調の基準電圧については２n個の基準電圧の１
つとして直接出力する構成を採っている。
する基準電圧発生手段と、この基準電圧発生手段から出
力される複数の基準電圧に基づいて抵抗分割によってｎ
ビットのデジタルデータに対応した２n個の基準電圧を
発生する抵抗分割手段と、デジタルデータの各ビットの
論理状態に応じて２n個の基準電圧の１つを選択して出
力する階調選択回路部とを備えたＤＡ変換回路におい
て、選択される階調ごとに各分割抵抗の抵抗値を変える
か、または外部から入力される複数の基準電圧のうちの
特定の階調の基準電圧については２n個の基準電圧の１
つとして直接出力する構成を採っている。
【０００８】そして、これらのＤＡ変換回路は、画素が
多数行列状に配置されてなる画素部を有する液晶あるい
はＥＬ等の表示装置において、そのデジタルインターフ
ェース駆動回路に内蔵され、階調数分の基準電圧の中か
らデジタルデータに対応した所望の基準電圧を選択して
アナログ信号として出力するＤＡ変換回路、特に画素部
と同一基板上において画素部の周辺に配置されるデジタ
ルインターフェース駆動回路のＤＡ変換回路として用い
られる。
多数行列状に配置されてなる画素部を有する液晶あるい
はＥＬ等の表示装置において、そのデジタルインターフ
ェース駆動回路に内蔵され、階調数分の基準電圧の中か
らデジタルデータに対応した所望の基準電圧を選択して
アナログ信号として出力するＤＡ変換回路、特に画素部
と同一基板上において画素部の周辺に配置されるデジタ
ルインターフェース駆動回路のＤＡ変換回路として用い
られる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明に係
る駆動回路一体型液晶表示装置の構成例を示すブロック
図である。
て図面を参照して詳細に説明する。図１は、本発明に係
る駆動回路一体型液晶表示装置の構成例を示すブロック
図である。
【００１０】図１において、画素が行列状に多数配置さ
れてなる有効画素領域(画素部）１１に対して、その上
下に第１，第２の水平駆動系１２，１３が配され、また
例えば図の左側に垂直駆動系１４が配されている。そし
て、第１，第２の水平駆動系１２，１３および垂直駆動
系１４は、ＴＦＴ（薄膜トランジスタ）で有効画素領域
１１と同一の基板（第１の基板）上に一体的に形成され
ている。
れてなる有効画素領域(画素部）１１に対して、その上
下に第１，第２の水平駆動系１２，１３が配され、また
例えば図の左側に垂直駆動系１４が配されている。そし
て、第１，第２の水平駆動系１２，１３および垂直駆動
系１４は、ＴＦＴ（薄膜トランジスタ）で有効画素領域
１１と同一の基板（第１の基板）上に一体的に形成され
ている。
【００１１】この第１の基板に対して、第２の基板（図
示せず）が所定の間隔をもって対向配置され、両基板間
に液晶層が保持されてＬＣＤパネル１５を構成してい
る。なお、水平駆動系については、必ずしも有効画素領
域１１の上下に配置する必要はなく、上下の一方側だけ
の配置であっても良い。また、垂直駆動系については、
図の右側の配置であっても、あるいは左右両側の配置で
あっても良い。
示せず）が所定の間隔をもって対向配置され、両基板間
に液晶層が保持されてＬＣＤパネル１５を構成してい
る。なお、水平駆動系については、必ずしも有効画素領
域１１の上下に配置する必要はなく、上下の一方側だけ
の配置であっても良い。また、垂直駆動系については、
図の右側の配置であっても、あるいは左右両側の配置で
あっても良い。
【００１２】第１の水平駆動系１２は、水平シフトレジ
スタ１２１、サンプリング＆第１ラッチ回路１２２、第
２ラッチ回路１２３、レベルシフタ１２４およびＤＡ変
換回路（ＤＡＣ）１２５によって構成されている。第２
の水平駆動系１３も第１の水平駆動系１２と同様に、水
平シフトレジスタ１３１、サンプリング＆第１ラッチ回
路１３２、第２ラッチ回路１３３、レベルシフタ１３４
およびＤＡ変換回路１３５によって構成されている。垂
直駆動系１４は、垂直シフトレジスタ１４１によって構
成されている。
スタ１２１、サンプリング＆第１ラッチ回路１２２、第
２ラッチ回路１２３、レベルシフタ１２４およびＤＡ変
換回路（ＤＡＣ）１２５によって構成されている。第２
の水平駆動系１３も第１の水平駆動系１２と同様に、水
平シフトレジスタ１３１、サンプリング＆第１ラッチ回
路１３２、第２ラッチ回路１３３、レベルシフタ１３４
およびＤＡ変換回路１３５によって構成されている。垂
直駆動系１４は、垂直シフトレジスタ１４１によって構
成されている。
【００１３】図２に、有効画素領域１１における各画素
２０の構成の一例を示す。画素２０は、スイッチング素
子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極
に画素電極が接続された液晶セル２２と、ＴＦＴ２１の
ドレイン電極に一方の電極が接続された補助容量２３と
から構成されている。この画素構造において、各画素２
０のＴＦＴ２１は、そのゲート電極が垂直選択線である
ロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…
に接続され、そのソース電極が信号線であるコラム
（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接
続されている。
２０の構成の一例を示す。画素２０は、スイッチング素
子であるＴＦＴ２１と、このＴＦＴ２１のドレイン電極
に画素電極が接続された液晶セル２２と、ＴＦＴ２１の
ドレイン電極に一方の電極が接続された補助容量２３と
から構成されている。この画素構造において、各画素２
０のＴＦＴ２１は、そのゲート電極が垂直選択線である
ロー（行）線…，２４ｍ−１，２４ｍ，２４ｍ＋１，…
に接続され、そのソース電極が信号線であるコラム
（列）線…，２５ｎ−１，２５ｎ，２５ｎ＋１，…に接
続されている。
【００１４】また、液晶セル２２の対向電極は、コモン
電圧ＶＣＯＭが与えられるコモン線２６に接続されてい
る。ここで、液晶セル２２の駆動法として、例えば、コ
モン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転する
いわゆるコモン反転駆動法が用いられる。このコモン反
転駆動法を用いることにより、コモン電圧ＶＣＯＭの極
性が１Ｈごとに反転することから、第１，第２の水平駆
動系１２，１３の低電圧化が図れ、デバイス全体の消費
電力を低減できることになる。
電圧ＶＣＯＭが与えられるコモン線２６に接続されてい
る。ここで、液晶セル２２の駆動法として、例えば、コ
モン電圧ＶＣＯＭを１Ｈ（１水平期間）ごとに反転する
いわゆるコモン反転駆動法が用いられる。このコモン反
転駆動法を用いることにより、コモン電圧ＶＣＯＭの極
性が１Ｈごとに反転することから、第１，第２の水平駆
動系１２，１３の低電圧化が図れ、デバイス全体の消費
電力を低減できることになる。
【００１５】次に、第１，第２の水平駆動系１２，１３
の各部の動作について説明する。なお、以下の説明で
は、第１の水平駆動系１２を例に採って説明するが、第
２の水平駆動系１３についても全く同様のことが言え
る。
の各部の動作について説明する。なお、以下の説明で
は、第１の水平駆動系１２を例に採って説明するが、第
２の水平駆動系１３についても全く同様のことが言え
る。
【００１６】第１の水平駆動系１２において、水平シフ
トレジスタ１２１には、水平転送パルス１、即ち水平ス
タートパルスＨＳＴ１および水平クロックパルスＨＣＫ
１が与えられる。すると、水平シフトレジスタ１２１
は、水平スタートパルスＨＳＴ１に応答して水平クロッ
クパルスＨＣＫ１の周期で水平走査を行う。サンプリン
グ＆第１ラッチ回路１２２は、水平シフトレジスタ１２
１の水平走査に同期してデジタルデータを順次サンプリ
ングし、さらにサンプリングしたデータをコラム線…，
２５ｎ−１，２５ｎ，２５ｎ＋１，…ごとにラッチす
る。
トレジスタ１２１には、水平転送パルス１、即ち水平ス
タートパルスＨＳＴ１および水平クロックパルスＨＣＫ
１が与えられる。すると、水平シフトレジスタ１２１
は、水平スタートパルスＨＳＴ１に応答して水平クロッ
クパルスＨＣＫ１の周期で水平走査を行う。サンプリン
グ＆第１ラッチ回路１２２は、水平シフトレジスタ１２
１の水平走査に同期してデジタルデータを順次サンプリ
ングし、さらにサンプリングしたデータをコラム線…，
２５ｎ−１，２５ｎ，２５ｎ＋１，…ごとにラッチす
る。
【００１７】第２ラッチ回路１２３は、サンプリング＆
第１ラッチ回路１２２でラッチされたコラム線の各々に
対応するラッチデータを、１Ｈ周期で与えられるラッチ
信号に応答して１Ｈごとに再ラッチする。レベルシフタ
１２４は、第２ラッチ回路１２２で再ラッチされたラッ
チデータについて、その信号レベル（振幅）を所定のレ
ベルにレベルシフトしてＤＡ変換回路１２５に供給す
る。
第１ラッチ回路１２２でラッチされたコラム線の各々に
対応するラッチデータを、１Ｈ周期で与えられるラッチ
信号に応答して１Ｈごとに再ラッチする。レベルシフタ
１２４は、第２ラッチ回路１２２で再ラッチされたラッ
チデータについて、その信号レベル（振幅）を所定のレ
ベルにレベルシフトしてＤＡ変換回路１２５に供給す
る。
【００１８】一方、垂直駆動系１４において、垂直シフ
トレジスタ１４１には、垂直転送パルス、即ち垂直スタ
ートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与
えられる。すると、垂直シフトレジスタ１４１は、垂直
スタートパルスＶＳＴに応答して垂直クロックパルスＶ
ＣＫの周期で垂直走査を行うことで、有効画素領域１１
に対して行単位で順次行選択信号を与える。
トレジスタ１４１には、垂直転送パルス、即ち垂直スタ
ートパルスＶＳＴおよび垂直クロックパルスＶＣＫが与
えられる。すると、垂直シフトレジスタ１４１は、垂直
スタートパルスＶＳＴに応答して垂直クロックパルスＶ
ＣＫの周期で垂直走査を行うことで、有効画素領域１１
に対して行単位で順次行選択信号を与える。
【００１９】なお、第１，第２の水平駆動系１２，１３
において、ＤＡ変換回路１２５，１３５としては、レベ
ルシフタ１２４，１３４でレベルシフトされたデータを
受けて階調数分の基準電圧から目的の基準電圧を選択し
て対応するコラム線の各々へ出力する基準電圧選択型Ｄ
Ａ変換回路が用いられる。その理由は、出力電位のばら
つきが小さいためである。この基準電圧選択型ＤＡ変換
回路が本発明の対象となる。
において、ＤＡ変換回路１２５，１３５としては、レベ
ルシフタ１２４，１３４でレベルシフトされたデータを
受けて階調数分の基準電圧から目的の基準電圧を選択し
て対応するコラム線の各々へ出力する基準電圧選択型Ｄ
Ａ変換回路が用いられる。その理由は、出力電位のばら
つきが小さいためである。この基準電圧選択型ＤＡ変換
回路が本発明の対象となる。
【００２０】図３は、基準電圧選択型ＤＡ変換回路の基
本的な構成の一例を示すブロック図である。
本的な構成の一例を示すブロック図である。
【００２１】図３において、本基準電圧選択型ＤＡ変換
回路は、基準電圧発生回路部３１、抵抗分割回路部３
２、配線部３３およびＤＡＣ回路部３４，３５を有し、
基準電圧発生回路部３１のみがＬＣＤパネル１５外に例
えばＩＣ化されて配置され、抵抗分割回路部３２、配線
部３３およびＤＡＣ回路部３４，３５がＬＣＤパネル１
５上に搭載され、有効画素領域１１の周辺部に配置され
た構成となっている。
回路は、基準電圧発生回路部３１、抵抗分割回路部３
２、配線部３３およびＤＡＣ回路部３４，３５を有し、
基準電圧発生回路部３１のみがＬＣＤパネル１５外に例
えばＩＣ化されて配置され、抵抗分割回路部３２、配線
部３３およびＤＡＣ回路部３４，３５がＬＣＤパネル１
５上に搭載され、有効画素領域１１の周辺部に配置され
た構成となっている。
【００２２】基準電圧発生回路部３１は、複数の基準電
圧、本例では９個の基準電圧Ｖ０〜Ｖ８を発生する。こ
れら基準電圧Ｖ０〜Ｖ８は、ＬＣＤパネル１５のパッド
部３６を介して抵抗分割回路部３２に与えられる。抵抗
分割回路部３２は、９個の基準電圧Ｖ０〜Ｖ８に基づい
て抵抗分割によって例えば１６（＝２4）階調分の基準
電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５を発生する。これら基準
電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の数は、ＤＡＣ回路部３
４，３５に入力されるデジタルデータのビット数で決ま
る階調数に対応している。すなわち、本例の場合は、４
ビットのデジタルデータによって１６階調の表示を行う
ようになっている。
圧、本例では９個の基準電圧Ｖ０〜Ｖ８を発生する。こ
れら基準電圧Ｖ０〜Ｖ８は、ＬＣＤパネル１５のパッド
部３６を介して抵抗分割回路部３２に与えられる。抵抗
分割回路部３２は、９個の基準電圧Ｖ０〜Ｖ８に基づい
て抵抗分割によって例えば１６（＝２4）階調分の基準
電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５を発生する。これら基準
電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の数は、ＤＡＣ回路部３
４，３５に入力されるデジタルデータのビット数で決ま
る階調数に対応している。すなわち、本例の場合は、４
ビットのデジタルデータによって１６階調の表示を行う
ようになっている。
【００２３】配線部３３は、抵抗分割回路部３２から出
力される１６階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１
５をＤＡＣ回路部３４，３５へ伝送するためのものであ
り、抵抗分割回路部３２から１６階調分の基準電圧Ｖｒ
ｅｆ０〜Ｖｒｅｆ１５をそれぞれ導出する１６本の基準
電圧線３７-0〜３７-15と、これら基準電圧線３７-0〜
３７-15をＤＡＣ回路部３４，３５まで引き回す引き回
し線３８-0〜３８-15とから構成されている。
力される１６階調分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１
５をＤＡＣ回路部３４，３５へ伝送するためのものであ
り、抵抗分割回路部３２から１６階調分の基準電圧Ｖｒ
ｅｆ０〜Ｖｒｅｆ１５をそれぞれ導出する１６本の基準
電圧線３７-0〜３７-15と、これら基準電圧線３７-0〜
３７-15をＤＡＣ回路部３４，３５まで引き回す引き回
し線３８-0〜３８-15とから構成されている。
【００２４】ＤＡＣ回路部３４，３５は、図１のＤＡ変
換回路１２５，１３５に相当するものであり、例えば４
ビットのデジタルデータを受けて、配線部３３を通して
抵抗分割回路部３２から供給される１６（＝２4）階調
分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の中から目的の
基準電圧を選択して出力線に出力する。この出力線に
は、有効画素領域１１の対応するコラム線が接続され
る。
換回路１２５，１３５に相当するものであり、例えば４
ビットのデジタルデータを受けて、配線部３３を通して
抵抗分割回路部３２から供給される１６（＝２4）階調
分の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ１５の中から目的の
基準電圧を選択して出力線に出力する。この出力線に
は、有効画素領域１１の対応するコラム線が接続され
る。
【００２５】なお、図３において、Ｈドライバ３９Ａは
図１の水平シフトレジスタ１２１、サンプリング＆ラッ
チ回路１２２、第２ラッチ回路１２３およびレベルシフ
タ１２４に相当し、Ｈドライバ３９Ｂは図１の水平シフ
トレジスタ１３１、サンプリング＆ラッチ回路１３２、
第２ラッチ回路１３３およびレベルシフタ１３４に相当
し、Ｖドライバ４０は垂直シフトレジスタ１４１に相当
する。
図１の水平シフトレジスタ１２１、サンプリング＆ラッ
チ回路１２２、第２ラッチ回路１２３およびレベルシフ
タ１２４に相当し、Ｈドライバ３９Ｂは図１の水平シフ
トレジスタ１３１、サンプリング＆ラッチ回路１３２、
第２ラッチ回路１３３およびレベルシフタ１３４に相当
し、Ｖドライバ４０は垂直シフトレジスタ１４１に相当
する。
【００２６】以下、ＤＡＣ回路部３４，３５の具体的な
回路構成例について、図４〜図８を用いて説明する。な
お、ここでは、説明の簡略化のために、デジタルデータ
が２ビットの場合を例にとって説明するものとする。デ
ジタルデータが２ビットであることから、４個（＝２2
個）の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３が用いられるこ
とになる。
回路構成例について、図４〜図８を用いて説明する。な
お、ここでは、説明の簡略化のために、デジタルデータ
が２ビットの場合を例にとって説明するものとする。デ
ジタルデータが２ビットであることから、４個（＝２2
個）の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３が用いられるこ
とになる。
【００２７】図４は、ＤＡＣ回路部の第１具体例を示す
回路図である。この第１具体例に係るＤＡＣ回路部は、
４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３を伝送する基準
電圧線３７-0〜３７-3と有効画素領域１１のコラム線２
５ｋとの間に、４個の階調選択ユニット４１-0〜４１-3
がそれぞれ配置された構成となっている。ここで、コラ
ム線２５ｋは、有効画素領域１１における任意の列（ｋ
列）のコラム線を指すものとする。
回路図である。この第１具体例に係るＤＡＣ回路部は、
４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３を伝送する基準
電圧線３７-0〜３７-3と有効画素領域１１のコラム線２
５ｋとの間に、４個の階調選択ユニット４１-0〜４１-3
がそれぞれ配置された構成となっている。ここで、コラ
ム線２５ｋは、有効画素領域１１における任意の列（ｋ
列）のコラム線を指すものとする。
【００２８】階調選択ユニット４１-0はシリーズに接続
された２つのＮＭＯＳスイッチＱｎ１１，Ｑｎ１２から
構成され、階調選択ユニット４１-1はシリーズに接続さ
れた１つのＮＭＯＳスイッチＱｎ１３および１つのＰＭ
ＯＳスイッチＱｐ１１から構成され、階調選択ユニット
４２-2はシリーズに接続された１つのＰＭＯＳスイッチ
Ｑｐ１２および１つのＮＭＯＳスイッチＱｎ１４から構
成され、階調選択ユニット４１-3はシリーズに接続され
た２つのＰＭＯＳスイッチＱｐ１３，Ｑｐ１４から構成
されている。そして、図４において、左側の列のＭＯＳ
スイッチの各ゲートにはデジタルデータのビットｂ１が
印加され、右側の列のＭＯＳスイッチの各ゲートにはデ
ジタルデータのビットｂ０が印加される。
された２つのＮＭＯＳスイッチＱｎ１１，Ｑｎ１２から
構成され、階調選択ユニット４１-1はシリーズに接続さ
れた１つのＮＭＯＳスイッチＱｎ１３および１つのＰＭ
ＯＳスイッチＱｐ１１から構成され、階調選択ユニット
４２-2はシリーズに接続された１つのＰＭＯＳスイッチ
Ｑｐ１２および１つのＮＭＯＳスイッチＱｎ１４から構
成され、階調選択ユニット４１-3はシリーズに接続され
た２つのＰＭＯＳスイッチＱｐ１３，Ｑｐ１４から構成
されている。そして、図４において、左側の列のＭＯＳ
スイッチの各ゲートにはデジタルデータのビットｂ１が
印加され、右側の列のＭＯＳスイッチの各ゲートにはデ
ジタルデータのビットｂ０が印加される。
【００２９】上記構成のＤＡＣ回路部において、階調選
択ユニット４１-0は、デジタルデータが（１，１）のと
きに各ＭＯＳスイッチＱｎ１１，Ｑｎ１２がオン状態と
なることによって基準電圧Ｖｒｅｆ０を選択する。これ
は白表示に対応している。階調選択ユニット４１-3は、
デジタルデータが（０，０）のときに各ＭＯＳスイッチ
Ｑｐ１３，Ｑｐ１４がオン状態となることによって基準
電圧Ｖｒｅｆ３を選択する。これは黒表示に対応してい
る。
択ユニット４１-0は、デジタルデータが（１，１）のと
きに各ＭＯＳスイッチＱｎ１１，Ｑｎ１２がオン状態と
なることによって基準電圧Ｖｒｅｆ０を選択する。これ
は白表示に対応している。階調選択ユニット４１-3は、
デジタルデータが（０，０）のときに各ＭＯＳスイッチ
Ｑｐ１３，Ｑｐ１４がオン状態となることによって基準
電圧Ｖｒｅｆ３を選択する。これは黒表示に対応してい
る。
【００３０】階調選択ユニット４１-2は、デジタルデー
タが（１，０）のときに各ＭＯＳスイッチＱｎ１３，Ｑ
ｐ１１がオン状態となることによって基準電圧Ｖｒｅｆ
１を選択し、階調選択ユニット４１-3は、デジタルデー
タが（０，１）のときに各ＭＯＳスイッチＱｐ１２，Ｑ
ｎ１４がオン状態となることによって基準電圧Ｖｒｅｆ
３を選択する。これらは、白と黒の中間階調の表示に対
応している。
タが（１，０）のときに各ＭＯＳスイッチＱｎ１３，Ｑ
ｐ１１がオン状態となることによって基準電圧Ｖｒｅｆ
１を選択し、階調選択ユニット４１-3は、デジタルデー
タが（０，１）のときに各ＭＯＳスイッチＱｐ１２，Ｑ
ｎ１４がオン状態となることによって基準電圧Ｖｒｅｆ
３を選択する。これらは、白と黒の中間階調の表示に対
応している。
【００３１】図５は、ＤＡＣ回路部の第２具体例を示す
回路図である。この第２具体例に係るＤＡＣ回路部は、
選択スイッチ部４２、ラッチ回路部４３およびデコード
回路部４４からなる４個の階調選択ユニット４５-0〜４
５-3が、４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３に対応
してそれぞれ配置された構成となっている。
回路図である。この第２具体例に係るＤＡＣ回路部は、
選択スイッチ部４２、ラッチ回路部４３およびデコード
回路部４４からなる４個の階調選択ユニット４５-0〜４
５-3が、４個の基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ３に対応
してそれぞれ配置された構成となっている。
【００３２】これら階調選択ユニット４５-0〜４５-3に
おいて、選択スイッチ部４４は、基準電圧線３７-0〜３
７-3とコラム線２５ｋとの間に１個ずつ接続されたスイ
ッチＳＷ０〜ＳＷ３によって構成されている。これらス
イッチＳＷ０〜ＳＷ３としては、例えばＭＯＳトランジ
スタ等からなる電子スイッチが用いられる。
おいて、選択スイッチ部４４は、基準電圧線３７-0〜３
７-3とコラム線２５ｋとの間に１個ずつ接続されたスイ
ッチＳＷ０〜ＳＷ３によって構成されている。これらス
イッチＳＷ０〜ＳＷ３としては、例えばＭＯＳトランジ
スタ等からなる電子スイッチが用いられる。
【００３３】デコード回路部４４については、シリーズ
に接続されたＰＭＯＳスイッチＱｐ２１およびＮＭＯＳ
スイッチＱｎ２１〜Ｑｎ２３によって基準電圧Ｖｒｅｆ
０に対応する回路部分が、シリーズに接続されたＰＭＯ
ＳスイッチＱｐ２２、ＮＭＯＳスイッチＱｎ２４，Ｑｎ
２５およびＰＭＯＳスイッチＱｐ２３によって基準電圧
Ｖｒｅｆ１に対応する回路部分がそれぞれ構成されてい
る。
に接続されたＰＭＯＳスイッチＱｐ２１およびＮＭＯＳ
スイッチＱｎ２１〜Ｑｎ２３によって基準電圧Ｖｒｅｆ
０に対応する回路部分が、シリーズに接続されたＰＭＯ
ＳスイッチＱｐ２２、ＮＭＯＳスイッチＱｎ２４，Ｑｎ
２５およびＰＭＯＳスイッチＱｐ２３によって基準電圧
Ｖｒｅｆ１に対応する回路部分がそれぞれ構成されてい
る。
【００３４】さらに、シリーズに接続されたＰＭＯＳス
イッチＱｐ２４、ＮＭＯＳスイッチＱｎ２６、ＰＭＯＳ
スイッチＱｐ２５およびＮＭＯＳスイッチＱｎ２７によ
って基準電圧Ｖｒｅｆ２に対応する回路部分が、シリー
ズに接続されたＰＭＯＳスイッチＱｐ２６、ＮＭＯＳス
イッチＱｎ２８およびＰＭＯＳスイッチＱｐ２７，Ｑｐ
２８によって基準電圧Ｖｒｅｆ３に対応する回路部分が
それぞれ構成されている。
イッチＱｐ２４、ＮＭＯＳスイッチＱｎ２６、ＰＭＯＳ
スイッチＱｐ２５およびＮＭＯＳスイッチＱｎ２７によ
って基準電圧Ｖｒｅｆ２に対応する回路部分が、シリー
ズに接続されたＰＭＯＳスイッチＱｐ２６、ＮＭＯＳス
イッチＱｎ２８およびＰＭＯＳスイッチＱｐ２７，Ｑｐ
２８によって基準電圧Ｖｒｅｆ３に対応する回路部分が
それぞれ構成されている。
【００３５】これら回路部分は、電源ＶｄｄとＧＮＤ
（グランド）との間にそれぞれ接続されている。そし
て、左側の列の２つのＰ，ＮＭＯＳスイッチが対とな
り、それらの各ゲートにはリセット信号が印加される。
また、真中の列のＭＯＳスイッチの各ゲートにはデジタ
ルデータのビットｂ１が印加され、右側の列のＭＯＳス
イッチの各ゲートにはデジタルデータのビットｂ０が印
加される。
（グランド）との間にそれぞれ接続されている。そし
て、左側の列の２つのＰ，ＮＭＯＳスイッチが対とな
り、それらの各ゲートにはリセット信号が印加される。
また、真中の列のＭＯＳスイッチの各ゲートにはデジタ
ルデータのビットｂ１が印加され、右側の列のＭＯＳス
イッチの各ゲートにはデジタルデータのビットｂ０が印
加される。
【００３６】図６は、ＤＡＣ回路部の第３具体例を示す
回路図である。この第３具体例に係るＤＡＣ回路部で
は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間
にそれぞれ配置された階調選択ユニット４６-0〜４６-3
の各選択スイッチとして、ＣＭＯＳスイッチを用いた構
成となっている。
回路図である。この第３具体例に係るＤＡＣ回路部で
は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間
にそれぞれ配置された階調選択ユニット４６-0〜４６-3
の各選択スイッチとして、ＣＭＯＳスイッチを用いた構
成となっている。
【００３７】図７は、ＤＡＣ回路部の第４具体例を示す
回路図である。この第４具体例に係るＤＡＣ回路部で
は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間
にそれぞれ配置された階調選択ユニット４７-0〜４７-3
の各選択スイッチとして、ＮＭＯＳスイッチのみを用い
た構成となっている。
回路図である。この第４具体例に係るＤＡＣ回路部で
は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間
にそれぞれ配置された階調選択ユニット４７-0〜４７-3
の各選択スイッチとして、ＮＭＯＳスイッチのみを用い
た構成となっている。
【００３８】図８は、ＤＡＣ回路部の第５具体例を示す
回路図である。この第５具体例に係るＤＡＣ回路部で
は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間
にそれぞれ配置された階調選択ユニット４８-0〜４８-3
の各選択スイッチとして、ＰＭＯＳスイッチのみを用い
た構成となっている。
回路図である。この第５具体例に係るＤＡＣ回路部で
は、基準電圧線３７-0〜３７-3とコラム線２５ｋとの間
にそれぞれ配置された階調選択ユニット４８-0〜４８-3
の各選択スイッチとして、ＰＭＯＳスイッチのみを用い
た構成となっている。
【００３９】これら第３〜第５具体例に係るＤＡＣ回路
部は、各選択スイッチとしてＰＭＯＳスイッチおよびＮ
ＭＯＳスイッチを用いた第１具体例に係るＤＡＣ回路部
の変形例である。そして、各選択ユニットには、デジタ
ルデータｂ１，ｂ０と共に、その反転データｘｂ１，ｘ
ｂ０が与えられることになる。
部は、各選択スイッチとしてＰＭＯＳスイッチおよびＮ
ＭＯＳスイッチを用いた第１具体例に係るＤＡＣ回路部
の変形例である。そして、各選択ユニットには、デジタ
ルデータｂ１，ｂ０と共に、その反転データｘｂ１，ｘ
ｂ０が与えられることになる。
【００４０】[第１実施形態］上記構成の基準電圧選択
型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置にお
いて、本発明の第１実施形態では、ＤＡＣ回路部３４，
３５を構成するＭＯＳスイッチのトランジスタサイズ、
例えばトランジスタのチャネル幅Ｗに対して、選択され
る階調に応じて重み付けを行う構成を採っている。
型ＤＡ変換回路を持つ駆動回路一体型液晶表示装置にお
いて、本発明の第１実施形態では、ＤＡＣ回路部３４，
３５を構成するＭＯＳスイッチのトランジスタサイズ、
例えばトランジスタのチャネル幅Ｗに対して、選択され
る階調に応じて重み付けを行う構成を採っている。
【００４１】ここでは、第１具体例に係るＤＡＣ回路部
（図４を参照）の場合を例に採って説明するものとす
る。当該ＤＡＣ回路部においては、デジタルデータの各
ビット（ｂ０，ｂ１）の論理の組み合わせに従って基準
電圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが、階調選
択ユニット４１-0〜４１-3によって選択され、コラム線
２５ｋに出力される。
（図４を参照）の場合を例に採って説明するものとす
る。当該ＤＡＣ回路部においては、デジタルデータの各
ビット（ｂ０，ｂ１）の論理の組み合わせに従って基準
電圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが、階調選
択ユニット４１-0〜４１-3によって選択され、コラム線
２５ｋに出力される。
【００４２】このとき、選択された基準電圧Ｖｒｅｆに
対応する階調選択ユニット４１内のＭＯＳスイッチＱ
ｎ，Ｑｐのオン抵抗は、コラム線２５ｋの負荷容量を決
められた時間（例えば、１水平期間）で充電するのに充
分なものでなければならない。したがって、ＭＯＳスイ
ッチＱｎ，Ｑｐのトランジスタサイズは、このオン抵抗
の条件を満たす必要がある。
対応する階調選択ユニット４１内のＭＯＳスイッチＱ
ｎ，Ｑｐのオン抵抗は、コラム線２５ｋの負荷容量を決
められた時間（例えば、１水平期間）で充電するのに充
分なものでなければならない。したがって、ＭＯＳスイ
ッチＱｎ，Ｑｐのトランジスタサイズは、このオン抵抗
の条件を満たす必要がある。
【００４３】上記の条件を満たすために、従来のＤＡＣ
回路部では、コラム線２５ｋの最大容量に合わせてＭＯ
ＳスイッチＱｎ，Ｑｐのトランジスタサイズを全て同一
サイズに決定していた。ところが、実際には、コラム線
２５ｋの負荷容量は選択された階調によって大きく異な
っているのが現状である。
回路部では、コラム線２５ｋの最大容量に合わせてＭＯ
ＳスイッチＱｎ，Ｑｐのトランジスタサイズを全て同一
サイズに決定していた。ところが、実際には、コラム線
２５ｋの負荷容量は選択された階調によって大きく異な
っているのが現状である。
【００４４】例えば、ノーマリーホワイト表示モードの
場合、白表示時の容量は黒表示時に比べて十分小さい。
したがって、白表示を行うための基準電圧Ｖｒｅｆ０を
選択するＭＯＳスイッチＱｎ１１，Ｑｎ１２のトランジ
スタサイズは、黒表示を行うための基準電圧Ｖｒｅｆ３
を選択するＭＯＳスイッチＱｐ１３，Ｑｐ１４のトラン
ジスタサイズよりも小さくても良いことになる。
場合、白表示時の容量は黒表示時に比べて十分小さい。
したがって、白表示を行うための基準電圧Ｖｒｅｆ０を
選択するＭＯＳスイッチＱｎ１１，Ｑｎ１２のトランジ
スタサイズは、黒表示を行うための基準電圧Ｖｒｅｆ３
を選択するＭＯＳスイッチＱｐ１３，Ｑｐ１４のトラン
ジスタサイズよりも小さくても良いことになる。
【００４５】上述した点に鑑み、本発明の第１実施形態
では、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッ
チのトランジスタサイズに対して、選択される階調に応
じて重み付けを行うようにしている。具体的には、ノー
マリーホワイト表示モードにおいて、各階調選択ユニッ
ト４１-0〜４１-3を構成するＭＯＳスイッチの各トラン
ジスタのチャネル幅Ｗを、白表示用のものほど小さく設
定し、黒表示用のものほど大きく設定するようにする。
では、ＤＡＣ回路部３４，３５を構成するＭＯＳスイッ
チのトランジスタサイズに対して、選択される階調に応
じて重み付けを行うようにしている。具体的には、ノー
マリーホワイト表示モードにおいて、各階調選択ユニッ
ト４１-0〜４１-3を構成するＭＯＳスイッチの各トラン
ジスタのチャネル幅Ｗを、白表示用のものほど小さく設
定し、黒表示用のものほど大きく設定するようにする。
【００４６】すなわち、図９に示すように、ＭＯＳスイ
ッチＱｎ１１，Ｑｎ１２のチャネル幅をＷ０、ＭＯＳス
イッチＱｎ１３，Ｑｐ１１のチャネル幅をＷ１、ＭＯＳ
スイッチＱｐ１２，Ｑｎ１４のチャネル幅をＷ２、ＭＯ
ＳスイッチＱｐ１３，Ｑｐ１４のチャネル幅をＷ３とし
た場合に、チャネル幅Ｗ３を黒表示時の負荷容量に合わ
せて設定し、他のチャネル幅Ｗ０，Ｗ１，Ｗ２を階調ご
とに、負荷容量を１Ｈ期間で充電できる最小サイズに設
定する。
ッチＱｎ１１，Ｑｎ１２のチャネル幅をＷ０、ＭＯＳス
イッチＱｎ１３，Ｑｐ１１のチャネル幅をＷ１、ＭＯＳ
スイッチＱｐ１２，Ｑｎ１４のチャネル幅をＷ２、ＭＯ
ＳスイッチＱｐ１３，Ｑｐ１４のチャネル幅をＷ３とし
た場合に、チャネル幅Ｗ３を黒表示時の負荷容量に合わ
せて設定し、他のチャネル幅Ｗ０，Ｗ１，Ｗ２を階調ご
とに、負荷容量を１Ｈ期間で充電できる最小サイズに設
定する。
【００４７】なお、ここでは、ノーマリーホワイト表示
モードの場合を例に採って説明したが、ノーマリーブラ
ック表示モードの場合には、トランジスタサイズ（例え
ば、各トランジスタのチャネル幅Ｗ）の大小と階調の関
係が逆になる。
モードの場合を例に採って説明したが、ノーマリーブラ
ック表示モードの場合には、トランジスタサイズ（例え
ば、各トランジスタのチャネル幅Ｗ）の大小と階調の関
係が逆になる。
【００４８】このように、ＭＯＳスイッチのトランジス
タサイズに対して、選択される階調に応じて重み付けを
行うようにしたことにより、コラム線２５ｋの最大容量
に合わせてトランジスタサイズを全て同一サイズに決定
していた従来例に比べて、効率良く小面積でＤＡＣ回路
部３４，３５を形成できるため、ＬＣＤパネル１５の狭
額縁化が図れることになる。
タサイズに対して、選択される階調に応じて重み付けを
行うようにしたことにより、コラム線２５ｋの最大容量
に合わせてトランジスタサイズを全て同一サイズに決定
していた従来例に比べて、効率良く小面積でＤＡＣ回路
部３４，３５を形成できるため、ＬＣＤパネル１５の狭
額縁化が図れることになる。
【００４９】すなわち、ＤＡＣ回路部３４，３５はＬＣ
Ｄパネル１５上において有効画素領域１１の上下の額縁
部分に配置されるものであり、しかも図９から明らかな
ように、各ＭＯＳスイッチのチャネル幅Ｗの方向が上下
方向であることから、これらＤＡＣ回路部３４，３５を
ＬＣＤパネル１５の上下方向において小面積化できるこ
とにより、ＬＣＤパネル１５において、有効画素領域１
１の特に上下の額縁部分のサイズ（幅）を狭くすること
ができる。
Ｄパネル１５上において有効画素領域１１の上下の額縁
部分に配置されるものであり、しかも図９から明らかな
ように、各ＭＯＳスイッチのチャネル幅Ｗの方向が上下
方向であることから、これらＤＡＣ回路部３４，３５を
ＬＣＤパネル１５の上下方向において小面積化できるこ
とにより、ＬＣＤパネル１５において、有効画素領域１
１の特に上下の額縁部分のサイズ（幅）を狭くすること
ができる。
【００５０】なお、本実施形態では、ＤＡＣ回路部３
４，３５として第１具体例に係る回路構成のものを用い
た場合を例に採って説明したが、第２〜第５具体例に係
る回路構成を用いた場合にも同様に、各階調選択ユニッ
トを構成するＭＯＳスイッチのトランジスタサイズに対
して、選択する階調に応じて重み付けを行うようにすれ
ば良い。
４，３５として第１具体例に係る回路構成のものを用い
た場合を例に採って説明したが、第２〜第５具体例に係
る回路構成を用いた場合にも同様に、各階調選択ユニッ
トを構成するＭＯＳスイッチのトランジスタサイズに対
して、選択する階調に応じて重み付けを行うようにすれ
ば良い。
【００５１】［第２実施形態］図３に示す構成の基準電
圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装
置において、本発明の第２実施形態では、配線部３３に
おける特に引き回し線３８-0〜３８-3の線幅に対して、
選択される階調に応じて重み付けを行う構成を採ってい
る。
圧選択型ＤＡ変換回路を持つ駆動回路一体型液晶表示装
置において、本発明の第２実施形態では、配線部３３に
おける特に引き回し線３８-0〜３８-3の線幅に対して、
選択される階調に応じて重み付けを行う構成を採ってい
る。
【００５２】第１実施形態において説明したように、Ｄ
ＡＣ回路部３４，３５において、デジタルデータの各ビ
ット（ｂ０，ｂ１）の論理の組み合わせに従って基準電
圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが選択され、
コラム線２５ｋに出力されるとき、表示する階調によっ
てコラム線２５ｋの負荷容量が異なる。
ＡＣ回路部３４，３５において、デジタルデータの各ビ
ット（ｂ０，ｂ１）の論理の組み合わせに従って基準電
圧Ｖｒｅｆ０〜Ｖｒｅｆ３のいずれか１つが選択され、
コラム線２５ｋに出力されるとき、表示する階調によっ
てコラム線２５ｋの負荷容量が異なる。
【００５３】それにも関わらず、従来の基準電圧選択型
ＤＡ変換回路においては、配線部３３における基準電圧
線線３７-0〜３７-3および引き回し線３８-0〜３８-3の
線幅として、コラム線２５ｋの最大容量に合わせて、全
ての線について同一の線幅で設計していた。
ＤＡ変換回路においては、配線部３３における基準電圧
線線３７-0〜３７-3および引き回し線３８-0〜３８-3の
線幅として、コラム線２５ｋの最大容量に合わせて、全
ての線について同一の線幅で設計していた。
【００５４】これに対して、本発明の第２実施形態で
は、図３から明らかなように、ＤＡＣ回路部３４，３５
に直接至る引き回し線３８-0〜３８-3の線幅に対して、
選択される階調に応じて重み付けを行うようにしてい
る。具体的には、例えば図４の回路例において、ノーマ
リーホワイト表示モードでの引き回し線３８-0〜３８-3
の線幅を、白表示用のものほど細く設定し、黒表示用の
ものほど太く設定するようにする。
は、図３から明らかなように、ＤＡＣ回路部３４，３５
に直接至る引き回し線３８-0〜３８-3の線幅に対して、
選択される階調に応じて重み付けを行うようにしてい
る。具体的には、例えば図４の回路例において、ノーマ
リーホワイト表示モードでの引き回し線３８-0〜３８-3
の線幅を、白表示用のものほど細く設定し、黒表示用の
ものほど太く設定するようにする。
【００５５】すなわち、図１０に示すように、基準電圧
Ｖｒｅｆ０を伝送する引き回し線３８-0の線幅をＤ０、
基準電圧Ｖｒｅｆ１を伝送する引き回し線３８-1の線幅
をＤ１、基準電圧Ｖｒｅｆ２を伝送する引き回し線３８
-2の線幅をＤ２、基準電圧Ｖｒｅｆ３を伝送する引き回
し線３８-3の線幅をＤ３とした場合に、引き回し線３８
-3の線幅Ｄ３を黒表示時の容量に合わせて設定し、他の
引き回し線３８-0，３８-1，３８-2の各線幅をＤ０，Ｄ
１，Ｄ２をＤ０＜Ｄ１＜Ｄ２＜Ｄ３の関係を満足するよ
うに設定する。
Ｖｒｅｆ０を伝送する引き回し線３８-0の線幅をＤ０、
基準電圧Ｖｒｅｆ１を伝送する引き回し線３８-1の線幅
をＤ１、基準電圧Ｖｒｅｆ２を伝送する引き回し線３８
-2の線幅をＤ２、基準電圧Ｖｒｅｆ３を伝送する引き回
し線３８-3の線幅をＤ３とした場合に、引き回し線３８
-3の線幅Ｄ３を黒表示時の容量に合わせて設定し、他の
引き回し線３８-0，３８-1，３８-2の各線幅をＤ０，Ｄ
１，Ｄ２をＤ０＜Ｄ１＜Ｄ２＜Ｄ３の関係を満足するよ
うに設定する。
【００５６】なお、ここでは、ノーマリーホワイト表示
モードの場合を例に採って説明したが、ノーマリーブラ
ック表示モードの場合には、引き回し線３８-0〜３８-3
の各線幅の大小と階調の関係が逆になる。すなわち、引
き回し線３８-0〜３８-3の線幅を、白表示用のものほど
太く設定し、黒表示用のものほど細く設定するようにす
る。
モードの場合を例に採って説明したが、ノーマリーブラ
ック表示モードの場合には、引き回し線３８-0〜３８-3
の各線幅の大小と階調の関係が逆になる。すなわち、引
き回し線３８-0〜３８-3の線幅を、白表示用のものほど
太く設定し、黒表示用のものほど細く設定するようにす
る。
【００５７】このように、引き回し線３８-0〜３８-3の
各線幅に対して、選択される階調に応じて重み付けを行
うようにしたことにより、各線幅としてコラム線２５ｋ
の最大容量に合わせて全て同一の線幅を設定していた従
来例に比べて、引き回し線３８-0〜３８-3のトータルで
の線幅を細くできるため、ＬＣＤパネル１５の狭額縁化
が図れることになる。
各線幅に対して、選択される階調に応じて重み付けを行
うようにしたことにより、各線幅としてコラム線２５ｋ
の最大容量に合わせて全て同一の線幅を設定していた従
来例に比べて、引き回し線３８-0〜３８-3のトータルで
の線幅を細くできるため、ＬＣＤパネル１５の狭額縁化
が図れることになる。
【００５８】すなわち、配線部３３の特に引き回し線３
８-0〜３８-3は、図３から明らかなように、ＬＣＤパネ
ル１５上において有効画素領域１１の上下に位置するの
ＤＡＣ回路部３４，３５まで引き回され、さらにこれら
ＤＡＣ回路部３４，３５内で水平方向において互いに並
行に延びることから、引き回し線３８-0〜３８-3のトー
タルでの線幅を細くできることにより、ＬＣＤパネル１
５において、有効画素領域１１の特に上下の額縁部分の
サイズ（幅）を狭くすることができる。
８-0〜３８-3は、図３から明らかなように、ＬＣＤパネ
ル１５上において有効画素領域１１の上下に位置するの
ＤＡＣ回路部３４，３５まで引き回され、さらにこれら
ＤＡＣ回路部３４，３５内で水平方向において互いに並
行に延びることから、引き回し線３８-0〜３８-3のトー
タルでの線幅を細くできることにより、ＬＣＤパネル１
５において、有効画素領域１１の特に上下の額縁部分の
サイズ（幅）を狭くすることができる。
【００５９】なお、本実施形態では、ＬＣＤパネル１５
上に抵抗分割回路部３２を搭載し、この抵抗分割回路部
３２から出力される階調数分の基準電圧を引き回し線に
よってＤＡＣ回路部３４，３５まで伝送する構成の基準
電圧選択型ＤＡ変換回路に適用した場合について説明し
たが、これに限定されるものではなく、抵抗分割するこ
となく、外部の基準電圧発生回路部３１から直接階調数
分の基準電圧を取り込み、これら基準電圧を引き回し線
によってＤＡＣ回路部３４，３５まで伝送する構成のも
のにも同様に適用可能である。
上に抵抗分割回路部３２を搭載し、この抵抗分割回路部
３２から出力される階調数分の基準電圧を引き回し線に
よってＤＡＣ回路部３４，３５まで伝送する構成の基準
電圧選択型ＤＡ変換回路に適用した場合について説明し
たが、これに限定されるものではなく、抵抗分割するこ
となく、外部の基準電圧発生回路部３１から直接階調数
分の基準電圧を取り込み、これら基準電圧を引き回し線
によってＤＡＣ回路部３４，３５まで伝送する構成のも
のにも同様に適用可能である。
【００６０】[第３実施形態］本発明の第３実施形態で
は、図３に示すように、ＬＣＤパネル１５上に抵抗分割
回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回
路を持つ駆動回路一体型液晶表示装置において、外部か
ら抵抗分割回路部３２内の分割抵抗を介さずに基準電圧
を出力する基準電圧線についての引き回し線と、外部か
ら抵抗分割回路部３２内の分割抵抗を介して基準電圧を
出力する基準電圧線についての引き回し線との線幅を異
ならせた構成を採っている。
は、図３に示すように、ＬＣＤパネル１５上に抵抗分割
回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回
路を持つ駆動回路一体型液晶表示装置において、外部か
ら抵抗分割回路部３２内の分割抵抗を介さずに基準電圧
を出力する基準電圧線についての引き回し線と、外部か
ら抵抗分割回路部３２内の分割抵抗を介して基準電圧を
出力する基準電圧線についての引き回し線との線幅を異
ならせた構成を採っている。
【００６１】一例として、ＬＣＤパネル１５の外部から
３つの基準電圧Ｖ０，Ｖ１，Ｖ２を取り込み、抵抗分割
回路部３２´での抵抗分割によって５つの基準電圧Ｖｒ
ｅｆ０〜Ｖｒｅｆ４を導出する場合の構成を図１１に示
す。なお、図１１には、説明の簡略化のために、上側の
ＤＣＡ回路部３４のみを示している。
３つの基準電圧Ｖ０，Ｖ１，Ｖ２を取り込み、抵抗分割
回路部３２´での抵抗分割によって５つの基準電圧Ｖｒ
ｅｆ０〜Ｖｒｅｆ４を導出する場合の構成を図１１に示
す。なお、図１１には、説明の簡略化のために、上側の
ＤＣＡ回路部３４のみを示している。
【００６２】図１１において、抵抗分割回路部３２´
は、基準電圧Ｖ０と基準電圧Ｖ１との電位差を分圧して
基準電圧Ｖｒｅｆ１を得る分割抵抗Ｒ１１，Ｒ１２と、
基準電圧Ｖ１と基準電圧Ｖ２との電位差を分圧して基準
電圧Ｖｒｅｆ３を得る分割抵抗Ｒ１３，Ｒ１４とからな
る構成となっている。
は、基準電圧Ｖ０と基準電圧Ｖ１との電位差を分圧して
基準電圧Ｖｒｅｆ１を得る分割抵抗Ｒ１１，Ｒ１２と、
基準電圧Ｖ１と基準電圧Ｖ２との電位差を分圧して基準
電圧Ｖｒｅｆ３を得る分割抵抗Ｒ１３，Ｒ１４とからな
る構成となっている。
【００６３】そして、基準電圧Ｖ０，Ｖ１，Ｖ２はその
まま基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４とな
り、引き回し線５１-0，５１-２，５１-4によってＤＡ
Ｃ回路部５４へ伝送される。また、抵抗分割Ｒ１１とＲ
１２、Ｒ１３とＲ１４によって得られた基準電圧Ｖｒｅ
ｆ１，Ｖｒｅｆ３は、引き回し線５１-1，５１-3によっ
てＤＡＣ回路部５４へ伝送される。
まま基準電圧Ｖｒｅｆ０，Ｖｒｅｆ２，Ｖｒｅｆ４とな
り、引き回し線５１-0，５１-２，５１-4によってＤＡ
Ｃ回路部５４へ伝送される。また、抵抗分割Ｒ１１とＲ
１２、Ｒ１３とＲ１４によって得られた基準電圧Ｖｒｅ
ｆ１，Ｖｒｅｆ３は、引き回し線５１-1，５１-3によっ
てＤＡＣ回路部５４へ伝送される。
【００６４】引き回し線５１-0〜５１-4を有する配線部
３３において、引き回し線５１-0〜５１-4の抵抗値はそ
の線幅によって決まる。そして、これら引き回し線５１
-0〜５１-4の線幅は、第２実施形態において説明したよ
うに、黒表示時のコラム線容量に合わせて設定される。
３３において、引き回し線５１-0〜５１-4の抵抗値はそ
の線幅によって決まる。そして、これら引き回し線５１
-0〜５１-4の線幅は、第２実施形態において説明したよ
うに、黒表示時のコラム線容量に合わせて設定される。
【００６５】ここで、基準電圧Ｖｒｅｆ０，Ｖｒｅｆ
２，Ｖｒｅｆ４を伝送する引き回し線５１-0，５１-2，
５１-4と、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を伝送する
引き回し線５１-1，５１-3とを同じ線幅として比較した
場合に、引き回し線５１-0，５１-2，５１-4の方は、分
割抵抗を介さない分だけ抵抗値が低いと言える。
２，Ｖｒｅｆ４を伝送する引き回し線５１-0，５１-2，
５１-4と、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を伝送する
引き回し線５１-1，５１-3とを同じ線幅として比較した
場合に、引き回し線５１-0，５１-2，５１-4の方は、分
割抵抗を介さない分だけ抵抗値が低いと言える。
【００６６】この点に鑑み、本実施形態では、分割抵抗
を介する方の引き回し線５１-1，５１-3の線幅を、黒表
示時のコラム線容量に合わせて設定し、分割抵抗を介さ
ない方の引き回し線５１-0，５１-2，５１-4について
は、分割抵抗を介さない分だけ抵抗値を高くできること
から、その線幅を引き回し線５１-1，５１-3の線幅より
も細く設定するようにする。これにより、引き回し線５
１-0，５１-2，５１-4の抵抗値を引き回し線５１-1，５
１-3の抵抗値に近づけることができる。
を介する方の引き回し線５１-1，５１-3の線幅を、黒表
示時のコラム線容量に合わせて設定し、分割抵抗を介さ
ない方の引き回し線５１-0，５１-2，５１-4について
は、分割抵抗を介さない分だけ抵抗値を高くできること
から、その線幅を引き回し線５１-1，５１-3の線幅より
も細く設定するようにする。これにより、引き回し線５
１-0，５１-2，５１-4の抵抗値を引き回し線５１-1，５
１-3の抵抗値に近づけることができる。
【００６７】このように、外部から抵抗分割回路部３２
´内の分割抵抗を介さずに基準電圧Ｖｒｅｆ０，Ｖｒｅ
ｆ２，Ｖｒｅｆ４を出力する引き回し線５１-0，５１-
2，５１-4と、外部から抵抗分割回路部３２´内の分割
抵抗を介して基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を出力す
る引き回し線５１-1，５１-3との線幅を異ならせること
により、黒表示時のコラム線容量に合わせて同じ線幅に
設定していた従来例に比べて、引き回し線５１-0〜５１
-4のトータルでの線幅を細くできるため、ＬＣＤパネル
１５の狭額縁化が図れることになる。
´内の分割抵抗を介さずに基準電圧Ｖｒｅｆ０，Ｖｒｅ
ｆ２，Ｖｒｅｆ４を出力する引き回し線５１-0，５１-
2，５１-4と、外部から抵抗分割回路部３２´内の分割
抵抗を介して基準電圧Ｖｒｅｆ１，Ｖｒｅｆ３を出力す
る引き回し線５１-1，５１-3との線幅を異ならせること
により、黒表示時のコラム線容量に合わせて同じ線幅に
設定していた従来例に比べて、引き回し線５１-0〜５１
-4のトータルでの線幅を細くできるため、ＬＣＤパネル
１５の狭額縁化が図れることになる。
【００６８】なお、本実施形態では、外部から分割抵抗
を介さずに基準電圧を伝送する引き回し線と、外部から
分割抵抗を介して基準電圧を伝送する引き回し線との線
幅を両者間で異ならせるとしたが、第２実施形態の構成
との組み合わせ、即ち両引き回し線の線幅を異ならせる
とともに、これら引き回し線の線幅に対して選択される
階調に応じて重み付けを行う構成を採ることも可能であ
る。この構成を採ることにより、引き回し線のトータル
での線幅をよりに細くできるため、ＬＣＤパネル１５の
さらなる狭額縁化が図れることになる。
を介さずに基準電圧を伝送する引き回し線と、外部から
分割抵抗を介して基準電圧を伝送する引き回し線との線
幅を両者間で異ならせるとしたが、第２実施形態の構成
との組み合わせ、即ち両引き回し線の線幅を異ならせる
とともに、これら引き回し線の線幅に対して選択される
階調に応じて重み付けを行う構成を採ることも可能であ
る。この構成を採ることにより、引き回し線のトータル
での線幅をよりに細くできるため、ＬＣＤパネル１５の
さらなる狭額縁化が図れることになる。
【００６９】また、第１実施形態の構成と組み合わせる
ことも可能である。すなわち、ＤＡＣ回路部３４，３５
を構成するＭＯＳスイッチのトランジスタサイズに対し
て選択される階調に応じて重み付けを行うとともに、外
部から分割抵抗を介さずに基準電圧を伝送する引き回し
線と、外部から分割抵抗を介して基準電圧を伝送する引
き回し線との線幅を両者間で異ならせたり、さらにはこ
れら引き回し線の線幅に対して選択される階調に応じて
重み付けを行う構成とすることも可能である。
ことも可能である。すなわち、ＤＡＣ回路部３４，３５
を構成するＭＯＳスイッチのトランジスタサイズに対し
て選択される階調に応じて重み付けを行うとともに、外
部から分割抵抗を介さずに基準電圧を伝送する引き回し
線と、外部から分割抵抗を介して基準電圧を伝送する引
き回し線との線幅を両者間で異ならせたり、さらにはこ
れら引き回し線の線幅に対して選択される階調に応じて
重み付けを行う構成とすることも可能である。
【００７０】ここで、ＭＯＳスイッチのトランジスタサ
イズに対して選択される階調に応じて重み付けを行うと
ともに、外部から分割抵抗を介さずに基準電圧を伝送す
る引き回し線と、外部から分割抵抗を介して基準電圧を
伝送する引き回し線との線幅を両者間で異ならせる構成
を採った場合の効果について、従来例との対比をもって
示す。ここでは、ノーマリーブラック表示モードにおい
て、１６階調の表示を行う場合を例に採るものとする。
イズに対して選択される階調に応じて重み付けを行うと
ともに、外部から分割抵抗を介さずに基準電圧を伝送す
る引き回し線と、外部から分割抵抗を介して基準電圧を
伝送する引き回し線との線幅を両者間で異ならせる構成
を採った場合の効果について、従来例との対比をもって
示す。ここでは、ノーマリーブラック表示モードにおい
て、１６階調の表示を行う場合を例に採るものとする。
【００７１】従来例では、コラム線の最大容量に合わせ
てトランジスタサイズを全て同一サイズに、基準電圧線
およびその引き回し線の線幅についても同様に同一幅に
決定していた。一例として、図１２（Ａ）に示すよう
に、基準電圧線の線幅を６５μｍに、トランジスタのチ
ャネル幅Ｗを１１０μｍに設定したとすると、１６階調
分のトータルの線幅が１０４０μｍ、トータルのチャネ
ル幅が１７６０μｍとなり、ＤＡＣ回路部が額縁を占め
る幅が２８００μｍとなる。
てトランジスタサイズを全て同一サイズに、基準電圧線
およびその引き回し線の線幅についても同様に同一幅に
決定していた。一例として、図１２（Ａ）に示すよう
に、基準電圧線の線幅を６５μｍに、トランジスタのチ
ャネル幅Ｗを１１０μｍに設定したとすると、１６階調
分のトータルの線幅が１０４０μｍ、トータルのチャネ
ル幅が１７６０μｍとなり、ＤＡＣ回路部が額縁を占め
る幅が２８００μｍとなる。
【００７２】これに対して、一例として、図１２（Ｂ）
に示すように、外部から分割抵抗を介さずに基準電圧を
伝送する引き回し線の線幅を４０μｍに、外部から分割
抵抗を介して基準電圧を伝送する引き回し線と線幅を６
５μｍにそれぞれ設定し、また基準電圧Ｖｒｅｆ０
（黒）、Ｖｒｅｆ１を扱うＭＯＳスイッチのチャネル幅
Ｗを９０μｍに、基準電圧Ｖｒｅｆ２〜Ｖｒｅｆ１３を
扱うＭＯＳスイッチのチャネル幅Ｗを８０μｍに、基準
電圧Ｖｒｅｆ１４，Ｖｒｅｆ１５（白）を扱うＭＯＳス
イッチのチャネル幅Ｗを１１０μｍにそれぞれ設定する
ものとする。
に示すように、外部から分割抵抗を介さずに基準電圧を
伝送する引き回し線の線幅を４０μｍに、外部から分割
抵抗を介して基準電圧を伝送する引き回し線と線幅を６
５μｍにそれぞれ設定し、また基準電圧Ｖｒｅｆ０
（黒）、Ｖｒｅｆ１を扱うＭＯＳスイッチのチャネル幅
Ｗを９０μｍに、基準電圧Ｖｒｅｆ２〜Ｖｒｅｆ１３を
扱うＭＯＳスイッチのチャネル幅Ｗを８０μｍに、基準
電圧Ｖｒｅｆ１４，Ｖｒｅｆ１５（白）を扱うＭＯＳス
イッチのチャネル幅Ｗを１１０μｍにそれぞれ設定する
ものとする。
【００７３】この場合には、１６階調分のトータルの線
幅が８４０μｍ、トータルのチャネル幅が１３６０μｍ
となり、ＤＡＣ回路部が額縁を占める幅が２２００μｍ
となる。このことから明らかなように、本発明の場合
（Ｂ）には、ＬＣＤパネル１５の額縁幅を従来例の場合
（Ａ）よりも６００（＝２８００−２２００）μｍだけ
狭額縁化できることがわかる。
幅が８４０μｍ、トータルのチャネル幅が１３６０μｍ
となり、ＤＡＣ回路部が額縁を占める幅が２２００μｍ
となる。このことから明らかなように、本発明の場合
（Ｂ）には、ＬＣＤパネル１５の額縁幅を従来例の場合
（Ａ）よりも６００（＝２８００−２２００）μｍだけ
狭額縁化できることがわかる。
【００７４】ところで、図３の抵抗分割回路部３２とし
ては、従来、図１３に示すように、外部の基準電圧発生
回路部３１から出力される例えば９個の基準電圧Ｖ０〜
Ｖ９を、等しい抵抗値Ｒの分割抵抗で分割して多階調化
する構成のものが用いられていた。この構成の場合、外
部から直結している基準電圧線間には異なった電位がか
かるため、各分割抵抗に直流電流Ｉ１，Ｉ２，…が流れ
る。
ては、従来、図１３に示すように、外部の基準電圧発生
回路部３１から出力される例えば９個の基準電圧Ｖ０〜
Ｖ９を、等しい抵抗値Ｒの分割抵抗で分割して多階調化
する構成のものが用いられていた。この構成の場合、外
部から直結している基準電圧線間には異なった電位がか
かるため、各分割抵抗に直流電流Ｉ１，Ｉ２，…が流れ
る。
【００７５】一例として、白表示用の基準電圧線と黒表
示用の基準電圧線との間に５Ｖの電位差があるとする。
このとき、基準電圧線間に流れる直流電流の値が異なる
と、外部の基準電圧発生回路部３１に流れ込む電流量が
多くなる。また、液晶ディスプレイのガンマ特性、即ち
液晶に印加する電圧Ｖと反射率Ｒとの関係を示すＶ−Ｒ
特性は、図１４の特性図から明らかなように、白表示部
分や黒表示部分で階調を出すためには、液晶に加える電
圧Ｖの差を大きくしなければならず、特に多階調では階
調を表現するのが難しい。
示用の基準電圧線との間に５Ｖの電位差があるとする。
このとき、基準電圧線間に流れる直流電流の値が異なる
と、外部の基準電圧発生回路部３１に流れ込む電流量が
多くなる。また、液晶ディスプレイのガンマ特性、即ち
液晶に印加する電圧Ｖと反射率Ｒとの関係を示すＶ−Ｒ
特性は、図１４の特性図から明らかなように、白表示部
分や黒表示部分で階調を出すためには、液晶に加える電
圧Ｖの差を大きくしなければならず、特に多階調では階
調を表現するのが難しい。
【００７６】［第４実施形態］本発明の第４実施形態で
は、図３に示すように、ＬＣＤパネル１５上に抵抗分割
回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回
路を持つ駆動回路一体型液晶表示装置において、抵抗分
割回路部３２の分割抵抗の各抵抗値に対して、選択され
る階調に応じて重み付けを行う構成を採っている。
は、図３に示すように、ＬＣＤパネル１５上に抵抗分割
回路部３２を搭載した構成の基準電圧選択型ＤＡ変換回
路を持つ駆動回路一体型液晶表示装置において、抵抗分
割回路部３２の分割抵抗の各抵抗値に対して、選択され
る階調に応じて重み付けを行う構成を採っている。
【００７７】具体的には、前述したように、白表示部分
や黒表示部分で階調を出すには、隣り合う階調の基準電
圧間の電位差を大きくしなければならないことから、図
１５に示すように、外部の基準電圧発生回路部３１から
基準電圧Ｖ０〜Ｖ８を取り込む取り込み線５２-0〜５２
-8のうちの黒表示用の取り込み線５２-0と白表示用の取
り込み線５２-8については、分割抵抗に接続せずに直接
基準電圧Ｖｒｅｆ０，Ｖｒｅｆ１４として出力する基準
電圧線５３-0，５３-14とする。
や黒表示部分で階調を出すには、隣り合う階調の基準電
圧間の電位差を大きくしなければならないことから、図
１５に示すように、外部の基準電圧発生回路部３１から
基準電圧Ｖ０〜Ｖ８を取り込む取り込み線５２-0〜５２
-8のうちの黒表示用の取り込み線５２-0と白表示用の取
り込み線５２-8については、分割抵抗に接続せずに直接
基準電圧Ｖｒｅｆ０，Ｖｒｅｆ１４として出力する基準
電圧線５３-0，５３-14とする。
【００７８】また、基準電圧Ｖ１〜Ｖ７を取り込む取り
込み線５２-1〜５２-7間には、分割抵抗を介在させると
ともに、これら分割抵抗の各抵抗値を階調に応じて異な
らせる。そして、基準電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ
５，Ｖ６，Ｖ７については直接Ｖｒｅｆ１，Ｖｒｅｆ
３，Ｖｒｅｆ５，Ｖｒｅｆ７，Ｖｒｅｆ９，Ｖｒｅｆ１
１，Ｖｒｅｆ１３として基準電圧線５３-1，５２-3，５
３-5，５３-7，５３-9，５３-11,５３-13によって導出
し、抵抗分割によって得られる基準電圧Ｖｒｅｆ２，Ｖ
ｒｅｆ４，Ｖｒｅｆ６，Ｖｒｅｆ８，Ｖｒｅｆ１２につ
いては、基準電圧線５２-2，５３-4，５３-6，５３-8，
５３-10によって導出する。
込み線５２-1〜５２-7間には、分割抵抗を介在させると
ともに、これら分割抵抗の各抵抗値を階調に応じて異な
らせる。そして、基準電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４，Ｖ
５，Ｖ６，Ｖ７については直接Ｖｒｅｆ１，Ｖｒｅｆ
３，Ｖｒｅｆ５，Ｖｒｅｆ７，Ｖｒｅｆ９，Ｖｒｅｆ１
１，Ｖｒｅｆ１３として基準電圧線５３-1，５２-3，５
３-5，５３-7，５３-9，５３-11,５３-13によって導出
し、抵抗分割によって得られる基準電圧Ｖｒｅｆ２，Ｖ
ｒｅｆ４，Ｖｒｅｆ６，Ｖｒｅｆ８，Ｖｒｅｆ１２につ
いては、基準電圧線５２-2，５３-4，５３-6，５３-8，
５３-10によって導出する。
【００７９】ここで、取り込み線（基準電圧線）５２-1
〜５２-7間の２つずつの分割抵抗の各抵抗値をＲ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５．Ｒ６としたとき、各分割抵抗に
一定の電流が流れるように各抵抗値を最適化する。この
とき、図１４に示す液晶のＶ−Ｒ特性から明らかなよう
に、基準電圧間、即ちＶ１−Ｖ２間、Ｖ２−Ｖ３間、…
…、Ｖ６−Ｖ７間の電位差は全て異なることから、分割
抵抗の各抵抗値はそれぞれ異なる値に設定されることに
なる。
〜５２-7間の２つずつの分割抵抗の各抵抗値をＲ１，Ｒ
２，Ｒ３，Ｒ４，Ｒ５．Ｒ６としたとき、各分割抵抗に
一定の電流が流れるように各抵抗値を最適化する。この
とき、図１４に示す液晶のＶ−Ｒ特性から明らかなよう
に、基準電圧間、即ちＶ１−Ｖ２間、Ｖ２−Ｖ３間、…
…、Ｖ６−Ｖ７間の電位差は全て異なることから、分割
抵抗の各抵抗値はそれぞれ異なる値に設定されることに
なる。
【００８０】上述したように、黒表示用の基準電圧線５
３-0（取り込み線５２-0）と白表示用の基準電圧線５３
-14（取り込み線５２-8）を分割抵抗に接続せずに独立
としたことにより、黒表示に対応する基準電圧線５３-0
と隣の階調に対応する基準電圧線５３-1との間の電位
差、および白表示用の基準電圧線５３-14と隣の階調に
対応する基準電圧線５３-13との間の電位差が大きくな
るので、階調の表現が容易になる。
３-0（取り込み線５２-0）と白表示用の基準電圧線５３
-14（取り込み線５２-8）を分割抵抗に接続せずに独立
としたことにより、黒表示に対応する基準電圧線５３-0
と隣の階調に対応する基準電圧線５３-1との間の電位
差、および白表示用の基準電圧線５３-14と隣の階調に
対応する基準電圧線５３-13との間の電位差が大きくな
るので、階調の表現が容易になる。
【００８１】また、基準電圧間に大きな電位差がある部
位、即ち黒階調および白階調では隣の階調の基準電圧線
との間に直流電流が流れなく、しかもそれ以外では直流
電圧線間に一定の電流が流れるように分割抵抗の抵抗値
を最適化したことにより、分割抵抗に流れるトータルの
直流電流を最小限に抑えることができるため、外部の基
準電圧発生回路部３１を含むＬＣＤモジュールとして低
消費電力化を実現できる。
位、即ち黒階調および白階調では隣の階調の基準電圧線
との間に直流電流が流れなく、しかもそれ以外では直流
電圧線間に一定の電流が流れるように分割抵抗の抵抗値
を最適化したことにより、分割抵抗に流れるトータルの
直流電流を最小限に抑えることができるため、外部の基
準電圧発生回路部３１を含むＬＣＤモジュールとして低
消費電力化を実現できる。
【００８２】なお、本実施形態では、基準電圧Ｖ１〜Ｖ
７を取り込む取り込み線５２-1〜５２-7間において、こ
れら分割抵抗の各抵抗値を液晶のガンマ特性（Ｖ−Ｒ特
性）に合わせて全て異ならせると構成したが、分割抵抗
の各抵抗値を全て同じ値に設定し、黒表示用の基準電圧
線５３-0と白表示用の基準電圧線５３-14を分割抵抗に
接続せずに独立とした構成を採るだけでも低消費電力化
が図れる。
７を取り込む取り込み線５２-1〜５２-7間において、こ
れら分割抵抗の各抵抗値を液晶のガンマ特性（Ｖ−Ｒ特
性）に合わせて全て異ならせると構成したが、分割抵抗
の各抵抗値を全て同じ値に設定し、黒表示用の基準電圧
線５３-0と白表示用の基準電圧線５３-14を分割抵抗に
接続せずに独立とした構成を採るだけでも低消費電力化
が図れる。
【００８３】ここで、黒表示用の基準電圧線５３-0と白
表示用の基準電圧線５３-14を分割抵抗に接続せずに独
立としたことで、隣の階調の基準電圧線との間には抵抗
素子は介在しないが、その間の抵抗値が無限であること
から、黒表示用の基準電圧線５３-0および白表示用の基
準電圧線５３-14とその隣の階調の基準電圧線との間の
抵抗値も、液晶のガンマ特性（Ｖ−Ｒ特性）に応じて設
定されるものと考えることができる。
表示用の基準電圧線５３-14を分割抵抗に接続せずに独
立としたことで、隣の階調の基準電圧線との間には抵抗
素子は介在しないが、その間の抵抗値が無限であること
から、黒表示用の基準電圧線５３-0および白表示用の基
準電圧線５３-14とその隣の階調の基準電圧線との間の
抵抗値も、液晶のガンマ特性（Ｖ−Ｒ特性）に応じて設
定されるものと考えることができる。
【００８４】また、上記実施形態に係る抵抗分割回路部
３２Ａでは、黒表示用の基準電圧線５３-0および白表示
用の基準電圧線５３-14の双方を分割抵抗に接続せずに
独立にする構成としたが、図１６に示すように、黒表示
用の基準電圧線５３-0のみを分割抵抗に接続せずに独立
にする構成の抵抗分割回路部３２Ｂや、図１７に示すよ
うに、白表示用の基準電圧線５３-14のみを分割抵抗に
接続せずに独立にする構成の抵抗分割回路部３２Ｃとす
ることも可能である。
３２Ａでは、黒表示用の基準電圧線５３-0および白表示
用の基準電圧線５３-14の双方を分割抵抗に接続せずに
独立にする構成としたが、図１６に示すように、黒表示
用の基準電圧線５３-0のみを分割抵抗に接続せずに独立
にする構成の抵抗分割回路部３２Ｂや、図１７に示すよ
うに、白表示用の基準電圧線５３-14のみを分割抵抗に
接続せずに独立にする構成の抵抗分割回路部３２Ｃとす
ることも可能である。
【００８５】図１６の回路構成を採った場合には、黒階
調表示部の直流電流を抑えることができるので、その分
だけ低消費電力化が図れる。図１７の回路構成を採った
場合には、黒階調表示の場合と同様に、直流電流を抑え
ることができる分だけ低消費電力化が図れる。省電力表
示時に白階調表示のみ使用する場合など、他階調の信号
の出力をＯＦＦした場合も不要な電流を流す必要がない
ため、低消費電力化に大きく寄与できる。
調表示部の直流電流を抑えることができるので、その分
だけ低消費電力化が図れる。図１７の回路構成を採った
場合には、黒階調表示の場合と同様に、直流電流を抑え
ることができる分だけ低消費電力化が図れる。省電力表
示時に白階調表示のみ使用する場合など、他階調の信号
の出力をＯＦＦした場合も不要な電流を流す必要がない
ため、低消費電力化に大きく寄与できる。
【００８６】なお、上記各実施形態においては、液晶表
示装置に適用した場合について説明したが、これに限ら
れるものではなく、例えばＥＬ素子を各画素の表示素子
として用いたＥＬ表示装置を含む表示装置全般に適用可
能である。また、本発明に係る基準電圧選択型ＤＡ変換
回路は、表示装置のパネルに搭載することで、先述した
ように当該パネルの狭額縁化に寄与できることになる
が、本ＤＡ変換回路単独でも、配線パターンを含む回路
規模を縮小できるという利点がある。
示装置に適用した場合について説明したが、これに限ら
れるものではなく、例えばＥＬ素子を各画素の表示素子
として用いたＥＬ表示装置を含む表示装置全般に適用可
能である。また、本発明に係る基準電圧選択型ＤＡ変換
回路は、表示装置のパネルに搭載することで、先述した
ように当該パネルの狭額縁化に寄与できることになる
が、本ＤＡ変換回路単独でも、配線パターンを含む回路
規模を縮小できるという利点がある。
【００８７】
【発明の効果】以上説明したように、本発明によれば、
基準電圧選択型のＤＡ変換回路において、選択される階
調ごとにトランジスタスイッチのトランジスタサイズを
異ならせるか、または選択される階調ごとに基準電圧線
の線幅を異ならせるようにしたことにより、トランジス
タの構造を小さくしたり、階調数分の基準電圧線のトー
タルの線幅を狭くできるため、回路規模の縮小化が図れ
る。また、このＤＡ変換回路を表示パネル上に画素部の
周辺回路として搭載した表示装置にあっては、表示パネ
ルの狭額縁化、さらには多階調化が容易に実現できる。
基準電圧選択型のＤＡ変換回路において、選択される階
調ごとにトランジスタスイッチのトランジスタサイズを
異ならせるか、または選択される階調ごとに基準電圧線
の線幅を異ならせるようにしたことにより、トランジス
タの構造を小さくしたり、階調数分の基準電圧線のトー
タルの線幅を狭くできるため、回路規模の縮小化が図れ
る。また、このＤＡ変換回路を表示パネル上に画素部の
周辺回路として搭載した表示装置にあっては、表示パネ
ルの狭額縁化、さらには多階調化が容易に実現できる。
【００８８】また、基準電圧選択型のＤＡ変換回路にお
いて、選択される階調ごとに各分割抵抗の抵抗値を異な
らせるか、または外部から入力される複数の基準電圧の
うちの特定の階調の基準電圧については階調数分の基準
電圧の１つとして直接出力するようにしたことにより、
分割抵抗に流れる直流電流を少なくできるため、低消費
電力化が図れる。また、このＤＡ変換回路を画素部の周
辺回路として搭載した表示装置にあっては、システム全
体の低消費電力化を実現できる。
いて、選択される階調ごとに各分割抵抗の抵抗値を異な
らせるか、または外部から入力される複数の基準電圧の
うちの特定の階調の基準電圧については階調数分の基準
電圧の１つとして直接出力するようにしたことにより、
分割抵抗に流れる直流電流を少なくできるため、低消費
電力化が図れる。また、このＤＡ変換回路を画素部の周
辺回路として搭載した表示装置にあっては、システム全
体の低消費電力化を実現できる。
【図１】本発明に係る駆動回路一体型液晶表示装置のシ
ステム構成例を示すブロック図である。
ステム構成例を示すブロック図である。
【図２】有効画素領域における各画素の構成の一例を示
す等価回路図である。
す等価回路図である。
【図３】基準電圧選択型ＤＡ変換回路の基本構成の一例
を示すブロック図である。
を示すブロック図である。
【図４】ＤＡＣ回路部の第１具体例を示す回路図であ
る。
る。
【図５】ＤＡＣ回路部の第２具体例を示す回路図であ
る。
る。
【図６】ＤＡＣ回路部の第３具体例を示す回路図であ
る。
る。
【図７】ＤＡＣ回路部の第４具体例を示す回路図であ
る。
る。
【図８】ＤＡＣ回路部の第５具体例を示す回路図であ
る。
る。
【図９】本発明の第１実施形態に係るＤＡ変換回路の構
成の概略を示すＤＡＣ回路部のパターン図である。
成の概略を示すＤＡＣ回路部のパターン図である。
【図１０】本発明の第２実施形態に係るＤＡ変換回路の
構成の概略を示すＤＡＣ回路部のパターン図である。
構成の概略を示すＤＡＣ回路部のパターン図である。
【図１１】本発明の第３実施形態に係るＤＡ変換回路の
構成の概略を示す配線部のパターン図である。
構成の概略を示す配線部のパターン図である。
【図１２】従来例の場合（Ａ）と本発明の場合（Ｂ）と
の対比例を示す図である。
の対比例を示す図である。
【図１３】従来例に係る抵抗分割回路部の構成を示す回
路図である。
路図である。
【図１４】液晶のＶ-Ｒ特性（ガンマ特性）を示す特性
図である。
図である。
【図１５】本発明の第４実施形態に係るＤＡ変換回路の
抵抗分割回路部の構成を示す回路図である。
抵抗分割回路部の構成を示す回路図である。
【図１６】第４実施形態に係る抵抗分割回路部の変形例
の構成を示す回路図である。
の構成を示す回路図である。
【図１７】第４実施形態に係る抵抗分割回路部の他の変
形例の構成を示す回路図である。
形例の構成を示す回路図である。
１１…有効画素領域（画素部）、１２，１３…第１，第
２の水平駆動系、１４…垂直駆動系、１５…ＬＣＤパネ
ル、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、
２２…液晶セル、２５ｋ，２５ｎ…コラム線、３１…基
準電圧発生回路部、３２，３２´，３２Ａ，３２Ｂ，３
２Ｃ…抵抗分割回路部、３３…配線部、３４，３５…Ｄ
ＡＣ回路部、３７-1〜３７-15…基準電圧線、３８-1〜
３８-15…引き回し線、４１-0〜４１-3，４５-0〜４５-
3，４６-0〜４６-3，４７-0〜４７-3，４８-0〜４８-3
…階調選択ユニット
２の水平駆動系、１４…垂直駆動系、１５…ＬＣＤパネ
ル、２０…画素、２１…ＴＦＴ（薄膜トランジスタ）、
２２…液晶セル、２５ｋ，２５ｎ…コラム線、３１…基
準電圧発生回路部、３２，３２´，３２Ａ，３２Ｂ，３
２Ｃ…抵抗分割回路部、３３…配線部、３４，３５…Ｄ
ＡＣ回路部、３７-1〜３７-15…基準電圧線、３８-1〜
３８-15…引き回し線、４１-0〜４１-3，４５-0〜４５-
3，４６-0〜４６-3，４７-0〜４７-3，４８-0〜４８-3
…階調選択ユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｈ０３Ｍ 1/74 Ｈ０３Ｍ 1/74 (72)発明者 前川 敏一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H093 NA31 NA43 NA51 NC22 NC23 NC26 ND06 ND39 ND50 ND60 5C006 AA16 AC21 AF83 BB11 BC12 BF34 BF43 FA41 5C080 AA06 AA10 BB05 DD22 DD30 EE29 FF03 FF09 GG11 JJ02 JJ03 JJ05 5J022 AB03 BA06 CA09 CA10 CE08 CF07 CF09 CG01 CG04
Claims (30)
- 【請求項１】 ｎビット（ｎは２以上の整数）のデジタ
ルデータに対応して２n個の基準電圧を発生する基準電
圧発生手段と、 前記基準電圧発生手段から出力される２n個の基準電圧
の各々を伝送する２n本の基準電圧線と、 前記２n本の基準電圧線の各々と出力線との間にそれぞ
れ接続され、前記デジタルデータの各ビットの論理状態
に応じて動作するとともに、選択される階調ごとにトラ
ンジスタサイズが異なるトランジスタスイッチを有する
２n個の階調選択ユニットとを備えたことを特徴とする
デジタルアナログ変換回路。 - 【請求項２】 前記２n個の階調選択ユニットの各々
は、前記２n本の基準電圧線の各々と出力線との間に前
記トランジスタスイッチを前記デジタルデータのビット
数分だけシリーズに接続してなることを特徴とする請求
項１記載のデジタルアナログ変換回路。 - 【請求項３】 ｎビット（ｎは２以上の整数）のデジタ
ルデータに対応した２n個の基準電圧を発生する基準電
圧発生手段と、 前記基準電圧発生手段から出力される２n個の基準電圧
の各々を伝送するとともに、選択される階調ごとに線幅
が異なる２n本の基準電圧線と、 前記デジタルデータの各ビットの論理状態に応じて前記
２n本の基準電圧線によって伝送される前記２n個の基準
電圧の１つを選択して出力する階調選択回路部とを備え
たことを特徴とするデジタルアナログ変換回路。 - 【請求項４】 複数の基準電圧を発生する基準電圧発生
手段と、 前記基準電圧発生手段から出力される前記複数の基準電
圧に基づいて抵抗分割によってｎビット（ｎは２以上の
整数）のデジタルデータに対応した２n個の基準電圧を
発生するとともに、選択される階調ごとに各分割抵抗の
抵抗値が異なる抵抗分割手段と、 前記デジタルデータの各ビットの論理状態に応じて前記
抵抗分割手段から供給される前記２n個の基準電圧の１
つを選択して出力する階調選択回路部とを備えたことを
特徴とするデジタルアナログ変換回路。 - 【請求項５】 複数の基準電圧を発生する基準電圧発生
手段と、 前記基準電圧発生手段から出力される前記複数の基準電
圧に基づいて抵抗分割によってｎビット（ｎは２以上の
整数）のデジタルデータに対応した２n個の基準電圧を
発生するとともに、前記基準電圧発生手段から供給され
る特定の階調の基準電圧については前記２n個の基準電
圧の１つとして直接出力する抵抗分割手段と、 前記デジタルデータの各ビットの論理状態に応じて前記
抵抗分割手段から供給される前記２n個の基準電圧の１
つを選択して出力する階調選択回路部とを備えたことを
特徴とするデジタルアナログ変換回路。 - 【請求項６】 前記抵抗分割手段の各分割抵抗の抵抗値
が、選択される階調ごとに異なることを特徴とする請求
項５記載のデジタルアナログ変換回路。 - 【請求項７】 画素が多数行列状に配置されてなる画素
部と、ｎビット（ｎは２以上の整数）のデジタルデータ
をアナログ信号に変換するデジタルアナログ変換回路を
有し、このアナログ信号によって前記画素部の各画素を
駆動する駆動回路とを具備する表示装置であって、 前記デジタルアナログ変換回路は、 ２n個の基準電圧を発生する基準電圧発生手段と、 前記基準電圧発生手段から出力される２n個の基準電圧
の各々を伝送する２n本の基準電圧線と、 前記２n本の基準電圧線の各々と出力線との間にそれぞ
れ接続され、前記デジタルデータの各ビットの論理状態
に応じて動作するとともに、選択される階調ごとにトラ
ンジスタサイズが異なるトランジスタスイッチを有する
２n個の階調選択ユニットとを有することを特徴とする
表示装置。 - 【請求項８】 前記駆動回路は、前記画素部の各画素に
対して信号を１水平期間ごとに線順次に書き込むことを
特徴とする請求項７記載の表示装置。 - 【請求項９】 前記駆動回路は、前記画素部と同一基板
上に一体形成されていることを特徴とする請求項７記載
の表示装置。 - 【請求項１０】 前記画素部の各画素の表示素子が液晶
セルからなることを特徴とする請求項７記載の表示装
置。 - 【請求項１１】 前記駆動回路は、前記液晶セルの対向
電極に共通に印加されるコモン電圧を１水平期間ごとに
反転させるコモン反転駆動にて前記画素部の各画素を駆
動することを特徴とする請求項８記載の表示装置。 - 【請求項１２】 前記画素部の各画素の表示素子がエレ
クトロルミネセンス素子からなることを特徴とする請求
項７記載の表示装置。 - 【請求項１３】 画素が多数行列状に配置されてなる画
素部と、ｎビット（ｎは２以上の整数）のデジタルデー
タをアナログ信号に変換するデジタルアナログ変換回路
を有し、このアナログ信号によって前記画素部の各画素
を駆動する駆動回路とを具備する表示装置であって、 前記デジタルアナログ変換回路は、 ２n個の基準電圧を発生する基準電圧発生手段と、 前記基準電圧発生手段から出力される２n個の基準電圧
の各々を伝送するとともに、選択される階調ごとに線幅
が異なる２n本の基準電圧線と、 前記デジタルデータの各ビットの論理状態に応じて前記
２n本の基準電圧線によって伝送される前記２n個の基準
電圧の１つを選択して出力する階調選択回路部とを有す
ることを特徴とする表示装置。 - 【請求項１４】 前記駆動回路は、前記画素部の各画素
に対して信号を１水平期間ごとに線順次に書き込むこと
を特徴とする請求項１３記載の表示装置。 - 【請求項１５】 前記駆動回路は、前記画素部と同一基
板上に一体形成されていることを特徴とする請求項１３
記載の表示装置。 - 【請求項１６】 前記画素部の各画素の表示素子が液晶
セルからなることを特徴とする請求項１３記載の表示装
置。 - 【請求項１７】 前記駆動回路は、前記液晶セルの対向
電極に共通に印加されるコモン電圧を１水平期間ごとに
反転させるコモン反転駆動にて前記画素部の各画素を駆
動することを特徴とする請求項１６記載の表示装置。 - 【請求項１８】 前記画素部の各画素の表示素子がエレ
クトロルミネセンス素子からなることを特徴とする請求
項１３記載の表示装置。 - 【請求項１９】 画素が多数行列状に配置されてなる画
素部と、ｎビット（ｎは２以上の整数）のデジタルデー
タをアナログ信号に変換するデジタルアナログ変換回路
を有し、このアナログ信号によって前記画素部の各画素
を駆動する駆動回路とを具備する表示装置であって、 前記デジタルアナログ変換回路は、 複数の基準電圧を発生する基準電圧発生手段と、 前記基準電圧発生手段から出力される前記複数の基準電
圧に基づいて抵抗分割によって２n個の基準電圧を発生
するとともに、選択される階調ごとに各分割抵抗の抵抗
値が異なる抵抗分割手段と、 前記デジタルデータの各ビットの論理状態に応じて前記
抵抗分割手段から出力される前記２n個の基準電圧の１
つを選択して出力する階調選択回路部とを有することを
特徴とする表示装置。 - 【請求項２０】 前記駆動回路は、前記画素部の各画素
に対して信号を１水平期間ごとに線順次に書き込むこと
を特徴とする請求項１９記載の表示装置。 - 【請求項２１】 前記駆動回路は、前記画素部と同一基
板上に一体形成されていることを特徴とする請求項１９
記載の表示装置。 - 【請求項２２】 前記画素部の各画素の表示素子が液晶
セルからなることを特徴とする請求項１９記載の表示装
置。 - 【請求項２３】 前記駆動回路は、前記液晶セルの対向
電極に共通に印加されるコモン電圧を１水平期間ごとに
反転させるコモン反転駆動にて前記画素部の各画素を駆
動することを特徴とする請求項２２記載の表示装置。 - 【請求項２４】 前記画素部の各画素の表示素子がエレ
クトロルミネセンス素子からなることを特徴とする請求
項１９記載の表示装置。 - 【請求項２５】 画素が多数行列状に配置されてなる画
素部と、ｎビット（ｎは２以上の整数）のデジタルデー
タをアナログ信号に変換するデジタルアナログ変換回路
を有し、このアナログ信号によって前記画素部の各画素
を駆動する駆動回路とを具備する表示装置であって、 前記デジタルアナログ変換回路は、 複数の基準電圧を発生する基準電圧発生手段と、 前記基準電圧発生手段から出力される前記複数の基準電
圧に基づいて抵抗分割によってｎビット（ｎは２以上の
整数）のデジタルデータに対応した２n個の基準電圧を
発生するとともに、前記基準電圧発生手段から供給され
る特定の階調の基準電圧については前記２n個の基準電
圧の１つとして直接出力する抵抗分割手段と、 前記デジタルデータの各ビットの論理状態に応じて前記
抵抗分割手段から出力される前記２n個の基準電圧の１
つを選択して出力する階調選択回路部とを有することを
特徴とする表示装置。 - 【請求項２６】 前記駆動回路は、前記画素部の各画素
に対して信号を１水平期間ごとに線順次に書き込むこと
を特徴とする請求項２５記載の表示装置。 - 【請求項２７】 前記駆動回路は、前記画素部と同一基
板上に一体形成されていることを特徴とする請求項２５
記載の表示装置。 - 【請求項２８】 前記画素部の各画素の表示素子が液晶
セルからなることを特徴とする請求項２５記載の表示装
置。 - 【請求項２９】 前記駆動回路は、前記液晶セルの対向
電極に共通に印加されるコモン電圧を１水平期間ごとに
反転させるコモン反転駆動にて前記画素部の各画素を駆
動することを特徴とする請求項２８記載の表示装置。 - 【請求項３０】 前記画素部の各画素の表示素子がエレ
クトロルミネセンス素子からなることを特徴とする請求
項２５記載の表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000096964A JP4742401B2 (ja) | 2000-03-31 | 2000-03-31 | デジタルアナログ変換回路およびこれを搭載した表示装置 |
| US09/697,726 US6459395B1 (en) | 1999-03-31 | 2000-10-27 | Digital-to-analog converter and display unit with such digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000096964A JP4742401B2 (ja) | 2000-03-31 | 2000-03-31 | デジタルアナログ変換回路およびこれを搭載した表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001282168A true JP2001282168A (ja) | 2001-10-12 |
| JP4742401B2 JP4742401B2 (ja) | 2011-08-10 |
Family
ID=18611654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000096964A Expired - Fee Related JP4742401B2 (ja) | 1999-03-31 | 2000-03-31 | デジタルアナログ変換回路およびこれを搭載した表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6459395B1 (ja) |
| JP (1) | JP4742401B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963172B2 (en) | 2002-10-17 | 2005-11-08 | Rohm Co., Ltd. | Organic EL element drive circuit and organic EL display device using the same drive circuit |
| KR100707304B1 (ko) * | 2001-06-29 | 2007-04-12 | 삼성전자주식회사 | 전류 출력형 디지털/아날로그 변환기 |
| JP2007248639A (ja) * | 2006-03-14 | 2007-09-27 | Nec Lcd Technologies Ltd | 液晶駆動方法及び液晶駆動装置 |
| JP2012208264A (ja) * | 2011-03-29 | 2012-10-25 | Japan Display West Co Ltd | 表示装置および電子機器 |
| JP2015084123A (ja) * | 2015-01-21 | 2015-04-30 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN109064989A (zh) * | 2018-09-11 | 2018-12-21 | 惠科股份有限公司 | 驱动装置及其显示装置 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6441758B1 (en) * | 1997-11-27 | 2002-08-27 | Semiconductor Energy Laboratory Co., Ltd. | D/A conversion circuit and semiconductor device |
| TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| JP2001051661A (ja) * | 1999-08-16 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路および半導体装置 |
| TW554323B (en) * | 2000-05-29 | 2003-09-21 | Toshiba Corp | Liquid crystal display device and data latching circuit |
| JP3965548B2 (ja) * | 2001-02-23 | 2007-08-29 | 株式会社日立製作所 | 駆動回路および画像表示装置 |
| JP4191931B2 (ja) * | 2001-09-04 | 2008-12-03 | 東芝松下ディスプレイテクノロジー株式会社 | 表示装置 |
| KR100477986B1 (ko) * | 2002-04-12 | 2005-03-23 | 삼성에스디아이 주식회사 | 유기 전계발광 표시장치 및 이의 구동방법 |
| JP3741079B2 (ja) * | 2002-05-31 | 2006-02-01 | ソニー株式会社 | 表示装置および携帯端末 |
| JP2005181763A (ja) * | 2003-12-19 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 液晶駆動装置 |
| US7250888B2 (en) * | 2005-11-17 | 2007-07-31 | Toppoly Optoelectronics Corp. | Systems and methods for providing driving voltages to a display panel |
| US7991550B2 (en) * | 2006-02-03 | 2011-08-02 | GM Global Technology Operations LLC | Method and apparatus for on-vehicle calibration and orientation of object-tracking systems |
| JP2007232977A (ja) * | 2006-02-28 | 2007-09-13 | Toshiba Corp | デコーダ回路およびこのデコーダ回路を用いる液晶駆動装置 |
| TWI336871B (en) | 2007-02-02 | 2011-02-01 | Au Optronics Corp | Source driver circuit and display panel incorporating the same |
| TWI406234B (zh) * | 2008-05-07 | 2013-08-21 | Au Optronics Corp | 基於具資料寫入同步控制機制之雙源極驅動電路的液晶顯示裝置及相關驅動方法 |
| TWI382222B (zh) * | 2008-05-14 | 2013-01-11 | Au Optronics Corp | 用於液晶顯示裝置之分時多工之資料驅動電路 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157127A (ja) * | 1987-12-14 | 1989-06-20 | Matsushita Electric Ind Co Ltd | Ｄ／ａコンバータ |
| JPH0443320A (ja) * | 1990-06-11 | 1992-02-13 | Toshiba Corp | 液晶表示装置 |
| JPH04358418A (ja) * | 1991-06-05 | 1992-12-11 | Asahi Kasei Micro Syst Kk | 多チャンネルｄ／ａ変換器 |
| JPH06208337A (ja) * | 1993-01-13 | 1994-07-26 | Nec Corp | 液晶駆動回路 |
| JPH06303141A (ja) * | 1993-04-09 | 1994-10-28 | Matsushita Electric Ind Co Ltd | デジタル−アナログ変換装置 |
| JPH11338440A (ja) * | 1998-03-23 | 1999-12-10 | Toshiba Corp | 液晶表示素子 |
| JP2000020029A (ja) * | 1998-06-30 | 2000-01-21 | Toshiba Corp | 液晶表示装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5014054A (en) * | 1987-07-22 | 1991-05-07 | Nippondenso Co., Ltd. | Digital-to-analog converter of the resistor string type |
| JPH01277027A (ja) * | 1988-04-28 | 1989-11-07 | Toshiba Corp | デジタル・アナログ変換回路 |
| JPH042220A (ja) * | 1990-04-18 | 1992-01-07 | Mitsubishi Electric Corp | 参照電圧発生回路 |
| JP2669591B2 (ja) * | 1992-10-30 | 1997-10-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ・ライン・ドライバ |
| US5572211A (en) * | 1994-01-18 | 1996-11-05 | Vivid Semiconductor, Inc. | Integrated circuit for driving liquid crystal display using multi-level D/A converter |
| JP3162571B2 (ja) * | 1994-04-28 | 2001-05-08 | 株式会社東芝 | Ｄ／ａ変換回路及びこれを用いたａ／ｄ変換回路 |
| US5619203A (en) * | 1994-10-21 | 1997-04-08 | Lucent Technologies Inc. | Current source driven converter |
| US5712634A (en) * | 1995-11-22 | 1998-01-27 | Philips Electronics North American Corp. | Digital driving of matrix display driver by conversion and capacitive charging |
| US5731775A (en) * | 1996-06-17 | 1998-03-24 | Lucent Technologies Inc. | Subranging converter with plurality of resistor strings and transistor switches |
| JP2994309B2 (ja) * | 1997-06-25 | 1999-12-27 | 山形日本電気株式会社 | スイッチト・キャパシタ型ｄａ変換回路及びその制御方法及びｌｃｄ駆動制御回路及びｌｃｄ駆動制御方法及びｌｃｄ駆動制御用集積回路 |
| US5886657A (en) * | 1997-08-21 | 1999-03-23 | C-Cube Microsystems | Selectable reference voltage circuit for a digital-to-analog converter |
| US5952948A (en) * | 1997-09-24 | 1999-09-14 | Townsend And Townsend And Crew Llp | Low power liquid-crystal display driver |
| US5969658A (en) * | 1997-11-18 | 1999-10-19 | Burr-Brown Corporation | R/2R ladder circuit and method for digital-to-analog converter |
| GB2333408A (en) * | 1998-01-17 | 1999-07-21 | Sharp Kk | Non-linear digital-to-analog converter |
| JP3779056B2 (ja) * | 1998-01-30 | 2006-05-24 | 富士通株式会社 | 電圧発生回路、及び、ｄ／ａ変換回路 |
-
2000
- 2000-03-31 JP JP2000096964A patent/JP4742401B2/ja not_active Expired - Fee Related
- 2000-10-27 US US09/697,726 patent/US6459395B1/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157127A (ja) * | 1987-12-14 | 1989-06-20 | Matsushita Electric Ind Co Ltd | Ｄ／ａコンバータ |
| JPH0443320A (ja) * | 1990-06-11 | 1992-02-13 | Toshiba Corp | 液晶表示装置 |
| JPH04358418A (ja) * | 1991-06-05 | 1992-12-11 | Asahi Kasei Micro Syst Kk | 多チャンネルｄ／ａ変換器 |
| JPH06208337A (ja) * | 1993-01-13 | 1994-07-26 | Nec Corp | 液晶駆動回路 |
| JPH06303141A (ja) * | 1993-04-09 | 1994-10-28 | Matsushita Electric Ind Co Ltd | デジタル−アナログ変換装置 |
| JPH11338440A (ja) * | 1998-03-23 | 1999-12-10 | Toshiba Corp | 液晶表示素子 |
| JP2000020029A (ja) * | 1998-06-30 | 2000-01-21 | Toshiba Corp | 液晶表示装置 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100707304B1 (ko) * | 2001-06-29 | 2007-04-12 | 삼성전자주식회사 | 전류 출력형 디지털/아날로그 변환기 |
| US6963172B2 (en) | 2002-10-17 | 2005-11-08 | Rohm Co., Ltd. | Organic EL element drive circuit and organic EL display device using the same drive circuit |
| JP2007248639A (ja) * | 2006-03-14 | 2007-09-27 | Nec Lcd Technologies Ltd | 液晶駆動方法及び液晶駆動装置 |
| JP2012208264A (ja) * | 2011-03-29 | 2012-10-25 | Japan Display West Co Ltd | 表示装置および電子機器 |
| US8884996B2 (en) | 2011-03-29 | 2014-11-11 | Japan Display West Inc. | Display device and electronic unit having a plurality of potential lines maintained at gray-scale potentials |
| JP2015084123A (ja) * | 2015-01-21 | 2015-04-30 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN109064989A (zh) * | 2018-09-11 | 2018-12-21 | 惠科股份有限公司 | 驱动装置及其显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6459395B1 (en) | 2002-10-01 |
| JP4742401B2 (ja) | 2011-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4742401B2 (ja) | デジタルアナログ変換回路およびこれを搭載した表示装置 | |
| JP4915841B2 (ja) | 階調電圧発生回路、ドライバｉｃ、及び液晶表示装置 | |
| KR100860632B1 (ko) | 액티브 매트릭스형 표시장치 및 이것을 이용한 휴대단말 | |
| EP2642478B1 (en) | Liquid crystal display device | |
| JP4912466B2 (ja) | 省部品デジタル−アナログデコーダおよびその方法 | |
| US7030869B2 (en) | Signal drive circuit, display device, electro-optical device, and signal drive method | |
| US7079125B2 (en) | Display device driving circuit and display device | |
| JP3812130B2 (ja) | デジタル−アナログ変換器、回路基板、電子機器及び液晶表示装置 | |
| JP4467877B2 (ja) | 表示装置の駆動方法、及び表示装置の駆動回路 | |
| JP2002014656A (ja) | 多階調デジタル映像データを表示するための駆動回路及びその方法 | |
| US7352314B2 (en) | Digital-to-analog converter circuit | |
| JPWO2009011150A1 (ja) | 表示装置およびその駆動方法 | |
| WO2011013416A1 (ja) | 表示回路の駆動装置、表示装置および電子機器 | |
| JP4442455B2 (ja) | 基準電圧選択回路、基準電圧発生回路、表示ドライバ、電気光学装置及び電子機器 | |
| KR101202981B1 (ko) | 액정표시장치용 소스 드라이버 구동회로 | |
| US7616183B2 (en) | Source driving circuit of display device and source driving method thereof | |
| JP3895966B2 (ja) | 表示装置 | |
| JP4576648B2 (ja) | 液晶表示装置 | |
| KR101182300B1 (ko) | 액정표시장치의 구동회로 및 이의 구동방법 | |
| US20080316077A1 (en) | D/a converter | |
| JP3641913B2 (ja) | 表示装置 | |
| JP2006173779A (ja) | デジタルアナログ変換回路および表示装置 | |
| JP2004198672A (ja) | 表示装置および携帯端末 | |
| JP2001242837A (ja) | 液晶表示装置 | |
| JP2001211075A (ja) | Ｄ／ａ変換回路およびそれを用いた表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061013 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20091008 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091008 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091027 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100625 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101021 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110412 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110425 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4742401 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140520 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |