JPS6376620A - デイジタル−アナログ変換装置 - Google Patents
デイジタル−アナログ変換装置Info
- Publication number
- JPS6376620A JPS6376620A JP22308086A JP22308086A JPS6376620A JP S6376620 A JPS6376620 A JP S6376620A JP 22308086 A JP22308086 A JP 22308086A JP 22308086 A JP22308086 A JP 22308086A JP S6376620 A JPS6376620 A JP S6376620A
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- 238000006243 chemical reaction Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100001676 Emericella variicolor andK gene Proteins 0.000 description 1
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は分解能の低いディジタル−アナログ変換手段を
用いながらも入力ディジタルデータをディジタル的に分
割することによって、高分解能のディジタル−アナログ
変換が行い得る装置を提供するものである。
用いながらも入力ディジタルデータをディジタル的に分
割することによって、高分解能のディジタル−アナログ
変換が行い得る装置を提供するものである。
従来の技術
一般的なディジタル−アナログ変換装置としてはR−2
Rラダーネツトワークを用いた装置が有名であるが、M
OS型の集積回路においては抵抗体の抵抗値の問題から
専ら分圧抵抗型のディジタル−アナログ変換装置が多用
されており、その典型的な例がH,U、ポスト氏とに、
ショソベ氏によるアイ・イー・イー・イーのジャーナル
・オブ・ソリッド・ステート・サーキット巻5C−18
第3号第297〜301頁におけるr14ビット単調型
NMO3−D/A変換器J (+(、U PO3T
andK、5CI(OPPE ”八 14 Bit
Monotonic NHO2D/八 Con−
verter、 ”IEEE J、 5olid−3t
ate C1rcuits、 vol。
Rラダーネツトワークを用いた装置が有名であるが、M
OS型の集積回路においては抵抗体の抵抗値の問題から
専ら分圧抵抗型のディジタル−アナログ変換装置が多用
されており、その典型的な例がH,U、ポスト氏とに、
ショソベ氏によるアイ・イー・イー・イーのジャーナル
・オブ・ソリッド・ステート・サーキット巻5C−18
第3号第297〜301頁におけるr14ビット単調型
NMO3−D/A変換器J (+(、U PO3T
andK、5CI(OPPE ”八 14 Bit
Monotonic NHO2D/八 Con−
verter、 ”IEEE J、 5olid−3t
ate C1rcuits、 vol。
5C−18,No、3. pp297−30L Jun
e 1983.以下、文献1と略記する。)に示されて
いる。
e 1983.以下、文献1と略記する。)に示されて
いる。
発明が解決しようとする問題点
ところで、前記文献1に示されるような分圧抵抗型のデ
ィジタル−アナログ変換装置は、複数のタップを有する
抵抗分圧回路と、前記複数のタップと出力端子の間に接
続された複数のスイッチングトランジスタと入力データ
に応じて前記スイッチングトランジスタを個々に導通せ
しめるデコーダを備えているが、一般的に、nビットの
ディジクルーアナログ変換装置を実現するためには20
個のタップとスイッチング回路を必要とする。前記文献
1には粗分圧抵抗回路と密分圧抵抗回路を組み合わせる
ことにより、少ないタップ数で高分解能の変換装置を実
現した例が紹介されているが、粗分圧抵抗回路と密分圧
抵抗回路を結合させるためのスイッチングトランジスタ
のオン抵抗が問題となり、結果的にサイズ(チャネル幅
)の極端に大きなスイッチングトランジスタが必要にな
るなどの問題点を有している。
ィジタル−アナログ変換装置は、複数のタップを有する
抵抗分圧回路と、前記複数のタップと出力端子の間に接
続された複数のスイッチングトランジスタと入力データ
に応じて前記スイッチングトランジスタを個々に導通せ
しめるデコーダを備えているが、一般的に、nビットの
ディジクルーアナログ変換装置を実現するためには20
個のタップとスイッチング回路を必要とする。前記文献
1には粗分圧抵抗回路と密分圧抵抗回路を組み合わせる
ことにより、少ないタップ数で高分解能の変換装置を実
現した例が紹介されているが、粗分圧抵抗回路と密分圧
抵抗回路を結合させるためのスイッチングトランジスタ
のオン抵抗が問題となり、結果的にサイズ(チャネル幅
)の極端に大きなスイッチングトランジスタが必要にな
るなどの問題点を有している。
問題点を解決するための手段
前記した問題点を解決するために本発明のディジタル−
アナログ変換装置は、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段と、ディジタル−アナログ変換手段と、前記分
配手段からの複数のデータを時分割で前記変換手段に供
給するスイッチング手段を備えている。
アナログ変換装置は、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段と、ディジタル−アナログ変換手段と、前記分
配手段からの複数のデータを時分割で前記変換手段に供
給するスイッチング手段を備えている。
作用
本発明では前記した構成によって、タップ数を増加させ
ることなく、また、スイッチングトランジスタのサイズ
を大きくすることなく高精度のディジタル−アナログ変
換装置を得ることができる。
ることなく、また、スイッチングトランジスタのサイズ
を大きくすることなく高精度のディジタル−アナログ変
換装置を得ることができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第1図は本発明の一実施例における10ビツトのディジ
タル−アナログ変換装置のブロック図を示したものであ
る。第1図において、アナログ値に変換するディジタル
データが格納される10ビツトのレジスタ100の出力
のうちLSB (最小位ビット)がアダー200のキャ
リー入力端子201に供給され、L S Bを除く9ビ
ツトのデータが前記アダー200のデータ入力端子群と
ハススイッチャ−300の一方の入力端子群に供給され
ている。また、前記アダー200の出力は前記バススイ
ッチャ−300の他方の入力端子群に供給され、前記パ
ススイッチャ−300からの9ビツトの出力はD−Aネ
ットワーク400に供給され、前記D−Aネットワーク
400の出力がアナログ出力端子50に印加されている
。なお、前記パススイッチャ−300はタイミングジェ
ネレータ500からの方形波信号によって2系統の入力
データを交互に前記D−Aネットワーク400に送出す
るように構成されている。
タル−アナログ変換装置のブロック図を示したものであ
る。第1図において、アナログ値に変換するディジタル
データが格納される10ビツトのレジスタ100の出力
のうちLSB (最小位ビット)がアダー200のキャ
リー入力端子201に供給され、L S Bを除く9ビ
ツトのデータが前記アダー200のデータ入力端子群と
ハススイッチャ−300の一方の入力端子群に供給され
ている。また、前記アダー200の出力は前記バススイ
ッチャ−300の他方の入力端子群に供給され、前記パ
ススイッチャ−300からの9ビツトの出力はD−Aネ
ットワーク400に供給され、前記D−Aネットワーク
400の出力がアナログ出力端子50に印加されている
。なお、前記パススイッチャ−300はタイミングジェ
ネレータ500からの方形波信号によって2系統の入力
データを交互に前記D−Aネットワーク400に送出す
るように構成されている。
以上のように構成されたディジタル−アナログ変換装置
についてその動作を説明する。
についてその動作を説明する。
まず、バススイッチャ−300の一方の入力端子群には
レジスタ100の2ビツト目から10ビツト目までの出
力データ(DI〜D9)が供給され、アダー200はそ
のキャリー入力端子201に供給されるレジスタ100
のLSB出力が“0゛であるときには、入力データをそ
のままパススイッチャ−300の他方の入力端子群に送
出するが、LSB出力が°1゛であるときには入力デー
タをインクリメントしたうえでバススイッチャ−300
の他方の入力端子群に送出する。その結果、LSB出力
が“0″のときにはバススイッチャ−300の両方の入
力端子群に供給される9ビツトのデータは等しくなるが
、L S Bのレベルが“1゛のときにはレジスタ10
0の出力データの上位9ビツトのデータがアダー200
によってインクリメントされたうえでパススイッチャ−
300の片方の入力端子群に供給される。これはレジス
タ100に供給される10ビツトの人力ディジタルデー
タを各々の和がもとの値に等しくなるように2組の9ビ
ツトのデータに分配することにほかならない。たとえば
、人力データとして[0111111111コが与えら
れたときにはパススイッチャ−300の一方の入力端子
群には[011111111]のデータが供給され、他
方の入力端子群には[100000000]のデータが
供給されるがこれらの和はもとのデータに等しくなる。
レジスタ100の2ビツト目から10ビツト目までの出
力データ(DI〜D9)が供給され、アダー200はそ
のキャリー入力端子201に供給されるレジスタ100
のLSB出力が“0゛であるときには、入力データをそ
のままパススイッチャ−300の他方の入力端子群に送
出するが、LSB出力が°1゛であるときには入力デー
タをインクリメントしたうえでバススイッチャ−300
の他方の入力端子群に送出する。その結果、LSB出力
が“0″のときにはバススイッチャ−300の両方の入
力端子群に供給される9ビツトのデータは等しくなるが
、L S Bのレベルが“1゛のときにはレジスタ10
0の出力データの上位9ビツトのデータがアダー200
によってインクリメントされたうえでパススイッチャ−
300の片方の入力端子群に供給される。これはレジス
タ100に供給される10ビツトの人力ディジタルデー
タを各々の和がもとの値に等しくなるように2組の9ビ
ツトのデータに分配することにほかならない。たとえば
、人力データとして[0111111111コが与えら
れたときにはパススイッチャ−300の一方の入力端子
群には[011111111]のデータが供給され、他
方の入力端子群には[100000000]のデータが
供給されるがこれらの和はもとのデータに等しくなる。
一方、バススイッチャ−300はタイミングジェネレー
タ500からの方形波信号に同期してこれらのデータを
交互に切り換えてD−Aネットワーク400に送出する
ので、方形波信号の1周期を基準に考えると、レジスタ
100の出力データのLSBの変化もアナログ出力端子
50に供給される直流電圧に反映され、実質的にD−A
ネットワーク400そのものの分解能の2倍の分解能が
得られることになる。
タ500からの方形波信号に同期してこれらのデータを
交互に切り換えてD−Aネットワーク400に送出する
ので、方形波信号の1周期を基準に考えると、レジスタ
100の出力データのLSBの変化もアナログ出力端子
50に供給される直流電圧に反映され、実質的にD−A
ネットワーク400そのものの分解能の2倍の分解能が
得られることになる。
すなわち、第1図に示したディジタル−アナログ変換装
置は、入力ディジタルデータを各々の和がもとの値に等
しくなるように2組のデータに分配したうえで、これら
の2組のデータを交互にディジタル−アナログ変換器に
供給していることになる。
置は、入力ディジタルデータを各々の和がもとの値に等
しくなるように2組のデータに分配したうえで、これら
の2組のデータを交互にディジタル−アナログ変換器に
供給していることになる。
つぎに、第2図は第1図の装置のより具体的な構成例を
示した論理回路図であり、第1図に示したブロックと同
様の動作をするブロックについては同一図番で示してい
る。第1図に示したディジタル−アナログ変換装置では
ハススイッチャ−300は2組の入力端子群を有してい
るが、第2Mの装置では4組の入力端子群を有しており
、それぞれには第1のアダー200と第2のアダー60
0、第3のアダー700の出力データとレジスタ100
(データラッチ)の上位8ビツトの出力データが供給
されている。また、4ビツトのリングカウンタによって
構成されたタイミングジェネレータ500の各ビットの
出力信号によってパススイッチャ−300を構成する4
組の3ステ一トインバータ群のいずれかがアクティブ状
態にされる。したがって、第2図に示したディジタル−
アナログ変換装置では、レジスタ100に供給される1
0ビツトの入力ディジタルデータを各々の和がもとの値
に等しくなるように4組のデータに分配したうえで、こ
れらの4組のデータを時分割で8ビツトのD−Aネット
ワーク400に供給していることになり、8ビツトの分
解能しか有さないD−Aネットワーク400を用いなが
ら、全体としては10ビツトのディジタル−アナログ変
換装置が得られる。なお、第2図において、アダー20
0.600,700はいずれもそのMSB(最上位ビッ
ト)のキャリーが発生すると全ピントの出力データを一
義的に[111・・・・・・11]に固定するように構
成されているので、レジスタ100に供給される10ビ
ツトの入力データが[111・・・・・・11]であっ
てもアナログ出力端子50の出力電圧が突然0にまで降
下することはない。
示した論理回路図であり、第1図に示したブロックと同
様の動作をするブロックについては同一図番で示してい
る。第1図に示したディジタル−アナログ変換装置では
ハススイッチャ−300は2組の入力端子群を有してい
るが、第2Mの装置では4組の入力端子群を有しており
、それぞれには第1のアダー200と第2のアダー60
0、第3のアダー700の出力データとレジスタ100
(データラッチ)の上位8ビツトの出力データが供給
されている。また、4ビツトのリングカウンタによって
構成されたタイミングジェネレータ500の各ビットの
出力信号によってパススイッチャ−300を構成する4
組の3ステ一トインバータ群のいずれかがアクティブ状
態にされる。したがって、第2図に示したディジタル−
アナログ変換装置では、レジスタ100に供給される1
0ビツトの入力ディジタルデータを各々の和がもとの値
に等しくなるように4組のデータに分配したうえで、こ
れらの4組のデータを時分割で8ビツトのD−Aネット
ワーク400に供給していることになり、8ビツトの分
解能しか有さないD−Aネットワーク400を用いなが
ら、全体としては10ビツトのディジタル−アナログ変
換装置が得られる。なお、第2図において、アダー20
0.600,700はいずれもそのMSB(最上位ビッ
ト)のキャリーが発生すると全ピントの出力データを一
義的に[111・・・・・・11]に固定するように構
成されているので、レジスタ100に供給される10ビ
ツトの入力データが[111・・・・・・11]であっ
てもアナログ出力端子50の出力電圧が突然0にまで降
下することはない。
さらに、第3図は本発明の別の実施例を示した論理回路
図であり、第2図に示した装置では3組のアダーを用い
ることによって10ビツトのデータを4組の8ビツトの
データに分配しているが、第3図の装置では1個のイン
クリメンタ(アダーの変形)800と簡単なデコーダ9
00によって同等の機能を実現しており、たとえば、入
力データの下位2ビツトのデータが[11]であれば、
タイミングジェネレータ500の4クロツクサイクルの
うち3サイクルまでインクリメンタ800の出力データ
がD−Aネットワーク400に供給される。
図であり、第2図に示した装置では3組のアダーを用い
ることによって10ビツトのデータを4組の8ビツトの
データに分配しているが、第3図の装置では1個のイン
クリメンタ(アダーの変形)800と簡単なデコーダ9
00によって同等の機能を実現しており、たとえば、入
力データの下位2ビツトのデータが[11]であれば、
タイミングジェネレータ500の4クロツクサイクルの
うち3サイクルまでインクリメンタ800の出力データ
がD−Aネットワーク400に供給される。
発明の効果
本発明のディジタル−アナログ変換装置は以上の説明か
らも明らかなように、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段(実施例においてはアダー200,600,7
00あるいはインクリメンタ800とデコーダ900に
よって構成されている。)と、ディジタル−アナログ変
換手段(実施例においてはD−Aネットワーク400に
よって構成されている。)と、前記分配手段からの複数
のデータを時分割で前記変換手段に供給するスイッチン
グ手段(実施例においてはパススイッチャ−300によ
って構成されている。)を備えたことを特徴とするもの
で、簡単な構成で高精度のディジタル−アナログ変換装
置を得ることができ、大なる効果を奏する。
らも明らかなように、入力ディジタルデータを各々の和
がもとの値に等しくなるように複数のデータに分配する
分配手段(実施例においてはアダー200,600,7
00あるいはインクリメンタ800とデコーダ900に
よって構成されている。)と、ディジタル−アナログ変
換手段(実施例においてはD−Aネットワーク400に
よって構成されている。)と、前記分配手段からの複数
のデータを時分割で前記変換手段に供給するスイッチン
グ手段(実施例においてはパススイッチャ−300によ
って構成されている。)を備えたことを特徴とするもの
で、簡単な構成で高精度のディジタル−アナログ変換装
置を得ることができ、大なる効果を奏する。
第1図は本発明の一実施例におけるディジタル−アナロ
グ変換装置のブロック図、第2図は第1図の装置の具体
例を示す論理回路図、第3図は本発明の別の実施例を示
す論理回路図である。 200・・・・・・アダー、300・・・・・・パスス
イッチャ−1400・・・・・・D−Aネットワーク。
グ変換装置のブロック図、第2図は第1図の装置の具体
例を示す論理回路図、第3図は本発明の別の実施例を示
す論理回路図である。 200・・・・・・アダー、300・・・・・・パスス
イッチャ−1400・・・・・・D−Aネットワーク。
Claims (1)
- 入力ディジタルデータを各々の和がもとの値に等しくな
るように複数のデータに分配する分配手段と、ディジタ
ル−アナログ変換手段と、前記分配手段からの複数のデ
ータを時分割で前記変換手段に供給するスイッチング手
段を具備してなるディジタル−アナログ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22308086A JPS6376620A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22308086A JPS6376620A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6376620A true JPS6376620A (ja) | 1988-04-06 |
Family
ID=16792524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22308086A Pending JPS6376620A (ja) | 1986-09-19 | 1986-09-19 | デイジタル−アナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6376620A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
-
1986
- 1986-09-19 JP JP22308086A patent/JPS6376620A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
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