JPH02249310A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
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- JPH02249310A JPH02249310A JP4787189A JP4787189A JPH02249310A JP H02249310 A JPH02249310 A JP H02249310A JP 4787189 A JP4787189 A JP 4787189A JP 4787189 A JP4787189 A JP 4787189A JP H02249310 A JPH02249310 A JP H02249310A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 241000257465 Echinoidea Species 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 230000001965 increasing effect Effects 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＤ／Ａ変換装買に関する。
（従来の技術と発明が解決しようとする課題）従来、Ｄ
／Ａ変換装置く以下、Ｄ Ａ、 Ｃど記す）の一つに下
位ビットを抵抗ラダーとした千み電流源型１６ｂｉｔ
ＤＡＣがあり、シリアル入力とゼロ０ｄＢを超えるＳ／
Ｎ 、グリッチレスで９ＱｄＢ以」二の歪率を有してい
る。
／Ａ変換装置く以下、Ｄ Ａ、 Ｃど記す）の一つに下
位ビットを抵抗ラダーとした千み電流源型１６ｂｉｔ
ＤＡＣがあり、シリアル入力とゼロ０ｄＢを超えるＳ／
Ｎ 、グリッチレスで９ＱｄＢ以」二の歪率を有してい
る。
しかし、このＤＡＣをデジタルオーディオ・）−−ブレ
ローダ（以下、ＤＡＴと記す）に用いると、Ｓ／Ｎにお
いて満足すべき値は得られない。
ローダ（以下、ＤＡＴと記す）に用いると、Ｓ／Ｎにお
いて満足すべき値は得られない。
その理由は、入力デシタル信号がデジタルゼロより負側
に１ＬＳＢ減った時の出力アナログ（３ｕｊのレベルが
温度により大きく変動するからである。
に１ＬＳＢ減った時の出力アナログ（３ｕｊのレベルが
温度により大きく変動するからである。
一般に、各ビットに対応して重みイ」けされた抵抗や電
流源を用いたＤＡＣでは、入力デシタル信号のＭＳＢの
値が変化する時が出力アナログ信号のレベル変動となり
、大ぎな変換誤差が出易い。
流源を用いたＤＡＣでは、入力デシタル信号のＭＳＢの
値が変化する時が出力アナログ信号のレベル変動となり
、大ぎな変換誤差が出易い。
第３図はＤＡ変換後の出）〕アナログ信号波形を示して
おり、同図（Ａ＞は高温時（約÷５０″Ｃ）、同図（Ｂ
）は常温時（約÷２０°Ｃ）、同図（Ｃ）は低鵬時（約
−ゼロ°Ｃ）における出力アナログ信号波形（ｉｋＨ７
Ｌグランドレベル±Ｉ ＬＳＢ）を夫々示している。
おり、同図（Ａ＞は高温時（約÷５０″Ｃ）、同図（Ｂ
）は常温時（約÷２０°Ｃ）、同図（Ｃ）は低鵬時（約
−ゼロ°Ｃ）における出力アナログ信号波形（ｉｋＨ７
Ｌグランドレベル±Ｉ ＬＳＢ）を夫々示している。
同図（Ｂ）に示す常温において、入力デシタル信号がデ
ジタルゼロ（１ｋＨｚグランドレベル）より負側にＩＬ
ＳＢ減った時の出力アナログ信号のレベル変動をその外
付は抵抗を調整しても、温度に依存してそのレベルが変
動してしまう。特に、同図（Ｃ）に示す低温時では、出
力アノ゛ログ信号の大小のレベル関係が逆転して、いわ
ゆる１１１調増加性まで失われている。
ジタルゼロ（１ｋＨｚグランドレベル）より負側にＩＬ
ＳＢ減った時の出力アナログ信号のレベル変動をその外
付は抵抗を調整しても、温度に依存してそのレベルが変
動してしまう。特に、同図（Ｃ）に示す低温時では、出
力アノ゛ログ信号の大小のレベル関係が逆転して、いわ
ゆる１１１調増加性まで失われている。
又、こ゛のＤＡＣはグリッチレスと言いながら、ＭＳＢ
の値が変化する前後で、かなり大ぎなグリッチが観測さ
れる。
の値が変化する前後で、かなり大ぎなグリッチが観測さ
れる。
このような変換特性を有するＤＡＣをＤＡＴに用いると
、単にＳ／Ｎの問題だけでなく、＾忠実度再生に対して
悪影響を及ぼすと考えられる。
、単にＳ／Ｎの問題だけでなく、＾忠実度再生に対して
悪影響を及ぼすと考えられる。
この様に、従来のＤ／Ａ変換装置をＤＡＴに用いる立場
から見直してみると、ＤＡＴはＡＤ変模側でデイザ処理
が行なわれない事による、デジタルゼロ時とＩＬＳＢの
み変化づる場合のＳ／Ｎ変化の不自然さが聴感上の大き
な問題白であることが明確となった。
から見直してみると、ＤＡＴはＡＤ変模側でデイザ処理
が行なわれない事による、デジタルゼロ時とＩＬＳＢの
み変化づる場合のＳ／Ｎ変化の不自然さが聴感上の大き
な問題白であることが明確となった。
Ｄ／Ａ変換装置をＤＡＴに用いる際の問題点を整理する
と、次の（１）〜（３）のしのになる。
と、次の（１）〜（３）のしのになる。
（１） 入力デジタル信号のデジタルゼロ時における
ノイズレベルが低過ぎる事の聴感上ｆ＼の悪影Ｉ７テ■
入力デジタル信号のＭＳＢの領が変化する前後の単調
増加性の確保、及び、１ ＬＳＢノ、テップの確保 （３） 入力デジタル信号のＭＳＢの伯が変化する時
に発生するグリッチの除去 （課題を解決するための手段） 上述した課題を解決するために、本発明は下記の（１）
、■♂の構成を有するＤ／Ａ変換装置を提供する。
ノイズレベルが低過ぎる事の聴感上ｆ＼の悪影Ｉ７テ■
入力デジタル信号のＭＳＢの領が変化する前後の単調
増加性の確保、及び、１ ＬＳＢノ、テップの確保 （３） 入力デジタル信号のＭＳＢの伯が変化する時
に発生するグリッチの除去 （課題を解決するための手段） 上述した課題を解決するために、本発明は下記の（１）
、■♂の構成を有するＤ／Ａ変換装置を提供する。
（１）第１のＤ／Ａ変換器と、
この第１のＤ／Ａ変換器に並列接続された第２のＤ／Ａ
変換器と、 前記第１の１〕／Ａ変換器及び前記第２のＤ／Ａ変換器
に用いられるバイアス値を記憶するバイアス量メモリと
、 通常動作の際は、入力データ信号と前記バイアス値とを
比較して得た差分データ信号を出力し、前記入力データ
信号がｎ続してゼロである際には、前記バイアス値を出
力するバイアス量計算部と、通常動作の際、前記バイア
ス量計算部から供給された前記差分デー９１３号の大き
ざが前記第１のＤ／Ａ変換器のカバー蛯囲内である場合
は、前記第１のＤ／Ａ変換器にのみ前記差分データ信号
を出力し、前記カバー範囲を越えている場合には、＋Ｙ
ｉ記バイアスはメモリに新たなバイアス値を記憶し直し
て前記第２のＤ／Ａ変換器にこの新たなバイアス値を出
力すると共に、耐記入力データ信号と前記新たなバイア
ス値とを比較して得た新たな差分データ信号を前記第１
のＤ／Ａ変換器に出力し、前記データ信号が連続してゼ
ロである際、前記バイアス値を前記第１のＤ／Ａ変換器
に出力すると共に、逆極性の前記バイアス値を前記第２
のＤ／Ａ変換器に出力するデータ分配器と、前記第１及
び第２のＤ／Ａ変換器の各出力信号をミキシングするミ
キシング回路とを有する構成にしたことを特徴と１−る
Ｄ／Ａ変換装置。
変換器と、 前記第１の１〕／Ａ変換器及び前記第２のＤ／Ａ変換器
に用いられるバイアス値を記憶するバイアス量メモリと
、 通常動作の際は、入力データ信号と前記バイアス値とを
比較して得た差分データ信号を出力し、前記入力データ
信号がｎ続してゼロである際には、前記バイアス値を出
力するバイアス量計算部と、通常動作の際、前記バイア
ス量計算部から供給された前記差分デー９１３号の大き
ざが前記第１のＤ／Ａ変換器のカバー蛯囲内である場合
は、前記第１のＤ／Ａ変換器にのみ前記差分データ信号
を出力し、前記カバー範囲を越えている場合には、＋Ｙ
ｉ記バイアスはメモリに新たなバイアス値を記憶し直し
て前記第２のＤ／Ａ変換器にこの新たなバイアス値を出
力すると共に、耐記入力データ信号と前記新たなバイア
ス値とを比較して得た新たな差分データ信号を前記第１
のＤ／Ａ変換器に出力し、前記データ信号が連続してゼ
ロである際、前記バイアス値を前記第１のＤ／Ａ変換器
に出力すると共に、逆極性の前記バイアス値を前記第２
のＤ／Ａ変換器に出力するデータ分配器と、前記第１及
び第２のＤ／Ａ変換器の各出力信号をミキシングするミ
キシング回路とを有する構成にしたことを特徴と１−る
Ｄ／Ａ変換装置。
（２）第１のＤ／Ａ変換器と、
この第１のＤ／八へ換晶に並列接続された第２のＤ／Ａ
変換器と、 前記第１のＤ／Ａ変換器及び前記第２のＤ／Ａ変換器に
用いられるバイアス値を記憶するバイアス量メモリと、 通常動作の際は、入力データ信号と前記バイアス値とを
比較して１９た差分データ信号を出力し、前記入力デー
タ信号が連続してゼロである際には、前記バイアス値を
出力するバイアス敏計算部と、通常動作の際、前記バイ
アスｆｆ１ｉ！ｔｒｉ部から供給された前記差分データ
信号の大きさが前記第１のＤ／Ａ変換器のカバー範囲内
である場合は、前記第１のＤ／Ａｔ換器にのみ前記差分
データ信号を出力し、前記カバー範囲を越えている場合
に【ま、前記バイアス量メモリに新たなバイアス値とし
て、前記人力データ信号と前記バイアス喰計算部に接続
されたランダムデータ発生鼎よりのランダムデータ信号
とを加峰した加昏値を′記憶し直して前記第２のＤ／△
変？変転３の新たなバイアス値を出力すると共に、前記
入力データ信号と前記新たなバイアス値とを比較して得
た新たな差分データ信号を前記第１のＤ／Ａ変換器に出
力し、前記データ信号が連続してゼロである際、前記バ
イアス値を前記第１のＤ／Ａ変換器に出力すると共に、
逆極性の前記バイアス値を前記第２のＤ／Ａ変１！ｉ！
！Ｓに出力するデータ分配器と、 前記第１及び第２のＤ／Ａ変換器の各出力信号をミキシ
ング覆るミキシング回路とを有する構成にしたことを特
徴とするＤ／Ａ変換装置。
変換器と、 前記第１のＤ／Ａ変換器及び前記第２のＤ／Ａ変換器に
用いられるバイアス値を記憶するバイアス量メモリと、 通常動作の際は、入力データ信号と前記バイアス値とを
比較して１９た差分データ信号を出力し、前記入力デー
タ信号が連続してゼロである際には、前記バイアス値を
出力するバイアス敏計算部と、通常動作の際、前記バイ
アスｆｆ１ｉ！ｔｒｉ部から供給された前記差分データ
信号の大きさが前記第１のＤ／Ａ変換器のカバー範囲内
である場合は、前記第１のＤ／Ａｔ換器にのみ前記差分
データ信号を出力し、前記カバー範囲を越えている場合
に【ま、前記バイアス量メモリに新たなバイアス値とし
て、前記人力データ信号と前記バイアス喰計算部に接続
されたランダムデータ発生鼎よりのランダムデータ信号
とを加峰した加昏値を′記憶し直して前記第２のＤ／△
変？変転３の新たなバイアス値を出力すると共に、前記
入力データ信号と前記新たなバイアス値とを比較して得
た新たな差分データ信号を前記第１のＤ／Ａ変換器に出
力し、前記データ信号が連続してゼロである際、前記バ
イアス値を前記第１のＤ／Ａ変換器に出力すると共に、
逆極性の前記バイアス値を前記第２のＤ／Ａ変１！ｉ！
！Ｓに出力するデータ分配器と、 前記第１及び第２のＤ／Ａ変換器の各出力信号をミキシ
ング覆るミキシング回路とを有する構成にしたことを特
徴とするＤ／Ａ変換装置。
（実施例）
本発明になるＤ／Ａ変換装置は、例えば、ＤＡＴに用い
られるのに好Ｊなものであり、以下、第１図〜第４図を
参照してその詳細を説明する。
られるのに好Ｊなものであり、以下、第１図〜第４図を
参照してその詳細を説明する。
第１図、第４図は本発明になるＤ／Ａ変換装置の第１．
第２実施例ブロック構成図、第２図は本発明になるＤ／
Ａ！！！換装買のＯＡ変換後の出力アナログ信号波形を
示しており、同図（Ａ）はミキシング回路９の出力波形
、同図（Ｂ）は第１のＤ／Ａ変換器６の出力波形、同図
（Ｃ）は第２のＤ／Ａ変換器７の出力波形を夫々示しで
いる。
第２実施例ブロック構成図、第２図は本発明になるＤ／
Ａ！！！換装買のＯＡ変換後の出力アナログ信号波形を
示しており、同図（Ａ）はミキシング回路９の出力波形
、同図（Ｂ）は第１のＤ／Ａ変換器６の出力波形、同図
（Ｃ）は第２のＤ／Ａ変換器７の出力波形を夫々示しで
いる。
第１図に示すように、本発明になるＤ／△／△装置１は
次の構成部分を有する。即ち、へｔｉ信号をΔ／Ｄ変換
して得たデジタル信号の信号処理を行なった後、１５ｂ
ｉｔデ一タ信号を出力する、例えば信号処理ＬＳＩであ
る信号処理部２と、 この信号処理部２から供給された１６ｂｉｔデ一タ信号
の８倍オーバーサンプリングを行ない１８ｂ目のデータ
信＠Ｄ、を出力するデジタルフィルタ３と、 第１のＤ／Ａ変換器６及び第２のＤ／Ａ変換器７に用い
られるバイアス１ｌｉＯｂｉａｓを記憶するバイアス量
メモリ４と、 通常動作の際、デジタルフィルタ３か１う供給される入
力データ信号Ｄ・とバイアス吊メモリ４から読み出され
るバイアスｆｉｆ［Ｄｂｉａｓとを比較し、その差に応
じた差分データ信号（Ｄ・−Ｄｂｉａｓ＞を出力し、又
、入ツノデータ信号Ｄ・が連続してＵ口である際、バイ
アス（ａＤｂｉａｓを出力するバイアス（ｙ計韓部５ど
、 第１のＤ／Ａ変換器６と、 この第１のＤ／Ａ変換器６に並列接続された第２のＤ／
Ａ変換器７と、 通常動作の際、このバイアス吊泪算部５から供給された
差分データ信号（Ｄ Ｈ−Ｄ ｂｉａｓ＞の大ぎさが第
１のＤ／Ａ変換器６のカバー範囲である±１４ｂｉｔ以
内にある場合は、第１の０／Ａ変換器６にのみ、この差
分データ信号を出力し、又、この差分データ信号の大き
さが第１のＤ／Ａ変換器６のカバー範囲である±１４ｂ
ｉｔを越えた場合には、バイアル間メモリ４に新たなバ
イアス値Ｄｏ１を記憶し直して、第２のＤ／Ａ変換器７
にこの新たなバイアス１ｆｌＤＯ１を出力すると共に、
入力データ信号り、と新たなバイアス値り。１とを比較
して得た新たな等分データ信弓（Ｄ、−Ｄｏｌ）を第１
のＤ／Ａ変換器６に出力し、かつ、人力データ信号り、
が連続してげ口である際、バイアス値Ｄ ｂ ｉ ａ
ｓ ヲ第１のＤ／Ａ変換″５６に出力すると共に、逆極
性のバイアス値（−Ｄ。〉を第２の１〕／Ａ変＃Ｉｊ！
器７に出力するデータ分配器８ど、可変抵抗Ｒ１及び抵
抗Ｒ２でレベル調整された第１の１）／△変換器６の出
力信号と第２のＤ ／ Ａ変換″ａ７の出力信号とをミ
キシングη°るミキシング回路９と、 このミキシング回路９がら得た電流を電圧に変換する帰
還）ｌＸ抗ＲＮ（、アンプ１ｏを備えた電流電ｆＪ：変
換器１１から構成される。
次の構成部分を有する。即ち、へｔｉ信号をΔ／Ｄ変換
して得たデジタル信号の信号処理を行なった後、１５ｂ
ｉｔデ一タ信号を出力する、例えば信号処理ＬＳＩであ
る信号処理部２と、 この信号処理部２から供給された１６ｂｉｔデ一タ信号
の８倍オーバーサンプリングを行ない１８ｂ目のデータ
信＠Ｄ、を出力するデジタルフィルタ３と、 第１のＤ／Ａ変換器６及び第２のＤ／Ａ変換器７に用い
られるバイアス１ｌｉＯｂｉａｓを記憶するバイアス量
メモリ４と、 通常動作の際、デジタルフィルタ３か１う供給される入
力データ信号Ｄ・とバイアス吊メモリ４から読み出され
るバイアスｆｉｆ［Ｄｂｉａｓとを比較し、その差に応
じた差分データ信号（Ｄ・−Ｄｂｉａｓ＞を出力し、又
、入ツノデータ信号Ｄ・が連続してＵ口である際、バイ
アス（ａＤｂｉａｓを出力するバイアス（ｙ計韓部５ど
、 第１のＤ／Ａ変換器６と、 この第１のＤ／Ａ変換器６に並列接続された第２のＤ／
Ａ変換器７と、 通常動作の際、このバイアス吊泪算部５から供給された
差分データ信号（Ｄ Ｈ−Ｄ ｂｉａｓ＞の大ぎさが第
１のＤ／Ａ変換器６のカバー範囲である±１４ｂｉｔ以
内にある場合は、第１の０／Ａ変換器６にのみ、この差
分データ信号を出力し、又、この差分データ信号の大き
さが第１のＤ／Ａ変換器６のカバー範囲である±１４ｂ
ｉｔを越えた場合には、バイアル間メモリ４に新たなバ
イアス値Ｄｏ１を記憶し直して、第２のＤ／Ａ変換器７
にこの新たなバイアス１ｆｌＤＯ１を出力すると共に、
入力データ信号り、と新たなバイアス値り。１とを比較
して得た新たな等分データ信弓（Ｄ、−Ｄｏｌ）を第１
のＤ／Ａ変換器６に出力し、かつ、人力データ信号り、
が連続してげ口である際、バイアス値Ｄ ｂ ｉ ａ
ｓ ヲ第１のＤ／Ａ変換″５６に出力すると共に、逆極
性のバイアス値（−Ｄ。〉を第２の１〕／Ａ変＃Ｉｊ！
器７に出力するデータ分配器８ど、可変抵抗Ｒ１及び抵
抗Ｒ２でレベル調整された第１の１）／△変換器６の出
力信号と第２のＤ ／ Ａ変換″ａ７の出力信号とをミ
キシングη°るミキシング回路９と、 このミキシング回路９がら得た電流を電圧に変換する帰
還）ｌＸ抗ＲＮ（、アンプ１ｏを備えた電流電ｆＪ：変
換器１１から構成される。
さて、」−記の第１のり、／Ａ変ＩＩＪ４器６は、１１
３ｂｉｔの内、下位１５ｂｉｔを受けもっ１６ｂｉｔ
ＤへＣであり、８イ８オーバーサンプリングのスピード
で動作する必要がある。しかし、出力のカバー可能な範
囲は本来の値より２ ｂｉｔ分小さいので、セトリング
タイムのｆｌが本来の値よりも１２ｄＢだけ有利ト”：
；ル、、又、１６ｂｉｔ ＤＡＣヲ１５ｂｉｔ ｉ）だ
１′ｊ使用する理由は、Ｍ Ｓ ｒ３の値を固定して大
きく【グリッチが出ない様にする為である。
３ｂｉｔの内、下位１５ｂｉｔを受けもっ１６ｂｉｔ
ＤへＣであり、８イ８オーバーサンプリングのスピード
で動作する必要がある。しかし、出力のカバー可能な範
囲は本来の値より２ ｂｉｔ分小さいので、セトリング
タイムのｆｌが本来の値よりも１２ｄＢだけ有利ト”：
；ル、、又、１６ｂｉｔ ＤＡＣヲ１５ｂｉｔ ｉ）だ
１′ｊ使用する理由は、Ｍ Ｓ ｒ３の値を固定して大
きく【グリッチが出ない様にする為である。
この第１のＤ／Ａ変換器６の分解能は第２のＤ／Ａ変換
器７０分解能と比較して等しいかそれ以下であり、又、
第２のＤ ／ Ａ、変換器７の出力に対し、正及び負の
ｎ ｂｉｔ分（この場合１４ｂｉｔ分）をカバーする。
器７０分解能と比較して等しいかそれ以下であり、又、
第２のＤ ／ Ａ、変換器７の出力に対し、正及び負の
ｎ ｂｉｔ分（この場合１４ｂｉｔ分）をカバーする。
第２の【〕／Ａ変換器７は、１８ｂｉｔ紹囲すべてを受
ｔノもつ１８ｂｉｔｌ）八Ｃであり、第１のＤ／Ａ変換
器６の動作点を決めるバイアスレベルを出力する。上記
の第１の１〕／Δ変換器６はこのバイアスレベルの±１
４ｂｉｔ範囲を受番ノもつ。第２のＤ／Ａ変換器７の動
作点が一度決まると、第１のＤ／Ａ変換器６はそのカバ
ー範囲内（±１４ｂｉｔ範囲内）にいる限り、出力はそ
のままを保持する。
ｔノもつ１８ｂｉｔｌ）八Ｃであり、第１のＤ／Ａ変換
器６の動作点を決めるバイアスレベルを出力する。上記
の第１の１〕／Δ変換器６はこのバイアスレベルの±１
４ｂｉｔ範囲を受番ノもつ。第２のＤ／Ａ変換器７の動
作点が一度決まると、第１のＤ／Ａ変換器６はそのカバ
ー範囲内（±１４ｂｉｔ範囲内）にいる限り、出力はそ
のままを保持する。
従って、第２のＤ／Ａ、変換器７は、入力データ信号り
、が第１のＤ／Ａ変換器６がカバー可能な範囲を越えた
ときのみ動作するだけであり、ノイズの影響を最小限、
かつランダムノイズ的に処理する１）が出来る。
、が第１のＤ／Ａ変換器６がカバー可能な範囲を越えた
ときのみ動作するだけであり、ノイズの影響を最小限、
かつランダムノイズ的に処理する１）が出来る。
又、第２のＤ ／ Ａ変換器７は［”）、／Ａ変換の全
電圧（流）範囲をカバー刀る／）＜、第′１の０／Ａ変
換器６は全電圧馳囲の一部をカバーする９このにうに、
■記の第１及び第２のＤ／Ａ変換器６．７の各出力信号
が合成されて１つのＤ・′へ変換出力信号を形成１ノる
。
電圧（流）範囲をカバー刀る／）＜、第′１の０／Ａ変
換器６は全電圧馳囲の一部をカバーする９このにうに、
■記の第１及び第２のＤ／Ａ変換器６．７の各出力信号
が合成されて１つのＤ・′へ変換出力信号を形成１ノる
。
−Ｆ記したミキシング回路９及び電流−電圧変換：恨１
１の動作は次の、Ｊニー、’）である、第１．第２の１
〕、／△変換器６，７の各出力は、電流の形で出力され
る。第１の０／Δ変換器６のＩＳ「３に相当１Ｊ−る電
流値は、第２のＤ 、／ Ａ変換器７の約４（８あるの
Ｃ，抵抗Ｒ＋ 、 ｔぐ２のＩｌ（抗分１１２１ににり
調′整しに：１（ミキシングされ、電流−電圧変換され
る。この抵抗値を適当に選、Ｓ；＄によりデジタルぜ日
時のノイズレベルを設定する１ハが出来る。
１の動作は次の、Ｊニー、’）である、第１．第２の１
〕、／△変換器６，７の各出力は、電流の形で出力され
る。第１の０／Δ変換器６のＩＳ「３に相当１Ｊ−る電
流値は、第２のＤ 、／ Ａ変換器７の約４（８あるの
Ｃ，抵抗Ｒ＋ 、 ｔぐ２のＩｌ（抗分１１２１ににり
調′整しに：１（ミキシングされ、電流−電圧変換され
る。この抵抗値を適当に選、Ｓ；＄によりデジタルぜ日
時のノイズレベルを設定する１ハが出来る。
又、ミキシング回路９は第１及び第２の１〕／Ａ変換器
６．７の各分解能とその出力カバー範囲（こ応じて、ミ
キシングの比率が決定される。
６．７の各分解能とその出力カバー範囲（こ応じて、ミ
キシングの比率が決定される。
ここで、第２のＤ ／ Ａ変換器７自体はＭ Ｓ Ｂ
Ｗ４差等の欠点を持っているが、これがＤ／Ａ変換すべ
きデータの最小電圧間隔が１４ｂｉｔ以上あるため、第
２のＤ／Ａ変換器７のみの誤差の影響は１、、２１１１
以下と無視できる値になる。
Ｗ４差等の欠点を持っているが、これがＤ／Ａ変換すべ
きデータの最小電圧間隔が１４ｂｉｔ以上あるため、第
２のＤ／Ａ変換器７のみの誤差の影響は１、、２１１１
以下と無視できる値になる。
又、一つのデジタルデータにス・１し、第１のり、／△
変換器６ど第２のＤ ／ Ａ ｆｆ換器７どのどり）！
する絹（７メ含ｔ！が２１１１組稈あ９．１！Ｉられる
アブログ値はＬ−１枚値にりｊして正規分イ■をＪると
とえられろ。
変換器６ど第２のＤ ／ Ａ ｆｆ換器７どのどり）！
する絹（７メ含ｔ！が２１１１組稈あ９．１！Ｉられる
アブログ値はＬ−１枚値にりｊして正規分イ■をＪると
とえられろ。
従っＣ１［）ＡＣの固体差によりＩＩＪ生１″へが色イ
・１けされる雪の？） １ｊｌｊへの影ソ１が排除出来
る。
・１けされる雪の？） １ｊｌｊへの影ソ１が排除出来
る。
史に、第１の［）／′△変換器６ど第２のＤ／Ａ変換器
７にＪ３いて、大ぎなグリッチが発生するタイミングが
絶対的な入力信号レベルには依存せず、過ノ、のデータ
（バイアス値）と入ノつ信）−ｊレベルとの差によって
決まるため、はぼランダムノイズ化される。
７にＪ３いて、大ぎなグリッチが発生するタイミングが
絶対的な入力信号レベルには依存せず、過ノ、のデータ
（バイアス値）と入ノつ信）−ｊレベルとの差によって
決まるため、はぼランダムノイズ化される。
本発明の第２実Ｒ例になるＤ／Ａ変換装置２０ｉ、！
、第４図に示すように、記述した第１図に示したＤ／Ａ
変換装置１の構成にランダムデータ発生器２１を付加し
たｂのである。前述したものと同一構成部分には同一符
号を付し、その説明を省略する。
、第４図に示すように、記述した第１図に示したＤ／Ａ
変換装置１の構成にランダムデータ発生器２１を付加し
たｂのである。前述したものと同一構成部分には同一符
号を付し、その説明を省略する。
このランダムデータ発生器２１は数ビットのデータ長さ
を有するランダムデータ信号Ｄ をバイアス計ω部５に
供給することにより、このＤ／Ａ変換装買２０の通常動
作の際、バイアス「計算部５から供給された差分データ
信号（１つ・−１） ｂｉａｓ）の大きさが第１のＤ／
Ａ変換器６０カバー範囲内である場合、第１のＤ／Ａ変
換器６にのみこの差分データ仁８を出力し、又、差分Ｙ
−り信ｙ号の大ぎさが第１のＤ／Ａ変換器６のカバー範
囲を越えている場合、バイアス吊メ（す４にＩｉたなバ
イアス値り。１として、入力データ信号Ｄ とバイアス
ｆｉｌ計算部５に接続されたランダムデータ発生器２１
よりのランダムデータ信号Ｄ ｒとを加Ｑした加算値（
４）・→−り、）を記憶し直して第２のｆ） ／ Ａ変
換器７にこの新たなバイアス値り。１−（Ｄ、＋Ｄ、）
を出力すると共に、人力データ信号Ｄ 、と新たなバイ
アス値り。１＝ ＜Ｉ’）、 十Ｆ）、 ）とを比較し
て得た新たな差分データ信号 （Ｄ、 −（Ｄ →−り、））を第１のＤ／Ａ変ｙＡ
器６に出力したものである。
を有するランダムデータ信号Ｄ をバイアス計ω部５に
供給することにより、このＤ／Ａ変換装買２０の通常動
作の際、バイアス「計算部５から供給された差分データ
信号（１つ・−１） ｂｉａｓ）の大きさが第１のＤ／
Ａ変換器６０カバー範囲内である場合、第１のＤ／Ａ変
換器６にのみこの差分データ仁８を出力し、又、差分Ｙ
−り信ｙ号の大ぎさが第１のＤ／Ａ変換器６のカバー範
囲を越えている場合、バイアス吊メ（す４にＩｉたなバ
イアス値り。１として、入力データ信号Ｄ とバイアス
ｆｉｌ計算部５に接続されたランダムデータ発生器２１
よりのランダムデータ信号Ｄ ｒとを加Ｑした加算値（
４）・→−り、）を記憶し直して第２のｆ） ／ Ａ変
換器７にこの新たなバイアス値り。１−（Ｄ、＋Ｄ、）
を出力すると共に、人力データ信号Ｄ 、と新たなバイ
アス値り。１＝ ＜Ｉ’）、 十Ｆ）、 ）とを比較し
て得た新たな差分データ信号 （Ｄ、 −（Ｄ →−り、））を第１のＤ／Ａ変ｙＡ
器６に出力したものである。
これにより、前述のＤ／Ａ変換装置２０では再生される
アナログ値が過去からの人力データ信号Ｄ のみによっ
て決っていたのに対し、このＤ／△変換装置２０におい
ては、この入力データ信号Ｄ・にランダムデータ信号Ｄ
ｒが付加された事により、出生されるアナログ値におり
る入力データ信号Ｄ の影響が減り、Ｊ、り再生音への
色付けの影響をり１除することかできる。
アナログ値が過去からの人力データ信号Ｄ のみによっ
て決っていたのに対し、このＤ／△変換装置２０におい
ては、この入力データ信号Ｄ・にランダムデータ信号Ｄ
ｒが付加された事により、出生されるアナログ値におり
る入力データ信号Ｄ の影響が減り、Ｊ、り再生音への
色付けの影響をり１除することかできる。
以１−の様に、本発明になるＤ／Ａ変換装置は２個のＤ
ＡＣがｎいに欠点をカバーし合う様に動作し、しかし発
生するノイズを可聴帯域内外を含めてほぼ一定かつ適度
り大ぎさのランダムノイズに設定する事が可能である。
ＡＣがｎいに欠点をカバーし合う様に動作し、しかし発
生するノイズを可聴帯域内外を含めてほぼ一定かつ適度
り大ぎさのランダムノイズに設定する事が可能である。
（発明の効果）
ト）ホした構成にＪ二り、本発明にｈる［〕／△変換装
置ｉ￥ ＬＬ、個々のＤ／へ変換装向に存右する誤差を
統８１的に除去できるから、常に安定したＳ 、／ Ｎ
を得ることができ、又、再生されるアナログ信号に入力
データ信紀の影響が減少するので、例えば、これをＤＡ
Ｔに用いると、極めて良好な高忠実度再生を行なうこと
ができる効果がある。
置ｉ￥ ＬＬ、個々のＤ／へ変換装向に存右する誤差を
統８１的に除去できるから、常に安定したＳ 、／ Ｎ
を得ることができ、又、再生されるアナログ信号に入力
データ信紀の影響が減少するので、例えば、これをＤＡ
Ｔに用いると、極めて良好な高忠実度再生を行なうこと
ができる効果がある。
第１図、第４図は本発明になるＤ／Ａ変換装置の第１．
第２実施例ブロック構成図、第２図は本発明になるＤ／
Ａ変換装置のＤＡ変換後の出力アナログ信号波形図、第
３図はＤ／Ａ変換変換比力アナログ信号波形図である。 １．２０・・・ＤＡＣ（Ｄ／△変換装首）、２・・・信
号処理部、３・・・デジタルフィルタ、４・・・バイア
スメモリ、５・・・バイアスミ１篇部、６．７・・・第
１．第２のＤ／Ａ変換器、８・・・データ分配器、９・
・・ミキシング回路、１１・・・電流電圧変換器、 ２１・・・ランダムデータ発生器、 Ｄｏｌ・・・新たなバイアス値、［）ｂｉａｓ・・・バ
イアス値、Ｄ、・・・入力データ信号、 Ｄ、・・・ランダムデータ信号。 第 図 第 図
第２実施例ブロック構成図、第２図は本発明になるＤ／
Ａ変換装置のＤＡ変換後の出力アナログ信号波形図、第
３図はＤ／Ａ変換変換比力アナログ信号波形図である。 １．２０・・・ＤＡＣ（Ｄ／△変換装首）、２・・・信
号処理部、３・・・デジタルフィルタ、４・・・バイア
スメモリ、５・・・バイアスミ１篇部、６．７・・・第
１．第２のＤ／Ａ変換器、８・・・データ分配器、９・
・・ミキシング回路、１１・・・電流電圧変換器、 ２１・・・ランダムデータ発生器、 Ｄｏｌ・・・新たなバイアス値、［）ｂｉａｓ・・・バ
イアス値、Ｄ、・・・入力データ信号、 Ｄ、・・・ランダムデータ信号。 第 図 第 図
Claims (2)
- （１）第１のＤ／Ａ変換器と、 この第１のＤ／Ａ変換器に並列接続された第２のＤ／Ａ
変換器と、 前記第１のＤ／Ａ変換器及び前記第２のＤ／Ａ変換器に
用いられるバイアス値を記憶するバイアス量メモリと、 通常動作の際は、入力データ信号と前記バイアス値とを
比較して得た差分データ信号を出力し、前記入力データ
信号が連続してゼロである際には、前記バイアス値を出
力するバイアス量計算部と、通常動作の際、前記バイア
ス量計算部から供給された前記差分データ信号の大きさ
が前記第１のＤ／Ａ変換器のカバー範囲内である場合は
、前記第１のＤ／Ａ変換器にのみ前記差分データ信号を
出力し、前記カバー範囲を越えている場合には、前記バ
イアス量メモリに新たなバイアス値を記憶し直して前記
第２のＤ／Ａ変換器にこの新たなバイアス値を出力する
と共に、前記入力データ信号と前記新たなバイアス値と
を比較して得た新たな差分データ信号を前記第１のＤ／
Ａ変換器に出力し、前記データ信号が連続してゼロであ
る際、前記バイアス値を前記第１のＤ／Ａ変換器に出力
すると共に、逆極性の前記バイアス値を前記第２のＤ／
Ａ変換器に出力するデータ分配器と、 前記第１及び第２のＤ／Ａ変換器の各出力信号をミキシ
ングするミキシング回路とを有する構成にしたことを特
徴とするＤ／Ａ変換装置。 - （２）第１のＤ／Ａ変換器と、 この第１のＤ／Ａ変換器に並列接続された第２のＤ／Ａ
変換器と、 前記第１のＤ／Ａ変換器及び前記第２のＤ／Ａ変換器に
用いられるバイアス値を記憶するバイアス量メモリと、 通常動作の際は、入力データ信号と前記バイアス値とを
比較して得た差分データ信号を出力し、前記入力データ
信号が連続してゼロである際には、前記バイアス値を出
力するバイアス量計算部と、通常動作の際、前記バイア
ス量計算部から供給された前記差分データ信号の大きさ
が前記第１のＤ／Ａ変換器のカバー範囲内である場合は
、前記第１のＤ／Ａ変換器にのみ前記差分データ信号を
出力し、前記カバー範囲を越えている場合には、前記バ
イアス量メモリに新たなバイアス値として、前記入力デ
ータ信号と前記バイアス量計算部に接続されたランダム
データ発生器よりのランダムデータ信号とを加算した加
算値を記憶し直して前記第２のＤ／Ａ変換器にこの新た
なバイアス値を出力すると共に、前記入力データ信号と
前記新たなバイアス値とを比較して得た新たな差分デー
タ信号を前記第１のＤ／Ａ変換器に出力し、前記データ
信号が連続してゼロである際、前記バイアス値を前記第
１のＤ／Ａ変換器に出力すると共に、逆極性の前記バイ
アス値を前記第２のＤ／Ａ変換器に出力するデータ分配
器と、 前記第１及び第２のＤ／Ａ変換器の各出力信号をミキシ
ングするミキシング回路とを有する構成にしたことを特
徴とするＤ／Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4787189A JPH02249310A (ja) | 1988-12-14 | 1989-02-28 | Ｄ／ａ変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31537988 | 1988-12-14 | ||
| JP63-315379 | 1988-12-14 | ||
| JP4787189A JPH02249310A (ja) | 1988-12-14 | 1989-02-28 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249310A true JPH02249310A (ja) | 1990-10-05 |
Family
ID=26388077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4787189A Pending JPH02249310A (ja) | 1988-12-14 | 1989-02-28 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249310A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
| JPS58152355A (ja) * | 1982-03-05 | 1983-09-09 | Jeol Ltd | レンズ電流設定回路 |
| JPS6211324A (ja) * | 1985-07-09 | 1987-01-20 | Teac Co | デイジタル−アナログ変換方法 |
| JPH01198830A (ja) * | 1988-02-03 | 1989-08-10 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
-
1989
- 1989-02-28 JP JP4787189A patent/JPH02249310A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
| JPS58152355A (ja) * | 1982-03-05 | 1983-09-09 | Jeol Ltd | レンズ電流設定回路 |
| JPS6211324A (ja) * | 1985-07-09 | 1987-01-20 | Teac Co | デイジタル−アナログ変換方法 |
| JPH01198830A (ja) * | 1988-02-03 | 1989-08-10 | Matsushita Electric Ind Co Ltd | ディジタル・アナログ変換装置 |
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