JP2007013775A - 積分器およびそれを備えるδςモジュレータ - Google Patents

Abstract

【課題】遅延を低減しつつ精度を高めることが可能な積分器およびそれを備えるΔΣモジュレータを提供する。
【解決手段】加算器１へは信号Ａが入力される。遅延素子４からは点Ｐを通り信号Ｂが出力される。遅延素子４の出力部は点Ｐ，Ｑを通り加算器２の入力部へフィードバック接続される。また、遅延素子４の出力部は点Ｐ，Ｑ，Ｒを通り遅延素子５の入力部へ接続される。遅延素子５の出力部は加算器３の入力部へ接続される。加算器３の出力部は加算器１の入力部へフィードバック接続される。また、遅延素子４の出力部は点Ｐ，Ｑ，Ｒを通り加算器３の入力部へフィードバック接続される。
【選択図】図１

Description

本発明は、積分器およびそれを備えるΔΣモジュレータに関し、特に、信号経路に遅延素子を挿入された積分器およびそれを備えるΔΣモジュレータにおいて遅延を低減するための技術に関する。

現在、オーディオ機器や通信機器用のＡ／Ｄコンバータ（ＡＤＣ）やＤ／Ａコンバータ（ＤＡＣ）には、オーバーサンプリングΔΣ変換方式が広く用いられている。一般にΔΣモジュレータは、遅延素子（ｚ^-1）、積分器（Ｉｎｔ）、加算器（Ａｄｄ）、および量子化器（Ｑ）から構成される。

特許文献１には、従来のオーバーサンプリングＤ／Ａコンバータの例が、特許文献２，３には、従来のΔΣ変換の例が、それぞれ開示されている。

特開平５−２５２０４４号公報 特開２００２−５７７３２号公報 特開２００１−２３７７０９号公報

各遅延素子は、モジュレータの速度性能を緩和するために、しばしば各積分器の信号経路に挿入される。量子化器で生じる量子化ノイズがモジュレーションを受け、高域に押し出されることで、少ないビット数の量子化器で高精度なＡＤＣやＤＡＣを実現する。すなわち、低ビットの量子化器で生じた大きな量子化誤差を高域に押し出すことで、帯域内（低域）のノイズ量を低減し、高精度化を図っている。

近年、特に通信分野において、広帯域高精度のΔΣコンバータが要求されている。このような要求を満足するために、しばしば、オーバーサンプル比（ＯＳＲ）が小さく、高次のモジュレータが用いられている。すなわち、オーバーサンプル比を小さく抑えることにより帯域を確保し、高次化することで精度を確保する。

しかしながら、次数が上がるにつれ必要な積分器が増え多段に接続されていくため、上述したような信号経路に遅延素子を挿入された積分器の構成においては、信号経路に入る遅延素子の数が増加する。これは、信号が入力されてから出力されるまでに時間がかかることを意味する。例えば、１個の遅延素子を有する積分器を２個直列に接続した２次モジュレータでは、信号成分が出力されるまでに、２クロックの遅延が生じる（ｚ^-2）。この遅延は、低ＯＳＲで高次なモジュレータになるほど、モジュレータ全体に与える影響が大きくなり、無視できないものになるという問題点があった。

本発明は以上の問題点を解決するためになされたものであり、遅延を低減しつつ精度を高めることが可能な積分器およびそれを備えるΔΣモジュレータを提供することを目的とする。

本発明に係る積分器は、第一遅延素子と、第一遅延素子から出力される第一遅延信号を第一遅延素子へ正帰還入力させる第一フィードバックループと、第一遅延素子から出力される第一遅延信号を第一遅延素子へ負帰還入力させる第二フィードバックループと、第一遅延素子から出力される第一遅延信号を第一遅延素子へ正帰還入力させる、第一フィードバックループとは異なる第三フィードバックループと、第二フィードバックループ上に配置され第一遅延素子と同じ遅延値を有する第二遅延素子とを備える。

本発明に係る積分器は、第一遅延素子と、第一遅延素子から出力される第一遅延信号を第一遅延素子へ正帰還入力させる第一フィードバックループと、第一遅延素子から出力される第一遅延信号を第一遅延素子へ負帰還入力させる第二フィードバックループと、第一遅延素子から出力される第一遅延信号を第一遅延素子へ正帰還入力させる、第一フィードバックループとは異なる第三フィードバックループと、第二フィードバックループ上に配置され第一遅延素子と同じ遅延値を有する第二遅延素子とを備える。従って、一段で構成される積分器でありながら二段分の積分器の特性を有するので、伝達特性における遅延ｚ^-1の次数を低減することが可能である。よって、遅延を低減しつつ精度を高めることができるという効果を奏する。

本発明に係る積分器は、一段で構成される積分器でありながら、二段分の積分器の特性を有し、かつ従来の二段分の積分器に比べて遅延が小さい（すなわち伝達関数に含まれるｚ^-1の次数が少ない）ことを特徴とする。以下では、その各実施の形態について詳細に説明する。なお、以下の説明においては、一段分の積分器の特性を有する積分器を一次積分器と呼び、二段分の積分器の特性を有する積分器を二次積分器と呼ぶ。

＜実施の形態１＞
図１は、実施の形態１に係る２次積分器１０の構成を示す回路図である。

２次積分器１０は、加算器１〜３と遅延素子４〜５とを備える。加算器１〜２および遅延素子４は、この順に直列に接続されている。遅延素子４〜５は、フリップフロップ回路からなり、遅延ｚ^-1を有する素子である。なお、以下の説明では、加算器は、負の加算すなわち減算を行うものも含んでいる。

図１において、加算器１へは信号Ａが入力される。遅延素子４からは点Ｐを通り信号Ｂが出力される。遅延素子４の出力部は点Ｐ，Ｑを通り加算器２の入力部へフィードバック接続される（フィードバックループａ）。また、遅延素子４の出力部は点Ｐ，Ｑ，Ｒを通り遅延素子５の入力部へ接続される。遅延素子５の出力部は加算器３の入力部へ接続される。加算器３の出力部は加算器１の入力部へフィードバック接続される。また、遅延素子４の出力部は点Ｐ，Ｑ，Ｒを通り加算器３の入力部へフィードバック接続される（フィードバックループｂ）。

図１に示されるように、加算器３においては、フィードバックループｂを介して入力される信号Ｂから、遅延器５を介して入力される信号ｚ^-1Ｂが減算され、信号（１−ｚ^-1）Ｂとして加算器１へ入力される。

すなわち、遅延素子４は本発明に係る第一遅延素子として信号経路上（信号Ａ，Ｂ間）に配置されており、遅延素子５は本発明に係る第二遅延素子として機能している。また、正帰還のフィードバックループａは本発明に係る第一フィードバックループとして機能し、遅延素子５を含む負帰還のフィードバックループは本発明に係る第二フィードバックループとして機能し、正帰還のフィードバックループｂは本発明に係る第三フィードバックループとして機能している。

従って、図１における信号Ａ，Ｂは、ｚ変換を用いた下記の式（１）を満たしている。

式（１）を変形することにより、下記の式（２）が得られる。これにより、２次積分器１０における伝達関数Ｂ／Ａが求められる。

図２は、２次積分器１０の有効性を説明するための他の２次積分器１１の構成を示す回路図である。図２（ａ）に示される２次積分器１１は、図２（ｂ）に示される１次積分器１２を２個直列に接続させたものである。図２（ｂ）において、信号Ａ，Ｂは、下記の式（３）を満たしている。

式（３）を変形することにより、下記の式（４）が得られる。これにより、１次積分器１２における伝達関数Ｂ／Ａが求められる。

２次積分器１１における伝達関数Ｂ／Ａは、１次積分器１２における伝達関数を二乗することにより得られ、下記の式（５）のように表される。

図２（ａ）に示される２次積分器１１は、２個の遅延回路が直列に配置されているので、信号Ａ，Ｂ間の遅延が大きい。一方、図１に示される２次積分器１０は、２個の遅延回路４，５が並列に配置されているので、式（２）で信号Ａに掛かる関数の分子におけるｚ^-1の次数を、式（５）で信号Ａに掛かる関数の分子におけるｚ^-1の次数より小さくし、信号Ａ，Ｂ間の遅延を低減することが可能となる。

このように、本実施の形態に係る２次積分器１０は、一段で構成される積分器でありながら、二段分の積分器の特性を有している。従って、伝達特性における遅延ｚ^-1の次数を低減することが可能であるので、遅延を低減しつつ精度を高めることができるという効果を奏する。

＜実施の形態２＞
実施の形態１に係る２次積分器１０を用いることにより、入力信号と出力信号との間の遅延を低減しつつ精度を高めた２次ΔΣモジュレータを構成することが可能である。

図３は、本実施の形態に係る２次ΔΣモジュレータ１００の構成を示す回路図である。

図３において、２次ΔΣモジュレータ１００は、加算器２０と、図１に示される２次積分器１０と、量子化器３０とを、この順に直列に接続して構成されている。量子化器３０においては、量子化誤差ｑが生じる。

加算器２０へは信号Ｘが入力される。量子化器３０からは点Ｐを通り信号Ｙが出力される。量子化器３０の出力部は点Ｐを通り加算器２０の入力部へフィードバック接続される（第四フィードバックループ）。

図３に示されるように、加算器２０においては、入力される信号Ｘから、フィードバックループを介して入力される信号Ｙが減算され、２次積分器１０へ入力される。従って、図３における信号Ｘ，Ｙは、下記の式（６）を満たしている。

式（６）を変形することにより、下記の式（７）が得られる。これにより、２次ΔΣモジュレータ１００における伝達特性が求められる。なお、式（７）に示される関数Ｈ₁（ｚ）は、下記の式（８）に示されるような多項式である。

図４は、２次ΔΣモジュレータ１００の有効性を説明するための他の２次ΔΣモジュレータ１０１の構成を示す回路図である。

図４に示される２次ΔΣモジュレータ１０１は、図３に示される２次ΔΣモジュレータ１００において、１個の２次積分器１０に代えて、図２（ｂ）に示される１次積分器１２を２個配置させたものである。

図４において、信号Ｘ，Ｙは、下記の式（９）を満たしている。

式（９）を変形することにより、下記の式（１０）が得られる。これにより、２次ΔΣモジュレータ１０１における伝達特性が求められる。

図４に示される２次ΔΣモジュレータ１０１は、２個の１次積分器１２が直列に配置されているので、信号Ｘ，Ｙ間の遅延が大きい。一方、図３に示される２次ΔΣモジュレータ１００は、１個の２次積分器１０のみが配置されているので、式（７）で信号Ｘに掛かる関数の分子におけるｚ^-1の次数を式（１０）で信号Ｘに掛かる関数の分子におけるｚ^-1の次数より小さくし、信号Ｘ，Ｙ間の遅延を低減することが可能となる。

このように、本実施の形態に係る２次ΔΣモジュレータ１００では、伝達特性における遅延ｚ^-1の次数を低減することが可能であるので、遅延を低減しつつ精度を高めることができるという効果を奏する。

＜実施の形態３＞
実施の形態１に係る図１の２次積分器１０は、３個のフィードバックループで、式（２）に示されるような伝達特性を実現する。しかし、このような伝達特性は、乗算器を用いることにより、２個のフィードバックループでも実現可能である。

図５は、実施の形態３に係る２次積分器１０’の構成を示す回路図である。

図５に示される２次積分器１０’は、図１に示される２次積分器１０において、乗算器４０を配置させることにより、フィードバックループａ，ｂを１個のフィードバックループａ’にまとめ、加算器３を省いたものである。乗算器４０は、入力される信号をビットシフトにより２倍にして出力する。

図５において、加算器１へは信号Ａが入力される。遅延素子４からは点Ｐを通り信号Ｂが出力される。遅延素子４の出力部は点Ｐ，Ｑを通り乗算器４０の入力部に接続される。乗算器４０の出力部は加算器２の入力部へフィードバック接続される（フィードバックループａ’）。また、遅延素子４の出力部は点Ｐ，Ｑ，Ｒを通り遅延素子５の入力部へ接続される。遅延素子５の出力部は加算器１の入力部へフィードバック接続される。

図５に示されるように、入力された信号Ａは、加算器１において信号ｚ^-1Ｂを減算された後に、加算器２において信号２Ｂを加算される。

すなわち、正帰還のフィードバックループａ’は本発明に係る第一フィードバックループとして機能する。

従って、図５における信号Ａ，Ｂは、下記の式（１１）を満たしている。

この式（１１）は、実施の形態１に係る式（１）と同一である。すなわち、図５に示される２次積分器１０’は、図１に示される２次積分器１０と同様に、式（２）で表されるような伝達特性を有する。

図６は、本実施の形態に係る２次ΔΣモジュレータ１００’の構成を示す回路図である。図６に示される２次ΔΣモジュレータ１００’は、図３に示される２次ΔΣモジュレータ１００において、２次積分器１０に代えて２次積分器１０’を配置させたものであり、２次ΔΣモジュレータ１００と同様に、式（７）で表されるような伝達特性を有する。

このように、本実施の形態に係る２次積分器１０’は、実施の形態１に係る２次積分器１０において、加算器３を省き乗算器７０を加えることにより３個のフィードバックループを２個にまとめている。上述したように、乗算器４０は単にビットシフトのみを行うものであるので、素子を追加する必要はない。従って、実施の形態１の効果に加えて、加算器の個数を低減することにより回路規模を小さくできるという効果を奏する。

＜実施の形態４＞
実施の形態３に係る図６の２次ΔΣモジュレータ１００’は、１個の２次積分器１０’を備えている。この２次積分器１０’を複数個直列に接続させることにより、高次ΔΣモジュレータを構成することが可能となる。

図７は、実施の形態４に係る４次ΔΣモジュレータ２００の構成を示す回路図である。図７に示される４次ΔΣモジュレータ２００は、図６に示される２次ΔΣモジュレータ１００’において、２次積分器１０’と量子化器３０との間に、加算器５０およびもう１個の２次積分器１０’を直列に接続させたものである。

図７に示されるように、加算器２０においては、入力される信号Ｘから、フィードバックループを介して入力される信号Ｙが減算され、一方の２次積分器１０’へ入力される。加算器５０においては、一方の２次積分器１０’から出力される信号から、フィードバックループを介して入力される信号Ｙが減算され、他方の２次積分器１０’へ入力される。従って、図７における信号Ｘ，Ｙは、下記の式（１２）を満たしている。

式（１２）を変形することにより、下記の式（１３）が得られる。これにより、４次ΔΣモジュレータ２００における伝達特性が求められる。なお、式（１３）に示される関数Ｈ₂（ｚ）は、下記の式（１４）に示されるような多項式である。

図８は、４次ΔΣモジュレータ２００の有効性を説明するための他の４次ΔΣモジュレータ２０１の構成を示す回路図である。

図８に示される４次ΔΣモジュレータ２０１は、図７に示される４次ΔΣモジュレータ２００において、２個の２次積分器１０’に代えて、図２（ｂ）に示される１次積分器１２を４個配置させたものである。

図８において、信号Ｘ，Ｙは、下記の式（１５）を満たしている。

式（１５）を変形することにより、下記の式（１６）が得られる。これにより、４次ΔΣモジュレータ２０１における伝達特性が求められる。なお、式（１６）に示される関数Ｈ₃（ｚ）は、下記の式（１７）に示されるような多項式である。

図８に示される４次ΔΣモジュレータ２０１は、４個の１次積分器１２が直列に配置されているので、信号Ｘ，Ｙ間の遅延が大きい。一方、図７に示される４次ΔΣモジュレータ２００は、２個の２次積分器１０’のみが配置されているので、式（１３）で信号Ｘに掛かる関数の分子におけるｚ^-1の次数を式（１６）で信号Ｘに掛かる関数の分子におけるｚ^-1の次数より小さくし、信号Ｘ，Ｙ間の遅延を低減することが可能となる。

このように、本実施の形態に係る４次ΔΣモジュレータ２００では、伝達特性における遅延ｚ^-1の次数を低減することが可能であるので、遅延を低減しつつ精度を高めることができるという効果を奏する。

なお、上述においては、２個の２次積分器１０’を用いた４次ΔΣモジュレータ２００について説明したが、２個に限らず、ｎ（ｎは自然数）個の２次積分器１０’を用いることで、（２ｎ）次ΔΣモジュレータを構成することが可能である。あるいは、ｎ個の２次積分器１０’および既存の１次積分器を用いることで、（２ｎ＋１）次ΔΣモジュレータを構成することが可能である。すなわち、３次以上の任意の次数を有するΔΣモジュレータにおいて、２次積分器１０’（または２次積分器１０）を用いることにより、遅延を低減しつつ精度を高めることができる。

＜実施の形態５＞
実施の形態４では、実施の形態３に係る図６の２次ΔΣモジュレータ１００’において２次積分器１０’を複数個直列に接続させることにより高次ΔΣモジュレータを構成させる場合について説明した。しかし、実施の形態３に係る図６の２次ΔΣモジュレータ１００’および実施の形態１に係る図３の２次ΔΣモジュレータ１００は、複数個をカスケード接続させることによっても、高次ΔΣモジュレータを構成させることが可能である。

図９は、実施の形態５に係る４次ΔΣモジュレータ２０２の構成を示す回路図である。図９に示される４次ΔΣモジュレータ２０２は、図３の２次ΔΣモジュレータ１００を２個カスケード接続させたものである。本実施の形態においては、説明の都合上、これらをそれぞれ２次ΔΣモジュレータ１００ａ，１００ｂと呼ぶ。すなわち、２次ΔΣモジュレータ１００ａは、加算器２０ａと、２次積分器１０ａと、量子化器３０ａとをこの順に直列に接続して構成されており、２次ΔΣモジュレータ１００ｂは、加算器２０ｂと、２次積分器１０ｂと、量子化器３０ｂとをこの順に直列に接続して構成されている。量子化器３０ａ，３０ｂからは、それぞれ、点Ｐ_a，Ｐ_bを通り信号Ａ，Ｂが出力される。また、量子化器３０ａにおいては量子化誤差ｑ_aが、量子化器３０ｂにおいては量子化誤差ｑ_bが、それぞれ生じるものとする。

図９において、量子化器３０ａへ入力される入力信号と量子化器３０ａから出力される出力信号とは、それぞれ、点Ｒ，Ｑで分岐され、加算器６０へ入力される。加算器６０においては、この入力信号からこの出力信号を差し引くことにより値（−ｑ_a）を求め、加算器２０ｂへ入力させる。従って、式（７）を用いることにより、下記の式（１８），（１９）が得られる。

また、２次ΔΣモジュレータ１００ａから出力された信号Ａは、遅延素子８０において遅延ｚ^-1を与えられた後に加算器７０へ入力され、２次ΔΣモジュレータ１００ｂから出力された信号Ｂは、量子化誤差ｑ_aを相殺するためのエラー補正回路（Error Cancellation Logic)９０において遅延（１−ｚ^-1）²を与えられた後に加算器７０へ入力される。加算器７０は、入力されたこれらの信号を加算し信号Ｙとして出力する。従って、図９における信号Ｘ，Ｙは、下記の式（２０）を満たしている。

式（１８）〜（１９）を用いて式（２０）を変形することにより、下記の式（２１）が得られる。これにより、４次ΔΣモジュレータ２０２における伝達特性が求められる。

図９に示される４次ΔΣモジュレータ２０２は、２個の２次積分器１０のみが配置されているので、実施の形態４と同様に、式（２１）で信号Ｘに掛かる関数の分子におけるｚ^-1の次数を式（１６）で信号Ｘに掛かる関数の分子におけるｚ^-1の次数より小さくし、入力される信号Ｘ，Ｙ間の遅延を低減することが可能となる。

このように、本実施の形態に係る４次ΔΣモジュレータ２０２では、伝達特性における遅延ｚ^-1の次数を低減することが可能であるので、実施の形態４と同様に、遅延を低減しつつ精度を高めることができるという効果を奏する。

なお、上述においては、シングルビットのモジュレータについて図示を行ったが、シングルビットに限らず、マルチビット量子化器を有するモジュレータにおいても、本発明を適用することにより、遅延を低減しつつ精度を高めることが可能である。

実施の形態１に係る２次積分器の構成を示す回路図である。 実施の形態１に係る２次積分器の有効性を説明するための他の２次積分器の構成を示す回路図である。 実施の形態２に係る２次ΔΣモジュレータの構成を示す回路図である。 実施の形態２に係る２次ΔΣモジュレータの有効性を説明するための他の２次ΔΣモジュレータの構成を示す回路図である。 実施の形態３に係る２次積分器の構成を示す回路図である。 実施の形態３に係る２次ΔΣモジュレータの構成を示す回路図である。 実施の形態４に係る４次ΔΣモジュレータの構成を示す回路図である。 実施の形態４に係る４次ΔΣモジュレータの有効性を説明するための他の４次ΔΣモジュレータの構成を示す回路図である。 実施の形態５に係る４次ΔΣモジュレータの構成を示す回路図である。

符号の説明

１〜３，２０，５０〜７０ 加算器、４〜５，８０ 遅延素子、１０〜１１ ２次積分器、１２ １次積分器、３０ 量子化器、４０ 乗算器、９０ エラー補正回路、１００〜１０１ ２次ΔΣモジュレータ、２００〜２０２ ４次ΔΣモジュレータ、Ａ，Ｂ，Ｘ，Ｙ 信号、Ｐ，Ｑ，Ｒ 点、ａ，ｂ フィードバックループ、ｑ 量子化誤差。

Claims (5)

1. 第一遅延素子と、
   前記第一遅延素子から出力される第一遅延信号を前記第一遅延素子へ正帰還入力させる第一フィードバックループと、
   前記第一遅延素子から出力される第一遅延信号を前記第一遅延素子へ負帰還入力させる第二フィードバックループと、
   前記第一遅延素子から出力される第一遅延信号を前記第一遅延素子へ正帰還入力させる、前記第一フィードバックループとは異なる第三フィードバックループと、
   前記第二フィードバックループ上に配置され前記第一遅延素子と同じ遅延値を有する第二遅延素子と
   を備える積分器。
2. 第一遅延素子と、
   前記第一遅延素子から出力される第一遅延信号を前記第一遅延素子へ正帰還入力させる第一フィードバックループと、
   前記第一遅延素子から出力される第一遅延信号を前記第一遅延素子へ負帰還入力させる第二フィードバックループと、
   前記第一フィードバックループ上に配置され前記第一遅延信号を二倍にして出力する乗算器と、
   前記第二フィードバックループ上に配置され前記第一遅延素子と同じ遅延値を有する第二遅延素子と
   を備える積分器。
3. 請求項１又は請求項２に記載の積分器を備えるΔΣモジュレータであって、
   前記積分器から出力される信号を量子化する量子化器と、
   前記量子化器から出力される信号を前記積分器へ負帰還入力させる第四フィードバックループと
   をさらに備えるΔΣモジュレータ。
4. 請求項３に記載のΔΣモジュレータであって、
   前記積分器は、複数個が直列に配置される
   ΔΣモジュレータ。
5. 請求項３に記載のΔΣモジュレータを複数個カスケード接続した
   ΔΣモジュレータ。
   

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