JP2006166049A - スペクトラム拡散クロック発生装置 - Google Patents

Abstract

【課題】 回路規模の増大を抑止しながら、滑らかなスペクトラム拡散クロックを発生することができる装置の提供。
【解決手段】 クロック入力端子（１）から入力されるクロック信号と制御信号（アップ信号６やダウン信号７）とを入力し、制御信号に応じて出力クロック信号の位相を調整して出力する位相補間器（４）と、クロック入力端子から入力されるクロック信号を入力して計数し計数結果に基づき出力クロック信号の位相を可変させるための制御信号（アップ信号６やダウン信号７）を位相補間器（４）に対して出力する制御回路（６０）を備え、位相補間器（４）からの出力クロック信号の位相が時間とともに変動され、所定の周波数範囲で周波数変調される。ＳＳＣ制御端子（８）から入力される周波数変調開始信号及び周波数変調停止信号に対して、急激な周波数変動を伴うことなく切り替えが行われる。
【選択図】 図６

Description

本発明は、クロック発生回路に関し、特に、スペクトラム拡散クロック発生器（Spread Spectrum Clock Generator）に関する。

電子装置内のクロック発生器が単一の周波数を発生すると、該周波数と高調波で輻射が大きくなるため、周波数変調することで不要輻射のピークを低減し、ＥＭＩ（Electro-Magnetic Interference）を低減するスペクトラム拡散クロック発生器が用いられている。

この種の従来のスペクトラム拡散クロック発生器として、一般に、パルススワロー分周器を帰還カウンタに設けたＰＬＬ（Phase Locked Loop）が用いられている（例えば下記非特許文献１参照）。このＰＬＬは、分周数として、ＡとＡ−１（正整数）の２つを用意し、ＡとＡ−１とを切り替えて周波数変調を実現したものであり、ＡとＡ−１の割合を、予め定められた一定期間毎に変更することで、平均周波数ｆを変化させることにより、スペクトラム拡散クロックを生成している。

パルススワロー分周器を帰還カウンタに設けたＰＬＬにおいて、ＰＬＬの入力には、分周器を切り替えた時に、１クロック分のステップ位相誤差が入力される。ＰＬＬは、負帰還系であるため、入力されたステップ位相誤差により、過渡応答を引き起こす。また、負帰還系のダンピングファクタが大きいと、過渡応答により規格外にクロック周波数が変化することも予想される。一方、ダンピングファクタが小さいと系の安定性が、損なわれる可能性もある。さらに、スペクトラム拡散クロック発生器の特性がパルススワロー分周器の制御とステップ位相誤差により過渡応答の総合特性で決定されるため、設計パラメータが多数存在し、最適化設計に費やされる工数が増大する。

なお、下記非特許文献１記載のＰＬＬでは、パルススワロー分周器を備え、ポストフィルタを用いることで滑らかな特性を得るようにしているが、ＰＬＬの特性変動に対する情報（対策）の開示は無い。

なお、複数のプログラムカウンタを備えたＰＬＬと周波数変調回路を有する拡散スペクトルクロック生成回路も知られている（例えば特許文献２参照）。

また、互いに位相差を有するｍ相のクロック信号を生成するクロック生成部と、クロック生成部で生成したｍ相のクロック信号の一つを順次選択して、第２のクロック信号を生成する選択処理部と、選択処理部から得られる第２のクロック信号の位相が所定の範囲内で変動し、スペクトラム上のピークが分散するように選択処理部に制御信号を供給するディザーリング制御部を備えたクロック発生装置も知られている（例えば下記特許文献１参照）。下記特許文献１には、ｍ組のクロック発生器として遅延回路やリング発振器を備えている。図１２は、下記特許文献１に記載されている、リング発振器１１０を用いて５相クロックを生成するクロック生成部の構成を示す図である。図１２に示すように、５段の反転遅延回路１１１〜１１５をリング状に接続し、各段の出力からバッファ１１６〜１２０を介して５相のクロックｃ０〜ｃ４が取り出される。なお、１２１〜１２５は分周回路である。

下記特許文献１に記載されているように、例えば複数相（ｍ相）のクロック信号を発生するために複数組の遅延回路等、複数組（ｍ組）のクロック発生器を用いる従来技術では、集積回路上に遅延回路を構成すると、電源電圧変動、動作温度等により、遅延回路の遅延量が変動する。よって、位相の異なるｍ組のクロック発生器は、この変動量を吸収すべく、ｍ組以上の遅延回路を準備する必要が生じる。このため、制御が複雑になり、遅延回路の遅延量の微調整が必要となる。

また、下記特許文献１に記載の構成では、クロック発生器を、クロックの位相の進み又は遅れに対応してｍ組（図１２では５組）用意しているが、クロックの位相が一周期まわる時に、同じ遅延量で、滑らかに繋がることが好ましい。しかしながら、前述した遅延量の微調整や、ｍ組以上のクロック発生器を用いるため、滑らかに繋げることが難しい。

そして、図１２に示したように、リング発振器１１０により位相の異なるｍ組のクロックを発生する場合、ｍ組のリング発振器の個数が少ない時は、技術的に可能であるが、周波数の安定化には、ＰＬＬ (Phase locked Loop) 技術等が必要になる。また、位相の異なるｍ組のクロック発生器の個数を多くして、位相分解能を細かく調整しようとすると、リング発振器の発振周波数が低下し、所要の周波数が得られなくなる。
また、位相補間器と、クロック入力端子から入力されるクロック信号を入力して計数しこの計数結果に基づいて出力クロック信号の位相を可変させる為の制御信号を位相補間器に出力する制御回路を備え、位相補間器からの出力クロック信号の位相が時間とともに変動され、所定の周波数範囲で周波数変調されるようにした、クロック発生装置も知られている。（例えば、下記非特許文献３参照）
M.Sugawara,T.Ishibashi, K.Ogasawara, M.Aoyama, M.Zwerg, S.Glowinski, Y.Kameyama, T,Yanagita, M.Fukaishi, S.Shimoyama, T.Ishibashi, and T.Noma,"1.5Gbps, 5150 ppm Spread Spectrum SerDes PHY with a 0.3mW, 1.5Gbps Level Detector for Serial ATA", Symposium on VLSI Circuits Digest of Technical Papers 5-3 、Fig.1，June/2002 S．Sidiropoulos and Mark Horowitz et al.,"A semi−digital delay locked loop with unlimited phase shift capability and 0.08-400MHz operating range," ISSCC 1997 p.p 332−333 M.Aoyama, K.Ogasawara, M.Sugawara, T.Ishibashi, T.Ishibashi, S.Shimoyama, K.Yamaguchi, and T.Yanagita, "3Gbps, 5000ppm Spread Spectrum SerDes PHY with frequency tracking Phase Interpolator for Serial ATA", Symposium on VLSI Circuits Digest of Technical Papers 8-4 、Fig.2，June/2003 特開２００１−１４８６９０号公報（第３頁、第５頁、第３図、第１１図） 特開平７−２３５８６２公報（第９−１０頁、第６、７、８、９図） 特開２００２−１９０７２４号公報（第８−９頁、第６図）

また、スペクトラム拡散クロックとして動作している時に一時的にスペクトラム拡散機能を停止し、その後ある時刻経過後に再度スペクトラム拡散クロックを供給させる動作が要求されるようになってきた。この動作は可逆的に切り替えることも要求されるため、スペクトラム拡散クロック機能の有り無しを滑らかに遷移することも要求されるようになってきた。これらの機能は従来のスペクトラム拡散クロック発生器には含まれておらず、切り替え時に周波数の過渡的変化を生じ通信が遮断してしまうこともあった。非特許文献３のシステムではスペクトラム拡散クロックの制御機能はあるものの、クロック周波数はこの制御により急激な変動を伴う問題を有していた。

したがって、本発明は、上記問題点に鑑みて創案されたものであって、その主たる目的は、パルススワロー分周器、ＶＣＯ(電圧制御発振器)等を用いず、回路規模の増大を抑止しながら、滑らかなスペクトラム拡散クロックを発生することができ、スペクトラム拡散クロック機能の有り無しを滑らかに遷移することが可能なクロック発生装置を提供することにある。

前記目的を達成する本発明の１つのアスペクトに係るスペクトラム拡散クロック発生装置は、入力クロック信号と制御信号とを入力し、前記制御信号にしたがって出力クロック信号の位相を可変させて出力する位相補間器と、前記入力クロック信号を入力して計数し、前記計数結果に基づき前記出力クロック信号の位相を可変させ、前記入力クロック信号を周波数変調するための前記制御信号を生成し、前記位相補間器に対して出力する制御回路と、を備え、前記制御回路は、任意のタイミングで入力される周波数変調開始信号に応答して、前記出力クロック信号の周波数が前記入力クロック信号の周波数と等しいタイミングで前記周波数変調をおこなう前記制御信号の出力を開始し、任意のタイミングで入力される周波数変調停止信号に応答して、前記出力クロック信号の周波数が前記入力クロック信号の周波数と等しいタイミングで前記周波数変調をおこなう前記制御信号の出力を停止することを特徴とする。

かかる構成の本発明によれば、位相補間器から、滑らかなスペクトラム拡散クロックを得ることができる。また、入力クロック信号の周波数と出力クロック信号の周波数が一致するタイミングで、周波数変調の有無を切り替える構成としたため、急激な周波数変動なく切り替えができる。

以上説明したように、本発明によれば、パルススワロー分周器、ＶＣＯ等を用いることなく、位相補間器と制御回路（コントローラ）を用いてスペクトラム拡散クロック発生器を実現することができる。

また、本発明によれば、位相補間器にアップ信号やダウン信号が入力されたときのクロック出力のステップ位相誤差は、位相補間器の位相分解能で規定されるため、滑らかなスペクトラム拡散クロックを生成することができる。

さらに、本発明によれば、入力クロックを分周した分周クロックで制御回路を動作させる構成としたことにより、制御回路の動作周波数を低減し、このため、より高い周波数のクロックに対する周波数変調を実現可能としている。

さらに、本発明によれば、スペクトラム拡散クロック機能の有り無しを滑らかに遷移することが可能となる。

本発明の実施の形態について説明する。まず、本発明の参考例の原理を説明し、つづいて実施例に即して説明する。

図１は、本発明の第１の参考例の構成を示す図である。図１を参照すると、本参考例は、位相補間器４と、コントローラ３（「ＳＳＣコントローラ」ともいう）を備え、入力端子１から入力されたクロック信号は、位相補間器４とコントローラ３に共通に入力される。

コントローラ３は、入力クロック信号に基づき生成したタイミング信号５を出力する。また、コントローラ３は、入力クロック信号を計数し、該計数結果に基づき、位相補間器４に対してその出力クロック信号の位相を所定量進めさせるように指示するアップ信号６、及び／又は、位相補間器４に対してその出力クロック信号の位相を所定量遅らせるように指示するダウン信号７を出力する制御を行う。より詳細には、コントローラ３は、該入力クロック信号の１周期の所定倍の期間毎に、入力クロック信号の計数結果に基づき、アップ信号６／ダウン信号７を、所定回数出力する制御を行う。なお、コントローラ３の構成・動作については、後に詳述される。

位相補間器４は、タイミング信号５で規定される所定のタイミング（タイミング信号５の立ち上がり又は立ち下がりのタイミング）における、コントローラ３からのアップ信号６やダウン信号７の極性に基づき、出力クロック信号の位相を進めるか、あるいは遅らせる。なお、図１に示す例では、単に説明の簡単化のために、単相のクロック信号が位相補間器４に入力されているが、単相クロックに限定されるものでなく、２相クロック、あるいは４相、８相クロック等の多相クロックを用いてもよいことは勿論である。

本参考例において、位相補間器４からの出力クロック信号の位相の進み及び遅れの単位は、位相補間器４における分解能によって決定される。以下の説明では、位相補間器４の分解能は、入力端子１に入力されるクロック信号の１周期（＝Ｔｏ）に対してＮ分の１、すなわち、Ｔｏ／Ｎ（ただしＮは所定の正整数）であるとする。

位相補間器４は、コントローラ３から出力されるタイミング信号５の立ちあがりエッジで、ダウン信号７が論理１であるとき、出力クロック信号の位相を所定量遅らせる。このとき、位相補間器４で遅らせる位相量は、例えば単位分解能分（Ｔｏ／Ｎ）とされ、その結果、出力クロック信号の周期は、Ｔｏ＋（１／Ｎ）×Ｔｏとなる。

また、位相補間器４は、コントローラ３から出力されるタイミング信号５の立ちあがりエッジでアップ信号６が論理１のとき、出力クロック信号の位相を所定量進ませる。このとき、位相補間器４で進ませる位相量は、例えば単位分解能分（Ｔｏ／Ｎ）とされ、その結果、出力クロック信号の周期は、Ｔｏ−（１／Ｎ）×Ｔｏとなる。

本参考例によれば、このように、コントローラ３からのアップ信号６とダウン信号７により、位相補間器４の出力クロックの周期が可変制御される。すなわち、出力クロック信号の周波数が変調され、スペクトラム拡散クロックが生成される。以下、スペクトラム拡散クロックの生成の具体例について詳述する。

入力端子１から入力されるクロック信号の周波数をｆｏとし、１周期をＴｏとすると、周波数ｆｏと周期Ｔｏは、次式（１）の関係が成り立つ。

ｆｏ ＝ １／Ｔｏ …（１）

基準となるクロックの周期数（例えば入力クロック信号又はその分周クロックのサイクル数）をｋ（ただし、ｋは所定の正整数）とする。期間ｋ×Ｔｏ内における、出力クロック信号の位相を遅らせるダウン信号７の数と、出力クロック信号の位相を進ませるアップ信号６の数との差をｎとする（すなわち、ダウン信号７が論理１（活性化状態）である回数と、アップ信号６が論理１（活性化状態）である回数との差）。この差ｎは、次式（２）で表される。

ｎ ＝（ダウン信号の数）−（アップ信号の数） … （２）

基準周期数ｋにおけるダウン信号７とアップ信号６の数の差がｎであるときの、基準周期数ｋにおける出力クロック信号の平均周期をＴ<平均>とすると、

ｋ×Ｔ<平均>＝ｋ×Ｔｏ＋（ｎ／Ｎ）×Ｔｏ

が成り立ち、周期数ｋにおける平均周波数ｆ<平均>＝１／Ｔ<平均>より、ｆ<平均>は、次式（３）で与えられる。

ｆ<平均>＝ｋ／｛ｋ×Ｔｏ＋（ｎ／Ｎ）×Ｔｏ｝
＝（１／Ｔｏ）×（ｋ×Ｎ）／（ｋ×Ｎ＋ｎ）
…（３）

ここで、ｎの値は、−ｋ≦ｎ≦ｋである。

上式（３）から、
・ｎが正値のとき、ｆ<平均>はｆｏ（＝１／Ｔｏ）よりも小、
・ｎが負値のとき、ｆ<平均>はｆｏよりも大、
・ｎが零値のとき、ｆ<平均>＝ｆｏ、
となる。

コントローラ３は、このｎを制御する。すなわち、コントローラ３は、入力クロック信号に基づき、ｎ（基準周期数ｋにおけるダウン信号７とアップ信号６の数の差）を、−ｋ≦ｎ≦ｋの範囲内で、時間の推移とともに増減させる制御を行う。

時刻ｔにおける、過去ｋの周期数内のｎ（ダウン信号７とアップ信号６の数の差）の個数をｎ（ｔ）と表すと、ｎ（ｔ）は、周期数ｋ内のｎの平均個数となる。このとき、時刻ｔにおける平均周波数をｆ（ｔ）とすると、ｆ（ｔ）は、次式（４）で表せる。

ｆ（ｔ） ＝ （１／Ｔｏ）×（ｋ×Ｎ）／（ｋ×Ｎ＋ｎ（ｔ））
… （４）

上式（４）は、ｆ（ｔ）が周波数変調されていることを示している。例えば、周波数（１／Ｔｏ）を１００ＭＨｚ、位相補間器４における分解能Ｎを６４、周期数ｋを１００として、基準周期数ｋ毎に、ｎ（ｔ）が増減し、−ｋ≦ｎ（ｔ）≦ｋの間を往復する例について以下に説明する。

上式（４）から、周波数変調は、最小９８．４６ＭＨｚ、最大１０１．５９ＭＨｚである。

コントローラ３におけるｎ（ｔ）の制御として、例えば初期値０から、基準周期数ｋ毎にｎ（ｔ）を例えば１つ減少させ、ｋ×ｋ×Ｔｏ（１００μｓｅｃ）の時点で、ｎ（ｔ）＝−ｋとなり、ｆ（ｔ）は最大値１０１．５９ＭＨｚとなる。そこから、基準周期数ｋ毎に、ｎ（ｔ）を例えば１つ増加させ、３×ｋ×ｋ×Ｔｏ（３００μｓｅｃ）の時点で、ｎ（ｔ）＝＋ｋとなり、ｆ（ｔ）は最小値９８．４６ＭＨｚとなる。そこから、基準周期数ｋ毎に、ｎ（ｔ）を例えば１つ減少させ、４×ｋ×ｋ×Ｔｏ（４００μｓｅｃ）の時点でｎ（ｔ）＝０となる。上記シーケンスが周波数変調の１周期Ｔｆｍを構成し、周期Ｔｆｍ毎に、上記シーケンスが繰り返される。

したがって、周波数変調の１周期Ｔｆｍは、次式（５）より求まる。

Ｔｆｍ ＝ ４×ｋ×ｋ×Ｔｏ … （５）

上式（５）から周期Ｔｆｍは、４００μｓｅｃとなり、出力端子２から出力される出力クロック信号は周波数として、２．５ｋＨｚで周波数変調されたスペクトラム拡散クロックになる。

図２は、本参考例において、時間軸上の周波数変調結果を示す図であり、横軸は時間、縦軸は平均周波数ｆ（ｔ）である。図２からも、２．５ｋＨｚ（周期Ｔｆｍ＝４００μｓｅｃ）で周波数変調されていることがわかる。なお、図２において、時点Ａ、Ｂ、Ｃ、Ｄは、１００μｓｅｃ（＝ｋ×ｋ×Ｔｏ）、２００μｓｅｃ（＝２×ｋ×ｋ×Ｔｏ）、３００μｓｅｃ（＝３×ｋ×ｋ×Ｔｏ）、４００μｓｅｃ（４×ｋ×ｋ×Ｔｏ）であり、それぞれの時点での基準周期数ｋあたりの平均周波数ｆ（ｔ）は、１０１．５９ＭＨｚ、１００ＭＨｚ、９８．４６ＭＨｚ、１００ＭＨｚである。

本参考例においては、タイミング信号５と入力クロック信号は、同じ周波数であるものとして説明した。クロック周波数が高くなると、コントローラ３の動作周波数も高くなるため、コントローラ３のクロック入力部に、プリ分周器（図１では図示されない：後述される図３のプリ分周器２１参照）を設け、動作周波数を抑えることが必要となる。プリ分周器の分周比をｍとすると、タイミング信号５、アップ信号６、及びダウン信号７は、それぞれ分周され、動作周波数を抑えることができる。

プリ分周器を備えた構成において、上式（４）及び上式（５）は、式中のＴｏをｍ×Ｔｏで置き換えることで求まる。プリ分周比ｍを４とし、ｆｏを４００ＭＨｚとすると、周波数の変調度が同一であり、変調周波数が４００ＭＨｚのスペクトラム拡散クロックを実現することができる。

次に、本発明の第２の参考例について説明する。図３は、本発明の第２の参考例の構成を示す図である。図３には、図１におけるコントローラ３の構成の一例が示されている。なお、図３において、図１と同一又は同等の要素には同一の参照番号が付されている。以下では、コントローラ３の構成及び動作について説明する。

図３を参照すると、コントローラ３は、プリ分周器２１と、ｋカウンタ２２と、アップダウンカウンタ２３と、アップダウンコントローラ２４と、を備えている。以下、各構成要素について説明する。

プリ分周器２１は、入力端子１からの入力クロック信号を入力し、入力クロック信号を分周比ｍにて分周して、分周クロックをタイミング信号５として出力する。プリ分周器２１から出力されるタイミング信号５は、基準となる周期数ｋをカウントするためのｋカウンタ２２に供給されるとともに、位相補間器４、及びアップダウンコントローラ２４にも供給される。

ｋカウンタ２２は、タイミング信号５をｋ個カウントする毎に、ｋカウント出力信号２５を出力する。ｋは前述した基準周期数ｋに対応し、本参考例では、基準周期数ｋは、分周クロックであるタイミング信号５のｋサイクルに相当する。ｋカウンタ２２からのｋカウント出力信号２５は、アップダウンカウンタ２３に入力される。ｋカウンタ２２は、ｋカウント出力信号２５を出力すると、カウント値を零にオートクリアし、再び、タイミング信号５のカウントを行う。ｋカウンタ２２のｋカウント値２６は、アップダウンコントローラ２４に入力される。

アップダウンカウンタ２３は、ｋカウント出力信号２５を受けて、アップダウンを繰り返す。すなわち、ｋカウント出力信号２５の入力を受け、カウンタ初期値（例えば零）から、順次アップカウントし、カウント値が所定の値ｌに達した場合、次のｋカウント出力信号２５の入力から、ｌ−１、ｌ−２、…と順次ダウンカウントし、カウント値が−ｌに達した場合、次のｋカウント出力信号２５の入力から、−ｌ＋１、−ｌ＋２、…、０、１、２と、所定の値ｌまでアップカウントするという動作を、繰り返して行う。アップダウンカウンタ２３のカウント値２７は、アップダウンコントローラ２４に入力される。

アップダウンコントローラ２４は、入力されるｋカウント値２６とカウント値２７との組み合わせにより、アップ信号６又はダウン信号７を、プリ分周器２１からのタイミング信号５に同期して、位相補間器４に出力する。

位相補間器４は、コントローラ３からのアップ信号６及びダウン信号７に基づき、入力クロックを周波数変調した出力クロック信号をスペクトラム拡散クロック信号として出力する。

図３において、プリ分周器２１は、コントローラ３の動作の周期を入力クロック信号の周期Ｔｏから、ｍ×Ｔｏに変換する。ｋカウンタ２２は、プリ分周器２１の分周クロックであるタイミング信号５を入力して、基準となる周期数ｋをカウントする。また、アップダウンカウンタ２３は、周期ｋ×ｍ×Ｔｏ毎に、ｋカウンタ２２から出力されるｋカウンタ出力信号２５により、アップカウント又はダウンカウント動作を行う。

本参考例において、アップダウンカウンタ２３は、カウント数がｌとされており、前記した第１の参考例とは、アップダウンカウンタ２３の値が異なる。図１及び図２を参照して説明した前記第１の参考例では、アップダウンカウンタ２３のカウント数はｋ（すなわち、基準周期数ｋと同一値）とされる。

本参考例において、出力クロック信号の周波数変調度は、上式（４）において、ｎ（ｔ）の変動範囲を、−ｌ≦ｎ（ｔ）≦ｌに置き換えることで、求められる。

また、本参考例における周波数の変調周期Ｔｆｍ２は、次式（６）から求まる。

Ｔｆｍ２＝ ４×ｋ×ｌ×ｍ×Ｔｏ … （６）

ただし、ｋは周期数、ｍは分周値、ｌはアップダウンカウンタ２３のカウント数、Ｔｏは入力クロックの１周期である。

本参考例において、コントローラ３は、前記参考例と同様、位相補間器４に供給するアップ信号６又はダウン信号７の値、したがってｎ（ｔ）を制御する。例えば、ｎ（ｔ）＝０から、基準周期数ｍ×ｋ毎に、ｎ（ｔ）を例えば１つ減少させ、ｋ×ｌ×ｍ×Ｔｏの時点でｎ（ｔ）＝−ｌとなり（ｆ（ｔ）＝１０１．５９ＭＨｚ）、づづいて基準周期数ｍ×ｋ毎に、ｎ（ｔ）を例えば１つ増加させ、３×ｋ×ｌ×ｍ×Ｔｏの時点でｎ（ｔ）＝＋ｌとなり（ｆ（ｔ）＝９８．４６ＭＨｚ）、つづいて、基準周期数Ｍ×ｋ毎に、ｎ（ｔ）を例えば１つ減少させ、４×ｋ×ｌ×ｍ×Ｔｏの時点でｎ（ｔ）＝０となるようなシーケンス制御を、周期Ｔｆｍ２を単位に行う。なお、本参考例のコントローラ３において、ｌ＝ｋ、ｍ＝１とした場合、周波数変調の時間推移は、図２に示した例と一致する。

本参考例によれば、ｋとｌのカウント値を、適宜変更することで、周波数変調度と、変調周期とを最適に設定することができる。

以上説明したように、本参考例によれば、分解能Ｎの位相補間器４と、コントローラ３とを用いてスペクトラム拡散クロック発生装置を実現しており、位相補間器４にアップ信号６やダウン信号７が入力されたときの出力クロックのステップ位相誤差は、Ｔｏ/Ｎで決まるため、滑らかなスペクトラム拡散クロック発生装置を実現することができる。またコントローラ３では、入力クロックを分周したクロックを用いているため、コントローラ３の動作周波数を抑えることができ、高速クロックに対応可能とされている。

次に、本発明の第３の参考例について説明する。前記第１及び第２の参考例では、位相補間器４に供給するアップ信号６とダウン信号７の組み合わせにより、周波数変調を実現している。これに対して、本発明の第３の参考例は、ダウン信号７のみを用いて周波数変調を実現したものである。以下では、まず、本発明の第３の参考例を適用して好適とされる装置について概説し、つづいて、第３の参考例の構成、及び周波数変調動作を説明する。

近時、動作周波数の高速化が進み、並列型インタフェースバスのビット間スキュー規格が厳しくなってきている。バスを多数縦続接続すると、バスのビット間スキューが規格外となり、通信に支障をきたすことが起き始めている。例えばハードディスクとＣＰＵを接続するＩＤＥインタフェース（「ＡＴＡインタフェース」とも呼ばれる）では、ＡＴＡ１００までは並列バスインタフェースが使用されていた。更に高速なＡＴＡ１３３の検討も行われているが、原理的にビット間スキューの発生しないシリアルインタフェースの開発が着目された。ＳＡＴＡ(Ｓｅｒｉａｌ ＡＴＡ）は第一世代の通信速度が１．５Ｇｂｐｓのシリアルインタフェース規格である。その通信速度は、連続したハイレベルやローレベルを除くため、８Ｂ１０Ｂ変換回路が使われる関係で、１２０ＭＢ／ｓとなり、ＡＴＡ１００の１００ＭＢ／ｓより高速となる。また開発のロードマップとして、２年毎に通信速度を倍にする計画が発表されており、将来の高速化が容易に実現出来るインタフェース規格とみられている。ＳＡＴＡは、事務所や家庭内で広く使われるパーソナルコンピュータやサーバに用いられるインタフェースのためＥＭＩ対策が規格の中に盛り込まれている。

「ダウンスプレッド」と呼ばれる規格では、クロックの中心周波数に対して、−５０００ｐｐｍだけ、周波数変調を変調周波数３０ｋＨｚから３３ｋＨｚの間でかけることにより、クロック周波数の電力ピークを約７ｄＢ低減することを狙っている。

本発明の第３の参考例のクロック発生装置は、スペクトラム拡散がダウン方向のシステムに適用して好適としたものである。図４は、本発明の第３の参考例の構成を示す図である。図４において、図３と同一又は同等の要素には、同一の参照符号が付されている。図４を参照すると、本参考例は、コントローラ３１と位相補間器３２が、図３に示した前記第２の参考例と相違している。以下では、主に、前記第２の参考例との相違点について説明する。

図４を参照すると、本参考例において、コントローラ３１は、位相補間器３２への出力信号として、ダウン信号７のみを出力する。

本参考例では、基準周期数ｐを、周波数のダウン、アップ制御の単位となるクロック周期数に対応させて定義している。これに対して、前記第１、第２の参考例では、基準周期数ｋを、周波数のダウン、アップ制御の単位となるクロック周期数の１／２に対応させている。また、本参考例において、基準周期数ｐで規定される期間（ｍ×ｐ×Ｔｏ）に、コントローラ３１から位相補間器３２に出力されるダウン信号７とアップ信号（ただし、アップ信号の出力回数は０）の差であるｎ（上式（２）参照）は、０≦ｎ≦２×ｌとされる。これに対して、前記第１の参考例では、−ｋ≦ｎ≦ｋとされ、前記第２の参考例では、−ｌ≦ｎ≦ｌに設定されている。

本参考例において、位相補間器３２は、コントローラ３１から出力されるダウン信号７を受け、ダウン信号７にしたがって、位相を調整した出力クロック信号を出力する。

本参考例のコントローラ３１の基本的な構成と動作は、前記第２の参考例のコントローラ３とほぼ同様であるが、前述したように、ダウン信号７のみを出力する構成とされており、プリ分周器２１と、プリ分周器２１からのタイミング信号５をカウントするｐカウンタ３３と、アップダウンカウンタ２３と、コントローラ３１を備え、コントローラ３１は、プリ分周器２１（分周数＝ｍ）からのタイミング信号５と、アップダウンカウンタ２３のカウント値出力２７と、ｐカウンタ３３のカウント値３５を入力し、タイミング信号５で規定されるタイミングに、ダウン信号７を出力する。

図３に示した前記第２の参考例においてアップ信号６の数が最大出力される時（ｎ（ｔ）＝−ｌ）に、本参考例では、アップ信号は出力されない。

また、図３に示した前記第２の参考例において、アップ信号６とダウン信号７が現れない時（ｎ（ｔ）＝０）に、本参考例では、コントローラ３１から出力されるダウン信号７は、基準周期数ｍ×ｐ内に、ｌ個出力される。

本参考例において、ダウン信号７の数が最大となる時（図５の時点Ｅ）に、コントローラ３１から、基準周期数ｍ×ｐに出力されるダウン信号７の数は、２×ｌとなる。

本参考例について具体的な設計値を例に説明する。

プリ分周器２１の分周数ｍとして、ｍ＝４を採用した。分周数ｍは、その値が大きいほど、ｐカウンタ３３、アップダウンカウンタ２３やコントローラ３１の動作速度を低減することができる。しかしながら、分周数ｍの値が大きすぎると、位相変調が粗くなる。周波数変調度と分周数ｍは、次式（７）で表せる。ただし、次式（７）は、最大周波数変調時に、ダウン信号７を出力し続けるという前提で成り立つ。

周波数変調度 ＝ １／（ｍ×Ｎ） …（７）

分解能Ｎ＝６４の位相補間器３２を用いると、分周数ｍと周波数変調度は、下記の表１のようになる。

プリ分周器２１の分周数ｍ、ｐカウンタ３３のカウント数ｐ、アップダウンカウンタ２３のカウント数ｌと、変調周波数との間には、次式（８）の不等式が成り立つ。なお、式（８）において、０．０３３、０．０３は、それぞれ変調周波数３３ＫＨｚ、３０ＫＨｚをＭＨｚの単位として表したものであり、１５００は１．５ＧＨｚをＭＨｚの単位として表したものである。

1500/0.033 ≦ ２×ｍ×ｐ×ｌ ≦ 1500/0.03
… （８）

上式（８）について説明しておく。１クロック周期をＴｏ（＝１／（１５００×１０６））とすると、本参考例の１変調周期Ｔｆｍ３は、次式（９）で与えられる。

Ｔｆｍ３＝２×ｍ×ｐ×ｌ×Ｔｏ …（９）

よって、１変調周期Ｔｆｍ３が、１／（３３×１０３）以上、１／（３０×１０３）以下であるという条件から、上式（８）が導かれる。

本参考例において、コントローラ３１は、位相補間器３２に供給するダウン信号７の値、したがってｎ（ｔ）を制御する。例えば、ｎ（ｔ）＝０（例えば図５の時点Ｆ参照）から、基準周期数ｍ×ｐ毎に、ｎ（ｔ）を順次増加させ、ｍ×ｐ×ｌ×Ｔｏの時点（例えば図５の時点Ｅ参照）でｎ（ｔ）＝２×ｌとなり、つづいて、基準周期数ｍ×ｐ毎に、ｎ（ｔ）を順次減少させ、２×ｍ×ｐ×ｌ×Ｔｏの時点（例えば図５の時点Ｇ参照）でｎ（ｔ）＝０となるようなシーケンス制御を、周期Ｔｆｍ３単位に行う。

上式（８）において、簡単のため、ｐ＝ｌと仮定して、ｍ＝４として、解くと、

75.38 ≦ ｐ＝ｌ ≦ 79.05 …（１０）
となる。

不等式（１０）を満たすｐ、ｌのうち、ｐ＝ｌ＝７７を採用すると、変調周波数は、３１．６２ｋＨｚとなる。

図５は、本参考例において、ｍ＝４、ｐ＝ｌ＝７７の場合の、時間領域での周波数変調の一例を示す図である。図５に示すように、最大変調周波数を１．５ＧＨｚ（＝１／Ｔｏ）に設定した波形（三角波）となる。最小変調周波数（図５の時点Ｅ）は、１４９４．２ＭＨｚとなる。

本発明の第３の参考例の変形例として、図４のコントローラ３１は、位相補間器３２へ出力する制御信号として、ダウン信号７の代わりに、アップ信号のみを出力する構成としてもよい。この変形例において、プリ分周器２１、ｐカウンタ３３、アップダウンカウンタ２３は、図４に示したものと同様とされる。位相補間器３２は、コントローラ３１から出力されるアップ信号を受け、アップ信号にしたがって、位相を調整した出力クロック信号を出力する。

あるアプリケーションにおいてはスペクトラム拡散クロックを使ったり使わなかったりすることがある。このアプリケーションにおいて、スペクトラム拡散クロックから標準クロックに切り替える時またはその逆動作時にクロック周波数が急激に変動すると通信遮断の可能性がある。従来のシステムではスペクトラム拡散クロックの制御機能はあるものの、クロック周波数はこの制御により急激な変動を伴う問題を有していた。

本発明の第１の実施例を図６に示す。図６は第１の参考例１のシステムにＳＳＣ制御端子８を設け、このＳＳＣ制御端子を制御することにより、スペクトラム拡散クロックから標準クロックに切り替える時、またはその逆動作時にクロック周波数が急激に変動することを回避し滑らかに遷移することが可能となる。図６において図１と同じ所は同じ番号を用いている。図６において、ＳＳＣ制御端子８はＳＳＣコントローラ６０に接続されている。ＳＳＣコントローラ６０はＳＳＣ制御端子８の論理レベルに応じてスペクトラム拡散クロックから標準クロックに切り替える時、またはその逆動作時にクロック周波数が急激に変動することを回避し滑らかに遷移する機能を有している。

図６において、ＳＳＣ制御端子８の制御によりＳＳＣコントローラ６０の周波数制御は図７のように制御される。図７において（ａ）はＳＳＣ制御端子８の制御電圧を表しｈｉｇｈレベルの時に出力端子２からスペクトラム拡散クロックが出力される。ＳＳＣ制御端子８の制御電圧がｌｏｗレベルの時は出力端子２から標準クロックが出力される。（ｂ）はＳＳＣコントローラ６０の周波数制御の状態を表している。（ｃ）は従来のシステムにおいてＳＳＣ制御を行った時に出力端子２からスペクトラム拡散クロックが出力される状態を示している。図７から分かるように時刻ｔ1とｔ６の状態遷移点において急激な出力周波数変動が生じている。（ｄ）は本発明によるＳＳＣ制御端子８により制御した時の出力端子２からスペクトラム拡散クロックが出力される状態を示している。時刻ｔ1においてＳＳＣ制御端子８の制御電圧はｌｏｗレベルからｈｉｇｈレベルに遷移するがこの時刻ｔ1において出力端子２からは引き続きスペクトラム拡散クロックが出力されている。時刻ｔ２にＳＳＣコントローラ６０は標準クロック周波数に到達する。この時刻ｔ２でＳＳＣコントローラ６０はスペクトラム拡散クロックの出力モードに切り替えられる。時刻ｔ２以降はスペクトラム拡散クロック発生器として動作する。時刻ｔ６でＳＳＣ制御端子８の制御電圧はｈｉｇｈレベルからｌｏｗレベルに遷移するがこの時刻ｔ６において出力端子２からは引き続きスペクトラム拡散クロックが出力されている。時刻ｔ７にＳＳＣコントローラ６０は標準クロック周波数に到達する。この時刻ｔ７でＳＳＣコントローラ６０は標準クロックの出力モードに切り替えられる。時刻ｔ７以降は出力端子２から標準クロックが出力される。

このように、ＳＳＣ制御端子８の制御により出力端子２からは急激なクロック周波数の変動が無いスペクトラム拡散クロックまたは標準クロックが出力されている。

次に本発明の第２の実施例につき図８を用いて説明する。図８は図３を用いて説明した第２の参考例にＳＳＣ制御端子８を追加したものである。図８において図３と同じ箇所は同じ番号を用いている。図８と図３の相違点はＳＳＣ制御端子８の追加とアップダウンコントローラ８１にＳＳＣ制御端子８により制御される出力制御回路８３を内蔵したことである。

図８においてＳＳＣ制御端子８がｌｏｗレベルからｈｉｇｈレベルに変化した時に以下のごとく動作する。アップダウンコントローラ８１に内蔵された比較回路８２にｋカウンタ２２のｋカウント値２６およびアップダウンカウンタ２３のカウント値２７を入力しｋカウント値２６およびカウント値２７がＳＳＣ制御端子８がｌｏｗレベルからｈｉｇｈレベルに変化した後、初めて全てのビットでｌｏｗレベルになった時点でアップダウンコントローラ８１のアップ信号６およびダウン信号７の出力を可能とする。このｋカウント値２６およびカウント値２７が全てｌｏｗレベルになるタイミングはアップダウンコントローラ８１のコントローラ周波数制御がスペクトラム拡散クロックの標準周波数に来ていることを示している。このように簡単な比較回路８２の追加でＳＳＣ制御端子８がｌｏｗレベルからｈｉｇｈレベルに変化した時の標準クロックからスペクトラム拡散クロックへの遷移を滑らかに実現できる。

図８においてＳＳＣ制御端子８がｈｉｇｈレベルからｌｏｗレベルに変化した時に以下のごとく動作する。アップダウンコントローラ８１に内蔵された比較回路８２にｋカウンタ２２のｋカウント値２６およびアップダウンカウンタ２３のカウント値２７を入力しｋカウント値２６およびカウント値２７がＳＳＣ制御端子８がｈｉｇｈレベルからｌｏｗレベルに変化した後、初めて全てのビットでｌｏｗレベルになった時点でアップダウンコントローラ８１のアップ信号６およびダウン信号７の出力を不可能とする。具体的にはｌｏｗレベルに固定とする。このｋカウント値２６およびカウント値２７が全てｌｏｗレベルになるタイミングはアップダウンコントローラ８１のコントローラ周波数制御がスペクトラム拡散クロックの標準周波数に来ていることを示している。このように簡単な比較回路８２の追加でＳＳＣ制御端子８がｈｉｇｈレベルからｌｏｗレベルに変化した時にスペクトラム拡散クロックから標準クロックへの遷移を滑らかに実現できる。

次に本発明の第３の実施例につき図９を用いて説明する。図９は図４を用いて説明した第３の参考例にＳＳＣ制御端子８を追加したものである。図９において図４と同じ箇所は同じ番号を用いている。図９と図４の相違点はＳＳＣ制御端子８の追加とコントローラ９１にＳＳＣ制御端子８により制御される出力制御回路９３を内蔵したことである。

図９においてＳＳＣ制御端子８がｌｏｗレベルからｈｉｇｈレベルに変化した時に以下のごとく動作する。コントローラ９１に内蔵された比較回路９２にｐカウンタ３３のカウント値３５およびアップダウンカウンタ２３のカウント値２７を入力しカウント値３５およびカウント値２７がＳＳＣ制御端子８がｌｏｗレベルからｈｉｇｈレベルに変化した後、初めて全てのビットでｌｏｗレベルになった時点でコントローラ９１のダウン信号７の出力を可能とする。このカウント値３５およびカウント値２７が全てｌｏｗレベルになるタイミングはコントローラ９１のコントローラ周波数制御がスペクトラム拡散クロックの標準周波数に来ていることを示している。このように簡単な比較回路９２の追加でＳＳＣ制御端子８がｌｏｗレベルからｈｉｇｈレベルに変化した時に標準クロックからスペクトラム拡散クロックへの遷移を滑らかに実現できる。

図９においてＳＳＣ制御端子８がｈｉｇｈレベルからｌｏｗレベルに変化した時に以下のごとく動作する。コントローラ９１に内蔵された比較回路９２にｐカウンタ３３のカウント値３５およびアップダウンカウンタ２３のカウント値２７を入力しカウント値３５およびカウント値２７がＳＳＣ制御端子８がｈｉｇｈレベルからｌｏｗレベルに変化した後、初めて全てのビットでｌｏｗレベルになった時点でコントローラ９１のダウン信号７の出力を不可能とする。具体的にはｌｏｗレベルに固定とする。このカウント値３５およびカウント値２７が全てｌｏｗレベルになるタイミングはコントローラ９１のコントローラ周波数制御がスペクトラム拡散クロックの標準周波数に来ていることを示している。このように簡単な比較回路９２の追加でＳＳＣ制御端子８がｈｉｇｈレベルからｌｏｗレベルに変化した時にスペクトラム拡散クロックから標準クロックへの遷移を滑らかに実現できる。

本発明の第２の実施例および第３の実施例においては、標準クロック周波数を示すカウンタのカウンタ値は全てｌｏｗレベルとして説明したが、この値は限定されたものではなく全てｈｉｇｈレベルや中間コードレベルでも実現は可能である。また、第３の実施例においては、ダウン信号７の代わりに、アップ信号のみを出力する構成としてもよい。

なお、上記実施例において、位相補間器４は、任意の公知の回路が用いられ、例えば図１０に示した構成の位相補間器（「位相インタポレータ」ともいう）が用いられる（上記非特許文献２参照）。図１０の入力ＩＮ１、ＩＮＢ１、ＩＮ２、ＩＮ２Ｂには、図６の入力端子１から４相のクロックとして供給してもよい。図１０を参照すると、この位相補間器は、ソースが共通接続されて第１の定電流源ＣＳ１に接続され、ゲートにクロックＩＮ１、ＩＮ１Ｂを差動で受け、出力対がそれぞれ第１の負荷の一端（並列接続されたＰＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（並列接続されたＰＭＯＳトランジスタＭＰ６３、ＭＰ６４の共通ドレイン）に接続され第１の差動対をなすＮＭＯＳトランジスタＭＮ６１、ＭＮ６２と、ソースが共通接続されて第２の定電流源ＣＳ２に接続され、ゲートにクロックＩＮ２、ＩＮ２Ｂを差動で受け出力対がそれぞれ第１の負荷の一端（ＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（ＭＰ６３、ＭＰ６４の共通ドレイン）に接続され第２の差動対をなすＮＭＯＳトランジスタＭＮ６３、ＭＮ６４と、を備え、第１、第２の差動対の共通接続された出力対から、二つの入力クロックの重み付き和の位相の出力ＯＵＴ、ＯＵＴＢを出力する。この位相補間器は、デジタル重みコードｉｃｔｌ（位相分解能Ｎに対応してＮビットｂ［０］〜ｂ［Ｎ−１］、なお、上記非特許文献２では１６ビットｂ［０］〜ｂ［１５］とされている）が第１、第２の定電流源ＣＳ１、ＣＳ２に供給されており、第１、第２の定電流源ＣＳ１、ＣＳ２の電流値を可変させ（Ｎビットｂ［０］〜ｂ［Ｎ−１］をゲート端子に入力するＮＭＯＳトランジスタＭＮ６Ａ1〜ＭＮ６ＡＮのオン、オフで定電流源ＭＮ６Ｂ1〜ＭＮ６ＢＮの個数が選択され電流値が可変される）、出力クロックの位相に変換している。なお、図１０では、定電流源ＭＮ６Ｂ1〜ＭＮ６ＢＮの電流値は同一としている。位相補間器４は、タイミング信号５で規定されるタイミングにおいて、過去ｋの基準周期数の間に、コントローラ３から出力されたダウン信号７とアップ信号６の個数の差ｎ（バイナリ値）から、デジタル重みコードｉｃｔｌ（サーモメータ符号）を生成して出力するようにしてもよい。

図１０において、能動負荷ＭＰ６１とＭＰ６２、ＭＰ６３とＭＰ６４をそれぞれ抵抗で置き換えてもよい。

あるいは、位相補間器４として、上記特許文献３の第６図等に開示されているものを用いてもよい。図１１にその一例を示す。図１１に示す位相補間器（位相インタポレータ）は、入力ＩＮ１、ＩＮ２に入力される信号の位相差を、制御信号Ｓ［０］〜Ｓ［Ｎ−１］（ＳＢ［０］〜ＳＢ［Ｎ−１］はＳ［０］〜Ｓ［Ｎ−１］の反転信号）で規定される内分比で内分した位相量に対応する遅延を有する出力クロックを端子ＯＵＴから出力する。入力ＩＮ１とＩＮ２の立ち上がりエッジの位相差の内分比ｘ：（１−ｘ）として、出力クロックの周波数変動範囲の上限と下限を例えばｘ＝０とｘ＝１とし、この内分比ｘを０と１の範囲で可変に設定することで、出力クロックの位相を可変させ、周波数を変調させている。入力ＩＮ１とＩＮ２には、例えば単相クロック（図６の入力端子１からの入力クロック）を２分周した信号とその反転信号からなる２相クロックを供給してもよい（この場合、入力ＩＮ１とＩＮ２の位相差は、入力クロックの１周期Ｔｏとなる）。図１１に示した位相補間器の回路動作の概略を説明すると、入力ＩＮ１とＩＮ２の信号がｌｏｗレベルのとき、ＯＲ回路５１の出力をゲートに入力とするＰＭＯＳトランジスタＭＰ５１を介して、ノードＮ５１が充電され、入力ＩＮ１の立ち上がり時に、ゲートに制御信号Ｓ［０］〜Ｓ［Ｎ−１］が入力されるＮＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち制御信号がｈｉｇｈレベルとされオン状態のｎ個のＮＭＯＳトランジスタのパスを介してノードＮ５１の容量の蓄積電荷が一部放電され、入力ＩＮ１に遅れて入力ＩＮ２の立ち上がり時に、ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力されるＮＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうち制御信号がｈｉｇｈレベルとされオン状態の（Ｎ−ｎ）個のＮＭＯＳトランジスタのパスと、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうちオン状態のｎ個のＮＭＯＳトランジスタの計Ｎ本パスとを介してノードＮ５１の容量の蓄積電荷が放電され、ノードＮ５１の電圧が閾値を下回ったときにインバータＩＮＶ５１の出力がｌｏｗレベルからｈｉｇｈレベルに立ち上がる。これにより、入力ＩＮ１とＩＮ２の位相差ＴのＮ分割を単位（Ｔ／Ｎ）として、出力クロックの位相が可変に設定される。なお、位相補間器４は、タイミング信号５（図６参照）で規定されるタイミングにおいて、例えば過去ｋの基準周期数の間に出力されたダウン信号７とアップ信号６の個数の差ｎから、制御信号Ｓ［０］〜Ｓ［Ｎ−１］（サーモメータ符号）を生成し、次のタイミング信号５が出力されるまで出力保持するようにしてもよい。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の参考例の構成を示す図である。 本発明の第１の参考例における時間領域での周波数変調の一例を示す図である。 本発明の第２の参考例の構成を示す図である。 本発明の第３の参考例の構成を示す図である。 本発明の第３の参考例における時間領域での周波数変調の一例を示す図である。 本発明の第１の実施例の構成を示す図である。 本発明の第１の実施例における時間領域での周波数変調の一例を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 位相補間器の一例を示す図である。 位相補間器の他の例を示す図である。 リング発振器を用いて５相クロックを生成するクロック生成部の構成を示す図である。

符号の説明

１ 入力端子
２ 出力端子
３、３０、６０、８０、９０ ＳＳＣコントローラ（ＳＳＣ制御部）
４、３２ 位相補間器
５ タイミング信号
６ アップ信号
７ ダウン信号
８ ＳＳＣ制御端子
２１ プリ分周器
２２ ｋカウンタ
２３ アップダウンカウンタ
２４ アップダウンコントローラ
２５ ｋカウンタ出力
２６ ｋカウント値
２７ カウント値
３１、８１、９１ コントローラ
３３ ｐカウンタ
３４ ｐカウンタ出力
３５ カウント値
８２、９２ 比較回路
８３、９３ 出力制御回路
１１０ リングオシレータ
１１１〜１１５ 遅延回路
１１６〜１２０ バッファ
１２１〜１２５ 分周回路

Claims (12)

1. 入力クロック信号と制御信号とを入力し、前記制御信号にしたがって出力クロック信号の位相を可変させて出力する位相補間器と、
   前記入力クロック信号を入力して計数し、前記計数結果に基づき前記出力クロック信号の位相を可変させ、前記入力クロック信号を周波数変調するための前記制御信号を生成し、前記位相補間器に対して出力する制御回路と、
   を備え、
   前記制御回路は、任意のタイミングで入力される周波数変調開始信号に応答して、前記出力クロック信号の周波数が前記入力クロック信号の周波数と等しいタイミングで前記周波数変調をおこなう前記制御信号の出力を開始し、
   任意のタイミングで入力される周波数変調停止信号に応答して、前記出力クロック信号の周波数が前記入力クロック信号の周波数と等しいタイミングで前記周波数変調をおこなう前記制御信号の出力を停止することを特徴とするスペクトラム拡散クロック発生装置。
2. 前記制御回路は、前記出力クロック信号の周波数が、予め定められた互いに異なる第１及び第２の周波数で規定される周波数範囲を、前記入力クロック信号の周期の所定倍の期間で往復するように、前記制御信号を生成し、前記位相補間器に出力する手段を備えている、ことを特徴とする請求項１記載のスペクトラム拡散クロック発生装置。
3. 前記制御回路は、前記出力クロック信号の周波数が、予め定められた第１の周波数よりも所定量高い第２の周波数と、前記第１の周波数よりも所定量低い第３の周波数とによって規定される周波数範囲を、前記入力クロック信号の周期の所定倍の期間で往復するように、前記制御信号を生成し、前記位相補間器に出力する手段を備えている、ことを特徴とする請求項１記載のスペクトラム拡散クロック発生装置。
4. 前記制御回路から前記位相補間器に供給される前記制御信号が、前記出力クロック信号の位相を進ませるアップ信号、及び／又は、前記出力クロック信号の位相を遅らせるダウン信号を含む、ことを特徴とする請求項１乃至３のいずれか一に記載のスペクトラム拡散クロック発生装置。
5. 前記制御回路から前記位相補間器に供給される前記制御信号が、
   前記出力クロック信号の位相を所定量進ませるアップ信号と、
   前記出力クロック信号の位相を所定量遅らせるダウン信号と、
   を含み、
   前記制御回路は、前記入力クロック信号について予め定められた所定数の周期数毎に、前記計数結果に基づき、前記アップ信号及び／又は前記ダウン信号を、所定回数活性化して、前記位相補間器に対して供給するように制御する手段を備えている、ことを特徴とする請求項１乃至３のいずれか一に記載のスペクトラム拡散クロック発生装置。
6. 前記制御回路が、前記入力クロック信号を入力し、前記入力クロック信号を所定の分周値で分周してなる分周クロックを出力する分周回路と、
   前記分周回路から出力される前記分周クロックを受けてカウントし、予め定められた第１の値分カウントしたとき、第１の出力信号を出力し、カウント値を零とする第１のカウンタと、
   前記第１のカウンタからの前記第１の出力信号を受け、予め定められた下限カウント値と上限カウント値との間でアップカウントとダウンカウントを行う第２のカウンタと、
   前記分周回路からの前記分周クロックと、前記第１及び第２のカウンタのカウント値とを入力し、前記分周クロックによって規定されるタイミングにおける、前記第１及び第２のカウンタのカウント値に基づき、前記位相補間器に対して、前記制御信号として、前記出力クロック信号の位相を進めさせるアップ信号、及び／又は、前記出力クロック信号の位相を遅らせるダウン信号を出力するアップ・ダウン制御回路と、
   前記第１のカウンタのカウント値と、前記第２のカウンタのカウント値とが入力され、これらのカウント値がすべて所定の論理レベルになったことを検出し、検出信号を出力する比較回路と、
   前記周波数変調開始信号が入力された後、出力された前記検出信号に応じて、前記アップ信号、及び／又は、前記ダウン信号の前記位相補間器への出力を開始し、
   前記周波数変調停止信号が入力された後、出力された前記検出信号に応じて、前記アップ信号、及び／又は、前記ダウン信号の前記位相補間器への出力を停止する出力制御回路と、
   を備えている、ことを特徴とする請求項１乃至３のいずれか一に記載のスペクトラム拡散クロック発生装置。
7. 前記制御回路から前記位相補間器に供給される前記制御信号が、
   前記出力クロック信号の位相を所定量遅らせるダウン信号を含み、
   前記制御回路は、前記入力クロック信号について予め定められた所定数の周期数毎に、前記計数結果に基づき、所定回数、前記ダウン信号を活性化して前記位相補間器に対して供給するように制御する手段を備えている、ことを特徴とする請求項１又は２記載のスペクトラム拡散クロック発生装置。
8. 前記制御回路は、前記入力クロック信号を入力し、前記入力クロック信号を所定の分周値で分周してなる分周クロックを出力する分周回路と、
   前記分周回路から出力される前記分周クロックを受けてカウントし、予め定められた第１の値分カウントしたとき、第１の出力信号を出力し、カウント値を零とする第１のカウンタと、
   前記第１のカウンタからの前記第１の出力信号を受け、予め定められた下限カウント値と上限カウント値との間でアップカウントとダウンカウントを行う第２のカウンタと、
   前記分周回路からの前記分周クロックと、前記第１及び第２のカウンタのカウント値とを入力し、前記分周クロックによって規定されるタイミングにおける前記第１及び第２のカウンタのカウント値に基づき、前記位相補間器に対して、前記制御信号として、前記出力クロック信号の位相を遅らせるダウン信号を出力するダウン制御回路と、
   前記第１のカウンタのカウント値と、前記第２のカウンタのカウント値とが入力され、これらのカウント値がすべて所定の論理レベルになったことを検出し、検出信号を出力する比較回路と、
   前記周波数変調開始信号が入力された後、出力された前記検出信号に応じて、前記ダウン信号の前記位相補間器への出力を開始し、
   前記周波数変調停止信号が入力された後、出力された前記検出信号に応じて、前記ダウン信号の前記位相補間器への出力を停止する出力制御回路と、
   を備えている、ことを特徴とする請求項１又は２記載のスペクトラム拡散クロック発生装置。
9. 前記制御回路から前記位相補間器に供給される前記制御信号が、
   前記出力クロック信号の位相を所定量進ませるアップ信号を含み、
   前記制御回路は、前記入力クロック信号について予め定められた所定数の周期数毎に、前記計数結果に基づき、所定回数、前記アップ信号を活性化して前記位相補間器に対して供給するように制御する手段を備えている、ことを特徴とする請求項１又は２記載のスペクトラム拡散クロック発生装置。
10. 前記制御回路は、前記入力クロック信号を入力し、前記入力クロック信号を所定の分周値で分周してなる分周クロックを出力する分周回路と、
    前記分周回路から出力される前記分周クロックを受けてカウントし、予め定められた第１の値分カウントしたとき、第１の出力信号を出力し、カウント値を零とする第１のカウンタと、
    前記第１のカウンタからの前記第１の出力信号を受け、予め定められた下限カウント値と上限カウント値との間でアップカウントとダウンカウントを行う第２のカウンタと、
    前記分周回路からの前記分周クロックと、前記第１及び第２のカウンタのカウント値とを入力し、前記分周クロックによって規定されるタイミングにおける前記第１及び第２のカウンタのカウント値に基づき、前記位相補間器に対して、前記制御信号として、前記出力クロック信号の位相を進ませるアップ信号を出力するアップ制御回路と、
    前記第１のカウンタのカウント値と、前記第２のカウンタのカウント値とが入力され、これらのカウント値がすべて所定の論理レベルになったことを検出し、検出信号を出力する比較回路と、
    前記周波数変調開始信号が入力された後、出力された前記検出信号に応じて、前記アップ信号の前記位相補間器への出力を開始し、
    前記周波数変調停止信号が入力された後、出力された前記検出信号に応じて、前記アップ信号の前記位相補間器への出力を停止する出力制御回路と、
    を備えている、ことを特徴とする請求項１又は２記載のスペクトラム拡散クロック発生装置。
11. 前記位相補間器は、前記入力クロック信号の周期に対して所定の分解能を単位として、前記制御信号に基づき、前記出力クロック信号の位相を遅らせるか、前記出力クロック信号の位相を進ませる手段を備えていることを特徴とする請求項１乃至３のいずれか一に記載のスペクトラム拡散クロック発生装置。
12. 請求項１乃至１１のいずれか一のスペクトラム拡散クロック発生装置を備えたシリアル・インタフェース装置。

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