JP2004280023A - 表示装置 - Google Patents
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Abstract
【解決手段】信号HVRがローレベル「L」であるかハイレベル「H」であるかに応じて、シリアルデータ信号R,G,Bを並べ替えて、ソースドライバ300−1(SD1)にX〔05:00〕、X〔15:10〕、X〔25:20〕として供給し、ソースドライバ300−2(SD2)にY〔05:00〕、Y〔15:10〕、Y〔25:20〕として供給し、ソースドライバ300−3(SD3)にZ〔05:00〕、Z〔15:10〕、Z〔25:20〕として供給し、各種タイミング信号を分周して各ソースドライバ300−1,300−2,300−3、液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1,420−2に供給するインタフェース回路200を設ける。
【選択図】 図4
Description
【発明の属する技術分野】
本発明は、絶縁基板にスイッチング素子としての薄膜トランジスタが多結晶シリコン(Poly−Si)または非晶質シリコン(アモルファスシリコン;a−Si)により形成される表示装置に係り、特に、駆動回路における表示パネル部とのインタフェース部の改良に関するものである。
【0002】
【従来の技術】
表示装置、たとえば液晶セルを画素の表示エレメント(電気光学素子)に用いた液晶表示装置は、薄型で低消費電力であるという特徴をいかして、たとえば携帯情報端末(Personal Digital Assistant:PDA)、携帯電話、デジタルカメラ、ビデオカメラ、パーソナルコンピュータ用表示装置等、幅広い電子機器に適用されている。
【0003】
図1は、液晶表示装置の構成例を示すブロック図である。
液晶表示装置1は、図1に示すように、有効画素部2、垂直駆動回路(VDRV)3、および水平駆動回路(HDRV)4を有している。
【0004】
有効画素部2は、複数の画素回路2PXLが、マトリクス状に配列されている。
各画素回路2PXLは、スイッチング素子として薄膜トランジスタ(TFT;thin film transistor)21と、TFT21のドレイン電極(またはソース電極)に画素電極が接続れた液晶セルLC21と、TFT21のドレイン電極に一方の電極が接続された保持容量Cs21により構成されている。
これら画素回路2PXLの各々に対して、走査ライン5−1〜5−mが各行ごとにその画素配列方向に沿って配線され信号ライン6−1〜6−nが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路2PXLのTFT21のゲート電極は、各行単位で同一の走査ライン5−1〜5−mにそれぞれ接続されている。また、各画素回路2PXLのソース電極(または、ドレイン電極)は、各列単位で同一の信号ライン6−1〜6−nに各々接続されている。
さらに、一般的な液晶表示装置においては、保持容量配線Csを独立に配線し、この保持容量配線と接続電極との間に保持容量Cs21を形成する。
そして、各画素回路2PXLの液晶セルLC21の対向電極および保持容量Cs21の他方の電極には、たとえば所定の直流電圧がコモン電圧VCOMとして与たえられる。
あるいは、各画素回路2PXLの液晶セルLC21の対向電極および保持容量Cs21の他方の電には、たとえば1水平走査期間(1H)毎に極性が反転するコモン電圧VCOMが与えられる。
【0005】
各走査ライン5−1〜5−mは、垂直駆動回路3により駆動され、各信号ライン6−1〜6−nは水平駆動回路4により駆動される。
【0006】
垂直駆動回路3は、垂直スタート信号VST、垂直クロックVclk、イネーブル信号ENABを受けて、1フィールド期間ごとに垂直方向(行方向)に走査して走査ライン5−1〜5−mに接続された各画素回路21を行単位で順次選択する処理を行う。
すなわち、垂直駆動回路3から走査ライン5−1に対して走査パルスSP1が与えられたときには第1行目の各列の画素が選択され、走査ライン5−2に対して走査パルスSP2が与えられたときには第2行目の各列の画素が選択される。以下同様にして、走査ライン5−3,…,5−m対して走査パルスSP3,…,SPmが順に与えられる。
【0007】
水平駆動回路4は、示しないクロックジェネレータにより生成された水平走査の開始を指令する水平スタートパルスHST、水平走査の基準となる互いに逆相の水平クロックHclkを受けてサンプリングパルスを生成し、入力される画像データR(赤)、G(緑)、B(青)を、生成したサンプリングパルスに応答して順次サンプリングして、各画素回路2PXLに書き込むベきデータ信号として各信号ライン6−1〜6−nに供給する。
【0008】
上述した液晶表示装置1において、画素回路2PXLのTFT21は、非晶質シリコン(a−Si)または多結晶シリコンのような半導体薄膜のトランジスタにより形成される。
そして、水平駆動回路3および垂直駆動回路4については、種々の回路構成が提案されている(たとえば、特許文献1、特許文献2参照)。
【0009】
なお、水平駆動回路3および垂直駆動回路4を形成する場合に、a−Si系によるものか多結晶シリコン系によるものかによって、構成、並びに、駆動用の各種信号および映像信号の供給形態が異なる。
以下に、a−Si系液晶表示装置およびPoly−Si系液晶表示装置の基本的な構成について説明する。
【0010】
図2は、a−Si系液晶表示装置1Aの構成例を示すブロック図である。
【0011】
このa−Si系液晶表示装置1Aは、図2に示すように、図1の有効画素部2を含む液晶パネル部2Aと、液晶パネル部2Aの図中左縁部に、たとえばTAB(Tape Automatic Bonding)IC方式によるゲートドライバ3−1〜3−2を並列に配置した垂直駆動回路3Aと、液晶パネル部2Aの図中下縁部に、たとえばTABIC方式によるソースドライバ4−1〜4−6を並列に配置した水平駆動回路4Aと、外部から与えられる垂直スタート信号VST、垂直クロックVclk、イネーブル信号ENAB、電源電圧VVDDをゲートドライバ3−1,3−2に供給するための垂直インタフェース回路8と、外部から与えられる水平スタート信号HST、水平クロックHclk、画像データR,G,B、基準電圧Vref、電源電圧HVDD、コモン電圧VCOM、出力イネーブル信号OUTENABをソースドライバ4−1〜4−6に供給するための水平インタフェース回路9を有する。
【0012】
a−Si系液晶表示装置1Aは、TFTがPoly−SiのTFTに比べて、電子移動度が100倍以上の低い値を持っているため、高速転送が可能であり、1ライン毎にデータを保持することができることから、供給されるクロック、データを分周することなくシリアル転送を行っている。
したがって、インタフェース回路8,9は、基本的には分周回路やシリアル−パラレル変換等のための回路が不要で、配線を主とした基板として形成されている。
【0013】
図3は、Poly−Si系液晶表示装置1Bの構成例を示すブロック図である。
【0014】
このPoly−Si系液晶表示装置1Bは、図3に示すように、図1の有効画素部2および垂直駆動回路3−1,3−2を含む液晶パネル部2Bと、液晶パネル部2Bの図中下縁部に、たとえばTABIC方式によるソースドライバ4−1〜4−3を並列に配置した水平駆動回路4Bと、外部から与えられる垂直同期信号VSYNC、水平同期信号HSYNC、マスタクロックMCLK、画像データR,G,Bを分周して、垂直駆動回路3−1,3−2のクロックや水平駆動回路4Bのクロックおよびデータを生成し、並列的に水平クロックおよび画像データをソースドライバ4−1〜4−3に供給するタイミングコントローラ11を含むインタフェース回路10を有する。
また、インタフェース回路10は、DC−DCコンバータ12、基準電圧Vrefおよびコモン電圧VCOMの発生回路13、セレクタ信号用レベルシフタ14を有している。
【0015】
なお、現在、Poly−SiTFTによる液晶駆動回路には2種類存在している。
一つは、時分割した信号データをソースドライバにに書き込み、これを図3示すように、液晶パネル部2B内に存在するセレクタスイッチ(アナログスイッチ)15を通して駆動するセレクタスイッチ型の駆動方式である。
もう一つは、シフトレジスタと画像信号を読み取るコンパレータ回路、そして、これをデジタルデータとして記憶するメモリ、オペアンプによるバッファ回路、これらを内蔵したソースドライバの駆動方式である。
なお、垂直駆動回路であるゲートドライバの周波数はPoly−SiTFTでまかなえる範囲であるためあえてシリコンICを使う必要はなく、図3に示すように、液晶パネル部2B内に内蔵させることが可能である。
【0016】
このように、Poly−Si系液晶表示装置1Bは、上記の二つの駆動方式を適用できるにしても、水平と垂直の同期を取るための制御パルス、また、制御用のクロックを生成するシリコンIC(インタフェース回路10)が必要である。
【0017】
【特許文献1】
特開2001−282171号公報
【特許文献2】
特開2002−99260号公報
【0018】
【発明が解決しようとする課題】
上述したように、透明絶縁基板上に形成する多結晶シリコンを使用した薄膜トランジスタ(TFT)は、その電子移動度がアモルファスシリコン(a−Si)に比べて100倍以上の高い値を持っているため、液晶表示装置の駆動回路として透明絶縁基板上に形成して周辺ICの取り込みを行っている。
その結果、IC実装が簡略化され、また、ICを配置するPWB基板(Printed Wiring Board)を排除できることから、コンパクト化が可能となっている。
【0019】
ところが、多結晶シリコンTFTはいまだ、単結晶シリコンで形成されたICに比べて電子移動度は半分ほど遅いため、高い周波数での追従性は悪い。
そのため、これに対応するため多結晶シリコンTFTの駆動回路は、ドット周波数を分周処理することにより、駆動回路に対する周波数を低く抑えている。
【0020】
また、Poly−Si系液晶表示装置においては、結晶シリコンを駆動回路として使用しているa−Siの液晶表示装置と同じ画像フォーマット(VGA、XGA、SXGA、UXGA等)、画素数、表示サイズでの表示を可能としている。
【0021】
このように、a−Si系液晶表示装置もPoly−Si系液晶表示装置も、表示としては同じものであるため、液晶表示装置のインタフェースも多結晶シリコンのものとa−SiTFTのものと同じにしてグラフィックチップからの信号、画像タイミングジェネレータからの信号を共有化したいというニーズが出てきている。
これは、ひとえに液晶表示装置を組み込む製品のシステムコストを削減したり、製品を市場に出すためのシステム設計の短納期化を目的としている。
また、たとえばa−Si系モジュールセットに対してPoly−Si系液晶パネルを適用できれば、Poly−SiTFTは移動度が高いことからVCOM電圧等を低くでき、低電力化にもと寄与できる。
【0022】
前述したように、特許文献1や特許文献2により各種駆動回路が提案されている。
【0023】
特許文献1には、a−Si系液晶表示装置に代表されるアクティブマトリックス型液晶表示装置が記載されいる。この液晶表示装置において、画像データはシリアルにDATとしてソースドライバSDに入力される。
この液晶表示装置は、ソースドライバがシリコンICで形成できるものには対応できる。
しかしながら、多結晶のように電子移動度が遅い半導体をソースドライバと、そのシフトレジスタとして使用することには、課題が多い。特に高いドット周波数となるVGA(640xRGB x480)以上に対しては、多結晶シリコンの回路をシリアルデータとして転送させることはできないことがわかっている。
したがって、特許文献1に記載の液晶表示装置では、a−Si系液晶表示装置の入出力端子とPoly−Si系液晶表示装置の入出力端子と互換性をもつことができず、表示装置の周辺回路規模を合理化でず、製品コストを下げることはできない。
【0024】
特許文献2に記載の液晶表示装置は、パネル外部にソースICをおいて、それをセレクタスイッチで信号書き込みを行う多結晶シリコンTFTを使用することを前提とした表示装置である。
この場合、タイミング制御回路で多結晶シリコンのセレクタスイッチ用にデータの並び替えを行う必要がある。そのため、a−Si系液晶表示装置の入出力端子と共用化はできない。また、特許文献2には、a−siととの共用をとる回路は示されてはいない。
【0025】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、a−Si系表示装置の入出力端子とPoly−Si系表示装置の入出力端子と互換性をもつことができ、周辺回路規模を合理化でき、ひいては製品コストを下げることが可能な表示装置を提供することにある。
【0026】
【課題を解決するための手段】
上記目的を達成するため、本発明は、多結晶シリコンによるトランジスタにより形成されたスイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の水平駆動回路と、上記多結晶シリコンによるトランジスタの駆動周波数より高い周波数のシリアル画像データを多結晶シリコンによるトランジスタの駆動周波数に対応した上記パラレルデータに変換し、上記複数の水平駆動回路がそれぞれ処理すべきデータを所望の水平駆動回路に並列的に供給するインタフェース回路とを有する。
【0027】
好適には、上記走査ラインを駆動する垂直駆動回路を有し、少なくとも上記画素部、走査ライン、信号ライン、および垂直駆動回路が同一のパネル部に形成されている。
【0028】
好適には、上記インタフェース回路は、上記多結晶シリコンによるトランジスタの駆動周波数より高い周波数の駆動制御用信号および画像データを分周する。
【0029】
好適には、上記インタフェース回路は、シリアル画像データを所定信号レベルに応じた形態で並べ替える。
【0030】
好適には、上記インタフェース回路に供給されるシリアル画像データおよび変換後のパラレルデータがデジタル信号であり、上記複数の水平駆動回路は、インタフェース回路によるデジタルパラレル信号を一時蓄積するメモリ手段を含む。
【0031】
好適には、上記水平駆動回路は、多結晶シリコンに走査方法に合わせたデータの多重化を行う。
【0032】
好適には、上記インタフェース回路は、出力するデジタル信号の周波数は入力されるデジタル信号の周波数より低い。
【0033】
また、上記水平駆動回路の出力されるデジタル信号の多重化数は、入力されるデジタル信号の多重数より多い。
【0034】
好適には、上記信号ラインに画像データを選択して供給するセレクタスイッチを有するセレクタスイッチ部を含み、上記セレクタスイッチ部は、上記パネル部に形成されている。
【0035】
また、上記複数の水平駆動回路は、TAB方式、COG方式、COF方式のうちのいずれかの方式の集積回路により形成されている。
【0036】
また、上記画素セルは液晶セルである。
【0037】
本発明によれば、たとえばインタフェース回路に対して外部から多結晶シリコンによるトランジスタの駆動周波数より高い周波数のシリアル画像データおよび駆動制御用信号が供給される。
インタフェース回路においては、入力されたシリアル画像データが多結晶シリコンによるトランジスタの駆動周波数に対応した上記パラレルデータに変換され、複数の対応する水平駆動回路に並列的に供給する供給される。
また、駆動制御用信号も分周されて入力周波数より低い周波数の信号として水平駆動回路や垂直駆動回路に供給される。
そして、画素部における各走査ラインが、垂直駆動回路により駆動され、各信号ラインが担当する水平駆動回路部により駆動されて、所望の画素回路に対して表示データの書き込みが行われる。
【0038】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0039】
図4は、本発明に係る液晶表示装置の一実施形態を示す構成図である。
【0040】
本液晶表示装置100は、図4に示すように、インタフェース回路200、水平駆動回路部300、および液晶パネル部400を有している。
本実施形態に係る液晶表示装置100は、a−Si系モジュールセットに対してPoly−Si系液晶パネルを適用可能とするインタフェース回路200を配置して、多結晶シリコンTFTによる液晶表示装置の多機能化を実現している。
また、本実施形態では、液晶パネル部400のマトリクス状に配列される画素数は、800×480であるとして説明する。
【0041】
インタフェース回路200は、以下に詳述するように、画像デジタル信号を液晶パネル用のデジタル制御信号に変換し、a−Si用のシリアルデジタル信号を多結晶シリコンTFT用のパラレル信号に変換する回路を含む。
【0042】
具体的には、インタフェース回路200は、図4に示すように、データおよびタイミング制御回路(DT/TMCTL)210、DC−DCコンバータ220、基準電圧およびコモン電圧発生回路(VGEN)230、およびセレクタ信号用レベルシフタ(L/S)240を有している。
【0043】
データおよびタイミング制御回路210は、たとえば外部の画像タイミングジェネレータおよびグラフィックスチップから供給されa−Si用のタイミング信号およびシリアルデジタル信号、具体的には、垂直スタート信号VST、垂直クロックVclk、イネーブル信号ENAB、水平スタート信号HST、水平クロックHclk、シリアル画像データR,G,B、基準電圧Vrefを受けて、次の処理を行う。
【0044】
データおよびタイミング制御回路210は、たとえば図5(A)〜(D)に示すような、入力データR,G,Bと水平クロックHclkを、パネル内の多結晶シリコンTFTにおいても動作可能なように、図5(E)〜(H)に示すように、周波数を3倍に分周して、水平駆動回路部300を構成するソースドライバ300−1(SD1),300−2(SD2),300−3(SD3)に並列に供給する。
【0045】
また、データおよびタイミング制御回路210は、図6(A)に示すような、入力された水平スタート信号HSTを、図6(B)〜(D)に示すように、3倍に分周して各ソースドライバ300−1,300−2,300−3に供給する。
【0046】
また、データおよびタイミング制御回路210は、図7(A)に示すような、入力された垂直スタート信号VSTを、図7(B),(C)に示すように、3倍に分周して液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1(GD1),420−2(GD2)に供給する。
【0047】
図8は、データおよびタイミング制御回路210は、データコントローラ(DTCTL)211、タイミングパルス生成回路(TMGEN)212、RAM213、パワーコントローラ(PWCTL)214、および発振器(OSC)215を有する。
このデータおよびタイミング制御回路210へのa−Si入力データの周波数はたとえば33.231MHzであり、Poly−Si用出力データの周波数は11.077MHzであり、データおよびタイミング制御回路210において、入力データは3倍に分周される。
【0048】
データコントローラ211は、たとえば信号HVRがローレベル「L」であるかハイレベル「H」であるかに応じて、RAM213のアクセスしながらシリアルデータ信号R,G,Bを並べ替えて、ソースドライバ300−1(SD1)にX〔05:00〕、X〔15:10〕、X〔25:20〕の6ビット×3ドットとして供給し、ソースドライバ300−2(SD2)にY〔05:00〕、Y〔15:10〕、Y〔25:20〕の6ビット×3ドットとして供給し、ソースドライバ300−3(SD3)にZ〔05:00〕、Z〔15:10〕、Z〔25:20〕の6ビット×3ドットとして供給する。
【0049】
タイミングパルス生成回路212は、パワーコントローラ214により所定の駆動電力の下、たとえば外部の画像タイミングジェネレータから供給されa−Si用のタイミング信号、具体的には、垂直スタート信号VST、垂直クロックVclk、イネーブル信号ENAB、水平スタート信号HST、水平クロックHclk、基準電圧Vrefを受けて、分周処理を行い、水平駆動処理用のタイミングパルス信号である水平スタート信号HST、水平クロックDCK、出力イネーブル信号OUTENAB2、FRP等を生成して各ソースドライバ300−1,300−2,300−3に供給し、垂直駆動処理用のタイミングパルス信号であるイネーブル信号ENB,XENB、垂直クロックVCK,XVCK、垂直スタート信号VST,XVSTを生成して、液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1(GD1),420−2(GD2)に供給し、セレクト信号SEL1,XSEL1、SEL2,XSEL2、SEL3、XSEL3を生成して、レベルシフタ240を介して液晶パネル部400のセレクタスイッチ部440に供給する。
【0050】
図9(A)〜(M)は、信号HVRがローレベル(HVT=L)のときのタイミングパルス生成回路212が生成する各信号のタイミングチャートである。
一方、図10(A)〜(M)は、信号HVRがハイレベル(HVT=H)のときのタイミングパルス生成回路212が生成する各信号のタイミングチャートである。
両タイミングチャートにおいて、パルスに付した数字は、出力のタイミングをクロックDCKのカウント数を示す。また、(*1)は反転パルスが存在することを示す。
【0051】
図に示すように、信号HVRがローレベル(HVT=L)のとき、タイミングパルス生成回路212は、入力データR(1〜800)、G(1〜800)、B(1〜800)をデータR1,G1,B1側から所定の間隔で順番に並べる。
具体的には、データR1〜R266、G1〜G266、B1〜B266をソースドライバ300−1(SD1)に供給し、データR267〜R533、G267〜G533、B267〜B533をソースドライバ300−2(SD2)に供給し、データR534〜R800、G534〜G800、B534〜B800をソースドライバ300−3(SD3)に供給する。
【0052】
信号HVRがローレベル(HVT=L)のとき、タイミングパルス生成回路212は、入力データR(1〜800)、G(1〜800)、B(1〜800)をデータR536〜800,G536〜800,B536〜800側から所定の間隔で順番に並べる。
具体的には、データR534〜R800、G534〜G800、B534〜B800をソースドライバ300−1(SD1)に供給し、データR267〜R533、G267〜G533、B267〜B533をソースドライバ300−2(SD2)に供給し、データR1〜R266、G1〜G266、B1〜B266をソースドライバ300−3(SD3)に供給する。
【0053】
以上のようにデータ並び替えの機能持つデータおよびタイミング制御回路210は、出力するデジタル信号の周波数は入力されるデジタル信号の周波数より低く、また、出力されるデジタル信号の多重化数(チャネル数)は、入力されるデジタル信号の多重数より多い。
【0054】
DC−DCコンバータ220は、たとえば15Vのa−Si用の電源電圧VVDD、HVDD、コモン電圧VCOMを受けて、Poly−Si用電圧、具体的には9V,5V,−3V,−6.5Vの各電圧を生成して基準電圧およびコモン電圧発生回路230、セレクタ信号用レベルシフタ240、液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1,420−2、レベルシフタ430−1,430−2に供給する。
【0055】
基準電圧およびコモン電圧発生回路230は、DC−DCコンバータ220によ供給された9V,5V等に基づいてデジタルアナログコンバータ(DAC)用の各種基準電圧Vref を生成して各ソースドライバ300−1,300−2,300−3に供給し、また、振幅が9Vのコモン電圧VCOMを生成し、各ソースドライバ300−1,300−2,300−3を介して液晶パネル部400に供給する。
【0056】
セレクタ信号用レベルシフタ240は、データおよびタイミング制御回路210で生成される液晶パネル部400のセレクタスイッチ部440のセレクト信号SEL1,XSEL1、SEL2,XSEL2、SEL3、XSEL3のレベルをたとえば−3Vから7.3Vにレベルシフトして各ソースドライバ300−1,300−2,300−3を介して液晶パネル部400のセレクタスイッチ部440に供給する。
【0057】
水平駆動回路部300は、液晶パネル部400の図中下縁部に、たとえばTABIC方式による3つのソースドライバソースドライバ300−1,300−2,300−3に並列に配置して構成されている。
各ソースドライバ300−1,300−2,300−3は、液晶パネル部400の割り当てられた複数本の信号ラインにデータおよびタイミング制御回路210によるパラレルデジタルデータR,G,Bを担当する信号ライン数分メモリにラッチし、ラッチデータをデジタル信号からアナログ信号に変換し、液晶パネル部400のセレクタスイッチ部440に出力する。
【0058】
図11は、本実施形態に係る水平駆動回路としてのソースドライバの構成例を示すブロック図である。
【0059】
このソースドライバ300(−1〜−3)は、図11に示すように、64ビットシフトレジスタ(S/R)301、データ制御部(DC)302、データレジスタ(DTREG)303、データラッチ(DTLTC)304、デジタル−アナログコンバータ(DAC)305、出力バッファ(OTBUF)306、およびバイアス回路307を有する。
【0060】
シフトレジスタ301は、インタフェース回路200のデータおよびタイミング制御回路210によるたとえば水平スタート信号HSTがシフトさせながら、データレジスタ303に供給する。
【0061】
データ制御部302は、水平スタート信号HSTに同期してデータおよびタイミング制御回路210による6ビットずつのパラレルデジタル信号D00−D05(X00−X05,Y00−Y05,Z00−Z05)、D10−D15(X10−X15,Y10−Y15,Z10−Z15)、およびD20−D25(X20−X25,Y20−Y25,Z20−Z25)を18ビットのデータとしてデータレジスタ303に順次に供給する。
【0062】
データレジスタ303は、シフトレジスタ301による水平スタート信号HSTに同期し、かつデータ極性信号DATPOLに基づいて、データ制御部302によるデータを保持し、データラッチ304に出力する。
【0063】
データラッチ304は、データおよびタイミング制御回路210によるクロックDCKに同期してデータレジスタ303によるデータを並列的にラッチし、ラッチデータがDAC305に出力する。
【0064】
DAC305は、インタフェース回路200の基準電圧およびコモン電圧発生回路230で生成されたPOly−Si用基準電圧Vrefおよび極性決定信号POLに基づいてデータラッチ304によるデジタルデータをアナログデータに変換し、出力バッファ306に出力する。
【0065】
出力バッファ306は、担当する信号ライン数分のDAC305によるアナログデータを、出力イネーブル信号OUTENAB2に同期して並列的に液晶パネル部400のセレクタスイッチ部440に対して出力する。
【0066】
液晶パネル部400は、有効画素部410、垂直駆動回路としてのゲートドライバ420−1,420−2、レベルシフタ(L/S)430−1,430−2、およびセレクタスイッチ部440を有する。
液晶パネル部400は、半導体薄膜を透明絶縁基板上に低温多結晶シリコンにより形成されている。
【0067】
図12は、図4の液晶パネル部400の要部構成を示す回路図である。
なお、図12においては、図面の簡単化のため画素回路は3行4列、ゲートドライバは一つ、セレクタスイッチは一部のみを示している。
【0068】
有効画素部410は、複数の画素回路PXLCが、m行n列のマトリクス状に配列されている。本実施形態の場合には、800×480個の画素回路が配列されている。
各画素回路PXCLは、スイッチング素子としてTFT(薄膜トランジスタ;thin film transistor)411と、TFT411のドレイン電極(またはソース電極)に画素電極が接続れた液晶セルLC411と、TFT411のドレイン電極に一方の電極が接続された保持容量Cs411により構成されている。
これら画素回路PXLCの各々に対して、走査ライン412−1〜412−mが各行ごとにその画素配列方向に沿って配線され信号ライン413−1〜413−nが各列ごとにその画素配列方向に沿って配線されている。
そして、各画素回路PXLCのTFT411のゲート電極は、各行単位で同一の走査ライン412−1〜412−mにそれぞれ接続されている。また、各画素回路PXLCのソース電極(または、ドレイン電極)は、各列単位で同一の信号ライン413−1〜413−nに各々接続されている。
そして、各画素回路PXLCの液晶セルLC21の対向電極および保持容量Cs101の他方の電極は、1水平走査期間(1H)毎に極性が反転するコモン電圧VCOMの供給ライン414に接続されている。
【0069】
各走査ライン412−1〜412−mは、垂直駆動回路420としてのゲートドライバ420−1,420−2により駆動され、各信号ライン413−1〜413−nはセレクタスイッチ部440を介して水平駆動回路部103のソースドライバ300−1,300−2,300−3により駆動される。
【0070】
図13は、液晶パネル部400の垂直駆動回路を構成するゲートドライバ420の構成例を示す回路図である。
なお、図13においては、奇数行目(たとえば第1行目)の走査ライン412−1および次段の偶数行目(たとえば第2行目)の走査ライン412−2を駆動する回路を例に示している。
【0071】
この垂直駆動回路3は、図13に示すように、レベルシフタ付シフトレジスタ(S/R)421,422、サンプリングラッチ(EnbSML)423,424、および負電源レベルシフタ(NPLSFT)425,426を有している。
【0072】
図14(A)〜(F)は、図14の回路のタイミングチャートである。図14(A)は各画素PXLの保持容量Cs411の他方の電極に供給される1水平走査期間(1H)毎に極性が反転するコモン電圧VCOM、図14(B)は垂直走査の基準となる垂直クロックVCK、図14(C)はシフトレジスタ421の出力信号S421、図14(D)はシフトレジスタ422の出力信号S422、図14(E)は負電源レベルシフタ425の出力信号S425、および図14(F)は負電源レベルシフタ426の出力信号S426をそれぞれ示している。
【0073】
シフトレジスタ421,422には、インタフェース回路200のデータおよびタイミング制御回路210により生成された垂直走査の開始を指令する垂直スタートパルスVST(XVST)、垂直走査の基準となる互いに逆相の垂直クロックVCK,XVCKが供給される。
たとえば垂直クロックVCKは0−3.3Vの振幅のクロックとしてシフトレジスタ421,422に供給されるが、シフトレジスタ421,422では、たとえば3.3Vから7.3Vへのレベルシフト動作が行われる。
すなわち、シフトレジスタ421,422は、液晶パネル部400のレベルシフタ(L/S)430−1,430−2の機能もあわせ持つ。
【0074】
また、サンプリングラッチ423,424では、インタフェース回路200のデータおよびタイミング制御回路210により生成された図13中に示すような共通のイネーブル信号ENB/XENBを受けてシフトレジスタ421,422の出力信号S421,S422をそれぞれサンプリングされてラッチされる。ここで、隣接する走査ラインのオン、オフされる期間がオーバラップしないように、前段(奇数段)の駆動信号の立ち下がりタイミングと後段(偶数段)の駆動信号の立ち上がりのタイミングの間に所定の間隔をおく。
そして、負電源レベルシフタ425,426には、それぞれ走査ライン412−1,412−2の一端側が接続されており、サンプリングラッチ423,424のラッチ信号を受けてたとえば7.3V程度の走査パルスとしての駆動信号S425,S426が走査ライン412−1,412−2に順次に印加される。
また、負電源レベルシフタ425,426は、0Vを−4.8Vのレベルシフトした駆動信号S425,S426走査ライン412−1,412−2に供給し、非選択時の画素回路PXLCのTFT411を確実にオフさせる。
図14(A)〜(F)に示すように、コモン電圧VCOMがハイレベルをとる水平走査期間には、奇数行目の走査ライン412−1が駆動され、コモン電圧VCOMがローレベルをとる次の水平走査期間に、偶数行目の走査ライン412−2が駆動される。
このように、1水平走査期間毎に、第1行目の走査ライン412−1から第n行目の走査ライン412−nにかけて順次に駆動されていく。
【0075】
セレクタスイッチ部440は、たとえば低温ポリシリコンを用いた液晶表示装置における水平駆動回路の一部として液晶パネル部400に設けられている。
セレクタスイッチ部440は、図15に示すように、セレクタスイッチ441−R,441−G,441−B、・・・、444−R,444−G,444−B、・・・、(44n−R,44n−G,44n−B)を有し、セレクタスイッチにより画素回路PXLCに書き込むベきデータ信号SDT1〜SDT4,・・を選択して各信号ライン413−1〜413−nに供給して、映像を描かせる。
液晶表示装置において、色の3原色であるR(赤)データ、G(緑)データ、およびB(青)データを各信号ラインに順次に供給し、具体的には、まずRデータを各信号ライン413−1〜413−nに供給し、次に、Gデータを各信号ライン413−1〜413−nに供給し、最後にBデータを各信号ライン413−1〜413−nに供給して、各画素回路PXLCに書き込み映像を描く。
したがって、各信号ライン413−1〜413−nに対しては、それぞれ3つのセレクタスイッチが接続される。
図15は、R対応のセレクタスイッチ441−R〜444−Rのみをオンされている状態を示している。Rデータの書き込みが終了すると、G対応のセレクタスイッチ441−G〜444−GのみをオンさせてGデータを書き込む。Gデータの書き込みが終了すると、B対応のセレクタスイッチ441−B〜444−BにみをオンさせてBデータを書き込む。
【0076】
セレクタスイッチ部440の各セレクタスイッチ441−R,441−G,441−B、・・・、444−R,444−G,444−B、・・・、(44n−R,44n−G,44n−B)は、図16に示すように、pチャネルMOS(PMOS)トランジスタとnチャネルMOS(NMOS)トランジスタのソース・ドレイン同士を接続した転送ゲートTMG−R,TMG−G,TMG−Bにより構成される。
各転送ゲートは相補的レベルをとるセレクト信号SEL1,XSEL1、SEL2,XSEL2、SEL3,XSEL3によりそれぞれ導通制御される。
具体的には、Rデータ用セレクタスイッチ441−R〜444−Rを構成する転送ゲートTMG−Rはセレクト信号SEL1,XSEL1により導通制御される。Gデータ用セレクタスイッチ441−G〜444−Gを構成する転送ゲートTMG−Gはセレクト信号SEL2,XSEL2により導通制御される。Bデータ用セレクタスイッチ441−B〜444−Bを構成する転送ゲートTMG−Bはセレクト信号SEL3,XSEL3により導通制御される。
【0077】
図17は、セレクタスイッチ部440の転送ゲートTGM(−R)の駆動回路の構成例を示す図である。
この転送ゲート駆動回路450は、インタフェース回路200のデータおよびタイミング制御回路210によるセレクト信号SEL,XSELのレベルを−2.7Vから7.3Vにレベルシフトするレベルシフタ451(図4のレベルシフタ240に相当)と、たとえばCMOSインバータを2個直列に接続したバッファ452,453により構成される。
【0078】
次に、上記構成による動作を説明する。
【0079】
データおよびタイミング制御回路210は、たとえば外部の画像タイミングジェネレータおよびグラフィックスチップからa−Si用のタイミング信号およびシリアルデジタル信号がインタフェース回路200のデータおよびタイミング制御回路210に供給される。
【0080】
データおよびタイミング制御回路210のタイミングパルス生成回路212において、外部の画像タイミングジェネレータから供給されa−Si用のタイミング信号、具体的には、垂直スタート信号VST、垂直クロックVclk、イネーブル信号ENAB、水平スタート信号HST、水平クロックHclk、基準電圧Vrefを受けて、分周処理が行われ、水平駆動処理用のタイミングパルス信号である水平スタート信号HST、水平クロックDCK、出力イネーブル信号OUTENAB2、FRP等が生成して各ソースドライバ300−1,300−2,300−3に供給される。
同様に、垂直駆動処理用のタイミングパルス信号であるイネーブル信号ENB,XENB、垂直クロックVCK,XVCK、垂直スタート信号VST,XVSTが生成されて、液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1(GD1),420−2(GD2)に供給される。
また、セレクト信号SEL1,XSEL1、SEL2,XSEL2、SEL3、XSEL3が生成されて、レベルシフタ240を介して液晶パネル部400のセレクタスイッチ部440に供給される。
【0081】
たとえばデータおよびタイミング制御回路210においては、入力データR,G,Bと水平クロックHclkが、パネル内の多結晶シリコンTFTにおいても動作可能なように、周波数が3倍に分周されて、水平駆動回路部300を構成するソースドライバ300−1(SD1),300−2(SD2),300−3(SD3)に並列に供給される。
また、データおよびタイミング制御回路210においては、入力された水平スタート信号HSTが、3倍に分周されて各ソースドライバ300−1,300−2,300−3に供給される。
また、データおよびタイミング制御回路210においては入力された垂直スタート信号VSTが、3倍に分周されて液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1(GD1),420−2(GD2)に供給される。
【0082】
また、データおよびタイミング制御回路210のデータコントローラ211において、たとえば信号HVRがローレベル「L」であるかハイレベル「H」であるかに応じて、RAM213のアクセスしながらシリアルデータ信号R,G,Bが並べ替えられる。
そして、並べ替えデータX〔05:00〕、X〔15:10〕、X〔25:20〕がソースドライバ300−1(SD1)に供給され、並べ替えデータY〔05:00〕、Y〔15:10〕、Y〔25:20〕がソースドライバ300−2(SD2)に供給され、並べ替えデータZ〔05:00〕、Z〔15:10〕、Z〔25:20〕がソースドライバ300−3(SD3)に供給される。
【0083】
また、インタフェース回路200においては、たとえば15Vのa−Si用の電源電圧VVDD、HVDD、コモン電圧VCOMを受けて、Poly−Si用電圧9V,5V,−3V,−6.5Vの各電圧が生成されて、基準電圧およびコモン電圧発生回路230、セレクタ信号用レベルシフタ240、液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1,420−2、レベルシフタ430−1,430−2に供給される。
【0084】
また、基準電圧およびコモン電圧発生回路230において、DC−DCコンバータ220によ供給された9V,5V等に基づいてデジタルアナログコンバータ(DAC)用の各種基準電圧Vref が生成されて各ソースドライバ300−1,300−2,300−3に供給される。
また、基準電圧およびコモン電圧発生回路230において、振幅が9Vのコモン電圧VCOMが生成され、各ソースドライバ300−1,300−2,300−3を介して液晶パネル部400に供給される。
【0085】
さらに、セレクタ信号用レベルシフタ240においては、データおよびタイミング制御回路210で生成される液晶パネル部400のセレクタスイッチ部440のセレクト信号SEL1,XSEL1、SEL2,XSEL2、SEL3、XSEL3のレベルがたとえば−3Vから7.3Vにレベルシフトされ、各ソースドライバ300−1,300−2,300−3を介して液晶パネル部400のセレクタスイッチ部440に供給される。
【0086】
各ソースドライバ300−1,300−2,3003においては、インタフェース回路200のデータおよびタイミング制御回路210によるたとえば水平スタート信号HSTがシフトレジスタでシフトされながら、データレジスタ303に供給される。
これと並行して、データ制御部302において、水平スタート信号HSTに同期してデータおよびタイミング制御回路210による6ビットずつのパラレルデジタル信号D00−D05(X00−X05,Y00−Y05,Z00−Z05)、D10−D15(X10−X15,Y10−Y15,Z10−Z15)、およびD20−D25(X20−X25,Y20−Y25,Z20−Z25)が18ビットのデータとしてデータレジスタ303に順次に供給される。
データレジスタ303では、シフトレジスタ301による水平スタート信号HSTに同期し、かつデータ極性信号DATPOLに基づいて、データ制御部302によるデータが保持されてデータラッチ304に出力される。
データラッチ304においては、データおよびタイミング制御回路210によるクロックDCKに同期してデータレジスタ303によるデータを並列的にラッチされ、ラッチデータがDAC305に出力される。
DAC305においては、インタフェース回路200の基準電圧およびコモン電圧発生回路230で生成されたPOly−Si用基準電圧Vrefおよび極性決定信号POLに基づいてデジタルデータがアナログデータに変換され、出力バッファ306に出力される。
そして、出力バッファ306から担当する信号ライン数分のデータが、出力イネーブル信号OUTENAB2に同期して並列的に液晶パネル部400のセレクタスイッチ部440に対して出力される。
【0087】
そして、有効画素部410における各走査ライン412−1〜412−mが、垂直駆動回路としてのゲートドライバ420−1,420−2により駆動され、各信号ライン413−1〜413−nがセレクタスイッチ部440を介して水平駆動回路部103のソースドライバ300−1,300−2,300−3により駆動されて、所望の画素回路PXLCに対して表示データの書き込みが行われる。
【0088】
以上説明したように、本実施形態によれば、信号HVRがローレベル「L」であるかハイレベル「H」であるかに応じて、シリアルデータ信号R,G,Bを並べ替えて、ソースドライバ300−1(SD1)にX〔05:00〕、X〔15:10〕、X〔25:20〕として供給し、ソースドライバ300−2(SD2)にY〔05:00〕、Y〔15:10〕、Y〔25:20〕として供給し、ソースドライバ300−3(SD3)にZ〔05:00〕、Z〔15:10〕、Z〔25:20〕として供給し、また、各種タイミング信号を分周して各ソースドライバ300−1,300−2,300−3、液晶パネル部400の垂直駆動回路としてのゲートドライバ420−1(GD1),420−2(GD2)に供給するインタフェース回路200を設けたので、以下の効果を得ることができる。
【0089】
すなわち、液晶表示装置におけるアモルファスシリコン(a−Si)の表示装置の入出力端子がポリシリコンによる表示装置の入出力端子と互換性をもつことができ、表示装置の周辺回路規模が合理化できるため、製品コストを下げることができる。
また、ポリシリコン専用の周辺回路システムが不要となり、液晶表示装置の周辺回路の設計時間を短縮することができる。
また、駆動回路を液晶表示装置に内蔵できるポリシリコン表示装置は、a−Siの表示装置の外部駆動回路分だけ 表示装置のサイズを小さくすることができ、コンパクト化可能となる利点がある。
【0090】
なお、本実施形態においては、水平駆動回路300としてのソースドライバ300−1,300−2,300−3をTABIC方式により構成した場合を例に説明したが、たとえば、COG(Chip On Glass)によるIC、もしくは、COF(Chip On Flexible cable)によるICにより構成することも可能である。
【0091】
また、上記実施形態では、ディジタル映像信号を入力とし、これをラッチした後アナログ映像信号に変換し、このアナログ映像信号をサンプリングして点順次にて各画素を駆動するディジタルインターフェース駆動回路を搭載した液晶表示装置に適用した場合について説明したが、アナログ映像信号を入力とし、これをサンプリングして点順次にて各画素を駆動するアナログインターフェース駆動回路を搭載した液晶表示装置にも、同様に適用可能である。
【0092】
点順次駆動方式としては、周知の1H反転駆動方式やドット反転駆動方式の外に、映像信号を書き込んだ後の画素配列において、画素の極性が隣り合う左右の画素で同極性となり、かつ上下の画素で逆極性となるように、隣り合う画素列間で奇数行離れた2行、たとえば上下の2行の画素に互いに逆極性の映像信号を同時に書き込むいわゆるドットライン反転駆動方式などがある。
【0093】
【発明の効果】
以上説明したように、本発明によれば、液晶表示装置におけるアモルファスシリコン(a−Si)の表示装置の入出力端子がポリシリコンによる表示装置の入出力端子と互換性をもつことができ、表示装置の周辺回路規模が合理化できるため、製品コストを下げることができる。
また、ポリシリコン専用の周辺回路システムが不要となり、液晶表示装置の周辺回路の設計時間を短縮することができる。
また、駆動回路を液晶表示装置に内蔵できるポリシリコン表示装置は、a−Siの表示装置の外部駆動回路分だけ 表示装置のサイズを小さくすることができ、コンパクト化可能となる利点がある。
【図面の簡単な説明】
【図1】一般的な液晶表示装置の構成例を示すブロック図である。
【図2】a−Si系液晶表示装置の構成例を示すブロック図である。
【図3】Poly−Si系液晶表示装置の構成例を示すブロック図である。
【図4】本発明に係る液晶表示装置の一実施形態を示す構成図である。
【図5】本実施形態に係るインタフェース回路におけるデータおよびタイミング制御回路の入力データに対する分周処理を説明するためのタイミングチャートである。
【図6】本実施形態に係るインタフェース回路におけるデータおよびタイミング制御回路の水平スタート信号HSTに対する分周処理を説明するためのタイミングチャートである。
【図7】本実施形態に係るインタフェース回路におけるデータおよびタイミング制御回路の垂直スタート信号VSTに対する分周処理を説明するためのタイミングチャートである。
【図8】本実施形態に係るインタフェース回路におけるデータおよびタイミング制御回路の構成例を示すブロック図である。
【図9】信号HVRがローレベル(HVT=L)のときのタイミングパルス生成回路が生成する各信号のタイミングチャートである。
【図10】信号HVRがハイレベル(HVT=H)のときのタイミングパルス生成回路が生成する各信号のタイミングチャートである。
【図11】本実施形態に係る水平駆動回路としてのソースドライバの構成例を示すブロック図である。
【図12】図4の液晶パネル部の要部構成を示す回路図である。
【図13】本実施形態に係る垂直駆動回路の構成例を示す回路図である。
【図14】図13の回路の要部のタイミングチャートである。
【図15】セレクタスイッチ部の構成の概要を示す図である。
【図16】セレクタスイッチ部の具体的な構成例を示す回路図である。
【図17】セレクタスイッチ部の転送ゲートの駆動回路の構成例を示す図である。
【符号の説明】
100…液晶表示装置、200…インタフェース回路、210…データおよびタイミング制御回路、220…DC−DCコンバータ、230…基準電圧およびコモン電圧発生回路、240…セレクタ信号用レベルシフタ、300…水平駆動回路部、300−1,300−2,300−3…ソースドライバ、301…64ビットシフトレジスタ(S/R)、302…データ制御部(DC)、303…データレジスタ(DTREG)、304…データラッチ(DTLTC)、305…デジタル−アナログコンバータ(DAC)、306…出力バッファ(OTBUF)、307…バイアス回路、400…液晶パネル部、410…有効画素部、PXLC…画素回路、TFT411…スイッチング素子、LC411…液晶セル、Cs411…保持容量、412−1〜412−m…走査ライン、413−1〜413−n…信号ライン、420…垂直駆動回路、420−1,420−2…ゲートドライバ、430−1,430−2…レベルシフタ(L/S)、440…セレクタスイッチ部。
Claims (11)
- 多結晶シリコンによるトランジスタにより形成されたスイッチング素子を通して画素データを画素セルに書き込む画素回路が少なくとも複数列のマトリクスを形成するように配置された画素部と、
上記画素回路の行配列に対応するように配置され、上記スイッチング素子の導通制御のための少なくとも一つの走査ラインと、
上記画素回路の列配列に対応するように配置され、上記画素データを伝搬する複数の信号ラインと、
上記複数の信号ラインを複数のグループに分割し、分割グループ毎に対応して、信号ラインに供給される画像データを伝搬させる複数の水平駆動回路と、
上記多結晶シリコンによるトランジスタの駆動周波数より高い周波数のシリアル画像データを多結晶シリコンによるトランジスタの駆動周波数に対応した上記パラレルデータに変換し、上記複数の水平駆動回路がそれぞれ処理すべきデータを所望の水平駆動回路に並列的に供給するインタフェース回路と
を有する表示装置。 - 上記走査ラインを駆動する垂直駆動回路を有し、
少なくとも上記画素部、走査ライン、信号ライン、および垂直駆動回路が同一のパネル部に形成されている
請求項1記載の表示装置。 - 上記インタフェース回路は、上記多結晶シリコンによるトランジスタの駆動周波数より高い周波数の駆動制御用信号および画像データを分周する
請求項1記載の表示装置。 - 上記インタフェース回路は、シリアル画像データを所定信号レベルに応じた形態で並べ替える
請求項1記載の表示装置。 - 上記インタフェース回路に供給されるシリアル画像データおよび変換後のパラレルデータがデジタル信号であり、
上記複数の水平駆動回路は、インタフェース回路によるデジタルパラレル信号を一時蓄積するメモリ手段を含む
請求項1記載の表示装置。 - 上記水平駆動回路は、多結晶シリコンに走査方法に合わせたデータの多重化を行う
請求項5記載の表示装置。 - 上記インタフェース回路は、出力するデジタル信号の周波数は入力されるデジタル信号の周波数より低い
請求項5記載の表示装置。 - 上記水平駆動回路の出力されるデジタル信号の多重化数は、入力されるデジタル信号の多重数より多い
請求項6記載の表示装置。 - 上記信号ラインに画像データを選択して供給するセレクタスイッチを有するセレクタスイッチ部を含み、
上記セレクタスイッチ部は、上記パネル部に形成されている
請求項2記載の表示装置。 - 上記複数の水平駆動回路は、TAB方式、COG方式、COF方式のうちのいずれかの方式の集積回路により形成されている
請求項2記載の表示装置。 - 上記画素セルは液晶セルである
請求項1記載の表示装置。
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