JPH02116890A - デイスプレイコントローラ - Google Patents
デイスプレイコントローラInfo
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- JPH02116890A JPH02116890A JP27129888A JP27129888A JPH02116890A JP H02116890 A JPH02116890 A JP H02116890A JP 27129888 A JP27129888 A JP 27129888A JP 27129888 A JP27129888 A JP 27129888A JP H02116890 A JPH02116890 A JP H02116890A
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- Japan
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- signal
- buffer memory
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フレーム変調方式を用いて階調表示を行なう
際に必要な信号を発生するディスプレイコントローラに
関する。
際に必要な信号を発生するディスプレイコントローラに
関する。
［従来の技術］
フラットディスプレイの階調表示を行なう方式には、１
走査単位内でオン／オフのデユーティ比を制御するパル
ス幅変調方式と１フレ一ム単位でオン／オフを制御する
フレーム変調方式がある。
走査単位内でオン／オフのデユーティ比を制御するパル
ス幅変調方式と１フレ一ム単位でオン／オフを制御する
フレーム変調方式がある。
フレーム変調方式で８階調表示を行なう場合について第
３図を使って簡単に説明する。フレーム単位の制御を行
なうためにフレーム信号が必要で、第３図のＹＤがこれ
に相当する。第３図では８階調表示を行なうために８フ
レームを１サイクルとし、以後これをくり返すものであ
る。ＧＯ−Ｇ７の信号がディスプレイへ出力される変調
信号で、Ｇｏは常にオフ（非点灯）、Ｇ７は常にオン（
点灯）を表わし、Ｇ４は８フレーム中４フレームがオン
であるから、Ｇｏと６７の中間に位置する階調を表わす
、これらＧＯ〜Ｇ７の８種類の信号は入力信号である階
調データ（８階調の場合は３ビット）に応じてどれかが
選択され、出力される。
３図を使って簡単に説明する。フレーム単位の制御を行
なうためにフレーム信号が必要で、第３図のＹＤがこれ
に相当する。第３図では８階調表示を行なうために８フ
レームを１サイクルとし、以後これをくり返すものであ
る。ＧＯ−Ｇ７の信号がディスプレイへ出力される変調
信号で、Ｇｏは常にオフ（非点灯）、Ｇ７は常にオン（
点灯）を表わし、Ｇ４は８フレーム中４フレームがオン
であるから、Ｇｏと６７の中間に位置する階調を表わす
、これらＧＯ〜Ｇ７の８種類の信号は入力信号である階
調データ（８階調の場合は３ビット）に応じてどれかが
選択され、出力される。
この方式を用いて、Ｒ（Ｒｅｄ）、Ｇ （Ｇｒｅ６ｎ）
、Ｂ （Ｂｌｕｅ）からなるカラー表示用ビデオ信号を
受けて、ＬＣＤで階調表示を行なうために必要な信号に
変換する回路の従来例を第２図に示す、第２図の階調信
号発生回路２０５が、前述したＧＯ〜Ｇ７に相当する信
号を、３ビットの階調データに応じて出力する回路であ
る。第２図に示す従来の回路においては、入力のビデオ
信号Ｒ，Ｇ、Ｂはそれぞれシリアル・パラレル変換回路
２０３を介して一度バッファメモリ２０３に書き込まれ
る。そのバッファメモリのデータを今度は読み出して、
前述の階調信号発生回路２０５へ入力する。そうして得
られた変調信号ＧＤはＬＣＤドライバコントロール２０
６で、ＬＣＤドライバに適したタイミングに整λられ、
他の制御信号とともに出力される０以上がフレーム変調
方式によって階調表示を行なう従来の回路構成例である
。
、Ｂ （Ｂｌｕｅ）からなるカラー表示用ビデオ信号を
受けて、ＬＣＤで階調表示を行なうために必要な信号に
変換する回路の従来例を第２図に示す、第２図の階調信
号発生回路２０５が、前述したＧＯ〜Ｇ７に相当する信
号を、３ビットの階調データに応じて出力する回路であ
る。第２図に示す従来の回路においては、入力のビデオ
信号Ｒ，Ｇ、Ｂはそれぞれシリアル・パラレル変換回路
２０３を介して一度バッファメモリ２０３に書き込まれ
る。そのバッファメモリのデータを今度は読み出して、
前述の階調信号発生回路２０５へ入力する。そうして得
られた変調信号ＧＤはＬＣＤドライバコントロール２０
６で、ＬＣＤドライバに適したタイミングに整λられ、
他の制御信号とともに出力される０以上がフレーム変調
方式によって階調表示を行なう従来の回路構成例である
。
［発明が解決しようとする課題］
６４０Ｘ４００ドツトのディスプレイを用いて８階調表
示を行なう場合を例に考えると、従来例では、第２図か
らもわかる様に、入力データ（Ｒ，Ｇ、Ｂ）各々に対し
て、ｌフレームのバッファメモリを必要とする。これは
、トータルで、６４０Ｘ４００Ｘ３＝２５６ＫＸ３ ビットのバッファメモリを必要とする訳である。
示を行なう場合を例に考えると、従来例では、第２図か
らもわかる様に、入力データ（Ｒ，Ｇ、Ｂ）各々に対し
て、ｌフレームのバッファメモリを必要とする。これは
、トータルで、６４０Ｘ４００Ｘ３＝２５６ＫＸ３ ビットのバッファメモリを必要とする訳である。
さらに１６６階調場合は、特開昭６３−５３８９で示さ
れる様に、４フレ一ム分のバッファメモリを必要とする
０以上よりわかる様に、従来の方式では、階調度数の増
加、すなわち階調データのビット数増加に伴い、必要な
バッファメモリの容量も増大するという欠点を有する。
れる様に、４フレ一ム分のバッファメモリを必要とする
０以上よりわかる様に、従来の方式では、階調度数の増
加、すなわち階調データのビット数増加に伴い、必要な
バッファメモリの容量も増大するという欠点を有する。
本発明の目的はこの様にバッファメモリを増やすことな
く、２値表示に必要なだけのバッファメモリ容量で階調
表示を可能にすることである。
く、２値表示に必要なだけのバッファメモリ容量で階調
表示を可能にすることである。
［課題を解決するための手段］
本発明のディスプレイコントローラは、少なくとも２ビ
ットの階調データとフレーム信号を入力とし、その出力
信号をもとにディスプレイのオン・オフをフレーム単位
で行なう階調信号発生回路を有するディスプレイコント
ローラにおいて。
ットの階調データとフレーム信号を入力とし、その出力
信号をもとにディスプレイのオン・オフをフレーム単位
で行なう階調信号発生回路を有するディスプレイコント
ローラにおいて。
前記フレーム信号の周波数がディスプレイのフレーム周
波数と等しく、前記階調信号発生回路の出力信号がバッ
ファメモリへ書き込まれる様に構成されたことを特徴と
する。
波数と等しく、前記階調信号発生回路の出力信号がバッ
ファメモリへ書き込まれる様に構成されたことを特徴と
する。
［作 用］
階調信号発生回路の出力信号すなわちフレーム変調され
た信号をバッファメモリに書き込む様に構成し、階調信
号発生回路のフレーム信号にはディスプレイのフレーム
周波数と同じ周波数の信号を用いるので、１フレ一ム分
のバッファメモリでフレーム変調方式の階調表示が得ら
れる。
た信号をバッファメモリに書き込む様に構成し、階調信
号発生回路のフレーム信号にはディスプレイのフレーム
周波数と同じ周波数の信号を用いるので、１フレ一ム分
のバッファメモリでフレーム変調方式の階調表示が得ら
れる。
［実 施 例］
第１図は、本発明の一実施例を適用した階調表示システ
ムの構成図である０本システムはＣＲＴを用いてカラー
表示を行なうためのビデオ信号（ビデオデータＲ，Ｇ、
Ｂ、 ドツトクロックＣＫ、垂直同量信号ＶＳＹＮＣ
１水平同朋信号Ｈ５ＹＮＣ）をディスプレイコントロー
ラ１０１に入力し、そのカラー表示用のビデオデータＲ
，Ｇ。
ムの構成図である０本システムはＣＲＴを用いてカラー
表示を行なうためのビデオ信号（ビデオデータＲ，Ｇ、
Ｂ、 ドツトクロックＣＫ、垂直同量信号ＶＳＹＮＣ
１水平同朋信号Ｈ５ＹＮＣ）をディスプレイコントロー
ラ１０１に入力し、そのカラー表示用のビデオデータＲ
，Ｇ。
ＢをＬＣＤ用のフレーム変調信号に変換し出力するもの
である。以下にその動作を説明する。
である。以下にその動作を説明する。
まずビデオデータＲ，Ｇ、ＢはドツトクロックＣＫで階
調信号発生回路１０３へとり込まれる。
調信号発生回路１０３へとり込まれる。
この階調信号発生回路の動作は従来例で述べたものと同
様で、３ビットの入力階調データに対して、第３図のＧ
Ｏ〜Ｇ７のうちどれかを選択して変調信号ＧＤを出力す
る。但し、第３図のＹＤに相当するフレーム信号がここ
ではＶＳＹＮＣとなる。こうして得られたＧＤは順に一
度バッファメモリ１０２へ書き込まれる。そうして今度
はＬＣＤへ転送するために、ＬＣＤに適した順序でバッ
ファメモリから読み出され、ＬＣＤドライバコントロー
ル１０５でタイミングを整λ、ＬＣＤドライバに必要な
他制御信号とともにＬＣＤへ出力される。単純にこれだ
けを行なうと、ＬＣＤへ出力されるフレーム信号ＹＤと
ビデオのフレーム信号であるＶＳＹＮＣとその周波数が
異なるために、フレーム変調方式本来の効果が得られな
い０本来ならば、ＬＣＤのフレーム信号ＹＤに同期して
、表示のオン・オフを制（卸しなければならないのに、
ここでは、ビデオのフレーム信号に同期してオン・オフ
を制御しているために、ＬＣＤの表示としては、均一な
階調度が得られなくなる。そこで、このＬＣＤのフレー
ム信号ＹＤとビデオのフレーム信号ＶＳＹＮＣを同期化
する回路が、同期回路１０６である。この回路の内部は
第４図に示す様になっている。ＬＣＫはＬＣＤへ出力さ
れる信号を作るための基本クロックである。ＲＳフリッ
プフロップ４０２によりゲート４０１は、ＹＤが入力さ
れると閉じ、ＶＳＹＮＣが入力されると開く、すなわち
ＶＳＹＮＣが入力されるとＬＣＤへのデータが出力され
始め、ｌフレーム分のデータ転送が終わりＹＤが出力さ
れるとこのゲートは閉じて、次のフレームへ進むのを防
ぐ、よってＶＳＹＮＣの周期とＹＤの周期は等しく保た
れる。
様で、３ビットの入力階調データに対して、第３図のＧ
Ｏ〜Ｇ７のうちどれかを選択して変調信号ＧＤを出力す
る。但し、第３図のＹＤに相当するフレーム信号がここ
ではＶＳＹＮＣとなる。こうして得られたＧＤは順に一
度バッファメモリ１０２へ書き込まれる。そうして今度
はＬＣＤへ転送するために、ＬＣＤに適した順序でバッ
ファメモリから読み出され、ＬＣＤドライバコントロー
ル１０５でタイミングを整λ、ＬＣＤドライバに必要な
他制御信号とともにＬＣＤへ出力される。単純にこれだ
けを行なうと、ＬＣＤへ出力されるフレーム信号ＹＤと
ビデオのフレーム信号であるＶＳＹＮＣとその周波数が
異なるために、フレーム変調方式本来の効果が得られな
い０本来ならば、ＬＣＤのフレーム信号ＹＤに同期して
、表示のオン・オフを制（卸しなければならないのに、
ここでは、ビデオのフレーム信号に同期してオン・オフ
を制御しているために、ＬＣＤの表示としては、均一な
階調度が得られなくなる。そこで、このＬＣＤのフレー
ム信号ＹＤとビデオのフレーム信号ＶＳＹＮＣを同期化
する回路が、同期回路１０６である。この回路の内部は
第４図に示す様になっている。ＬＣＫはＬＣＤへ出力さ
れる信号を作るための基本クロックである。ＲＳフリッ
プフロップ４０２によりゲート４０１は、ＹＤが入力さ
れると閉じ、ＶＳＹＮＣが入力されると開く、すなわち
ＶＳＹＮＣが入力されるとＬＣＤへのデータが出力され
始め、ｌフレーム分のデータ転送が終わりＹＤが出力さ
れるとこのゲートは閉じて、次のフレームへ進むのを防
ぐ、よってＶＳＹＮＣの周期とＹＤの周期は等しく保た
れる。
ＲＳフリップフロップ４０３へ入力される信号ＬＰはＬ
ＣＤの１水平走査時間周期の信号で、ビデオ信号のＨ５
ＹＮＣに相当する。従ってこのＲＳフリップフロップ４
０３によって前記ＲＳフリップフロップ４０２と同様に
、ビデオの１水平走査時間とＬＣＤのそれとが等しくな
る様にゲート４０１を制御する。これはＬＣＤの１水平
走査時間を十分に確保するためのものであるにれがない
場合、通常ＬＣＤへの信号には、ビデオ信号にみられる
水平帰線帰還がないため、その分ＬＣＤの１水平走査時
間が短かくなってしまう。これはｌフレーム時間に対す
るｌラインの点灯時間の割合（ＬＣＤの駆動デユーティ
比）を下げ、ＬＣＤのコントラストを落としてしまう。
ＣＤの１水平走査時間周期の信号で、ビデオ信号のＨ５
ＹＮＣに相当する。従ってこのＲＳフリップフロップ４
０３によって前記ＲＳフリップフロップ４０２と同様に
、ビデオの１水平走査時間とＬＣＤのそれとが等しくな
る様にゲート４０１を制御する。これはＬＣＤの１水平
走査時間を十分に確保するためのものであるにれがない
場合、通常ＬＣＤへの信号には、ビデオ信号にみられる
水平帰線帰還がないため、その分ＬＣＤの１水平走査時
間が短かくなってしまう。これはｌフレーム時間に対す
るｌラインの点灯時間の割合（ＬＣＤの駆動デユーティ
比）を下げ、ＬＣＤのコントラストを落としてしまう。
ここではＬＣＫにドツトクロックＣＫを用いたが、全（
非同期のクロックとＲＳフリップフロップ４０２とを用
いても同様の同期回路か構成できる。その場合クロック
の周波数を適当な値に選択すれば、前述したＬＣＤの駆
動デユーティ比の低下を防ぐことができる０以上の様に
して構成される同期回路により、ビデオのフレーム信号
とＬＣＤのフレーム信号が同期化され、正常な階調表示
を行なうことができる。
非同期のクロックとＲＳフリップフロップ４０２とを用
いても同様の同期回路か構成できる。その場合クロック
の周波数を適当な値に選択すれば、前述したＬＣＤの駆
動デユーティ比の低下を防ぐことができる０以上の様に
して構成される同期回路により、ビデオのフレーム信号
とＬＣＤのフレーム信号が同期化され、正常な階調表示
を行なうことができる。
以上に述べた様に本発明によれば、バッファメモリへ書
き込む前に複数ビットの階調データを１ビットの変調信
号に変換できるために、バッファメモリは１ビット分す
なわち１フレ一ム分のみしか必要としない、ここでは８
階調を例に説明したが、この方式によれば１６階調、３
２階調と階調度数が増加しても同様に１フレ一ム分のみ
のバッファメモリだけでよい０本実施例においてはＬＣ
Ｄ用コントローラを例に説明したが、当然ディスプレイ
はＬＣＤに限らず、プラズマディスプレイ、ＥＬディス
プレイ等等価値表示用ディスプレイ用いて、フレーム変
調方式の階調表示を行なうものであればすべてに適用可
能である。
き込む前に複数ビットの階調データを１ビットの変調信
号に変換できるために、バッファメモリは１ビット分す
なわち１フレ一ム分のみしか必要としない、ここでは８
階調を例に説明したが、この方式によれば１６階調、３
２階調と階調度数が増加しても同様に１フレ一ム分のみ
のバッファメモリだけでよい０本実施例においてはＬＣ
Ｄ用コントローラを例に説明したが、当然ディスプレイ
はＬＣＤに限らず、プラズマディスプレイ、ＥＬディス
プレイ等等価値表示用ディスプレイ用いて、フレーム変
調方式の階調表示を行なうものであればすべてに適用可
能である。
［発明の効果］
本発明によれば、通常複数ビットからなる階調データの
各々に対し１フレ一ム分のバッファメモリが必要である
所を、階調データのビット数によらずｌフレーム分のみ
とすることができ、使用するメモリ容量は大巾に削減す
ることができる。さらに、バッファメモリの削減は、メ
モリへのデータバスをも削減することとなるため、シス
テム構成は非常に簡素化される。また、第１図のディス
プレイコントローラ１０１をＬＳＩ化するにあたっては
データバスの削減によりパッケージのビン数を減らすこ
とができるし、内部回路も簡素化されるためにＬＳＩの
コストを削減することができるゆ
各々に対し１フレ一ム分のバッファメモリが必要である
所を、階調データのビット数によらずｌフレーム分のみ
とすることができ、使用するメモリ容量は大巾に削減す
ることができる。さらに、バッファメモリの削減は、メ
モリへのデータバスをも削減することとなるため、シス
テム構成は非常に簡素化される。また、第１図のディス
プレイコントローラ１０１をＬＳＩ化するにあたっては
データバスの削減によりパッケージのビン数を減らすこ
とができるし、内部回路も簡素化されるためにＬＳＩの
コストを削減することができるゆ
第１図は本発明を適用した、階調表示システムの構成図
。 第２図は従来の階調表示システムの構成図。 第３図はフレーム変調方式の階調信号発生回路の出力波
形図。 第４図は、実施例（第１図）の同期回路の回路例を示す
図。 ・ディスプレイコントローラ ・バッファメモリ ・諧調信号発生回路 ・メモリタイミングコントロー ル １０５ ・ ２０１ ・ ２０２ ・ ２０３ ・ ２０４ ・ ・・・ＬＣＤドライバコントロール ・・・・同期回路 ・・・・ディスプレイコントローラ ・・・・バッファメモリ ・・・・シリアル・パラレル変換回路 ・・・・メモリタイミングコントロー ル ・階調信号発生回路 ＬＣＤドライバコントロール ・ＯＲゲート ・ＲＳフリップフロップ ２０５ ・ ・ ・ ・ ・ ２０６ ・ ・ ・ ・ ・ ４０１ ・ ・ ・ ・ ・ ４０２、 ４０３ ・ 以上
。 第２図は従来の階調表示システムの構成図。 第３図はフレーム変調方式の階調信号発生回路の出力波
形図。 第４図は、実施例（第１図）の同期回路の回路例を示す
図。 ・ディスプレイコントローラ ・バッファメモリ ・諧調信号発生回路 ・メモリタイミングコントロー ル １０５ ・ ２０１ ・ ２０２ ・ ２０３ ・ ２０４ ・ ・・・ＬＣＤドライバコントロール ・・・・同期回路 ・・・・ディスプレイコントローラ ・・・・バッファメモリ ・・・・シリアル・パラレル変換回路 ・・・・メモリタイミングコントロー ル ・階調信号発生回路 ＬＣＤドライバコントロール ・ＯＲゲート ・ＲＳフリップフロップ ２０５ ・ ・ ・ ・ ・ ２０６ ・ ・ ・ ・ ・ ４０１ ・ ・ ・ ・ ・ ４０２、 ４０３ ・ 以上
Claims (1)
- 少なくとも２ビットの階調データとフレーム信号を入力
とし、その出力信号をもとにディスプレイのオン・オフ
をフレーム単位で行なう階調信号発生回路を有するディ
スプレイコントローラにおいて、前記フレーム信号の周
波数がディスプレイのフレーム周波数と等しく、前記階
調信号発生回路の出力信号がバッファメモリへ書き込ま
れる様に構成されたことを特徴とするディスプレイコン
トローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27129888A JP2897223B2 (ja) | 1988-10-27 | 1988-10-27 | デイスプレイコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27129888A JP2897223B2 (ja) | 1988-10-27 | 1988-10-27 | デイスプレイコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02116890A true JPH02116890A (ja) | 1990-05-01 |
| JP2897223B2 JP2897223B2 (ja) | 1999-05-31 |
Family
ID=17498094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27129888A Expired - Lifetime JP2897223B2 (ja) | 1988-10-27 | 1988-10-27 | デイスプレイコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897223B2 (ja) |
-
1988
- 1988-10-27 JP JP27129888A patent/JP2897223B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2897223B2 (ja) | 1999-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080312 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090312 Year of fee payment: 10 |