JPH04507147A - モニタ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 モニタ制御回路 この発明は、第１の画素周波数のデジタルイメージ信号に基づいて、第２の画素 周波数で作動するモニタを駆動するためのモニタ制御回路に関する。

よく知られているように、コンピュータのモニタは、要求されるスクリーン分解 能に関して満たすべき要求による異なったカテゴリのグラフインクカードで駆動 され、前記グラフィックカードは、画素周波数に関してはもちろん、水平および 垂直の分解能すなわち水平および垂直方向の画素の数に関して互いに異なってい る。知られているグラフィックカードの標準は、たとえばＭＤＡ（１６メガヘル ツの画素周波数の黒白の３２０Ｘ２００の画素）、ＣＧＡＣ２０メガヘルツの画 素周波数のカラーの３２０Ｘ２００の画素）、ヘラクレス（２７メガヘルツの画 素周波数の黒白の７４０Ｘ４００の画素）、ＥＧＡ　（３０メガヘルツの画素周 波数のカラーの６４０Ｘ３５０の画素）、ＶＧＡ　（３２メガヘルツの画素周波 数のカラーの６４０Ｘ４８０の画素）、超ＥＧＡ（５０メガヘルツの画素周波数 のカラーの８００Ｘ６００と１０２４ｘ７６８とのおのおのの画素）および、最 近では６０メガヘルツと１７０メガヘルツとの間の画素周波数のカラーの１６０ ０Ｘ１２８０のみならず１０２４ｘ７６Ｂ、１０８０Ｘ１０２４の画素のいわゆ るＨＲ（高分解能）グラフィックシステムである。その技術分野における専門家 には明らかなように、これらのさまざまなグラフインクの標準は、上記システム では６４キロヘルツから８４キロヘルツのみならず１７キロヘルツ。

２２キロヘルツ、２５キロヘルツ、３１．５キロヘルツ、５０キロヘルツで起こ るライン周波数すなわち水平同期信号周期の逆に関してもまた異なっている。

単一のモニタによってさまざまなグラフィックの標準の出力信号をスクリーンイ メージへ変換することを可能にしたいという希望が、長い間あった。この目的の ために、いわゆる「多重同期」モニタが現在使われており、前記モニタは、切り 替えるのに適した発振回路によって、異なる水平同期信号周波数で作動する。「 多重同期」モニタにおける１つのグラフィックの標準から次への切り換え、結果 として、１つの操作周波数から次への切り換えは、いくらかの再起時間を必要と する事実から見て、１つのグラフインクの標準から次へのスクリーン上の表示の 切り換えは、スクリーンの表示のしゃ断または初期のイメージ妨害の原因となる であろう。「多重同期」モニタの複雑さが前記モニタによって取り扱われるグラ フインクカードの標準の数の増加に応じて増加するであろうことは明らかである 。

知られた「多重同期」モニタは、１つの共通のスクリーンに２つの異なったグラ フィックカードによって作られる２つのセグメントを表示することもできない。

ＤＥ−ＡＩ−３８０４４６０には、入力側のイメージ信号をその直列−並列変換 後に記憶できるビデオ記憶装置に出力が接続されたシフトレジスタ型の入力側の 直列−並列変換器を含む、第１の画素周波数のデジタルイメージ信号に基づいて 第２の画素周波数を操作するモニタを駆動するためのモニタ制御回路が、開示さ れている。記憶装置は直列−並列変換のためのシフトレジスタにすぎず、直列− 並列変換を実行するために、サブシステムの空白符号の各々の出現の後に、サブ システムのクロックで記憶するという事実から見て、入力側のイメージ信号はそ のサブシステムのクロックの周波数でビデオ記憶装置に書込まれる。第１のサブ システムのクロ、りでのビデオ記憶装置へのイメージ信号の書込みと主システム のクロックでのビデオ記憶装置からの読出しとの間の同期の欠如のために、書込 みと読出しとがオーバラツブすることがある。従来技術によると、これらのオー バラツブは、各々のセグメントのいくつかのイメージエレメントを更新しないで 、転送サイクルを与え、その結果、再書込みに優先するビデオ記憶装置の読出し によって取り除かれる。

このタイプの制御の結果、各々のセグメントのスクリーンの内容の一部分が更新 されない。

ＤＥ−Ａｉ３４　２５　６３６は、前もって定められたシーケンスで制御される イメージメモリとラスクエレメントとを備えるラスク記録手段において、フィフ ォ記憶装置（最初に記憶されたデータが最初に読み出される記憶装置）をプロセ ッサと前記記録手段との間に配置することを開示している。フィフォ記憶装置が からになると、すぐ割込み指令がプロセッサで動いているプログラムに割込み、 そこで新しいデータがフィフォ記憶装置に書込まれ、前記フィフォ記憶装宜が満 たされると、プロセッサは中断したプログラムを再びランさせる。

この従来技術に間しては、この発明は、第１の画素周波数のデジタルイメージ信 号によって、第２の画素周波数で作動するモニタを駆動するために使用するのに 適するモニタ制御回路を提供するという課題に基づいており、表示されるイメー ジ信号は、各々の個々のケースで更新される。

この発明によれば、この課題は、請求項１の特徴的な項に開示された特徴を有す る請求項１の一般的な項によって、第１の画素周波数のデジタルイメージ信号に 基づいて、第２の画素周波数で作動する、モニタを駆動するためのモニタ制御回 路によって解決される。

この発明は、第１の画素周波数と同期化せず、通常固定されていない第２の画素 周波数で作動するモニタの駆動が、デジタルイメージ信号のデータワードをビデ オ記憶装置に記憶する前に一時的にフィフォ記憶装置に記憶するならば、その全 体数の関係について、第１の画素周波数を有するイメージ信号によって可能であ ることの発見に基づいており、モニタの表示を作るように第２の画素周波数でモ ニタの動作の同期化においてバーセー（ｐｅｒ　ｓｅ）として知られる方法で読 出すのに適用される。以下に詳細に説明するように、フィフォ記憶装置からビデ オ記憶装置へのデータワードの伝送は、ビデオ記憶装置とフィフォ記憶装置とに 接続され、フイフオ記憶装置から読出されたデータワードをビデオ記憶装置に書 込むように前記装置を制御する制御装置によって達成される。

好ましい現象は、従の請求項で明らかにされる。

以下に、この発明に係るモニタ制御回路の好ましい実施例を、添付図面を参照し ながら詳細に説明する。

図１はこの発明に係るモニタ制御回路の一実施例のブロック図を示す。

図２は図１の第１の制御装置のオペレーションモードを説明するための信号の動 きを示す時間図を示す。

図３は図１に示す制？■装置のブロック図を示す。

図４は図１に示すレジスタ装置のブロック図を示す。

図５は図１に示す表示計数装置のオペレーションモードを説明するための信号の 動きを示す時間図を示す。

図６は図１の表示計数装置の詳細のブロック図を示す。

図７は図１に示す表示計数装置の付加部分の機能を説明するための信号の動きを 示す時間図を示す。

図８は図１の表示計数装置の付加部分のブロック図を示す。

図９は図１に示すビデオ記憶装置のメモリ組織の概略図を示す。

図１０は図１に示す第２の制御装置の構造のブロック図を示す。

この発明に係るモニタ制御回路の実施例は、図１に示され、全体として参照数（ ＋！１で示され、レジスタ装置２．フイフオ記憶装置としての第１の記憶装置３ ．ビデオ記憶装置４、第１の制御装置５゜第２の制御装置６１発振器７１表示計 数装置８および直列読出し制御装置９を含む。

レジスタ装置２は、第１の画素周波数でデジタルイメージ信号のデータワードが 存在する入力データバスｌＯに接続される入力側を有している。入力データバス １０は、たとえば’／ＧＡインタフェースに伸びている。示した実施例の場合に は、入力データバスｌＯは、３原色Ｒ，Ｇ、Ｂの各々のための結線と、輝度ビッ ト■のための結線とを含む。各々のデータワードは、４ビツトの深度を有する画 素を表す、さらに、レジスタ装置２は、第１の画素周波数のクロック信号のため のクロック信号人力１１を入力側に有している。レジスタ装置２は、４ビツトを 有する選択データバス１２を経由して、第１の制御装置５から選択信号５ＥＬＯ ，５ＥＬＬ、５ＥＬ２，５ＥＬ３を受信する。レジスタ装置２の出力側は、第１ のデータバス１３を経由して、フィフォ記憶装置３の入力に接続され、前記フィ フォ記憶装置３は、それに第１のイメージ信号の垂直同期化信号ＶＳ（１）を供 給するために用いられるリセット人力１４を付加的に備える。さらに、第１の制 ！Ｉ装置５は、書込み指令信号ＷＦをフィフォ記憶装置３の書込み人力１５に供 給する。第１の制ｍ装置５は、第１のクロック信号ＣＬＫ　（１）のためのクロ ック入力１６と、第１のイメージ信号の空白信号ＢＬ　（１）のための空白人力 １７とを存する。

フィフォ記憶装置３の出力側は、第２のデータバス２０を経由して、ビデオ記憶 装置４に接続される。

表示計数装置８は、第１のクロック信号ＣＬＫ　（１）のためのクロック人力２ １と、第１のイメージ信号の空白信号ＢＬ　（１）のための空白人力２２と、垂 直同期化信号ＶＳ　（１）のための垂直同期化人力２３と、水平同期化信号Ｈ３ （１）のための水平同期化人力２４とを有する。

水平カウントＨＣのための第３のデータバス２５を経由して、表示計数装置８は 、出力側で直列読出しＷＩＮ装置９のみならず第２の制御装置６にも接続されて いる。さらに、表示計数装置８は、垂直カウントＶＣのための第４のデータバス ２６を経由して、直列読出し制御装置９に接続される。

第２の制御装置６の出力側は、制御バス２７とアドレスバス２８とを経由して、 ビデオ記憶装置の入力に接続される。制御バス２７は、データラインをビデオ記 憶装置４から読出しシフトレジスタ（図示せず）へ転送するための行アドレス転 送信号ＲＡＳ、列アドレス転送信号ＣＡＳ、書込み指令信号ＷＢ／ＷＥおよびデ ータ転送信号ＤＴ１０Ｅの信号の各々のためのラインを含む。

直列読出し制御装置９の出力側は、ビデオ記憶装置４から読出すための制御信号 ＳＣ，ＳＯＥのための第２の制御バス２９を経由して、ビデオ記憶装置４の制御 入力に接続される。前記ビデオ記憶袋Ｗ４は、第５のデータバス３０を経由して 、直列読出し制御装置９のデータ入力に順番に接続され、前記読出し制御装置９ は、モニタ側の第２のイメージ信号の水平同期化信号Ｈ３（２）のための水平同 期化人力３４のみならず、モニタ側の第２のイメージ信号の垂直同期化信号ＶＳ 　（２）のための垂直同期化人力３１と、第２の画素周波数の第２のクロック信 号ＣＬＫ　（２）のだめのクロック人力３２と、第２の空白信号ＢＬ　（２）の ための空白人力３３とを含む。

直列読出し制御装置９の出力側は、第６のデータバス３５を経由して、モニタの Ｄ−Ａ変換器ＤＡＣ（図示せず）に接続される。モニタの構造は、従来技術で普 通に使用される構造と一致する事実から見て、その説明は必要ないであろう。

以下に、図１の好ましい実施例の操作モードを説明するが、回路の詳細に関して および機能の詳細に関して、図２から図１０についての言及は後で説明する。

レジスタ装置２は、画素周波数の入力データパスｌＯに適用される４つの各々の 連続したデータワードの直列−並列変換を実行し、出力側に作られたデータワー ドは、４倍のビット数を含んでおり、すなわち、それらは第１のデータバス１３ に並列に送られる１６ビツトの長さのデータワードである。この４ビツトのデー タワードから１６ビントのデータワードへの変換は、選択信号５ＥＬＯ，・・・ ５ＥＬ３によって第１の制御装置５に制御されて起こり、この変換が終了すると 、前記第１の制御装置５は、フィフォ記憶装置３に書込み指令信号１５を供給す る。少なくとも１つのデータワードがフィフォ記憶装置３に記憶されるとすぐに 、前記フィフォ記憶装置３によって第２の制御装置６に供給されかつ前記装置３ のからの記憶状態を示すフラグＥＦが消え、それによって第２の制御装置は、ビ デオ記憶装置４に再記憶されるデータワードがフィフォ記憶装置３に存在するこ とを知らされる０名前から明らかなように、フィフォ記憶装置３　（最初に記憶 されたデータが最初に読み出される記憶装置３）は、読出し指令ＲＦによる選択 に応答して、前記フィフォ記憶装置３に最初に読込まれたデータワードが、第２ のデータバス２０を経由して、ビデオ記憶袋Ｗ４に最初に読込まれる構成となっ ている。以下に詳細に説明するように、第２の制御装置は、ビデオ記憶装置４の 書込みサイクルとフィフォ記憶装置３の読出しサイクルとによって、多数のデー タワードを各々前記第１の記憶装置３からビデオ記憶装置４に再記憶させ、再記 憶されるデータワードの数は、以下に説明するように、場合によって変えられる 。

後で詳細に説明するように、第２の制御装置６は、デジタルイメージ信号をビデ オ言己憶装買に正確に記憶するために、入力側に適用されるイメージ信号のライ ンにつき、画素の数の情報を必要とし、前記情報は、直列読出し制御装置９によ って得られるが、読出し制御を達成するための入力側のイメージ信号のイメージ のラインの数を付加的に必要とする。この目的のために、示される好ましい実施 例の場合には、表示計数装置８は、第１のイメージ信号で表されるイメージのラ インの数のみならず、２つの空白信号ＢＬ　（１）の間のクロック信号ＣＬＫ　 （１）をカウントすることによって、水平カウントＨＣ（０・・・）を決定し、 ２つの垂直同期化信号ＶＳ　（１）の間の空白信号ＢＬ　（１）の数をカウント することによって、垂直カウントＶＣ（０・・９）を決定する。

第２の制御装置は、発振器７によって決定される時間１＆準で動き、サイクルの 始まりは、リセット入力での垂直同期化信号ＶＳ　（１）の現れによって決定さ れる。第２の制御装置に供給される第２の（出力側）空白信号ＢＬ　（２）は、 動的ビデオ記憶装置４のリフレッシュを制御するためと、ビデオ記憶装置４から 出力シフトレジスタ（図示せず）への記憶ライン全体を転送させるシフトレジス タの転送を制御するためとだけに使用され、この目的のために、フィフォ記憶装 置３とビデオ記憶装置４とを制御するためのサイクル制御を中断する。ビデオ記 憶装置４の制御は、フラグＥＦが存在しない場合には、ビデオ記憶装置４の第１ のラインと第１の列とをアドレスすることによって始められ、アドレスの転送は 、行アドレス転送信号ＲＡＳと列アドレス転送信号ＣＡＳと書込みモードの間は 「ロー」となる書込み指令信号ＷＢ／ＷＥとによって制御される。フィフォ記憶 装置３からビデオ記憶装置４へのデータワードの転送は、いわゆるｒベージモー ド（ｐａｇｅ−ｍｏｄｅ）Ｊで達成され、その場合には、ラインアドレスとライ ンアドレス転送信号ＲＡＳは、データワードがこのラインのさまざまな列で記憶 されているときには変わらないままであり、これによって、ビデオ記憶装置４の 書込み速度は、バーセー（ｐｅｒ　ｓｅ）として知られる方法で増加する。

個々の制御信号の正確な順序は、これらの装置の場合に提供される「ベージモー ド（ｐａｇｅ−ｍｏｄｅ）Ｊ書込み様式のためのビデオ記憶装置４の製造者の仕 様に依存する。アドレスの詳細は、図９と図１０を参照して明確に説明する。

直列読出し制御装置９によるビデオ記憶装置の直列読出しの制御は、バーセー（ ｐ　ｅ　ｒ　ｓ　ｅ）として知られる方法で、モニタ側の第２の水平同期化信号 Ｈ３（２）と垂直同期化信号ＶＳ　（２）とクロック信号ＣＬＫ　（２）と空白 信号ＢＬ　（２）との同期化で達成される。

この発明によって行われる変換から生じるこの発明の不可欠な特色についてここ で言及するが、この方法によって、第１の画素周波数のイメージ信号は、第２の 画素周波数のイメージ信号に変換される。出力側の第６のデータバス３５に発生 するイメージ信号をモニタに供給できるだけでなく、前記イメージ信号は、出力 側の時間基準（ＶＳ　（２）、ＣＬＫ　（２）、ＢＬ　（２）、Ｈ５（２）’） が得られた第２の同期化イメージ信号と結合できる。これによって、回路の入力 １０．１１に適用される任意の第１のイメージ信号と、異なったグラフィックの 標準から発生する任意の第２のイメージ信号とが、第１のイメージ信号がモニタ のパッチに表示されるように、結合でき、それに対して第２のイメージ信号はモ ニタの表面の残りに表示される。

実質的にカウンタとして働く第１の制′ａ装置５の操作モードを図２および図３ によって説明する。第１のクロックパルスＣＬＫ（１）の現れに応答して、第０ の選択信号５ＥＬＯをリセ７）し、第１の選択信号ＳＥＬ　１を（回路従属遅延 とともに）セットするように、第１の制御装置５は、第１の空白信号ＢＬ（１） によって初期状態にセットされ、第２のクロックパルスＣＬＫ　（２）などの現 れに応答して第１の選択信号がリセットされかつ第２の選択信号５ＥＬ２がセン トされ、続いて第３の選択信号５ＥＬ３がリセフトされ、第３のパルスの後にフ ィフォ書込み信号ＷＦがセットされ、そこで、第４のクロックパルスの後に第３ の選択信号５ＥＬ３がリセーノトされ、続いて次の第１のクロックの後にフィフ ォ書込み信号ＷＦがリセットされる。これらの段階的にずれた選択信号５ＥＬＯ 〜５ＥＬ３は、その詳細な構造の設計を図４を参照して以下に明確に説明するレ ジスタ装置２を制御するのに使用される。

レジスタ装置２は、クロック信号人力１１と入力データパス１０とにすべて接続 される３つの４ビツトのレジスタ３６．３７．３８および１つの１６ビツトのレ ジスタ３９を含む、４ビツトのレジスタ３６〜３８の出力は、１６ビツトのレジ スタ３９の入力に接続される。レジスタ３６〜３９は、それらの基準数値の順序 に対応する順に、選択信号Ｓ　Ｅ　Ｌ　Ｏ−Ｓ　Ｅ　Ｌ　３によって選択される ので、１６ビツトのレジスタ３９が第４の選択信号５ＥＬ３によって選択される とき、４つの入力側の４ビツトのデータワードは、出力側の１６ビノトのデータ ワードに変換される。

図５〜図８を参照して、表示計数装置８の構造と機能について、以下に詳細に説 明する。図５は第１の水平同期化信号Ｈ３（１）。

第１の空白信号ＢＬ　（１）および第１のクロック信号ＣＬＫ（＋、）の間の時 間的な関係を示す。

図６かられかるように、表示計数装置８は、そのクロック入力に第１のクロック 信号ＣＬＫ　（１）を供給し、そのリセット入力に第１の水平同期化信号Ｈ５（ １）を供給する水平カウンタ４０を含む。

第１の空白信号ＢＬ　（１）は、バス２５の出力側に出現する水平カウントＨＣ のためのレジスタ４１への水平カウンタ４０のカウントの転送を制御する。

図７は（もちろん図１と比較して圧縮された時間基準で）第１の空白信号ＢＬ　 （１）、第１の水平同期化信号Ｈ５（１）および第１の垂直同期化信号ＶＳ　（ １）の間の概略的な時間的な関係を示す。

図８は表示計数装置８の垂直カウントまたはラインカウントに関する部分を示し 、そのクロック人力に第１の空白信号ＢＬ　（１）を供給し、そのリセット入力 に第１の垂直同期化信号ＶＳ　（１）を供給する垂直カウンタ４２を含み、前記 垂直カウンタ４２の出力側は、そのクロック入力が第１の垂直同期化信号によっ て順に制御される垂直カウントＶＣのためのレジスタ４３に接続され、前記レジ スタ４３の出力側は、垂直カウントＶＣが適用される第４のデータバス２６に接 続される。

図９は、示した実施例の場合において、４つの記憶レベル４４〜４７に小区分さ れたビデオ記憶装置４の構造を示す。このビデオ記憶装置の小区分によって、ア ドレスが単純化するのみならず、記憶の間のデータフロー率を減少させる。示し た実施例の場合には、各々の記憶レベル４４〜４７は、５１２Ｘ５１２の記憶ロ ケーションを備え、前記記憶レベル４４〜４７は、水平アドレス２５６で各に区 分される。１０２４Ｘ１０２４０ケーンヨンのメモリ組織が得られる。データワ ードがビデオ記憶装置に記憶されると、各々のデータは入力ＤＯ〜Ｄ３に同時に 供給され、上述の「ベージモード（ｐａｇｅ−ｍｏｄｅ）Ｊ記憶様式で、イメー ジの第１のラインは、０と記憶レベルの数４で区分された水平カウントＨＣに対 応する最大のアドレスとの水平アドレスの間の各々の第１の記憶ラインに記憶さ れる。この水平アドレスに達した後、（上述した）水平アドレスカウンタは、水 平アドレス２５６に飛越し、そこで記憶レベルは区分され、この水平アドレスの 値から記憶レベルの数によって区分される水平カウントＨＣによって増加する値 までをカウントし、第１のイメージ信号の第２のラインの記憶の後、第１のイメ ージ信号の第３のラインが、ビデオ記憶装置４４〜４７；４の第２のラインに記 憶されるであろう、記憶レベルの数によって区分される水平カウントＨＣへの各 々の第２の到着の後に、行アドレスカウンタの増加が起こる。

第２の制御装置のブロック図は、図１０に示され、列アドレスカウンタ４日と、 行アドレスカウンタ４９と、ビデオ記憶装置のために制御信号を発生する制御信 号発生器とを含む０列アドレスカウンタ４８は、そのクロック人力５１でフィフ ォ読出し信号ＲＦによって計られ、その静止人力５２で第１の垂直同期化信号Ｖ Ｓ　（１）によってリセットされ、さらに、水平カウントＨＣを受信するために 第３のデータバス２５に接続される。

列アドレスカウンタ４日のリセット後、前記カウンタ４８は、図９を参照して説 明するような水平アドレスカウントを行う。示した実施例の場合には、このカウ ントプロセスは、ゼロから水平カウントＨＣの４分の１まで増加し、次に中央水 平アドレス２５６に飛越し、続いて、このアドレスは、中央アドレスより水平力 つントＨＣの４分の１を超えるまで再び連続的に増加する。この瞬間に、行アド レスカウンタ４９のクロック人力５３に接続される列アドレスカウンタ４８の制 御出力ＴＣに、ｒｌｌが現れ、前記カウンタ４９は、この信号パルスによって、 第１の垂直同期化信号ＶＳ　（１）によりリセットされるまで増加させられる。

制御信号発生器５０は、第２の水平同期化信号Ｈ３（２）をその水平同期化人力 ５７に供給するのみならず、クロック信号ＣＬＫ＊を発振器７によってそのクロ ック人力５４に、フラグＥＦをフイフォ記憶装置３によってそのフラグ人力５５ に、制御信号ＴＣを列アドレスカウンタ４８によってその制御信号入力５６に供 給する。行アドレス転送信号ＲＡＳと、列アドレス転送信号ＣＡＳと、ビデオ記 憶装置から前記ビデオ記憶装置の出力シフトレジスタへのデータの転送のための データ転送信号Ｄ　Ｔ１０　Ｅと、ビデオ記憶装置のための書込み信号ＷＢ／Ｗ Ｅとの発住は、「ベージモード（ｐａｇｅ−ｍｏｄｅ）Ｊ書込み様式での前記記 憶装置の操作のための各々のビデオ記憶装置の仕様に従って生しる。読出し信号 ＲＦは、ゲート５８による列アドレス転送信号ＣＡＳと第２の水平同期化信号Ｈ ５（２）とのアンドによって作られる。

上述の実施例の場合には、レジスタ装置は、第１の画素周波数の入力側のデータ ワードを、対応する多重に区分される第１の画素周波数で多重ビット長さを有す るデータワードへ変換するのに使用され、これによって、データがフィフォ記憶 装夏に記憶される速度について満たされるべき要求が減る。しかし、もし第１の イメージ信号が十分に低いデータワード率を有するか、十分に高い操作速度のフ ィフォ記憶装置が使用されるならば、入力側のレジスタ装置は不要である。

上述の実施例の場合には、ビデオ記憶装置での記憶は、水平アドレスＯおよび垂 直アドレス０から始まつて、すなわち、ビデオ記憶装置の左上の角から始まって 行われる。

この発明の課題は、処理されるイメージ信号のデータワードの特定のビット数に 限定されず、カラーのイメージ信号のみならず黒白のイメージ信号にも適用され る。もＬ７たとえば、８ビツトの入力データワードに対応する２５６色の色の多 様性が望まれるなら、゛図１に係る回路を２つ平行に接続すればよい。

この発明の課題の好ましい実施例は、ゲートを配列したハードウェアによって行 われるが、フィフォ記憶装置として働く前記記憶装置を構成する第１の記憶装置 のための適当な制御手段だけでなく、カウント装置や制御装置をソフトウェアに おいて実現することも考えられる。

本質的に、この発明に係るモニタ制御回路は、本来、モニタに表示されるデジタ ルイメージ信号とは異なる画素周波数のモニタを駆動するのに使用される。しか し、イメージ信号の「第１の画素周波数」の用語およびモニタの「第２の画素周 波数」の用語は、それぞれ異なった位相で同期する同一または類イ以の周波数を 有する信号をカバーするように広く解釈されるべきである。

この発明は、必ずしもフィフォ記憶装置を使用する必要はないが、最初に記憶さ れたデータまたはデータグループが、最初に読み出されるすべてのメモリを、第 １の記憶袋！として含み、データグループの変更の場合には、データグループ中 のデータを読出す順序は重要でない。

Ｈ５ｉ１１ ＦｆＧ、５ ＦＩＧ、６ ＦＩＧ、７ ＦＩＧ、１０ 国際調査報告 国際調査報告

Claims (17)

【特許請求の範囲】
1. １．第１の画素周波数のデジタルイメージ信号に基づいて、第２の画素周波数で 作動するモニタを駆動するためのモニタ制御回路において、 第１の制御装置（５）によって、第１の画素周波数に基づく周波数でイメージ信 号が読出される第１の記憶装置（３）、および第１の記憶装置（３）の出力に実 効的に接続されるビデオ記憶装置（４）を含み、 第１の記憶装置はフィフォ記憶装置（３）であり、第２の制御装置（６）は、ビ デオ記憶装置（４）とフィフォ記憶装置（３）とに接続され、ビデオ記憶装置（ ４）からデータワードが読出されているときには、フィフォ記憶装置（３）から のデータワードの読出しは中断されるように、フィフォ記憶装置（３）からデク タルイメージ信号のデータワードを読出しかつビデオ記憶装置（４）にデジタル イメージ信号のデータワードを書込むために使用するのに適用され、それによっ て、フィフォ記憶装置（３）に記憶され、ビデオ記憶装置（４）に再記憶される データワードの数は、変えられることを特徴とする、モニタ制御回路。
2. ２．レジスタ装置（２）は、その入力側がフィフォ記憶装置（３）に接続され、 レジスタ装置（２）によって、第１の画素周波数で受信されるデジタルイメージ 信号のデータワードが、受信されるデータワードのビット数に関する多重ビット 数を含むデータワードに、前記多重によって区分される第１の画素周波数で変換 されることを特徴とする、請求項１のモニタ制御回路。
3. ３．レジスタ装置（２）は、前記多重から１を引いたものに等しい数の第１のレ ジスタ（３６，３７，３８）を含み、前記レジスタ（３６，３７，３８）の各々 は、受信されるデータワードの１つを記憶し、 レジスタ装置（２）は、多重ビット数を含むデータワードを記憶するための第２ のレジスタ（３９）を付加的に含み、前記第２のレジスタ（３９）は、受信した データワードの１つを記憶するために、前記第１のレジスタ（３６，３７，３８ ）の出力に接続される入力部と、バス（１０）に接続する他の入力部とを有し、 第１の制御装置（５）は、入力側のデータワードを受信するために、選択信号に よって、第１のレジスタ（３６，３７，３８）および第２のレジスタ（３９）の 各々を順番に制御することを特徴とする、請求項２のモニタ制御回路。
4. ４．第１の制御装置（５）は、それに第１の画素周波数を有するクロック信号（ ＣＬＫ（１））を供給するのに適用されるクロック入力と、それに第１のイメー ジ信号の空白信号（ＢＬ（１））を供給するのに適用される保持入力（１７）と を備え、第１の制御装置（５）は、前記多重に対応する複数の選択出力（１２） を有し、選択出力（１２）での各々の選択信号（ＳＥＬ０，ＳＥＬ１，ＳＥＬ２ ，ＳＥＬ３）が第１の画素周期によって互いに置き変えられるように、構成され たことを特徴とする、請求項３のモニタ制御回路。
5. ５．第１の制御装置（５）は、フィフォ記憶装置（３）の書込み指令（ＷＦ）を 作るための書込み指命出力を付加的に含み、前記書込み指令（ＷＦ）は、第２の レジスタ（３９）の選択信号に関する少なくとも１つの第１の画素周期によって 置き変えられ、フィフォ記憶装置（３）は、書込み指令入力（１５）を有し、書 込み指令が適用されるときに待機データワードを受信することを特徴とする、請 求項３または請求項４のモニタ制御回路。
6. ６．表示計数装置（８）が、それに第１の画素周波数を有する第１のクロック信 号（ＣＬＫ（１））と第１のイメージ信号の第１の空白信号（ＢＬ（１））とを 供給するのに適用され、前記表示計数装置（８）は、２つの第１の空白信号（Ｂ Ｌ（１））の間の第１のクロック信号（ＣＬＫ（１））をカウントするための水 平カウンタ（４０，４１）を備えたことを特徴とする、請求項１ないし請求項５ のいずれかのモニタ制御回路。
7. ７．表示計数装置（８）は、それに第１の空白信号（ＢＬ（１））と第１の垂直 同期化信号（ＶＳ（１））とを供給するのに適用される垂直カウンタ（４２，４ ３）を付加的に含み、表示計数装置（８）によって、２つの第１の垂直同期化信 号（ＶＳ（１））の間の第１の空白信号（ＢＬ（１））の数が確かめられること を特徴とする、請求項６のモニタ制御回路。
8. ８．フィフォ記憶装置（３）は、それに第１の垂直同期化信号（ＶＳ（１））を 供給するのに適用されるリセット入力（１４）を有することを特徴とする、請求 項１ないし請求項７のいずれかのモニタ制御回路。
9. ９．フィフォ記憶装置（３）は、フィフォ記憶装置（３）の記憶領域のからの状 態を示すフラグ（ＥＦ）のためのフラグ出力を有し、 フラグ出力は、第２の制御装置（６）のフラグ入力に接続されることを特徴とす る、請求項８のモニタ制御回路。
10. １０．第２の制御装置（６）は、フィフォ記憶装置の読出し制御入力に接続され る読出し指令出力を有し、フィフォ記憶装置（３）は、その読出し制御入力に適 用される各々の読出し指令パルス（ＲＦ）に応答して、データワードをビデオ記 憶装置（４）に転送するように構成されることを特徴とする、請求項７ないし請 求項９のいずれかのモニタ制御回路。
11. １１．第２の制御装置（６）は、それに第１のイメージ信号の垂直同期化信号（ ＶＳ（１））を供給するのに適用されるリセット入力を有し、 第２の制御装置（６）は、発振器（７）を接続するクロック入力を付加的に備え たことを特徴とする、請求項１ないし請求項１０のいずれかのモニタ制御回路。
12. １２．第２の制御装置（６）は、表示計数装置（８）に接続され、それから少な くとも水平カウンタ（４０，４１）の水平カウント（ＨＣ）を受信することを特 徴とする、請求項６ないし請求項１１のいずれかのモニタ制御回路。
13. １３．発振器（７）によって前もって定められたクロックの時間基準でビデオ記 憶装置（４）を駆動するために、第２の制御装置（６）は、論理初期状態から始 めて、読出しサイクルによって、第１の垂直同期化信号（ＶＳ（１））の出現に 応答して、フィフォ記憶装置（３）のための１つの読出し指令パルス（ＲＦ）と 、ビデオ記憶装置（４）をアドレスするための１つの水平アドレス信号（ＡＤＲ ）および１つの垂直アドレス信号（ＡＤＲ）と、ビデオ記憶制御信号（ＲＡＳ， ＣＡＳ，ＷＢ／ＷＥ，ＤＴ／ＯＥ）とを作ることを特徴とする、請求項１０に従 属する、請求項１１または請求項１２のモニタ制御回路。
14. １４．ビデオ記憶装置（４）は出力シフトレジスタを備え、ビデオ記憶制御信号 は、列アドレス転送信号（ＣＡＳ）と、行アドレス転送信号（ＲＡＳ）と、ビデ オ記憶装置（４）に書込むための書込み状態を表現する書込み信号（ＷＢ／ＷＥ ）と、ビデオ記憶装置（４）から出力シフトレジスタにデータワードを転送する データ転送信号（ＤＴ／ＯＥ）とを含むことを特徴とする、請求項１３のモニタ 制御回路。
15. １５．第２の制御装置（６）は、フィフォ記憶装置（３）によって供給されるデ ータワードが、いわゆる「ページモード（ｐａｇｅ−ｍｏｄｅ）」メモリ制御様 式でビデオ記憶装置（４）に書込まれるように、使用されるビデオ記憶装置（４ ）の仕様によって、ビデオ記憶装置（４）のための上述の制御信号を作り、その 場合に、データがビデオ記憶装置（４）のラインで記憶されているときには、ビ デオ記憶装置（４）のためのラインアドレス信号（ＡＤＲ）およびラインアドレ ス転送信号（ＲＡＳ）が、変わらないままであることを特徴とする、請求項１４ のモニタ制御回路。
16. １６．水平的および垂直的に同時にアドレスされるのに適用されかつ同時に書込 まれ読出されるのに適用される複数の記憶レベル（４４から４７）に、ビデオ記 憶装置（４）が小区分されることを特徴とする、請求項１ないし請求項１５のい ずれかのモニタ制御回路。
17. １７．ビデオ記憶装置（４）は、少なくとも１つの水平アドレス（２５６）で、 少なくとも第１および第２の記憶領域（０〜２５５，２５５〜５１２）に小区分 され、 第２の制御装置（６）は、最初にゼロから水平カウンタ（４０，４１）の水平カ ウント（ＨＣ）まで水平アドレスをカウントし、続いて飛越した後、ビデオ記憶 装置（４，４４から４７）の水平区分を決定する水平アドレス（２５６）から、 水平カウンタ（４０，４１）の水平カウント（ＨＣ）によって増加する水平区分 アドレス（２５６）までをカウントし続け、第２の制御装置（６）によって作ら れた水平アドレスが第１の垂直同期化信号（ＶＳ（１））によってリセットされ るように、構成されることを特徴とする、請求項１ないし請求項１６のいずれか のモニタ制御回路。