JPH05173506A

JPH05173506A - 液晶表示装置

Info

Publication number: JPH05173506A
Application number: JP34107491A
Authority: JP
Inventors: Masaya Fujita; 昌也藤田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-24
Filing date: 1991-12-24
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】ＴＦＴを使用した液晶表示装置に関し、液晶
表示装置における駆動回路の構成を簡略化して小型化す
ると共に、価格を低廉化することを目的とする。【構成】液晶表示パネルＬＣと、該液晶パネルＬＣを
駆動制御する駆動回路ＤＤとを備えた液晶表示装置であ
って、前記駆動回路ＤＤは、前記液晶表パネルＬＣのデ
ータライン数に対応した複数の第一の構成回路Ｍ２１〜
Ｍ２４、該第一の構成回路Ｍ２１〜Ｍ２４の所定数毎に
設けられた第二の構成回路ＤＡＣ、該第一の構成回路Ｍ
２１〜Ｍ２４の出力を順次選択して該第二の構成回路Ｄ
ＡＣへ供給する選択手段ＭＰＸ、および、該第二の構成
回路ＤＡＣの出力を順次切り換えるスイッチ手段Ｓ１〜
Ｓ４とを具備し、該第二の構成回路ＤＡＣの出力を各デ
ータラインに時分割的に供給するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は液晶表示装置に関し、特
に、ＴＦＴ(Thin Film Transister)を使用した液晶表示
装置に関する。近年、液晶表示装置（ＬＣＤ）は、従来
のＣＲＴを代替する表示装置として期待されており、そ
の技術開発が盛んに行われている。その中でも、特に、
ＴＦＴを使用した液晶表示装置は表示速度が速く、ま
た、表示品質に優れていることから有望とされている。
そして、このような液晶表示装置において、駆動回路の
構成を簡略化して液晶表示装置を小型化すると共に、価
格を低廉化することが要望されている。

【０００２】

【従来の技術】図１０は従来の液晶表示装置の一例を示
すブロック回路図であり、また、図１１は図１０の液晶
表示装置における要部を示す回路図である。ここで、図
１０および図１１は、説明を簡略化するために、画素数
が４×４とされ、また、表示を制御する方式はディジタ
ル・ドライバ方式として描かれている。

【０００３】図１０において、参照符号Ｐ１１〜Ｐ４４
は、画像表示の最小単位である画素を示しているここ
で、ＴＦＴとは、図１１において、参照符号Ｑ１１〜Ｑ
４４で示された各画素内のトランジスタ・スイッチのこ
とであり、各画素の液晶容量であるＣｍｎ（ｍ，ｎ＝１
〜４）に表示用の信号電圧を書き込むときのスイッチの
役目を果たすものである。尚、図１０および図１１にお
いて、横方向の画素の並びを一ラインと呼び、ＬＣＤ
（液晶表示装置）への表示用のデータは、該一ライン毎
に書き込まれ、例えば、それを一秒間に６０回程度繰り
返して、人間の目にはちらつきのない画像として表示す
るようになっている。

【０００４】ところで、実際のＬＣＤの画素数は、図１
０および図１１に示すものよりも遥かに多く、例えば、
横方向に６４０、縦方向に４８０程度で構成され、さら
に、カラー表示を行うために、Ｒ(Red),Ｇ(Green),Ｂ(B
lue)の各原色別に画素を持つことが必要となる。図１０
において、参照符号ＨＳは水平同期信号を示し、ＶＳは
垂直同期信号、Ｄ１〜ＤＮは画像データ、Ｎは階調表示
するためのビット数を示している。また、ＣＬＫは画像
データと同期して与えられるタイミング信号であり、Ｄ
１〜ＤＮの書き込み用のタイミングを与える。さらに、
ＳＲ１はシフトレジスタであり、一ライン毎にスタート
信号Ｔ１が制御回路ＣＯＮＴより与えられて、データメ
モリ回路（ディジタルメモリ；メモリ）Ｍ１１〜Ｍ１４
に対して順次表示用のデータを書き込むためのタイミン
グ信号Ｔ１１〜Ｔ１４を作成するようになっている。

【０００５】メモリ回路Ｍ１１〜Ｍ１４は、各々がＮビ
ットの容量を持つメモリであり、さらに、メモリ回路Ｍ
２１〜Ｍ２４もやはり各々Ｎビットの容量を持つメモリ
であり、該メモリ回路Ｍ２１〜Ｍ２４はメモリ回路Ｍ１
１〜Ｍ１４にデータが書き込まれた後、次のラインのデ
ータが到来する前にメモリ回路Ｍ１１〜Ｍ１４に蓄積さ
れたデータを信号Ｔ１により書き込むものである。ま
た、ＤＡ１〜ＤＡ４は、メモリ回路Ｍ２１〜Ｍ２４に蓄
積されたディジタル・データに対応したアナログ信号を
発生させるための一種のディジタル−アナログ変換回路
である。さらに、ＤＣ１〜ＤＣ４は、メモリ回路Ｍ２１
〜Ｍ２４に蓄積された通常は２進数で表されたディジタ
ル値をデコードしてディジタル−アナログ変換回路ＤＡ
１〜ＤＡ４の中のアナログ・スイッチのオン・オフを制
御する信号を作成するデコーダ回路である。

【０００６】このようにして、Ｖ１〜ＶＭで表されたＭ
種のアナログ電圧の中から適切な電圧が選択されること
により、ディジタル−アナログ変換回路ＤＡ１〜ＤＡ４
にはメモリ回路Ｍ２１〜Ｍ２４に蓄積されたディジタル
電圧に対応したアナログ電圧を得ることができ、これを
Ｘ１〜Ｘ４として出力して、液晶の各画素にデータ電圧
を書き込む。ここで、Ｖ１〜ＶＭのＭ種の電圧とＭ２１
〜Ｍ２４に蓄積されたＮビットとはデータが２進数の場
合は、Ｍ＝２^Nという関係となる。例えば、Ｎ＝２の場
合はＭ＝４となり、Ｎ＝４の場合はＭ＝１６となる。

【０００７】上述したシフトレジスタＳＲ１，メモリ回
路Ｍ１１〜Ｍ１４，メモリ回路Ｍ２１〜Ｍ２４，デコー
ダ回路ＤＣ１〜ＤＣ４，ディジタル−アナログ変換回路
ＤＡ１〜ＤＡ４の部分をまとめた全体をデータドライバ
（ディジタル・ドライバ）ＤＤとして集積回路化されて
いるのが通常の形態である。ＶＲと表現されたＶ１〜Ｖ
Ｍを発生させる基準電圧源は、通常、集積回路の中には
含まれない。

【０００８】駆動回路（データドライバ）ＤＤから出力
されるデータ電圧をＴＦＴを通して液晶容量に書き込む
ためにはアナログ・スイッチであるＴＦＴのゲート電圧
を制御してスイッチ機能をオン・オフする必要がある
が、この機能を果たすのがＧＤ(Gate Driver) であり、
これはＳＲ２とドライバＤ１〜Ｄ４から構成されてい
る。ＳＲ２はスタート信号Ｔ２により動作を開始するシ
フトレジスタであり、液晶パネルの一ライン毎のＴＦＴ
をオンとするための信号を順次発生させる。ＤＶ１〜Ｄ
Ｖ４はシフトレジスタＳＲ２の出力から、ＴＦＴのオン
とオフを制御できる電圧にレベル変換するための変換回
路でありＴＦＴをオフとできる電圧とオンとできる電圧
の何れかを発生する２値出力回路である。

【０００９】図１１は図１０のディジタル−アナログ変
換回路ＤＡ１〜ＤＡ４の部分と液晶パネルＬＣおよびド
ライバＤ１〜Ｄ４の部分の詳細を示したものであり、デ
ィジタル−アナログ変換回路ＤＡ１〜ＤＡ４はＭ種のア
ナログ電圧Ｖ１〜Ｖ４の中から１つの電圧を選択する例
を示し、前述したＮが２の場合に相当する。

【００１０】

【発明が解決しようとする課題】図１２は図１０に示す
液晶表示装置における動作の一例を説明するためのタイ
ムチャートである。上述した図１０および図１１に示す
液晶表示装置において、従来の駆動方式を説明するため
に４×４と単純な画素としているが、実際の液晶表示装
置では、例えば、横方向に６４０、縦方向に４８０ライ
ンの合計６４０×４８０＝３０７２００画素を駆動する
ことになる。従って、データドライバは、極めて大規模
のものが必要とされ、さらに、各画素をカラー表示する
ためにＲ，Ｇ，Ｂを別々の画素にする場合には、画素数
の合計はこの３倍（６４０×４８０×３＝９２１６００
画素）となる。

【００１１】その上、カラー表現をよりフルカラーに近
づけるための階調表現を行うためには、図１０で説明し
たデータドライバのビット数を増やす必要がある。具体
的に、図１１においては、２ビット、４値のドライバと
したが、ＯＡ指向のＬＣＤにおいては、Ｒ，Ｇ，Ｂ各色
１６階調表現を必要とするため、図１１でＤＡ１〜ＤＡ
４として示したディジタル−アナログ変換回路のアナロ
グスイッチが１６個必要となる。また、フルカラーと呼
ばれる２６万色を表現するための各色の必要とする階調
数は６４となり、アナログスイッチの数は６４個必要と
なって、６４０×４８０画素のフルカラーの表現のため
には６４×３×６４０＝１２２８８０個のアナログスイ
ッチが必要となる。そのため、幾つかのパッケージに分
けたとしても、駆動回路のＬＳＩ化はチップ面積が大き
くなり、困難を伴うことになっている。

【００１２】本発明は、上述した従来の液晶表示装置が
有する課題に鑑み、階調数の増大にともなう駆動回路の
大規模化を解消し、液晶表示装置における駆動回路の構
成を簡略化して小型化すると共に、価格を低廉化するこ
とを目的とする。

【００１３】

【課題を解決するための手段】図１は本発明に係る液晶
表示装置の原理を示すブロック回路図である。本発明に
よれば、液晶表示パネルＬＣと、該液晶パネルＬＣを駆
動制御する駆動回路ＤＤとを備えた液晶表示装置であっ
て、前記駆動回路ＤＤは、前記液晶表パネルＬＣのデー
タライン数に対応した複数の第一の構成回路Ｍ２１〜Ｍ
２４、該第一の構成回路Ｍ２１〜Ｍ２４の所定数毎に設
けられた第二の構成回路ＤＡＣ、該第一の構成回路Ｍ２
１〜Ｍ２４の出力を順次選択して該第二の構成回路ＤＡ
Ｃへ供給する選択手段ＭＰＸ、および、該第二の構成回
路ＤＡＣの出力を順次切り換えるスイッチ手段Ｓ１〜Ｓ
４とを具備し、該第二の構成回路ＤＡＣの出力を各デー
タラインに時分割的に供給するようにしたことを特徴と
する液晶表示装置が提供される。

【００１４】

【作用】本発明の液晶表示装置によれば、液晶表パネル
ＬＣのデータライン数に対応した複数の第一の構成回路
Ｍ２１〜Ｍ２４の出力は、選択手段ＭＰＸにより順次選
択されて第二の構成回路ＤＡＣへ供給される。そして、
第二の構成回路ＤＡＣの出力はスイッチ手段Ｓ１〜Ｓ４
により順次切り換えられて各データラインに時分割的に
供給される。

【００１５】これによって、液晶表示装置における駆動
回路の構成を簡略化して小型化すると共に、価格を低廉
化することができる。図１において、メモリ（データメ
モリ；ディジタルメモリ）Ｍ２１〜Ｍ２４は、図１０に
示す従来のメモリと同じものであり、一例として、該メ
モリは、それぞれ４ビットのメモリとして示されてい
る。本発明の液晶表示装置は、ディジタル−アナログ変
換器ＤＡＣを各データラインに対して設けるのではな
く、複数個のデータラインに対して１個のディジタル−
アナログ変換器を設け、それを時分割使用するようにな
っている。

【００１６】尚、図１に示す液晶パネルは、図２の液晶
パネルと同じものであるが、原理図として判り易くする
ためにゲートラインを省略し、また、ＴＦＴを単なるア
ナログ・スイッチとして示してある。この図１に示す液
晶表示装置では、メモリＭ２１〜Ｍ２４の何れかをマル
チプレクサＭＰＸで切り換えてディジタル−アナログ変
換器ＤＡＣに接続するようになっている。さらに、ディ
ジタル−アナログ変換器ＤＡＣの出力は、切り換え器Ｓ
１〜Ｓ４により、メモリＭ２１〜Ｍ２４に対応した液晶
のデータラインへ出力される。

【００１７】そして、一定時間後にメモリＭ２１〜Ｍ２
４の内の次のメモリへディジタル−アナログ変換器ＤＡ
Ｃを接続して該当するスイッチ（スイッチ用トランジス
タ）Ｓ１〜Ｓ４を選び、該当するデータラインへ接続す
る。ここで、メモリ（Ｍ２１〜Ｍ２４）のマルチプレク
サ（ＭＰＸ）による選択方法は、順次行う必要はなく、
ＭＰＸとＳ１〜Ｓ４が連動して動作すればよい。

【００１８】この方法は一見すると問題があるように思
える。すなわち、スイッチＳ１〜Ｓ４がオフとなってい
る期間には、データ電圧が当該データラインへ印加され
ないため、スイッチＳ１〜Ｓ４をオンとしていた期間の
データ電圧が消失してしまいＴＦＴを通して、液晶の容
量へデータ電圧を書き込むことが原理的に不可能ではな
いかという点である。しかし、データラインは大きな分
布容量を持っているためこれがアナログ電圧の保持用の
キャパシタとして働き、この電荷の一部がＴＦＴを通し
て、液晶容量へ充電されることにより、問題なく所望の
データ電圧を液晶容量へ書き込むことができるようにな
っている。

【００１９】図１において、データライン上のｃ１〜ｃ
４がアナログ電圧を保持するために利用されるキャパシ
タであり、これはデータラインと共通電極間の液晶を誘
電体としたキャパシタ、および、データラインとゲート
ラインの交差部の容量が主体となって根本的に生成され
るものである。具体的には、対角１０．４インチのＬＣ
Ｄの場合、分布容量値の総合値（データライン上の分布
容量の合計値）は１００ＰＦ（ピコ・ファラッド）程度
にもなる。一方、液晶容量値（Ｃ１１〜Ｃ４４）は一画
素あたり、１ＰＦ程度とデータラインの持つ分布容量に
比べて充分に小さく、各データライン上において、同時
には一個のＴＦＴのみがオンとなるため、分布容量の電
荷の液晶容量への移動による電圧の減少は約１００分の
１となる。

【００２０】一方、データラインは、分布容量以外に分
布抵抗を持っており、これは図１においてｒ１〜ｒ４と
して表され、使用する材料およびプロセスに依存してい
る。ここで、分布抵抗ｒ１〜ｒ４を、例えば、対角１
０．４インチのＬＣＤの場合、１０ＫΩ程度とすること
は容易である。また、ＴＦＴのオン抵抗は、１ＭΩ程度
が典型例である。

【００２１】データラインを充電するための時間は、分
布定数回路の解析によれば充電の時定数は分布容量の合
計値と分布抵抗の合計値の積として計算される時定数の
半分の時間とほぼ等価であることが分かっている。これ
を計算すると、上の例の場合、その等価時定数は１００
ＰＦ×１０ＫΩ／２＝０．５μＳとなる。例えば、最終
値の１％以内の値に充電される時間は２．３μＳ程度と
なる。この上に、さらに、ディジタル−アナログ変換器
ＤＡＣの出力抵抗とＳ１〜Ｓ４のオン抵抗の影響が加わ
る。この合計値は、チップ面積を大きくすれば小さくで
きるという関係にあるが、この合計値を５ＫΩ程度以下
とすることはチップ面積を増大させることなく容易であ
る。すると、この時定数による充電時間の増大は、先に
例を示した分布定数による充電時間と同程度の時間とな
ることから、総合すると約２．３μＳ×２＝４．６μＳ
程度で、最終値の１％以内の値にデータラインを充電す
ることができる。この１％という数字は、前述のフルカ
ラーと呼ばれる６４階調の精度を満足させる誤差範囲内
を意味する値である。

【００２２】ここでは、具体的な現状技術による数値を
挙げて時間の推定を行ったが、技術の進歩により、これ
らの充電時間をさらに短くすることが可能となってくる
ことは言うまでもない。さて、しばしば例として挙げる
対角１０．４インチの画素数６４０×４８０のＬＣＤの
場合の水平走査の時間（水平同期信号の周期）は約３０
μＳであるので、データラインの充電とＴＦＴを通して
液晶容量へ信号を書き込む時間は、この３０μＳを使用
することができる。そのため、上の計算例では、ディジ
タル−アナログ変換器ＤＡＣを２つのデータライン間で
時分割で使用すれば、各データライン上のＴＦＴを通し
た液晶容量への信号の書き込み時間は、３０−４．６×
２＝２１．８μＳを充てることができる。上の例では、
ＴＦＴのオン抵抗を１ＭΩとし、液晶容量値を１ＰＦと
したので、この充電の時定数は、１ＭΩ×１ＰＦ＝１μ
Ｓとなり、充分に書き込む時間を確保することができる
ことが分かる。

【００２３】

【実施例】以下、図面を参照して本発明に係る液晶表示
装置の実施例を説明する。図２は本発明に係る液晶表示
装置の第１実施例を示すブロック回路図であり、図３は
図２の液晶表示装置における要部を示す回路図、図４は
図２に示す液晶表示装置における動作の一例を説明する
ためのタイムチャートである。

【００２４】図２および図３において、参照符号ＭＰＸ
１は、Ｎビットのデータメモリ回路（ディジタルメモ
リ；メモリ）Ｍ２１とＭ２２の出力の何れかを信号Ｔ４
によって切り換えるマルチプレクサを示し、同様に、Ｍ
ＰＸ２は、メモリＭ２３とＭ２３の出力を信号Ｔ４によ
って切り換えるマルチプレクサを示している。マルチプ
レクサＭＰＸ１およびＭＰＸ２の出力は、各々デコータ
ＤＣ２およびＤＣ４に与えられ、該デコータＤＣ２およ
びＤＣ４の出力は、ディジタル−アナログ変換器である
ＤＡ２およびＤＡ４に供給されてディジタル値に対応し
たアナログ電圧に変換される。ディジタル−アナログ変
換器ＤＡ２およびＤＡ４の出力は、信号分配器を構成す
るアナログ・スイッチ（スイッチ用トランジスタ）Ｓ
１，Ｓ２およびＳ３，Ｓ４に供給され、該信号分配器か
ら各画素のデータラインに出力（Ｘ１〜Ｘ４）される。
アナログ・スイッチＳ１〜Ｓ４を駆動する信号Ｔ５およ
びＴ６は、信号Ｔ４に同期させるようになっている。

【００２５】この実施例では、２つのデータライン分の
メモリで１つのディジタル−アナログ変換器を共用する
例を示しているが、液晶パネルＬＣの性能に応じて、も
っと多くのメモリの出力を切り換えて共用することが可
能であることは言うまでもない。上述した説明から判る
ように、本実施例では、従来例に比較してＭＰＸ１，Ｍ
ＰＸ２というマルチプレクサが増えることになるが、従
来例ではディジタル−アナログ変換器毎に必要されてい
たデコーダが減るためディジタル系の回路規模は殆ど変
わらない。

【００２６】しかし、本実施例の液晶表示装置は、従来
例に比較して、ディジタル−アナログ変換器の数を減ら
すことができ、集積回路化したときのチップ面積を大幅
に削減することができ、経済的な効果は大きい。ただ
し、出力部のアナログ・スイッチを余分に必要とするた
め、ややその効果が減ることにはなるが、上記した効果
の方が遥かに大きい。

【００２７】図３には本発明の実施例の要部の詳細とし
て、ディジタル値が２ビットの場合の例が示されてい
る。この場合のディジタル−アナログ変換部の出力を切
り換えるアナログ・スイッチの数は４個であり、従来例
に比較して出力部のアナログ・スイッチが増え、従来例
が８個必要としていたアナログ・スイッチが５個となっ
ているため、その削減効果は（８−５）／８≒３７％で
ある。しかし、ディジタル値が４ビット（１６階調）の
場合は、（３２−１７）／３２≒４７％と出力部のアナ
ログ・スイッチが増えることの影響は階調数が増えるに
従って小さくなり、実質的に問題はない。

【００２８】図４のタイムチャートにおいて、図１２に
示した従来例のタイムチャートと同じ信号の一部分は省
略されている。以下に、本実施例の液晶表示装置におけ
る動作の要点のみを説明する。図４に示されるように、
メモリの出力を切り換えるマルチプレクサの切替え信号
Ｔ４は、この例では各々２つのメモリの出力を交互に２
回選択して１個のディジタル−アナログ変換器を時分割
使用している。すなわち、切替え信号Ｔ４により、マル
チプレクサＭＰＸ１はメモリＭ２１およびＭ２２の出力
を切り換えて２つのメモリＭ２１，Ｍ２２の出力を交互
に選択して１個のディジタル−アナログ変換器ＤＡ２を
時分割使用し、また、マルチプレクサＭＰＸ２はメモリ
Ｍ２３およびＭ２４の出力を切り換えて２つのメモリＭ
２３，Ｍ２４の出力を交互に選択して１個のディジタル
−アナログ変換器ＤＡ４を時分割使用するようになって
いる。

【００２９】図５は本発明に係る液晶表示装置の第２実
施例を示すブロック回路図である。同図に示されるよう
に、本第２実施例では、ディジタル−アナログ変換器を
時分割使用するための切り替えを、マルチプレクサＭＰ
Ｘ１，ＭＰＸ２を使用して行う代わりに、第二のメモリ
Ｍ２１〜Ｍ２４をシフトレジスタ形式とすることによ
り、同等の機能を実現するようになっている。従って、
本第２実施例では、図２に示す第１実施例におけるメモ
リＭ２１〜Ｍ２４が信号Ｔ４によってデータが順次シフ
トするシフトレジスタとして構成され、該第１実施例に
おけるマルチプレクサＭＰＸ１，ＭＰＸ２が省かれた構
成となっている。

【００３０】図６は本発明に係る液晶表示装置の第３実
施例を示すブロック回路図である。同図に示されるよう
に、本第３実施例は、図２の第１実施例におけるマルチ
プレクサを不要とするだけでなく、図５の第２実施例に
おける第一のメモリＭ１１〜Ｍ１４を半減するようにな
っている。これにより、データドライバ（駆動回路）Ｄ
Ｄ内のディジタル回路を、多重度分の１に削減すること
ができるようになっている。

【００３１】図６に示す本発明に係る液晶表示装置の第
３実施例を実現のためには、共通部に対してバッファメ
モリＢ１１，Ｂ１２；Ｂ２１，Ｂ２２およびマルチプレ
クサＭＰＸ０を設けることが必要となる。ここで、本第
３実施例と上述した第２実施例とを比較すると、第２実
施例（図５参照）におけるメモリＭ１１，Ｍ１３および
Ｍ２１，Ｍ２３を削減する代わりに、バッファメモリＢ
１１，Ｂ１２；Ｂ２１，Ｂ２２およびマルチプレクサＭ
ＰＸ０が必要になり、総合的な回路構成は簡略化できな
いと考えられる。しかし、通常、第２実施例におけるメ
モリＭ１１〜Ｍ１４およびＭ２１〜Ｍ２４は液晶表示パ
ネル部に設ける必要があるが、第３実施例におけるバッ
ファメモリＢ１１，Ｂ１２；Ｂ２１，Ｂ２２およびマル
チプレクサＭＰＸ０は共通部に設ければよいため、液晶
表示パネル部の構成を簡略化することができる。この液
晶表示パネル部の簡略化は、近年、特に強い要求がされ
ている液晶表示装置の薄型化および小型化を可能にする
ものである。

【００３２】図６の第３実施例では、映像信号源からの
映像データＤ１〜ＤＮは、一旦、バッファメモリＢ１１
〜Ｂ２２に蓄積された後、マルチプレクサＭＰＸ０によ
り、メモリＭ１２とＭ１４へ転送されるようになってい
る。ここで、バッファメモリＢ１１〜Ｂ２２のうち、Ｂ
１１とＢ１２、および、Ｂ２１とＢ２２が組となり、一
方の組のバッファメモリＢ１１とＢ１２内のデータをＭ
１２とＭ１４へ転送している間に、他方の組のバッファ
メモリＢ２１とＢ２２にＤ１〜ＤＮからのデータを蓄積
し、また、他方の組のバッファメモリＢ２１とＢ２２内
のデータをＭ１２とＭ１４へ転送している間に、一方の
組のバッファメモリＢ１１とＢ１２にＤ１〜ＤＮからの
データを蓄積するようになっている。尚、バッファメモ
リＢ１１＋Ｂ１２、或いは、Ｂ２１＋Ｂ２２のメモリ量
は、１ライン分のメモリである。図６では、説明を簡略
化するため、４×４の画素としたので、その容量は各々
４画素分であるが、例えば、６４０×４８０の場合は６
４０画素分となる。また、この例の場合は多重度が２の
ため、各々を２つのバッファメモリとしたが多重度を４
とすると、各々を４つのバッファメモリに分割すること
になる。

【００３３】図７は図６に示す液晶表示装置における動
作の一例を説明するためのタイムチャートである。同図
に示されるように、本発明に係る液晶表示装置の第３実
施例では、データ・ドライバＤＤは、１ライン時間に２
回スタート信号Ｔ１が出されて、２回動作することが示
されている。ここで、例えば、多重度が４の場合には、
データ・ドライバＤＤは、１ライン時間に４回動作する
ことになる。

【００３４】そして、この第３実施例によれば、共通部
（共通バッファメモリ）が増加する代わりに、データ・
ドライバＤＤの回路を大幅に削減することができ、液晶
表示装置の薄型化および小型化を可能にすることができ
る。図８は本発明に係る液晶表示装置の第４実施例を示
すブロック回路図である。図８に示されるように、本発
明に係る液晶表示装置の第４実施例は、図６の第３実施
例におけるデータ・ドライバにおけるメモリＭ２１およ
びＭ２４を無くしたものであり、該第３実施例よりもさ
らに回路の規模を小さくしたものである。しかし、本第
４実施例では、メモリＭ２１およびＭ２４を無くしたこ
とにより、多重度が減ることになっている。つまり、本
第４実施例では、マルチプレクサＭＰＸ０を介してバッ
ファメモリから映像データをメモリＭ１２とＭ１４に転
送している時間、メモリＭ２１およびＭ２４が無いた
め、ディジタル−アナログ変換器ＤＡ２およびＤＡ４の
出力は不定となる。このディジタル−アナログ変換器Ｄ
Ａ２およびＤＡ４の出力が不定の間、その出力のアナロ
グ・スイッチＳ１〜Ｓ４をオフとしておくようになって
いる。

【００３５】図９は本発明に係る液晶表示装置の第５実
施例を示すブロック回路図である。図９に示されるよう
に、本発明に係る液晶表示装置の第４実施例は、図６の
第３実施例におけるアナロ・グスイッチＳ２およびＳ４
を無くし、対応するデータラインに対してディジタル−
アナログ変換器ＤＡ２およびＤＡ４の出力を直接供給す
るようになっている。そして、アナログ・スイッチを用
意しないデータラインは、ディジタル−アナログ変換器
を時分割で使用する場合、最後に使用するデータライン
である。すなわち、同一ライン内で最後にアナログデー
タを書き込むデータラインはメモリ（データメモリ）内
に書き込み用のデータが残っており、アナログ・スイッ
チによりオフとする必要が無いため、各ディジタル−ア
ナログ変換器毎に１つのアナログ・スイッチを削減する
ことができるのである。ただし、ディジタル−アナログ
変換器の負荷電流は、アナログ・スイッチが設けられて
いないデータラインへの書き込み電流が常に加わる結
果、重くなる。

【００３６】尚、各ディジタル−アナログ変換器毎に１
つのアナログ・スイッチを削減する第５実施例は、他の
構成の液晶表示装置（例えば、図２の液晶表示装置）に
対しても適用することができるのはいうまでもない。

【００３７】

【発明の効果】以上、詳述したように、本発明の液晶表
示装置によれば、データラインの持つ分布容量を信号保
持手段として使用することにより、ディジタル・データ
・ドライバの構成を大幅に簡略化することができる。従
って、データの書き込み時間を確保しつつ、データ・ド
ライバを小型化・低コスト化でき、液晶表示装置のコス
トの低減化を図ることが可能となり、その工業的価値は
非常に大きい。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の原理を示すブロッ
ク回路図である。

【図２】本発明に係る液晶表示装置の第１実施例を示す
ブロック回路図である。

【図３】図２の液晶表示装置における要部を示す回路図
である。

【図４】図２に示す液晶表示装置における動作の一例を
説明するためのタイムチャートである。

【図５】本発明に係る液晶表示装置の第２実施例を示す
ブロック回路図である。

【図６】本発明に係る液晶表示装置の第３実施例を示す
ブロック回路図である。

【図７】図６に示す液晶表示装置における動作の一例を
説明するためのタイムチャートである。

【図８】本発明に係る液晶表示装置の第４実施例を示す
ブロック回路図である。

【図９】本発明に係る液晶表示装置の第５実施例を示す
ブロック回路図である。

【図１０】従来の液晶表示装置の一例を示すブロック回
路図である。

【図１１】図１０の液晶表示装置における要部を示す回
路図である。

【図１２】図１０に示す液晶表示装置における動作の一
例を説明するためのタイムチャートである。

【符号の説明】

ＨＳ…水平同期信号ＶＳ…垂直同期信号Ｄ１〜ＤＮ…ディジタル画像信号ＣＬＫ…同期用クロック信号ＳＲ１…データドライバ用シフトレジスタＴ１…ＳＲ１のスタート信号Ｍ１１〜Ｍ１４…第一のメモリ回路Ｍ２１〜Ｍ２４…第二のメモリ回路Ｔ１１〜Ｔ１４…Ｍ１１〜Ｍ１４へのデータの書き込み
タイミング信号ＣＫ１…ＳＲ１のシフトクロックＤＴ１〜ＤＴＮ…Ｍ１１〜Ｍ１４への書き込みデータ信
号 (D1〜DNと同じ）ＣＯＮＴ…制御信号発生回路ＤＣ１〜ＤＣ４…デコータ回路ＶＲ…基準電圧源Ｔ２…Ｍ２１〜Ｍ２４へのＭ１１〜Ｍ１４の出力データ
の書き込み信号ＤＡ１〜ＤＡ４…ディジタル−アナログ変換器Ｖ１〜ＶＭ…ディジタル−アナログ変換器用の基準電圧Ｘ１〜Ｘ４…データラインへ出力されるアナログ信号ＳＲ２…ゲートドライバ用のシフトレジスタＴ３…ＳＲ２のスタート信号Ｄ１〜Ｄ４…ゲートドライバＹ１〜Ｙ４…ゲートラインに出力されるＴＦＴをオンオ
フ制御する信号Ｐ１１〜Ｐ４４…画素ＬＣ…液晶パネルｒ１〜ｒ４…データラインの分布抵抗ｃ１〜ｃ４…データラインの分布容量Ｃ１１〜Ｃ４４…液晶容量Ｑ１１〜Ｑ４４…各画素のＴＦＴＳ１〜Ｓ４…出力切替えアナログスイッチＭＰＸ…ディジタル・マルチプレクサＭＰＸ１…ディジタル・マルチプレクサＴ４…Ｍ２１〜Ｍ２４のＭＰＸ１またはＭＰＸ２による
選択信号Ｔ５…Ｓ１，Ｓ３をオンとする信号Ｔ６…Ｓ２，Ｓ４をオンとする信号Ｂ１１〜Ｂ１４…バッファメモリ

Claims

【特許請求の範囲】

【請求項１】液晶表示パネル（ＬＣ）と、該液晶パネ
ルを駆動制御する駆動回路（ＤＤ）とを備えた液晶表示
装置であって、前記駆動回路は、前記液晶表パネルのデータライン数に
対応した複数の第一の構成回路（Ｍ１１〜Ｍ１４；Ｍ２
１〜Ｍ２４）、該第一の構成回路の所定数毎に設けられ
た第二の構成回路（ＤＡＣ）、該第一の構成回路の出力
を順次選択して該第二の構成回路へ供給する選択手段
（ＭＰＸ）、および、該第二の構成回路の出力を順次切
り換えるスイッチ手段（Ｓ１〜Ｓ４）とを具備し、該第
二の構成回路の出力を各データラインに時分割的に供給
するようにしたことを特徴とする液晶表示装置。
【請求項２】前記液晶表示パネルをＴＦＴ型液晶表示
パネルとして構成し、前記第一の構成回路をメモリ回路
として構成し、そして、前記第二の構成回路をディジタ
ル─アナログ変換器として構成したことを特徴とする請
求項１の液晶表示装置。
【請求項３】前記第二の構成回路の出力を、対応する
データラインの内の１本に直接接続して、前記スイッチ
手段の構成を簡略化したことを特徴とする請求項１の液
晶表示装置。
【請求項４】ＴＦＴ型液晶表示パネル（ＬＣ）、所定
のデータ電圧を液晶表示パネルに書き込むためのデータ
ドライバ（ＤＤ）、および、ゲートドライバ（ＧＤ）を
備えた液晶表示装置であって、前記データドライバは、映像信号源から複数ビットを有するディジタル信号を受
け、該ディジタル信号を保持する第一のメモリ群（Ｍ１
１〜Ｍ１４；Ｍ１２，Ｍ１４）と、１ライン分のデータが揃ったところで、その内容を一斉
に転送する第二のメモリ群（Ｍ２１〜Ｍ２４；Ｍ２２，
Ｍ２４）と、各データラインに設けた複数のアナログ・スイッチ（Ｓ
１〜Ｓ４：Ｓ１，Ｓ２；Ｓ３，Ｓ４）および複数のデー
タラインに対して設けた１個のディジタル−アナログ変
換器（ＤＡＣ；ＤＡ２，ＤＡ４）と、前記第二のメモリ群からのデータを切り換えて前記ディ
ジタル−アナログ変換器に順次接続するディジタル・マ
ルチプレクサ（ＭＰＸ；ＭＰＸ１，ＭＰＸ２）とを具備
し、前記ディジタル−アナログ変換器の出力を各データ
ラインの有する分布容量へ書き込み、該書き込みの終了
後に、前記アナログ・スイッチをオフとして次のデータ
ラインへの書き込みを行うようにして、複数ラインで１
個のディジタル−アナログ変換器を時分割的に使用する
ようにしたことを特徴とする液晶表示装置。
【請求項５】ＴＦＴ型液晶表示パネル（ＬＣ）、所定
のデータ電圧を液晶表示パネルに書き込むためのデータ
ドライバ（ＤＤ）、および、ゲートドライバ（ＧＤ）を
備えた液晶表示装置であって、前記データドライバは、映像信号源から複数ビットを有するディジタル信号を受
け、該ディジタル信号を保持する第一のメモリ群（Ｍ１
１〜Ｍ１４）と、該第一のメモリ群の出力を順次シフトして出力するシフ
トレジスタ（Ｍ２１，Ｍ２２；Ｍ２３，Ｍ２４）と、各データラインに設けた複数のアナログ・スイッチ（Ｓ
１，Ｓ２；Ｓ３，Ｓ４）および複数のデータラインに対
して設けた１個のディジタル−アナログ変換器（ＤＡ
２，ＤＡ４）を具備し、前記シフトレジスタの出力を受
け取る前記ディジタル−アナログ変換器の出力を各デー
タラインの有する分布容量へ書き込み、該書き込みの終
了後に、前記アナログ・スイッチをオフとして次のデー
タラインへの書き込みを行うようにして、複数ラインで
１個のディジタル−アナログ変換器を時分割的に使用す
るようにしたことを特徴とする液晶表示装置。
【請求項６】ＴＦＴ型液晶表示パネル（ＬＣ）、所定
のデータ電圧を液晶表示パネルに書き込むためのデータ
ドライバ（ＤＤ）、および、ゲートドライバ（ＧＤ）を
備えた液晶表示装置であって、映像信号源から複数ビットを有するディジタル信号を受
け、前記データドライバの前段に設けたバッファメモリ
（Ｂ１１，Ｂ１２，Ｂ２１，Ｂ２２）および該バッファ
メモリの出力を切り換えて前記データドライバに順次供
給するマルチプレクサ（ＭＰＸ０）をさらに備え、前記
データドライバは、前記マルチプレクサから複数ビットを有するディジタル
信号を受け、該ディジタル信号を保持する第一のメモリ
群（Ｍ１２，Ｍ１４）と、各データラインに設けた複数のアナログ・スイッチ（Ｓ
１〜Ｓ４：Ｓ１，Ｓ２；Ｓ３，Ｓ４）および複数のデー
タラインに対して設けた前記第一のメモリ群と同数のデ
ィジタル−アナログ変換器（ＤＡ２，ＤＡ４）とを具備
し、前記映像信号源からの信号を、前記バッファメモリ
および前記マルチプレクサを介して前記第一および第二
のメモリに対して時分割的に繰り返して転送するように
したことを特徴とする液晶表示装置。
【請求項７】前記液晶表示装置は、前記第一のメモリ
群の出力を受け取り、１ライン分のデータが揃ったとこ
ろで、その内容を一斉に転送する第二のメモリ群（Ｍ２
２，Ｍ２４）をさらに具備する請求項６の液晶表示装
置。
【請求項８】前記ディジタル−アナログ変換器の出力
を前記液晶表示パネルのデータラインの１本に直接接続
し、該ディジタル−アナログ変換器に対応するアナログ
・スイッチを１つ削減するようにしたことを特徴とする
請求項４，５または６の液晶表示装置。