JPH0695623A

JPH0695623A - 液晶表示装置の基準電源回路

Info

Publication number: JPH0695623A
Application number: JP24802492A
Authority: JP
Inventors: Masaya Fujita; 昌也藤田; Yuichi Miwa; 裕一三輪
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-09-17
Filing date: 1992-09-17
Publication date: 1994-04-08
Anticipated expiration: 2016-03-12
Also published as: JP3144909B2

Abstract

(57)【要約】【目的】本発明は、多階調表示に適応される液晶表示
装置（ＬＣＤ）に用いられる基準電源回路の構成に関
し、該基準電源回路の構成を簡素化し、ひいてはコスト
の低減と実装の小型化を実現することを目的とする。【構成】複数の抵抗器Ｒ１Ａ〜Ｒ３Ａが直列に接続さ
れた抵抗ストリングと、抵抗ストリングの一端に接続さ
れた定電流源ＩＧと、抵抗ストリングの他端に接続され
た階段波電圧発生源ＤＡと、抵抗ストリングの各抵抗器
の接続点の電位にそれぞれ応答して基準電圧Ｖ１Ａ〜Ｖ
４Ａをそれぞれ発生する複数のオペアンプＯＰ１Ａ〜Ｏ
Ｐ４Ａとを具備し、該基準電圧は、画像データの上位ビ
ット群に対しては前記定電流源から供給される定電流Ｉ
Ｂにより規定される固定の基準電圧に基づいて作成さ
れ、下位ビット群に対しては階段波電圧ＶＷを前記固定
の基準電圧に加算することにより作成されるように構成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置（ＬＣ
Ｄ）に係り、特に、多階調表示に適応されるＬＣＤに用
いられる基準電源回路の構成に関する。ＬＣＤは、従来
のＣＲＴを代替する表示装置として期待されており、大
規模市場に発展することが予想されている。そのため、
その技術開発は盛んに行われている。その中でも特に、
薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）を
用いたＬＣＤは原理的に高品質の表示が可能であり、し
かも表示速度が速いことから、高速且つ高画質のカラー
表示用ディスプレイの主流になることが期待されてい
る。

【０００２】

【従来の技術】ＴＦＴを用いたＬＣＤでは、ＴＦＴをス
イッチング素子として用い、画素毎の液晶容量に対応す
るＴＦＴを介して画像データ信号の大きさに比例したア
ナログ電圧信号（情報）を書き込むことにより、画像表
示を行う。図９に従来形の一例としてのＬＣＤの構成が
示され、図１０にはその要部の構成が示される。

【０００３】図示の例では、表示制御形態としてディジ
タル・ドライバ方式を用いたＴＦＴ型ＬＣＤの構成が示
され、また、説明の簡単化のために画素数を４×４とし
て示してある。実際には、画素数は６４０×４８０程度
が典型例であり、しかもカラー表示のためには赤
（Ｒ）、緑（Ｇ）および青（Ｂ）の別に画素を持つ必要
があるので、さらに３倍の画素数を必要とする。

【０００４】図中、１０は液晶表示部（液晶パネル）を
示し、その中のＰ１１〜Ｐ４４が画素と称する最小の表
示単位を表している。各画素Ｐ１１〜Ｐ４４は、図１２
に示すように、複数のデータラインＸ１〜Ｘ４と複数の
ゲートラインＹ１〜Ｙ４の交差部に配設され、対応する
ゲートラインが選択された時に対応するデータライン上
の電圧情報を伝達するトランスファゲート用トランジス
タ（ＴＦＴ）と、対応するＴＦＴを介して伝達された情
報を記憶する液晶容量とから成っている。この図で横方
向の画素の並び（例えばＰ１１〜Ｐ１４）を一ラインと
称し、ＬＣＤへの表示用のデータはこの一ライン毎に書
き込まれ、それを一秒間に６０回程度繰り返して、人の
目にはちらつきのない画像として見せる。

【０００５】図９において、ＨＳは水平同期信号、ＶＳ
は垂直同期信号、Ｄ１〜ＤＮは画像データ、そしてＣＬ
Ｋは該画像データと同期して与えられるタイミング信号
（クロック）を示す。なお、Ｎは階調表示するためのビ
ット数を表す。また、クロックＣＬＫは、水平同期信号
ＨＳの周期を計測して内部で生成することが可能であ
り、インタフェースとして本質的に必要とするものでは
ない。

【０００６】４０ＡはＬＣＳ全体を制御する制御回路を
示し、水平同期信号ＨＳ、垂直同期信号ＶＳおよびクロ
ックＣＬＫに応答して画像データＤ１〜ＤＮの書き込み
のための各種制御信号を発生する。また、５０Ａは複数
の種類の基準電圧Ｖ１〜ＶＭを発生する基準電源回路を
示す。２０Ａはデータドライバを示し、シフトレジスタ
２１と、それぞれＮビットの容量を持つメモリ６１〜６
４と、同じくＮビットの容量をそれぞれ有するメモリ７
１〜７４は、デコーダ８１〜８４と、セレクタ９１〜９
４とを有し、通常の形態として集積回路化されている。
なお、基準電源回路５０Ａは、通常、集積回路の中には
含まれない。それは、ＬＣＤで必要とするデータドライ
バ２０Ａは通常複数個のＩＣで構成するのに対して、基
準電源回路５０Ａは共通に一個設けられていればよいか
らである。

【０００７】データドライバ２０Ａにおいて、シフトレ
ジスタ２１は、１ライン毎に制御回路４０Ａから供給さ
れるスタート信号Ｔ１により動作を開始し、同じく制御
回路４０Ａから供給されるクロックＣＫ１により歩進し
てタイミング信号ＴＳ１〜ＴＳ４を生成する。メモリ６
１〜６４は、制御回路４０Ａを通して供給される表示用
のデータＤＴ１〜ＤＴＮをそれぞれタイミング信号ＴＳ
１〜ＴＳ４に応答して取り込む（つまりデータの書き込
み）。また、メモリ７１〜７４は、メモリ６１〜６４に
データが書き込まれた後、次のラインのデータが到来す
る前に該メモリ６１〜６４内のデータを制御回路４０Ａ
からのタイミング信号Ｔ２に応答して取り込む（データ
の書き込み）。デコーダ８１〜８４は、それぞれメモリ
７１〜７４に蓄積されたディジタル・データをデコード
する。セレクタ９１〜９４は、対応するデコーダ８１〜
８４のデコード結果に基づき、基準電源回路５０Ａから
出力される複数種類の基準電圧Ｖ１〜ＶＭのいずれかを
選択出力する。つまりセレクタ９１〜９４は、メモリ７
１〜７４に蓄積されたディジタル・データに対応したア
ナログ信号を発生させるための一種のディジタル・アナ
ログ変換回路として機能する。このようにしてＶ１〜Ｖ
ＭのＭ種の電圧のいずれかが選択され、データラインＸ
１〜Ｘ４に出力される。Ｍ種の基準電圧Ｖ１〜ＶＭとメ
モリ７１〜７４に蓄積されたＮビットのデータとの関係
は、データが２進数の場合、Ｍ＝２^Nで表される。例え
ばＮ＝３の場合はＭ＝８、Ｎ＝４の場合はＭ＝１６とな
る。

【０００８】３０はゲートドライバを示し、シフトレジ
スタ３１と、各ゲートラインＹ１〜Ｙ４に対応して設け
られたドライバＤＶ１〜ＤＶ４とから構成されている。
シフトレジスタ３１は、制御回路４０Ａから供給される
スタート信号Ｔ３により動作を開始し、同じく制御回路
４０Ａから供給されるクロックＣＫ２により歩進して液
晶パネル１０の１ライン毎のＴＦＴを駆動するための信
号を順次発生する。なお、スタート信号Ｔ３は垂直同期
信号ＶＳと同じ周期を有し、クロックＣＫ２は水平同期
信号ＨＳと同じ周期を有する。ドライバＤＶ１〜ＤＶ４
は、シフトレジスタ３１の出力からＴＦＴのオンとオフ
を制御できる電圧にレベル変換を行い、それぞれ対応す
るゲートラインＹ１〜Ｙ４に出力する２値出力回路とし
て機能する。これによって、アナログスイッチであるＴ
ＦＴのゲート電圧を制御してスイッチ機能をオン・オフ
することができ、データドライバ２０Ａから出力される
データラインＸ１〜Ｘ４上の画像データの信号電圧を１
ライン毎にＴＦＴを通して液晶容量に書き込むことがで
きる。

【０００９】図１０は、図９におけるデコーダ８１およ
びセレクタ９１の部分の詳細を示したものである。図示
の構成は、デコーダ８１が対応するメモリ７１に蓄積さ
れたディジタル・データＤ０〜Ｄ３をデコードし、その
デコード結果に基づきセレクタ９１の中の１個のアナロ
グスイッチのみをオンにして基準電圧Ｖ１〜Ｖ１６の中
から１つの電圧を選択する例を示している。つまりこの
場合は、前述のＮが４の場合に相当している。

【００１０】図９および図１０に示す例では説明の簡単
化のために画素数を４×４として示してあるが、前述し
たように実際のＬＣＤにおいては横方向に６４０、縦方
向に４８０ライン程度の合計６４０×４８０＝３０７２
００画素を駆動するのが典型例であり、このためのデー
タドライバは極めて大規模なものを必要とする。しかも
カラー表示のためには赤（Ｒ）、緑（Ｇ）および青
（Ｂ）の別に画素を持つ必要があるので、画素数の合計
はこの３倍となる。さらにカラー表現をフルカラーに近
づけるための階調制御を行うためには、図９で説明した
データドライバのビット数を増やす必要がある。例え
ば、図１０の構成ではビット数が４（Ｄ０〜Ｄ３）、電
圧値が１６（Ｖ１〜Ｖ１６）のデータドライバとした
が、さらに６４０×４８０画素のフルカラーを表現する
ためには、各色の必要とする階調数は６４となりアナロ
グスイッチの数は６４個必要となり、結局、６４×３×
６４０＝１２２８８０個のアナログスイッチを必要とす
ることになる。また、これに応じてデータドライバの外
部から与える基準電圧の種類も６４種類必要となる。さ
らに階調数を増やすためのメモリ６１〜６４、メモリ７
１〜７４、デコーダ８１〜８４等のディジタル回路の規
模が大きくなることは言うまでもない。

【００１１】このように、従来のＬＣＤではデータドラ
イバの階調数の増大に伴う種々の問題点があった。これ
に鑑み、本件発明者は以前、このような問題点を解消す
る新規なデータドライバ回路を提供した。その一構成例
は図１１に示される。また、図１２にはその要部の構成
が示され、さらに図１３にはデータライン上の電圧波形
例を含む動作タイミング図が示される。

【００１２】まず図１１を参照すると、データドライバ
２０Ｂにおいて、シフトレジスタ２１は、１ライン毎に
制御回路４０Ｂから供給されるスタート信号Ｔ１により
動作を開始し、同じく制御回路４０Ｂから供給されるク
ロックＣＫ１により歩進してタイミング信号ＴＳ１〜Ｔ
Ｓ４を生成する。メモリ６１〜６４は、制御回路４０Ｂ
を通して供給される１ライン分のＮビットの画像データ
ＤＴ１〜ＤＴＮをそれぞれタイミング信号ＴＳ１〜ＴＳ
４に応答して保持する。この際、画像データは上位ビッ
ト群ＤＴＱ〜ＤＴＮと下位ビット群ＤＴ１〜ＤＴＰに分
けられて書き込まれる。次いで、メモリ７１〜７４は、
メモリ６１〜６４にデータが書き込まれた後、次のライ
ンのデータが到来する前に該メモリ６１〜６４内のデー
タを制御回路４０Ｂからのタイミング信号Ｔ２に応答し
て取り込む。デコーダ８１Ａ〜８４Ａは、それぞれメモ
リ７１〜７４に蓄積された上位ビット群のデータＤＴＱ
〜ＤＴＮをデコードする。次いでセレクタ９１〜９４
は、対応するデコーダ８１Ａ〜８４Ａのデコード結果に
基づき、基準電源回路５０Ｂから出力される４種類の基
準電圧のいずれかを選択出力する。このようにして選択
出力された基準電圧に対応する画像データは、アナログ
スイッチＳ１〜Ｓ４を介してそれぞれ対応するデータラ
インＸ１〜Ｘ４に出力される。この時、基準電源回路５
０Ｂから発生される基準電圧Ｖ１Ａ〜Ｖ４Ａ（図１２参
照）は直流であり、この直流電圧で各データラインの分
布容量を充電する。なお、各スイッチＳ１〜Ｓ４は各デ
ータライン毎に設けられた１ビットのメモリＢ１〜Ｂ４
によりそれぞれ制御され、また各メモリＢ１〜Ｂ４は１
ライン時間の最初に制御回路４０Ｂから供給されるタイ
ミング信号Ｔ４によりそれぞれセットされ、これによっ
て各スイッチＳ１〜Ｓ４はオンとされる。ここまでの動
作形態は、前述した従来例（図９、図１０参照）と同じ
であり、図１３に示す時点ｔ１までの動作に対応してい
る。

【００１３】図１１〜図１３の例では、この時点ｔ１以
降に、第２のメモリ７１〜７４に蓄積された下位ビット
群のデータＤＴ１〜ＤＴＰを使用してデータラインへ送
出するデータを更に変化させるようにしている。このた
めに、基準電源回路５０Ｂ内にカウンタ５１とディジタ
ル／アナログ（Ｄ／Ａ）変換回路５２を備え、カウンタ
５１をタイミング信号Ｔ２でクリアしてクロックＣＫ３
により歩進させ、さらにＤ／Ａ変換回路５２を通すこと
により階段波電圧を生成し、この階段波電圧を直流の基
準電圧ＶＲ１〜ＶＲ４に加算して各データラインへ送出
する。この場合の波形例は図１３に示されている。

【００１４】第２のメモリ７１〜７４内の下位ビット群
のデータＤＴ１〜ＤＴＰは、それぞれ対応する比較回路
Ｃ１〜Ｃ４に入力され、カウンタ５１に出力と比較され
る。この比較結果に基づき両者が一致した時、一致信号
がそれぞれ対応するメモリＢ１〜Ｂ４に出力され、これ
によって該メモリはリセットされる。この時、各スイッ
チＳ１〜Ｓ４はオフとされ、その時点での基準電圧がデ
ータライン上の分布容量へ保持され、この後はこの分布
容量に保持された電荷によりＴＦＴを通して液晶容量へ
の充電が行われることになる。このようにして各データ
ラインの画像データに対応した電圧がデータラインへ与
えられることになる。データライン上の分布容量の値
は、データラインおよび対向電極の間に存在する液晶を
誘電体とした容量と、データラインおよびゲートライン
の交差部の絶縁物を誘電体とした容量との合計値により
本質的に形成されるものである。この値は、１０．４イ
ンチの液晶パネルで６４０×４８０画素の場合、１００
ｐＦ程度が典型値である。一方、液晶容量は１ｐＦ程度
以下であり、電荷の移動による電圧の変化は実用上は問
題を生じない。それはｔ１の時点までには、液晶容量は
ＴＦＴを通して既に最終値に近い値まで充電が行われて
おり、残りの電圧をデータラインの分布容量に蓄積され
た電荷により充電すればよいからである。

【００１５】図１２は、デコーダ８１Ａ、基準電源回路
５０Ｂ、セレクタ９１〜９４および液晶パネル１０の部
分の詳細を示したものである。図示の構成は、４種類の
基準電圧Ｖ１Ａ〜Ｖ４Ａと各セレクタ９１〜９４内の４
個のアナログスイッチとにより１６値の階調を持たせる
場合を示している。この構成から、前述の従来例（図
９、図１０参照）よりも大幅な回路の削減が可能である
ことが分かる。特に、デコーダ８１Ａの構成を図１０の
デコーダ８１の構成と比較してみると、その削減の効果
を見ることができる。これを可能とするために基準電源
回路５０Ｂが大きな役割を担っている。つまり基準電源
回路５０Ｂは、前述したように固定の基準電圧値ＶＲ１
〜ＶＲ４に階段波電圧を加算する機能を有している。従
って、この基準電源回路を少ない部品数で実現すること
が出来れば、好適である。

【００１６】図１４には従来形の一例としての基準電源
回路の構成が示される。図示の回路では、まず基準電圧
−ＶＡを抵抗器Ｒ１〜Ｒ５により分圧して４種類の基準
電圧−ＶＲ１〜−ＶＲ４を作成し、この電圧をオペアン
プＯＰ１１〜ＯＰ１４により低インピーダンス化した
後、Ｄ／Ａ変換回路ＤＡからオペアンプＯＰＡを通して
出力される階段波電圧−ＶＷを、オペアンプＯＰ２１〜
ＯＰ２４と抵抗器Ｒ６１〜Ｒ６４、Ｒ７１〜Ｒ７４およ
びＲ８１〜Ｒ８４を用いて加算することにより、図１２
の基準電源回路５０Ｂの機能を実現している。ここで、
各抵抗器Ｒ６１〜Ｒ６４、Ｒ７１〜Ｒ７４およびＲ８１
〜Ｒ８４は同一の抵抗値とするのが一般的である。ま
た、オペアンプＯＰＡとそれに係る抵抗器ＲＡおよびＲ
Ｂは、階段波電圧−ＶＷを負の値として基準電圧出力Ｖ
１Ａ〜Ｖ４Ａが正の電圧となるようにするための電圧反
転回路を構成する。

【００１７】図１５には従来形の他の例としての基準電
源回路の構成が示される。図１４に示した回路との相違
点は、基準電圧を＋ＶＡの正の電圧にし、さらにＤ／Ａ
変換回路ＤＡからの階段波電圧も正の電圧ＶＷにし、オ
ペアンプＯＰ２１〜ＯＰ２４と抵抗器Ｒ６１〜Ｒ６４お
よびＲ７１〜Ｒ７４を用いて基準電圧ＶＲ１〜ＶＲ４と
階段波電圧ＶＷの加算を行っていることである。最終段
のオペアンプＯＰ２１〜ＯＰ２４は、上記電圧加算の結
果により電圧が減衰するのを防止するために電圧増幅を
行う非反転型増幅回路を構成している。この場合、各オ
ペアンプＯＰ２１〜ＯＰ２４の利得は、抵抗器Ｒ８１Ａ
〜Ｒ８４Ａと抵抗器Ｒ９１〜Ｒ９４により決定される。

【００１８】

【発明が解決しようとする課題】上述した従来の構成で
は、図１１〜図１３に示す多階調制御の形態がフルカラ
ーの表現のためには優れた手法であるにもかかわらず、
基準電源回路において固定の基準電圧と階段波電圧を加
算する回路の規模が比較的大きくなってしまうという課
題があった。これは、ＬＣＤ全体の装置規模を増大さ
せ、ひいてはコストの上昇と実装の大型化にもつながる
ので、好ましくない。

【００１９】本発明の目的は、かかる従来技術における
課題に鑑み、多階調表示に適応される液晶表示装置（Ｌ
ＣＤ）において基準電源回路の構成を簡素化し、ひいて
はコストの低減と実装の小型化を実現することにある。

【００２０】

【課題を解決するための手段】上記課題を解決するた
め、本発明の一形態によれば、図１の原理構成図に示さ
れるように、画像データの上位ビット群に対しては固定
の複数種類の基準電圧の中から上位ビット群に対応した
電圧を選択し、該画像データの下位ビット群に対しては
前記固定の複数種類の基準電圧に階段波電圧を加算して
該基準電圧を変化させた各電圧値の中から下位ビット群
に対応した電圧を選択し、該選択した基準電圧をデータ
ラインの分布容量に画像データ電圧として保持させるこ
とで階調制御を行う液晶表示装置において、複数の抵抗
器Ｒ１Ａ〜Ｒ３Ａが直列に接続された抵抗ストリング
と、該抵抗ストリングの一端に接続された定電流源ＩＧ
と、前記抵抗ストリングの他端に接続された階段波電圧
発生源ＤＡと、前記抵抗ストリングの各抵抗器の接続点
の電位にそれぞれ応答して前記データラインに供給され
るべき基準電圧Ｖ１Ａ〜Ｖ４Ａをそれぞれ発生する複数
のオペアンプＯＰ１Ａ〜ＯＰ４Ａとを具備し、該オペア
ンプから発生される各基準電圧は、前記画像データの上
位ビット群に対しては前記定電流源から供給される定電
流ＩＢを前記各抵抗器に流して得られる固定の基準電圧
に基づいて作成され、該画像データの下位ビット群に対
しては前記階段波電圧発生源から発生される階段波電圧
ＶＷを前記固定の基準電圧に加算することにより作成さ
れることを特徴とする液晶表示装置の基準電源回路が提
供される。

【００２１】また、本発明の他の形態によれば、図３の
原理構成図に示されるように、画像データの上位ビット
群に対しては固定の複数種類の基準電圧の中から上位ビ
ット群に対応した電圧を選択し、該画像データの下位ビ
ット群に対しては前記固定の複数種類の基準電圧に階段
波電圧を加算して該基準電圧を変化させた各電圧値の中
から下位ビット群に対応した電圧を選択し、該選択した
基準電圧をデータラインの分布容量に画像データ電圧と
して保持させることで階調制御を行う液晶表示装置にお
いて、複数の抵抗器Ｒ１Ｂ〜Ｒ３Ｂが直列に接続された
抵抗ストリングと、階段波電圧発生源ＤＡと、前記抵抗
ストリングの一端に接続され、固定の第１の基準電圧Ｖ
ＲＡに前記階段波電圧発生源から発生される階段波電圧
ＶＷを加算する手段Ａ１と、前記抵抗ストリングの他端
に接続され、前記第１の基準電圧とは異なる固定の第２
の基準電圧ＶＲＢに前記階段波電圧を加算する手段Ａ２
と、前記抵抗ストリングの各抵抗器の接続点の電位にそ
れぞれ応答して前記データラインに供給されるべき基準
電圧Ｖ１Ｂ〜Ｖ４Ｂをそれぞれ発生する複数のオペアン
プＯＰ１Ｂ〜ＯＰ４Ｂとを具備し、該オペアンプから発
生される各基準電圧は、前記画像データの上位ビット群
に対しては第１および第２の基準電圧に基づいて作成さ
れ、該画像データの下位ビット群に対しては前記階段波
電圧を第１および第２の基準電圧に加算することにより
作成されることを特徴とする液晶表示装置の基準電源回
路が提供される。

【００２２】

【作用】図１の構成によれば、必要とする固定の基準電
圧の数より１つ少ない数の抵抗器Ｒ１Ａ〜Ｒ３Ａを直列
に接続してその一端に定電流源ＩＧを接続し且つ他端に
階段波電圧発生源ＤＡを接続し、そして各抵抗器の接続
点にオペアンプＯＰ１Ａ〜ＯＰ４Ａを接続して低インピ
ーダンス変換と電力増強を行うようにしている。従っ
て、従来形に比して少ない構成部品で目的とする機能、
すなわち固定の基準電圧と階段波電圧を加算する機能を
実現できる。つまり、基準電源回路の構成を簡素化する
ことができる。これは、コストの低減と実装の小型化に
大いに寄与する。

【００２３】各オペアンプＯＰ１Ａ〜ＯＰ４Ａから発生
される基準電圧Ｖ１Ａ〜Ｖ４Ａはそれぞれ以下の通りで
ある。なお、これに関して図２に各基準電圧の時間的な
変化の様子が示される。Ｖ４Ａ＝ＶＷＶ３Ａ＝Ｒ３Ａ×ＩＢ＋ＶＷＶ２Ａ＝（Ｒ３Ａ＋Ｒ２Ａ）×ＩＢ＋ＶＷＶ１Ａ＝（Ｒ３Ａ＋Ｒ２Ａ＋Ｒ１Ａ）×ＩＢ＋ＶＷまた、図３の構成によれば、必要とする固定の基準電圧
の数より１つ少ない数の抵抗器Ｒ１Ｂ〜Ｒ３Ｂを直列に
接続してその両端に加算回路Ａ１，Ａ２をそれぞれ接続
し、各々の加算回路には共通に１個備える階段波電圧発
生源ＤＡの出力ＶＷと固定の第１、第２の基準電圧ＶＲ
Ａ，ＶＲＢが入力され、そして図１の場合と同様にオペ
アンプＯＰ１Ｂ〜ＯＰ４Ｂを用いて低インピーダンス変
換および電力増強を行うようにしている。従って、図１
の形態と同様、少ない構成部品で目的とする機能を実現
することができる。

【００２４】この場合の各基準電圧Ｖ１Ａ〜Ｖ４Ａはそ
れぞれ以下の通りである。なお、これに関して図４に各
基準電圧の時間的な変化の様子が示される。Ｖ４Ｂ＝ＶＲＢ＋ＶＷＶ３Ｂ＝ＶＲＢ＋ＶＷ＋Ｒ３Ｂ×（ＶＲＡ−ＶＲＢ）／
（Ｒ１Ｂ＋Ｒ２Ｂ＋Ｒ３Ｂ）Ｖ２Ｂ＝ＶＲＡ＋ＶＷ−Ｒ１Ｂ×（ＶＲＡ−ＶＲＢ）／
（Ｒ１Ｂ＋Ｒ２Ｂ＋Ｒ３Ｂ）Ｖ１Ｂ＝ＶＲＡ＋ＶＷなお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

【００２５】

【実施例】図５に本発明の第１の実施例としてのＬＣＤ
における基準電源回路の構成が示される。本実施例は図
１の原理構成に対応するものである。図１との対比にお
いて、ＩＧ１は定電流源ＩＧに対応し、ＤＡ１は階段波
電圧発生源ＤＡに対応している。定電流源ＩＧ１は、基
準電源ＶＰと、コレクタがオペアンプＯＰ１Ａの非反転
入力端に接続されたＰＮＰ型トランジスタＱ１と、該ト
ランジスタのベースとグランドの間に接続された抵抗器
ＲＰ１と、該トランジスタのエミッタと基準電源ＶＰの
間に接続された抵抗器ＲＰ２と、基準電源ＶＰとトラン
ジスタＱ１のベースの間に逆方向に接続されたツェナダ
イオードＺＤとから構成されている。一方、階段波電圧
発生源ＤＡ１は、画像データの下位ビットデータＤ１，
Ｄ０をアナログ電圧に変換するＤ／Ａ変換回路ＤＡＣ
と、該Ｄ／Ａ変換回路の出力に応答するボルテージフォ
ロワとしてのオペアンプＯＰＡとから構成されている。
なお、このオペアンプは本質的に必要とするものではな
い。他の回路構成とその動作については、図１の場合と
同様であるのでその説明は省略する。

【００２６】この例では、定電流ＩＢは（ＶＺ−ＶＢ
Ｅ）／ＲＰ２により規定される。ただし、ＶＺはツェナ
ダイオードＺＤの逆耐圧電圧、ＶＢＥはトランジスタＱ
Ｉのベース・エミッタ間の電圧を示す。図６に本発明の
第２の実施例としての基準電源回路の構成が示される。
本実施例も図１の原理構成に対応するものである。ただ
し第１の実施例との相違点は、発生させる複数の基準電
圧のうち低電圧側に定電流源ＩＧ２を接続し、高電圧側
に固定電圧と階段波電圧を加算する回路ＤＡ２を接続し
たことである。定電流源ＩＧ２は、基準電源ＶＤと、該
基準電源に非反転入力端が接続されたオペアンプＯＰＣ
と、該オペアンプの出力端にベースが接続され且つ該オ
ペアンプの反転入力端にエミッタが接続されたＮＰＮ型
トランジスタＱ１Ａと、該トランジスタのエミッタとグ
ランドの間に接続された抵抗器ＲＱ５とから構成されて
いる。このようにオペアンプＯＰＣを帰還回路に挿入す
ることで、トランジスタＱ１Ａのベース・エミッタ間電
圧（ＶＢＥ）の影響を受けないという利点がある。一
方、固定電圧と階段波電圧を加算する回路ＤＡ２は、画
像データの下位ビットデータＤ１，Ｄ０をアナログ電圧
に変換するＤ／Ａ変換回路ＤＡＣと、基準電源ＶＣと、
オペアンプＯＰＢと、該オペアンプの非反転入力端と基
準電源ＶＣの間に接続された抵抗器ＲＱ１と、該オペア
ンプの非反転入力端とＤ／Ａ変換回路ＤＡＣの出力端の
間に接続された抵抗器ＲＱ２と、該オペアンプの出力端
と反転入力端の間に接続された抵抗器ＲＱ３と、該抵抗
器とグランドの間に接続された抵抗器ＲＱ４とから構成
されている。他の回路構成とその動作については、図５
の場合と同様であるのでその説明は省略する。

【００２７】図７に本発明の第３の実施例としての基準
電源回路の構成が示される。本実施例は図３の原理構成
に対応するものである。図３との対比において、Ａ１１
は加算回路Ａ１に対応し、Ａ２１は加算回路Ａ２に対応
している。加算回路Ａ１１は、非反転入力端が接地され
たオペアンプＯＰＤと、該オペアンプの反転入力端と負
の基準電源−ＶＥの間に接続された抵抗器ＲＥ１と、該
オペアンプの反転入力端と階段波電圧発生源ＤＡの出力
端の間に接続された抵抗器ＲＥ２と、該オペアンプの反
転入力端と出力端の間に接続された抵抗器ＲＥ３とから
構成されている。同様に、加算回路Ａ２１は、非反転入
力端が接地されたオペアンプＯＰＥと、該オペアンプの
反転入力端と階段波電圧発生源ＤＡの出力端の間に接続
された抵抗器ＲＥ４と、該オペアンプの反転入力端と負
の基準電源−ＶＦの間に接続された抵抗器ＲＥ５と、該
オペアンプの反転入力端と出力端の間に接続された抵抗
器ＲＥ６とから構成されている。他の回路構成とその動
作については、図３の場合と同様であるのでその説明は
省略する。

【００２８】図８に本発明の第４の実施例としての基準
電源回路の構成が示される。本実施例も図３の原理構成
に対応するものである。ただし第３の実施例との相違点
は、加算回路Ａ１２，Ａ２２がそれぞれ固定の基準電圧
として正の電圧値を持つ基準電源ＶＧ，ＶＨを使用して
いることである。このため、加算回路Ａ１２は、オペア
ンプＯＰＦと、該オペアンプの非反転入力端と正の基準
電源ＶＧの間に接続された抵抗器ＲＦ１と、該オペアン
プの非反転入力端と階段波電圧発生源ＤＡの出力端の間
に接続された抵抗器ＲＦ２と、該オペアンプの反転入力
端と出力端の間に接続された抵抗器ＲＦ５と、該抵抗器
とグランドの間に接続された抵抗器ＲＦ６とから構成さ
れている。同様に、加算回路Ａ２２は、オペアンプＯＰ
Ｇと、該オペアンプの非反転入力端と正の基準電源ＶＨ
の間に接続された抵抗器ＲＦ３と、該オペアンプの非反
転入力端と階段波電圧発生源ＤＡの出力端の間に接続さ
れた抵抗器ＲＦ４と、該オペアンプの反転入力端と出力
端の間に接続された抵抗器ＲＦ７と、該抵抗器とグラン
ドの間に接続された抵抗器ＲＦ８とから構成されてい
る。他の回路構成とその動作については、図７の場合と
同様であるのでその説明は省略する。

【００２９】上述した各実施例の構成によれば、従来形
に比して少ない構成部品で目的とする機能、すなわち固
定の基準電圧と階段波電圧を加算する機能を実現するこ
とができる。言い換えると、基準電源回路の構成を簡素
化することが可能となり、これによってコストの低減と
実装の小型化を図ることができる。

【００３０】

【発明の効果】以上説明したように本発明によれば、多
階調表示に適応されるＬＣＤにおいて基準電源回路の構
成を簡素化することが可能となり、それによってコスト
の低減と実装の小型化を達成することができる。

【図面の簡単な説明】

【図１】本発明の一形態による液晶表示装置の基準電源
回路の原理構成図である。

【図２】図１の回路の動作タイミング図である。

【図３】本発明の他の形態による液晶表示装置の基準電
源回路の原理構成図である。

【図４】図３の回路の動作タイミング図である。

【図５】本発明の第１の実施例としての基準電源回路の
構成図である。

【図６】本発明の第２の実施例としての基準電源回路の
構成図である。

【図７】本発明の第３の実施例としての基準電源回路の
構成図である。

【図８】本発明の第４の実施例としての基準電源回路の
構成図である。

【図９】従来形の一例としてのＬＣＤの構成図である。

【図１０】図９の要部の構成図である。

【図１１】従来形の他の例としてのＬＣＤの構成図であ
る。

【図１２】図１１の要部の構成図である。

【図１３】図１２の回路の動作タイミング図である。

【図１４】従来形の一例としての基準電源回路の構成図
である。

【図１５】従来形の他の例としての基準電源回路の構成
図である。

【符号の説明】

Ａ１，Ａ２…加算手段（加算回路）Ｒ１Ａ〜Ｒ３Ａ、Ｒ１Ｂ〜Ｒ３Ｂ…抵抗器（抵抗ストリ
ング）ＤＡ…階段波電圧発生源ＩＧ…定電流源ＩＢ…定電流源から供給される定電流ＯＰ１Ａ〜ＯＰ４Ａ、ＯＰ１Ｂ〜ＯＰ４Ｂ…オペアンプＶ１Ａ〜Ｖ４Ａ、Ｖ１Ｂ〜Ｖ４Ｂ…基準電源回路から発
生される基準電圧ＶＷ…階段波電圧発生源から発生される階段波電圧ＶＲＡ，ＶＲＢ…基準電圧

Claims

【特許請求の範囲】

【請求項１】画像データの上位ビット群に対しては固
定の複数種類の基準電圧の中から上位ビット群に対応し
た電圧を選択し、該画像データの下位ビット群に対して
は前記固定の複数種類の基準電圧に階段波電圧を加算し
て該基準電圧を変化させた各電圧値の中から下位ビット
群に対応した電圧を選択し、該選択した基準電圧をデー
タラインの分布容量に画像データ電圧として保持させる
ことで階調制御を行う液晶表示装置において、複数の抵抗器（Ｒ１Ａ〜Ｒ３Ａ）が直列に接続された抵
抗ストリングと、該抵抗ストリングの一端に接続された定電流源（ＩＧ）
と、前記抵抗ストリングの他端に接続された階段波電圧発生
源（ＤＡ）と、前記抵抗ストリングの各抵抗器の接続点の電位にそれぞ
れ応答して前記データラインに供給されるべき基準電圧
（Ｖ１Ａ〜Ｖ４Ａ）をそれぞれ発生する複数のオペアン
プ（ＯＰ１Ａ〜ＯＰ４Ａ）とを具備し、該オペアンプから発生される各基準電圧は、前記画像デ
ータの上位ビット群に対しては前記定電流源から供給さ
れる定電流（ＩＢ）を前記各抵抗器に流して得られる固
定の基準電圧に基づいて作成され、該画像データの下位
ビット群に対しては前記階段波電圧発生源から発生され
る階段波電圧（ＶＷ）を前記固定の基準電圧に加算する
ことにより作成されることを特徴とする液晶表示装置の
基準電源回路。
【請求項２】画像データの上位ビット群に対しては固
定の複数種類の基準電圧の中から上位ビット群に対応し
た電圧を選択し、該画像データの下位ビット群に対して
は前記固定の複数種類の基準電圧に階段波電圧を加算し
て該基準電圧を変化させた各電圧値の中から下位ビット
群に対応した電圧を選択し、該選択した基準電圧をデー
タラインの分布容量に画像データ電圧として保持させる
ことで階調制御を行う液晶表示装置において、複数の抵抗器（Ｒ１Ｂ〜Ｒ３Ｂ）が直列に接続された抵
抗ストリングと、階段波電圧発生源（ＤＡ）と、前記抵抗ストリングの一端に接続され、固定の第１の基
準電圧（ＶＲＡ）に前記階段波電圧発生源から発生され
る階段波電圧（ＶＷ）を加算する手段（Ａ１）と、前記抵抗ストリングの他端に接続され、前記第１の基準
電圧とは異なる固定の第２の基準電圧（ＶＲＢ）に前記
階段波電圧を加算する手段（Ａ２）と、前記抵抗ストリングの各抵抗器の接続点の電位にそれぞ
れ応答して前記データラインに供給されるべき基準電圧
（Ｖ１Ｂ〜Ｖ４Ｂ）をそれぞれ発生する複数のオペアン
プ（ＯＰ１Ｂ〜ＯＰ４Ｂ）とを具備し、該オペアンプから発生される各基準電圧は、前記画像デ
ータの上位ビット群に対しては前記第１および第２の基
準電圧に基づいて作成され、該画像データの下位ビット
群に対しては前記階段波電圧を該第１および第２の基準
電圧に加算することにより作成されることを特徴とする
液晶表示装置の基準電源回路。