KR100220493B1

KR100220493B1 - 샘플 홀드 회로

Info

Publication number: KR100220493B1
Application number: KR1019960068992A
Authority: KR
Inventors: 마사히로 이또
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1995-12-20
Filing date: 1996-12-20
Publication date: 1999-09-15
Also published as: US5874934A; JP2792490B2; KR970050067A; TW334553B; JPH09171372A

Abstract

보다 적은 수의 소자와 보다 낮은 소모 전류를 이용하여 원하는 순서로 아날로그 신호를 병렬 소스 구동 신호로 분할하기 위해 LCD 구동 회로에 이용되는 샘플 홀드 회로를 제공하기 위하여, 본 발명의 샘플 홀드 회로는 베이스가 시프트 레지스터(6)의 출력으로 제어되는 동일한 수의 트랜지스터(Q2-1 내지 Q2-n 및, Q3-1 내지 Q3-n)를 각각 갖는 두 개의 에미터 결합 논리 회로(2 및 3)를 포함한다. 각각의 에미터 결합 논리 회로(2 또는 3)의 트랜지스터(Q2-1 내지 Q2-n 및, Q3-1 내지 Q3-n)의 콜렉터를 전류 미러(4-1 내지 4-n)에 서로 역순으로 접속하여, 동작되는 에미터 결합 논리 회로(1 또는 2)에 따라 순방향 스캐닝 또는 역방향 스캐닝으로 전류 미러(4-1 내지 4-n)의 출력이 공급되는 샘플 홀드 신호를 출력한다.

Description

샘플 홀드 회로

본 발명은 LCD(액정 디스플레이) 구동기용 샘플 홀드 회로에 관한 것으로, 특히 고정밀 LCD의 구동 회로에 샘플 홀드 회로가 적용되어, 그에 공급된 아날로그 신호로부터 디스플레이되는 비디오 화상이 수직 또는 수평으로 선택적 변환될 수 있는 것에 관한 것이다.

고정밀 LCD에 있어서, 고주파수 입력 신호, 즉 예를 들어, 직렬 아날로그 RGB 신호는 일반적으로, LCD 패널의 주파수 제어 하에 처리되도록 하기 위해 저주파수의 여러 병렬 신호로 변환된다.

도5는 고정밀 LCD의 기본 구성을 설명하는 블록 다이어그램인데, 그 한 예는 No. 10/1993, Nakahima 등에 의해, NEC Technical Journal, pp 12 내지 16, "Full-color Liquid-Crystal Display Products"에 기재되어 있다.

도5의 LCD는,

4개의 소스 구동 신호(31-1 내지 31-4)를 출력하기 위해 LCD에 공급되는 3개의 (RGB) 아날로그 신호 중 한 신호를 나타내는 아날로그 신호(23)와 도5에 생략된 다른 신호가 공급되는 아날로그 인터페이스 LSI(이하, AIF 라 칭함),

소스 구동 신호(31-1 내지 31-4)를 이용하여 i가 1 내지 j인 LCD 패널(36)의 소스 라인(37-1-i, 37-3-i 및 37-4-i)을 동작시키는 제 1 및 제 2 소스 구동기(29 및 30),

LCD 패널(36)의 게이트 라인을 동작시키는 게이트 구동기(35)와,

AIF(22), 제 1 및 제 2 소스 구동기(29 및 30)와, 게이트 구동기(35)를 제어하기 위한 제어기(28)를 포함한다.

상기 언급한 직렬-병렬 변환은 전처리기(24), 시프트 레지스터(25), 샘플 홀드 회로(26) 및 출력 회로(27)로 구성된 AIF(22)에서 실행된다.

그 아날로그 신호(23)는 클램핑 또는 소위 γ 보정과 같은 처리로 전처리기(24)에서 이전 처리된다. 그 아날로그 신호(23)는 클램핑에 의해 시프트되기 때문에, 그 블랙 레벨은 클램프되는 신호의 블랙 레벨에 상응하고, LCD와 CRT 사이의 전자-광학 특성의 차이는 γ 보정에 의해 보상된다.

전처리기(24)에서 이전 처리된 아날로그 신호(23)는 샘플 홀드 회로(26)에 의해 차례로 샘플링되고, 제 1 및 제 2 소스 구동기(29 및 30)에 의해 제어된 LCD 패널(36) 상에 디스플레이될 수 있도록 신호 주파수를 감소시키기 위해 4개의 병렬 신호로 분할된다. 도5의 예에 있어서, 고주파수의 아날로그 신호(23)는 다음과 같은 4개의 병렬 신호로 분할된다.

제어기(28)는 아날로그 신호(23)로부터 추출된 수평 동기 신호와 동기된 고주파수(107.5MHz)의 도트 클럭(11)과 그 도트 클럭(11)의 개시 타이밍을 조정하는 도트 클럭(11)의 1/4 주파수의 개시 펄스(12)를 발생한다. 그 시프트 레지스터(25)는 도트 클럭(11)과 동기된 개시 펄스(12)를 시프트하여 4개의 샘플링 신호를 샘플 홀드 회로(26)에 공급한다. 본 경우에 있어서 26.9 MHz = 107.5/4 MHz 의 주파수를 각각 갖가지며 도트 클럭(11)의 한 사이클에 의해 서로 시프트되는 4개의 샘플링 신호를 이용하여, 아날로그 신호(23)는 차례로 샘플링되고, 4개의 소스 구동 신호(31-1 내지 31-4)의 각각으로서 출력 회로(27)를 통해 출력되도록 홀드 된다.

출력 회로(27)에 있어서, 샘플 홀드 회로(26)의 4개의 출력의 각각은 LCD 패널(36)에서 액정의 수명 시간을 연장하기 위해 매 수평 스윕(sweep)에 의해 극성을 교체하는 교체 신호(alternation signal)로 이전되고, LCD 패널(36)을 구동하기 위한 충분히 낮은 임피던스로 버퍼 된다.

LCD 패널(36) 상에서, 4개의 소스 라인(37-1-i, 37-3-i 및 37-4-i)의 다수의 셋트(예를 들어, j=320)는 수평 픽셀(본 경우에 1280 = 320 x 4)에 상응하여 수평으로 정렬된다. 그 j 세트의 각각의 i번째의 소스 라인(37-1-i, 37-3-i 및 37-4-i)은 4개의 소스 구동 신호(31-1 내지 31-4) 각각에 따른 순서로 동작되고, 수평 동기 신호와 동기된 제어기(28)로부터 공급된 소스 구동기 제어 신호(38)에 따라 제 1 또는 제 2 소스 구동기(29, 30)에 의해 제어된다(도5에 있어서, 4개의 소스 구동 신호(31-1 내지 31-4)와 소스 라인(37-1-i, 37-3-i 및 37-4-i) 사이의 접속부는 제 1 및 제 2 소스 구동기(29 및 30)로 간단히 표시되어 있다).

그 게이트 구동기(35)는 아날로그 신호(23)의 수직 동기 신호와 동기된 제어기(28)에 의해 발생된 게이트 구동기 제어 신호(39)에 따른 순서로 게이트 라인(도5에는 표시되지 않음)을 동작시킨다.

따라서, 도트 클럭(11)의 1/4 주파수에서 제 1 및 제 2 소스 구동기(29 및 30)를 이용하여 소스 라인(37-1-i, 내지 37-4-i)의 각각의 세트를 스위칭하여 아날로그 신호(23)에 따라 LCD 패널(36)에 비디오 화상이 디스플레이된다.

이전에는, 한 예가 기술되어 있는데, 여기서는 아날로그 신호(23)가 4개의 병렬 신호, 즉 4개의 소스 구동 신호(31-1 내지 31-4)로 분할된다. 그러나, 병렬 신호의 수는 4개로 제한되지 않으며, 이는 LCD 패널의 수평 픽셀 및 주파수 제한 수를 고려한 8개 또는 이외의 수로 될 수 있다.

아날로그 신호(23)가 n(n은 2보다 작지 않은 정수) 병렬 신호로 분할 될 때, 시프트 레지스터(25)로부터 발생된 n 샘플링 신호에 따라 샘플 되고, 도트 클럭(11)의 매 (nm + k)번째 클럭 펄스(k는 n 및 m이 증가될 때까지의 양의 정수)에서 샘플된 신호는 n 소스 라인(37-1-i, 내지 37-n-i)을 각각 갖는 j 세트의 각각의 i-번째의 k-번째 좌측 소스 라인(37-k-i)을 동작시키기 위해 k-번째 소스 신호(31-k)와 같이 출력되도록 유지된다.

상기 방법에 있어서, 고정밀 LCD는 도5의 예에서 LCD 패널(36)의 주파수 제한에 관계없이 제공될 수 있다.

지금, 비디오 화상이 수직으로 변환 또는 약간의 경우 수직으로 변환되기를 원하는 경우를 고려하는데, 예를 들어, 수직 축 주위의 LCD 패널을 회전시켜 오퍼레이터에 접한 사람에 대한 비디오 화상을 제공하기 위해, 또는, LCD 패널에 위치한 CCD 카메라를 취한 오퍼레이터의 미러 화상을 디스플레이하기 위한 경우를 고려한다.

상기 목적을 위해, 소스 구동기는 역으로 제어하기에 충분하게 되는데, 즉, 미러 화상을 얻기 위해 LCD 내에서 우측으로부터 좌측까지 소스 라인을 동작시키기에 충분한데, 여기서, 입력 아날로그 신호는 병렬 신호로 분할되지 않고 직접 공급된다. 그러나, 상기 기술된 고정밀 LCD에 있어서, 소스 라인(37-1-i, 내지 37-n-i)의 세트에서, 아날로그 신호(23)는, 소스 라인을 우측으로부터 좌측까지 역으로 동작시키기 위해 심지어 제 1 및 제 2 소스 구동기(29 및 30)가 제어되어도, 그 순서로 좌측으로부터 우측으로 디스플레이되는데, 그 이유는 각각의 k-번째 소스 라인(37-k-i)이 아날로그 신호(23)의 각각의 (nm + k)-번째 샘플이 여전히 제공되기 때문이다.

그러므로, 또한, 시프트 레지스터(25)로 부터의 샘플링 신호는, 예를 들어, 매 (nm-k+1)-번째 샘플이 k-번째 소스 신호(31-k)에 대해 출력되도록 유지될 수 있도록 미러 화상을 얻기 위해 역으로 제어되어야 한다.

상기 목적을 위해, 양방향 시프트 레지스터는 종래의 기술에 적용된다.

도6은 종래의 기술의 4개의 샘플 홀드 소자(47a 내지 47d)를 갖는 샘플 홀드 회로(26)를 제어하기 위해 4개의 D-형 플립-플롭(44a 내지 44d)으로 구성된 양방향 시프트 레지스터(25)를 설명하는 블록 다이어그램이다.

도6에 있어서, 5개의 모든 스위칭 소자(45 및 45a 내지 45d)는 주사 방향 신호(46)의 논리에 따라 A측 또는 B측 중 한 측을 제어한다. 5개의 스위칭 소자(45 및 45a 내지 45d)가 A측으로 제어될 때, 개시 펄스(12)는 시프트 레지스터(25)의 최고 좌측 D-형 플립-플롭(44a)에 공급되고, 도트 클럭(11)에 의해 클럭된 순서로 D-형 플립-플롭(44b 내지 44d)에 우측으로 시프트 된다. 그래서, 아날로그 신호(23)는 최고 좌측 샘플 홀드 소자(47a)에 의해 처음으로 샘플 되고, 그는 연속으로 샘플 홀드 소자(47b 내지 47d)에 의해 우측으로 따르게 된다. 5개의 스위칭 소자(45 및 45a 내지 45d)가 B측으로 제어될 때, 개시 펄스(12)는 좌측으로 시프트되도록 최고 우측 D-형 플립-플롭(44d)으로 전달되고, 아날로그 신호(23)는 그 순서로 샘플 홀드 소자(47d 내지 47a)에 의해 우측에서 좌측으로 샘플된다.

따라서, 도6의 양방향 시프트 레지스터(25)에 따라, 아날로그 신호(23)는 그 순서로 4개의 병렬 신호(31-1 내지 31-4)로 분할될 수 있거나, 종래의 기술에서 스캐닝 방향 신호(46)의 논리에 따라 역순으로 신호(31-4 내지 31-1)로 분할될 수 있다.

그 스위칭 소자가 MOS 공정으로 LSI 칩 상에 형성될 수 있다면, 각각의 스위칭 소자는 2개의 트랜지스터로 구성된 전송 게이트를 제외하고 비용을 절감할 수 없다. 그러나, LCD 구동 회로에 있어서, LCD 패널이 높은 구동 전압을 필요로 하고, 고속 동작이 AIF(22)에서 요구되기 때문에, 주요 소자는 바이폴라 트랜지스터로 설계되어야 한다.

도7은 도6의 종래 기술의 스위칭 소자(45a 내지 45d)에 적용된 예를 설명하는 회로 다이어그램이다.

본 예에 있어서, 에미터 결합 논리 회로를 구성하는 NPN 트랜지스터(Q49 및 Q50)가 제공되어 있다. NPN 트랜지스터(Q49)의 베이스가 에미터 결합 논리 회로의 베이스에 공급되는 스캐닝 방향 신호(48 및 49)를 상보하여 논리 HIGH로 될 때, NPN 트랜지스터(Q49)는 ON 되고, NPN 트랜지스터(Q50)는 OFF되어, NPN 트랜지스터(Q51 및 Q53)로 구성된 제 2 에미터 결합 논리 회로를 동작시키고, NPN 트랜지스터(Q52 및 Q54)의 제 3 에미터 결합 논리 회로를 비동작시킨다.

동작되는 제 2 에미터 결합 논리 회로에 정전류(J5)가 공급되면, NPN 트랜지스터(Q51)는 A측 입력 신호(51)가 기준 전압(53) 보다 높게 될 때 ON되어, 그 기준 전압(53) 보다 높은 NPN 트랜지스터(Q53)의 에미터 전위를 형성한다. 그래서, NPN 트랜지스터(Q53)는 OFF가 되고, 그 콜렉터 전위는 전원 전압(54)으로 시프트되어, 전원 전압 마이너스 출력 신호(55)와 같이 출력되는 그 베이스-에미터 전압(Vbe)에 다른 정전류(J6)가 공급되는 에미터 전위를 제어한다.

A측 입력 신호(51)가 기준 전압(53) 보다 낮게 되는 논리 LOW에 있을 때, NPN 트랜지스터(Q53)는 OFF가 되고, NPN 트랜지스터(Q53)의 콜렉터 전위는 전원(54)으로부터 저항기(R1)를 통해 흐르는 정전류(J5)에 의해 발생된 전위차에 의해 낮게 시프트되어, 그 전위 레벨 마이너스 NPN 트랜지스터(Q55)의 베이스-에미터 전압(Vbe)으로, 즉 논리 LOW로 출력 신호(55)의 전위를 형성한다.

반면에, NPN 트랜지스터(Q52 및 Q54)의 제 3 에미터 결합 논리 회로에 접속된 B측 입력 신호(52)는 출력 신호(55)에 영향을 주지 않는다.

이에 반하여, NPN 트랜지스터(Q52 및 Q54)의 제 3 에미터 결합 논리 회로가 동작되고, 제 1 에미터 결합 논리 회로가 상보 스캐닝 방향 신호(48 및 49)를 반전시켜 비동작 될 때, B측 입력 단자(52)의 논리는 동일한 방법으로 출력 신호(55)에 반영된다.

따라서, 스위칭 소자는 종래 기술에서 바이폴라 트랜지스터로 구성된다.

그러나, 상술한 것 처럼, 바이폴라 트랜지스터의 스위칭 소자는 다수의 트랜지스터를 필요로 한다. 그래서, 바이폴라 공정에서 제조된 양방향 시프트 레지스터는 넓은 칩 공간을 차지하며, 그 내부에 D-형 플립-플롭의 수에 비례하여 큰 전류 소비를 요하게 된다. 이것이 문제점이다.

본 발명의 목적을 달성하기 위해, 본 발명의 샘플 홀드 회로는,

에미터 결합 논리 회로의 에미터가 바이어싱 수단을 통해 접지되고, 상기 제 1 및 제 2 트랜지스터의 각각의 베이스에 상보 스캐닝 신호 각각이 공급되는 제 1 및 제 2 트랜지스터를 갖는 제 1 에미터 결합 논리 회로;

제 2 에미터 결합 논리 회로의 에미터가 제 1 트랜지스터의 콜렉터에 접속된 n이 양의 정수인 n 트랜지스터를 갖는 제 2 에미터 결합 논리 회로;

제 3 에미터 결합 논리 회로의 에미터가 제 2 트랜지스터의 콜렉터에 접속된 n 트랜지스터를 갖는 제 3 에미터 결합 논리 회로;

도트 클럭과 동기된 개시 펄스를 시프트하여 n 타이밍 펄스를 발생하는데, 상기 개시 펄스로부터 i가 n까지 양의 정수인 i 클럭 사이클만큼 지연되고 상기 제 2 및 제 3 에미터 결합 논리 회로의 i-번째 트랜지스터의 베이스에 전달되는 상기 n 타이밍 펄스를 발생하기 위한 시프트 레지스터(6);

샘플 신호가 전달될 때 n 샘플 홀드 유닛의 각각이 아날로그 신호에 의해 내부에 유지된 병렬 신호를 출력하는 n 샘플 홀드 유닛을 갖는 병렬 신호로 아날로그 신호를 분할하기 위한 샘플 홀드 섹션(5)과;

n 전류 증폭 수단의 각각의 i-번째 수단이 상기 제 3 에미터 결합 논리 회로(3)의 n 트랜지스터의 상응하는 (n-i+1)의 콜렉터와 함께 상기 제 2 에미터 결합 논리 회로(2)의 상기 n 트랜지스터의 상응하는 i-번째 트랜지스터의 콜렉터에 접속된 입력 라인을 통해 전류가 흐를 때 상기 n 샘플 홀드 유닛의 상응하는 i-번째 유닛에 상기 샘플링 신호를 전달하는, 전원이 공급되는 n 전류 증폭 수단을 갖는 전류 증폭 섹션(5)을 포함한다.

도1은 본 발명의 한 실시예를 설명하는 블록 다이어그램.

도2는 도1의 샘플 홀드 섹션 내의 샘플 홀드 유닛의 예를 설명하는 회로 다이어그램.

도3은 도1의 실시예의 동작을 설명하는 타이밍도.

도4는 전류 미러 회로의 회로 다이어그램.

도5는 고정밀 LCD의 기본 구성을 설명하는 블록 다이어그램.

도6은 종래 기술에 적용된 양방향 시프트 레지스터를 설명하는 블록 다이어그램.

도7은 도6의 양방향 시프트 레지스터에 적용된 스위칭 소자의 예를 설명하는 회로 다이어그램.

* 도면의 주요부분에 대한 부호의 설명

1 : 제 1 에미터 결합 논리 회로 2 : 제 2 에미터 결합 논리 회로

3 : 제 3 에미터 결합 논리 회로 4-1 내지 4-n : n 전류 증폭 수단

5 : 샘플 홀드 섹션 5-1 내지 5-n : n 샘플 홀드 유닛

6 : 시프트 레지스터 9 : 바이어싱 수단

10 : 전원 11 : 도트 클럭

12 : 개시 펄스 13 : 아날로그 신호

Q11,Q12 :제 1, 제 2 트랜지스터

본 발명의 상기, 다른 목적, 특징 및 장점은 다음 설명, 특허 청구의 범위 및 동일한 부호로 동일한 부분을 나타내는 첨부된 도면을 참조하여 명백히 된다.

지금, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.

도1은 다수(n)의 샘플 홀드 유닛(5-1 내지 5-n)을 갖는 샘플 홀드 섹션(5)이 제공된 본 발명의 한 실시예를 설명하는 블록 다이어그램으로, 임의 적당한 샘플 홀드 유닛은 도2에 설명된 회로 구성을 갖는 예와 같이 적용될 수 있다.

우선, 샘플 홀드 유닛의 도2의 예를 설명한다.

도2의 샘플 홀드 유닛은,

도1의 전류 미러 섹션(4) 내의 전류 미러 회로의 출력 전류(14)로 스위치 제어 회로(16)를 통해 동작될 때 내부의 아날로그 신호(23) 입력의 전위에 따라 홀드 콘덴서(C1)를 충전시키는 전류 버퍼(19)와,

홀드 콘덴서(C1) 입력과 동일한 전위를 가지며 그 음의 입력 단자에 역으로 제공되는 출력 신호(15)를 출력하기 위한 연산 증폭기(20)를 포함한다.

그 전류 버퍼(19)는,

제 1 정전류(J1) 및 제 1 스위칭 소자(17)를 통해 전원(10)이 공급되는 에미터, 접지된 콜렉터 및, 아날로그 신호(23)에 의해 제어되는 베이스를 갖는 제 1 PNP 트랜지스터(Q43),

제 2 정전류(J2) 및 제 2 스위칭 소자(18)를 통해 접지된 에미터, 전원(10)에 접속된 콜렉터 및, 아날로그 신호(13)에 의해 제어되는 베이스를 갖는 제 1 NPN 트랜지스터(Q44),

홀드 콘덴서(C1)에 접속된 에미터, 전원(10)에 접속된 콜렉터 및, 제 1 PNP 트랜지스터(Q43)의 콜렉터에 접속된 베이스를 갖는 제 2 NPN 트랜지스터(Q45)와,

홀드 콘덴서(C1)에 접속된 에미터, 접지된 콜렉터 및, 제 1 NPN 트랜지스터(Q44)의 베이스를 갖는 제 2 PNP 트랜지스터(Q46)를 포함한다.

출력 전류(14)가 스위치 제어 회로(16)에 공급될 때, 전류 버퍼(19)를 동작시키기 위해 제 1 및 제 2 스위칭 소자(17 및 18)를 닫는다. 그래서, 그 홀드 콘덴서(C1)는 아날로그 신호(13)의 전위로 충전되고, 출력 신호(15)와 같이 출력되는 연산 증폭기(20)에 의해 버퍼 된다.

또한, 그 출력 신호(15)는 제 3 NPN 트랜지스터(Q47) 및 제 3 PNP 트랜지스터(Q48)의 베이스에 접속된다. 제 2 NPN 트랜지스터(Q45)의 베이스에 접속된 제 3 NPN 트랜지스터(Q47)의 에미터는 제 3 정전류(J3)를 통해 접지되며, 그 콜렉터는 전원(10)에 접속되고, 제 2 PNP 트랜지스터(Q46)의 베이스에 접속된 제 3 PNP 트랜지스터(Q48)의 에미터에는 제 4 정전류(J4)를 통해 전원(10)이 공급되며, 그 콜렉터는 접지된다.

제 3 및 제 4 정전류(J3 및 J4)의 전류값은 제 1 및 제 2 정전류(J1 및 J2)의 전류값보다 작게 되도록 준비된다. 그래서, 스위칭 소자(17)가 닫치게 될 때, 제 3 NPN 트랜지스터(Q47)의 에미터 전위는 제 1 NPN 트랜지스터(Q43)에 의해 제어되고, 아날로그 신호(13)의 전위, 즉 출력 신호(15)의 전위 보다 높게 되어, 그 베이스-에미터 전압(Vbe)에 의해, 제 3 NPN 트랜지스터(Q47)를 OFF로 되게 하고, 유사하게 제 3 PNP 트랜지스터(Q48)는 제 2 스위칭 소자(18)가 닫칠 때도 OFF된다.

출력 전류(14)가 차단되었을 때, 스위칭 소자(17 및 18)는 열리게 된다. 그래서, 제 3 NPN 트랜지스터(Q47) 및 제 3 PNP 트랜지스터(Q48)는 제 3 및 제 4 정전류(J3 및 J4)에 의해 각각 제어되고, 그들의 에미터 전위는 출력 신호(15)로부터 베이스-에미터 전압(Vbe)에 의해 보다 낮게 또는 높게 된다. 그러므로, 제 2 NPN 트랜지스터(Q45) 및 제 2 PNP 트랜지스터(Q46)의 베이스 전위는 홀드 콘덴서(C1)의 전위 보다 낮게 및 높게 된다. 따라서, 제 2 NPN 트랜지스터(Q45) 및 제 2 PNP 트랜지스터(Q46)가 OFF됨에 따라, 홀드 콘덴서(C1)의 전위는 일정하게 유지되고, 출력 신호(15)의 전위를 홀딩 한다.

따라서, 아날로그 신호(13)의 전위 레벨은 출력 전류(14)가 공급될 때 샘플되고, 샘플 홀드 유닛의 도2의 예에서, 그 출력 전류(14)가 차단된 이후에 홀드 된다.

지금, 본 발명의 실시예를 도1을 다시 참조하여 설명하는데, 여기서는 샘플 홀드 유닛에,

에미터가 정전류(9)를 통해 접지되고, 제 1 및 제 2 트랜지스터(Q11 및 Q12)로 구성되며, 제 1 및 제 2 트랜지스터(Q11 및 Q12)의 각각의 베이스가 스캐닝 신호 입력 단자(7 및 8)의 각각에 각각 접속된 제 1 에미터 결합 논리 회로(1),

이미터가 제 1 에미터 결합 논리 회로(1)의 제 1 트랜지스터(Q11)의 콜렉터에 접속되고, n이 2 보다 작지 않은 양의 정수인 n 트랜지스터(Q2-1 및 Q2-n)로 구성된 제 2 에미터 결합 논리 회로(2);

에미터가 제 1 에미터 결합 논리 회로(1)의 제 2 트랜지스터(Q12)의 콜렉터에 접속되고, n 트랜지스터(Q3-1 및 Q3-n)로 구성된 제 3 에미터 결합 논리 회로(3);

회로 구성의 예가 도4에 설명된 n 전류 미러(4-1 내지 4-n)로 구성되고, 공통 전원(10)이 제공되며, n 전류 미러(4-1 내지 4-n)의 각각의 i-번째 미러의 입력 전류가 제 3 에미터 결합 논리 회로(3)의 n 트랜지스터(Q3-1 및 Q3-n)의 (n - i + 1)번째의 트랜지스터의 콜렉터와 함께 제 2 에미터 결합 논리 회로(2)의 n 트랜지스터(Q2-1 및 Q2-n)의 i-번째 트랜지스터의 콜렉터에 접속되며, i가 n까지 양의 정수인, 샘플 홀드 섹션(5)의 n 샘플 홀드 유닛(5-1 내지 5-n)의 i-번째 유닛의 스위칭 제어기(16)에 n 전류 미러(4-1 내지 4-n)의 각각의 i-번째 미러의 출력 전류(14-i)가 전달되는 전류 미러 섹션(4)과,

도트 클럭(11)과 동기된 개시 펄스(12)를 시프트하여 n 타이밍 펄스(V6-1 내지 V6-n)를 발생하는데, n 타이밍 펄스(V6-1 내지 V6-n)의 각각의 i-번째 펄스가 개시 펄스(12)로부터 i 클럭 사이클만큼 지연되고 제 2 및 제 3 에미터 결합 논리 회로(2 및 3)의 i-번째 트랜지스터(Q2-i 및 Q3-i)의 베이스에 전달되는 상기 n 타이밍 펄스(V6-1 내지 V6-n)를 발생하기 위한 시프트 레지스터(6)를 포함한다.

지금, 도3의 타이밍도를 참조하여 본 실시예의 동작을 설명한다.

스캐닝 입력 단자(7 및 8)에 전달되는 상보 스캐닝 방향 신호가 스캐닝 신호 단자(8) 보다 스캐닝 신호 입력 단자에 보다 높은 전압을 임프레싱(impressing)하여 순방향 스캐닝을 나타내는 경우에 있어서, 제 1 에미터 결합 논리 회로(1)의 제 1 트랜지스터(Q11)는 턴-온(ON)되고, 제 2 에미터 결합 논리 회로(2)를 동작시킨다. 시프트 레지스터(6)는 도트 클럭(11)과 동기된 순서로 개시 펄스(12)를 시프트하여 타이밍 펄스(V6-1 내지 V6-n)를 발생하고, 동작되는 에미터 결합 논리 회로(2)의 n 트랜지스터(Q2-1 및 Q2-n)는 그 순서로 차례로 시프트하여 ON된다. 예를 들어, 동작된 제 2 에미터 결합 논리 회로의 i-번째 트랜지스터(Q2-i)의 콜렉터를 통해, 정전류(9)는 상응하는 전류 미러(4-i)로부터 흐르고, 그로 인해, 출력 전류(14-i)는 상응하는 샘플 홀드 유닛(5-i)에 공급된다.

따라서, n 샘플 홀드 유닛(5-1 내지 5-n)은 도3의 좌측 부분에 설명된 것 처럼 순서대로 차례로 공급되는 출력 전류(14-1 내지 14-n)에 따라, 그 순서로 아날로그 신호(13)를 샘플링하여 n 샘플 홀드 신호(15-1 내지 15-n)를 출력하는데, 여기서, 아날로그 신호(13)의 신호값(D1, D2, ..., Dn)은 샘플되고 샘플 홀드 신호(15-1, 15-2, ..., 15-n)로 각각 출력된다.

스캐닝 신호 입력 단자(8)의 전위가 스캐닝 신호 입력 신호(7) 보다 높게되어, 역방향 스캐닝을 나타내는 경우에 있어서, 제 3 에미터 결합 논리 회로(3)는 제 1 에미터 결합 논리 회로(1)의 제 2 트랜지스터(Q12)를 통해 흐르는 정전류(9)에 따라 차례로 동작하게 된다. 그 제 3 에미터 결합 논리 회로(3)의 n 트랜지스터(Q3-1 및 Q3-n)는 동일한 방법으로 타이밍 펄스(V6-1 내지 V6-n)에 의해 제어된 순서로 차례로 시프트하여 ON으로 된다. 그러나, 이 경우에 있어서, 각각의 i-번째 트랜지스터(Q3-i)의 콜렉터는 (n-i+1)-번째 전류 미러의 입력 전류에 접속된다. 그래서, 전류 미러 섹션(4)의 n 전류 미러(4-1 내지 4-n)는 역순으로, 이 경우에 5-n 에서 5-1 까지의 순으로 차례로 샘플 홀드 유닛(5-1 내지 5-n)에 출력 전류(14-1 내지 14-n)를 전달한다. 그르므로, 아날로그 신호(13)가 역순으로 샘플되는 n 샘플 홀드 신호(15-1 내지 15-n)는 도3의 우측 부분에 설명된 것 처럼, 샘플 홀드 섹션(5)으로부터 얻어지는데, 아날로그 신호(13)의 신호값(D1, D2,..., Dn)은 샘플되고, 샘플 홀드 신호(15-n,..., 15-2, 15-1) 각각으로 출력된다.

따라서, 원하는 순서로 아날로그 신호를 병렬 소스 구동 신호로 분할하기 위한 LCD 구동기에 이용되는 샘플 홀드 회로가 본 실시예에서 제공되어 있다.

도1의 회로 구성에서 명백하게 알 수 있듯이, 아날로그 신호를 n 병렬 소스 구동 신호로 분할하기 위한 샘플 홀드 회로는 단지 하나의 전류원(9), 제 1 에미터 결합 논리 회로(1)의 두 개의 트랜지스터(Q11 및 Q12) 및, 두 개가 전류 미러를 위한 것이고, 두 개가 제 2 및 제 3 에미터 결합 논리 회로(2 및 3)를 위한 것인 n회의 4개의 트랜지스터를 부가하므로 써, 종래 기술에 적용된 도7의 스위칭 소자에 비교하여 보다 적은 구성 요소를 적용하여 본 실시예에서 실현될 수 있다.

또한, 제 1, 제 2 및 제 3 에미터 결합 논리 회로(1, 2 및 3)와, 전류 미러 섹션(4)의 입력 전류 라인을 통해 흐르는 본 실시예의 전류는 전체 전류 소비를 감소시키는 정전류(9)의 전류값으로 제한된다

지금까지, 본 발명은 도1의 회로 구성과 관련하여 설명되었다. 그러나, 본 발명의 범위에서 여러 응용이 고려될 수 있다. 예를 들어, 도1의 전류원(9)은 저항기로 대치될 수 있거나, 전류 미러 섹션(4)의 전류 미러는 샘플 홀드 섹션(5)의 샘플 홀드 유닛의 스위치 제어 회로(16)의 극성과 함께 인버터로 대치될 수 있다.

따라서, 본 발명의 샘플 홀드 회로는 상보 스캐닝 방향 신호를 제어하여 원하는 순서로 아날로그 신호를 n 병렬 소스 구동 신호로 분할할 수 있어, 종래의 기술과 비교하여 보다 적은 수의 소자와 보다 적은 소비 전류를 얻을 수 있다.

본 발명의 주목적은 아날로그 신호를 병렬 소스 구동 신호로 소정의 순서로 분할하는 LCD 구동기 회로에 이용되고 보다 작은 소자와 보다 낮은 전류 소비를 갖는 샘플 홀드 회로를 제공하는 것이다.

Claims

샘플 홀드 회로에 있어서, 에미터 결합 논리 회로(1)의 에미터가 바이어싱 수단(9)을 통해 접지되고, 상기 제 1 및 제 2 트랜지스터(Q11 및 Q12)의 각각의 베이스에 상보 스캐닝 신호(7 및 8) 각각이 공급되는 제 1 및 제 2 트랜지스터(Q11 및 Q12)를 갖는 제 1 에미터 결합 논리 회로(1);

제 2 에미터 결합 논리 회로(2)의 에미터가 제 1 트랜지스터(Q11)의 콜렉터에 접속된 n이 양의 정수인 n 트랜지스터(Q2-1 및 Q2-n)를 갖는 제 2 에미터 결합 논리 회로(2);

제 3 에미터 결합 논리 회로(3)의 에미터가 제 2 트랜지스터(Q12)의 콜렉터에 접속된 n 트랜지스터(Q3-1 및 Q3-n)를 갖는 제 3 에미터 결합 논리 회로(3);

도트 클럭(11)과 동기된 개시 펄스(12)를 시프트하여 n 타이밍 펄스를 발생하는데, 상기 개시 펄스로부터 i가 n까지 양의 정수인 i 클럭 사이클만큼 지연되고 상기 제 2 및 제 3 에미터 결합 논리 회로(2 및 3)의 i-번째 트랜지스터(Q2-i 및 Q3-i)의 베이스에 전달되는 상기 n 타이밍 펄스를 발생하기 위한 시프트 레지스터(6);

샘플 신호가 전달될 때 n 샘플 홀드 유닛(5-1 내지 5-n)의 각각이 아날로그 신호(13)에 의해 내부에 유지된 병렬 신호를 출력하는 n 샘플 홀드 유닛(5-1 내지 5-n)을 갖는 병렬 신호로 아날로그 신호(13)를 분할하기 위한 샘플 홀드 섹션(5)과;

n 전류 증폭 수단(4-1 내지 4-n)의 각각의 i-번째 수단이 상기 제 3 에미터 결합 논리 회로(3)의 n 트랜지스터의 상응하는 (n-i+1)의 콜렉터와 함께 상기 제 2 에미터 결합 논리 회로(2)의 상기 n 트랜지스터(Q2-1 및 Q2-n)중 상응하는 i-번째 트랜지스터의 콜렉터에 접속된 입력 라인을 통해 전류가 흐를 때 상기 n 샘플 홀드 유닛(5-1 내지 5-i)의 상응하는 i-번째 유닛에 상기 샘플링 신호를 전달하는, 전원(10)이 공급되는 n 전류 증폭 수단(4-1 내지 4-n)을 갖는 전류 증폭 섹션(5)을 포함하는 것을 특징으로 하는 샘플 홀드 회로.
제 1 항에 있어서, 상기 n 전류 증폭 수단(5-1 내지 5-n) 각각은 전류 미러 회로인 것을 특징으로 하는 샘플 홀드 회로.
제 1 항에 있어서, 상기 바이어싱 수단(9)은 정전류 회로인 것을 특징으로 하는 샘플 홀드 회로.
제 1 항에 있어서, 상기 바이어싱 수단(9)은 저항기인 것을 특징으로 하는 샘플 홀드 회로.