JP2792323B2 - 表示装置のクリア回路 - Google Patents
表示装置のクリア回路Info
- Publication number
- JP2792323B2 JP2792323B2 JP4109407A JP10940792A JP2792323B2 JP 2792323 B2 JP2792323 B2 JP 2792323B2 JP 4109407 A JP4109407 A JP 4109407A JP 10940792 A JP10940792 A JP 10940792A JP 2792323 B2 JP2792323 B2 JP 2792323B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- signal
- clear
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Control Of El Displays (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、グラフィックディスプ
レイなどのダイナミック駆動の表示装置のクリア回路に
関する。
レイなどのダイナミック駆動の表示装置のクリア回路に
関する。
【０００２】
【従来の技術】従来の表示装置のクリア回路は図３に示
すように、クロック発生回路１、アドレスカウンタ回路
２、表示部２０の行数と同じ数だけカウントするカウン
タ回路Ｂ１９、クリア信号制御回路４、スタティックメ
モリ５、セレクタ回路６、表示ドライバ７、表示部２０
より構成されている。
すように、クロック発生回路１、アドレスカウンタ回路
２、表示部２０の行数と同じ数だけカウントするカウン
タ回路Ｂ１９、クリア信号制御回路４、スタティックメ
モリ５、セレクタ回路６、表示ドライバ７、表示部２０
より構成されている。
【０００３】次にクリア回路の動作について説明する。
クリア信号９がクリア信号制御回路４に入力されると、
制御信号１７によりアドレスカウンタ回路２から最下位
行アドレスの２倍速の信号、すなわち最上位列アドレス
信号１５をクロックとして表示部２０の行数と同じ数だ
けカウントするカウンタ回路Ｂ１９がカウントを開始
し、同時にデータバス１２へのデータをセレクタ回路６
によりブランクデータ１１に切り換える。その後データ
バス１２上のブランクデータがクロック信号１６をアド
レスカウンタにより分周した行アドレス信号１３及び列
アドレス信号１４と制御信号１７によってスタティック
メモリ５に書き込まれる。そしてカウンタ回路Ｂ１９が
表示部２０の行数と同じ数だけカウントすると、リセッ
ト信号１８をクリア信号制御回路４へ出力し、制御信号
１７によりカウンタ回路Ｂ１９のカウントを停止させ、
データバス１２上のデータを通常の表示データ１０に切
り換え、スタティックメモリ５への書き込みを停止さ
せ、外部からスタティックメモリ５への表示データ１０
の書き込み要求があるまで、行アドレス信号１３及び列
アドレス信号１４により読み出しの状態にもどり、表示
ドライバ７へデータが読み出され、表示部２０にそのデ
ータによる表示が成される。
クリア信号９がクリア信号制御回路４に入力されると、
制御信号１７によりアドレスカウンタ回路２から最下位
行アドレスの２倍速の信号、すなわち最上位列アドレス
信号１５をクロックとして表示部２０の行数と同じ数だ
けカウントするカウンタ回路Ｂ１９がカウントを開始
し、同時にデータバス１２へのデータをセレクタ回路６
によりブランクデータ１１に切り換える。その後データ
バス１２上のブランクデータがクロック信号１６をアド
レスカウンタにより分周した行アドレス信号１３及び列
アドレス信号１４と制御信号１７によってスタティック
メモリ５に書き込まれる。そしてカウンタ回路Ｂ１９が
表示部２０の行数と同じ数だけカウントすると、リセッ
ト信号１８をクリア信号制御回路４へ出力し、制御信号
１７によりカウンタ回路Ｂ１９のカウントを停止させ、
データバス１２上のデータを通常の表示データ１０に切
り換え、スタティックメモリ５への書き込みを停止さ
せ、外部からスタティックメモリ５への表示データ１０
の書き込み要求があるまで、行アドレス信号１３及び列
アドレス信号１４により読み出しの状態にもどり、表示
ドライバ７へデータが読み出され、表示部２０にそのデ
ータによる表示が成される。
【０００４】そこで、例えば表示部２０が２５６行×６
４列の表示容量とし、図２よりクリア信号９が４行目を
スキャンしている時のＡ時点で入力されたとすると、最
下位行アドレスの２倍速である最上位アドレス信号１５
をクロックとしてＢ時点よりカウンタ回路Ｂ１９により
カウントを開始し表示部２０の行数と同じ数のカウント
をするので、次のリフレッシュ画面のＤ時点までの２５
６カウントし、その間順次行アドレス信号１３及び列ア
ドレス信号１４によりスタティックメモリ５にブランク
データ１１が書き込まれクリアされる。したがって、４
行目の１列目〜４０列目まではクリア動作を行なわな
い。
４列の表示容量とし、図２よりクリア信号９が４行目を
スキャンしている時のＡ時点で入力されたとすると、最
下位行アドレスの２倍速である最上位アドレス信号１５
をクロックとしてＢ時点よりカウンタ回路Ｂ１９により
カウントを開始し表示部２０の行数と同じ数のカウント
をするので、次のリフレッシュ画面のＤ時点までの２５
６カウントし、その間順次行アドレス信号１３及び列ア
ドレス信号１４によりスタティックメモリ５にブランク
データ１１が書き込まれクリアされる。したがって、４
行目の１列目〜４０列目まではクリア動作を行なわな
い。
【０００５】
【発明が解決しようとする課題】この従来の表示装置の
クリア回路では、クリア信号は表示装置とは非同期で入
力され、カウンタ回路は表示装置の行数と同じ数だけし
かカウントしないため、ある行をスキャンしている途中
でクリア信号が入力されると、行をスキャンするタイミ
ングとアドレスカウンタ回路からのアドレス信号は同期
しているので、次のリフレッシュ画面のクリア信号が入
力された行の１つ前の行までスキャンするとカウンタ回
路は停止しクリア動作を停止する。したがって、クリア
信号が入力された時にスキャンしていた行の始めからク
リア信号が入力された時までに、スタティックメモリよ
り読み出されたアドレスのデータはクリアされないとい
う問題があり、１回のクリア信号の入力では完全にクリ
アされず、２回以上のクリア信号の入力が必要であっ
た。また、表示装置と非同期のクリア信号をカウンタ回
路と同期をとろうとした場合、回路が複雑になりコスト
アップにもつながるという問題があった。
クリア回路では、クリア信号は表示装置とは非同期で入
力され、カウンタ回路は表示装置の行数と同じ数だけし
かカウントしないため、ある行をスキャンしている途中
でクリア信号が入力されると、行をスキャンするタイミ
ングとアドレスカウンタ回路からのアドレス信号は同期
しているので、次のリフレッシュ画面のクリア信号が入
力された行の１つ前の行までスキャンするとカウンタ回
路は停止しクリア動作を停止する。したがって、クリア
信号が入力された時にスキャンしていた行の始めからク
リア信号が入力された時までに、スタティックメモリよ
り読み出されたアドレスのデータはクリアされないとい
う問題があり、１回のクリア信号の入力では完全にクリ
アされず、２回以上のクリア信号の入力が必要であっ
た。また、表示装置と非同期のクリア信号をカウンタ回
路と同期をとろうとした場合、回路が複雑になりコスト
アップにもつながるという問題があった。
【０００６】
【課題を解決するための手段】本発明の表示装置のクリ
ア回路は、グラフィックディスプレイなどのダイナミッ
ク駆動の表示装置において、内部回路を同期制御するた
めのクロックを発生するクロック発生回路と、通常の入
力データとブランクデータとを切り換えるデータセレク
タ回路と、データを記憶させるスタティックメモリと、
前記スタティックメモリのデータを読み出すためのアド
レスカウンタ回路と、前記スタティックメモリをクリア
させるためのクリア信号と内部とのインタフェースをと
るためのクリア信号制御回路と、前記グラフィックディ
スプレイの行数より１行分多くカウントするカウンタ回
路とを備えている。
ア回路は、グラフィックディスプレイなどのダイナミッ
ク駆動の表示装置において、内部回路を同期制御するた
めのクロックを発生するクロック発生回路と、通常の入
力データとブランクデータとを切り換えるデータセレク
タ回路と、データを記憶させるスタティックメモリと、
前記スタティックメモリのデータを読み出すためのアド
レスカウンタ回路と、前記スタティックメモリをクリア
させるためのクリア信号と内部とのインタフェースをと
るためのクリア信号制御回路と、前記グラフィックディ
スプレイの行数より１行分多くカウントするカウンタ回
路とを備えている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例の２５６×６４ドットグ
ラフィック蛍光表示装置のクリア回路である。図２は、
本発明の一実施例を説明するためのタイミングチャート
である。グラフィック蛍光表示管８へ表示ドライバ７よ
り高圧に変換されたデータ信号が供給され、ブランクデ
ータ１１と表示データ１０をセレクタ回路６により切り
換え、８ビットデータバス１２によりスタティックメモ
リ５に書き込まれる。クロック発生回路１によりつくら
れたクロック信号１６をアドレスカウンタ回路２により
分周し、グラフィック蛍光表示管８のスキャンに同期し
ている行アドレス信号１３及び列アドレス信号１４によ
りスタティックメモリ５に書き込まれたデータを読み出
し、表示ドライバ７へ供給する。
る。図１は、本発明の一実施例の２５６×６４ドットグ
ラフィック蛍光表示装置のクリア回路である。図２は、
本発明の一実施例を説明するためのタイミングチャート
である。グラフィック蛍光表示管８へ表示ドライバ７よ
り高圧に変換されたデータ信号が供給され、ブランクデ
ータ１１と表示データ１０をセレクタ回路６により切り
換え、８ビットデータバス１２によりスタティックメモ
リ５に書き込まれる。クロック発生回路１によりつくら
れたクロック信号１６をアドレスカウンタ回路２により
分周し、グラフィック蛍光表示管８のスキャンに同期し
ている行アドレス信号１３及び列アドレス信号１４によ
りスタティックメモリ５に書き込まれたデータを読み出
し、表示ドライバ７へ供給する。
【０００８】クリア信号９がクリア信号制御回路４に入
力されると、制御信号１７によりアドレスカウンタ回路
２から最下位行アドレス信号の２倍速の信号、すなわち
最上位列アドレス信号１５をクロックとして、グラフィ
ック蛍光表示管８の行数より１つ多くカウントするカウ
ンタ回路Ａ３がカウントを開始し、同時にデータバス１
２へのデータをセレクタ回路６によりブランクデータ１
１に切り換える。その後８ビットデータバス１２上のブ
ランクデータがクロック信号１６をアドレスカウンタ回
路２により分周した行アドレス信号１３及び列アドレス
信号１４と制御信号１７によってスタティックメモリ５
に書き込む。そして、カウンタ回路Ａ３がグラフィック
蛍光表示管８の行数より１つ多く、すなわち２５６＋１
＝２５７カウントすると、リセット信号１８をクリア信
号制御回路４へ出力し、制御信号１７によりカウンタ回
路Ａ３のカウントを停止させ、８ビットデータバス１２
上のデータを通常の表示データ１０に切り換え、スタテ
ィックメモリ５への書き込みを停止させる。そして外部
からスタティックメモリへの表示データの書き込み要求
があるまで、行アドレス信号１３及び列アドレス信号１
４により読み出しの状態にもどり、すでにスタティック
メモリ５のデータはクリアされているので、そのクリア
データが読み出され、ドライバ７に送られ、グラフィッ
ク蛍光表示管８の表示をクリアされる。
力されると、制御信号１７によりアドレスカウンタ回路
２から最下位行アドレス信号の２倍速の信号、すなわち
最上位列アドレス信号１５をクロックとして、グラフィ
ック蛍光表示管８の行数より１つ多くカウントするカウ
ンタ回路Ａ３がカウントを開始し、同時にデータバス１
２へのデータをセレクタ回路６によりブランクデータ１
１に切り換える。その後８ビットデータバス１２上のブ
ランクデータがクロック信号１６をアドレスカウンタ回
路２により分周した行アドレス信号１３及び列アドレス
信号１４と制御信号１７によってスタティックメモリ５
に書き込む。そして、カウンタ回路Ａ３がグラフィック
蛍光表示管８の行数より１つ多く、すなわち２５６＋１
＝２５７カウントすると、リセット信号１８をクリア信
号制御回路４へ出力し、制御信号１７によりカウンタ回
路Ａ３のカウントを停止させ、８ビットデータバス１２
上のデータを通常の表示データ１０に切り換え、スタテ
ィックメモリ５への書き込みを停止させる。そして外部
からスタティックメモリへの表示データの書き込み要求
があるまで、行アドレス信号１３及び列アドレス信号１
４により読み出しの状態にもどり、すでにスタティック
メモリ５のデータはクリアされているので、そのクリア
データが読み出され、ドライバ７に送られ、グラフィッ
ク蛍光表示管８の表示をクリアされる。
【０００９】そこで図２よりクリア信号９が、４行目を
スキャンしている時のＡ時点で入力されると、最下位行
アドレス信号の２倍速である最上位列アドレス信号１５
をクロックとして、Ｂ時点よりカウンタ回路Ａ３により
カウントを開始し、グラフィック蛍光表示管８の行数よ
り１つ多くカウントするので次のリフレッシュ画面のＣ
時点までの２５７カウントし、その間順次行アドレス信
号１３及び列アドレス信号１４によりスタティックメモ
リ５はクリアされる。
スキャンしている時のＡ時点で入力されると、最下位行
アドレス信号の２倍速である最上位列アドレス信号１５
をクロックとして、Ｂ時点よりカウンタ回路Ａ３により
カウントを開始し、グラフィック蛍光表示管８の行数よ
り１つ多くカウントするので次のリフレッシュ画面のＣ
時点までの２５７カウントし、その間順次行アドレス信
号１３及び列アドレス信号１４によりスタティックメモ
リ５はクリアされる。
【００１０】よって８ビットデータなので４行目の４１
列目〜６４列目は２重にスタティックメモリ５のクリア
動作を行うことになる。したがって、従来の表示部と同
じ行数しかカウントしなかったのにくらべ１回のクリア
信号の入力で確実にクリア動作が実現でき、カウント数
を本実施例の場合１つ増やすだけなので、回路も複雑に
ならずに済む。
列目〜６４列目は２重にスタティックメモリ５のクリア
動作を行うことになる。したがって、従来の表示部と同
じ行数しかカウントしなかったのにくらべ１回のクリア
信号の入力で確実にクリア動作が実現でき、カウント数
を本実施例の場合１つ増やすだけなので、回路も複雑に
ならずに済む。
【００１１】なお、上記実施例ではグラフィック蛍光表
示装置について述べたが、プラズマディスプレイ，ＥＬ
ディスプレイ，ＬＥＤディスプレイ等にも同様の効果が
ある。
示装置について述べたが、プラズマディスプレイ，ＥＬ
ディスプレイ，ＬＥＤディスプレイ等にも同様の効果が
ある。
【００１２】
【発明の効果】以上説明したように本発明は、グラフィ
ックディスプレイの行数より１行分多くカウントするカ
ウンタ回路により、従来はクリア信号が入力されたとき
にスキャンされていた行のスタティックメモリのクリア
動作が完全に行なえなかったのに対して、クリア信号が
入力されたときにスキャンされていた行のスタティック
メモリのクリア動作をだぶって行っているので、１回の
クリア信号の入力で確実にクリア動作ができ、カウント
数を１つ増やすだけなので回路も複雑にならずにすみ、
それによるコストアップもせずにすむという効果があ
る。
ックディスプレイの行数より１行分多くカウントするカ
ウンタ回路により、従来はクリア信号が入力されたとき
にスキャンされていた行のスタティックメモリのクリア
動作が完全に行なえなかったのに対して、クリア信号が
入力されたときにスキャンされていた行のスタティック
メモリのクリア動作をだぶって行っているので、１回の
クリア信号の入力で確実にクリア動作ができ、カウント
数を１つ増やすだけなので回路も複雑にならずにすみ、
それによるコストアップもせずにすむという効果があ
る。
【図１】本発明の一実施例であるグラフィック蛍光表示
装置のブロック図である。
装置のブロック図である。
【図２】本発明の一実施例を説明するためのタイミング
チャートである。
チャートである。
【図３】従来のグラフィックディスプレイ表示装置のブ
ロック図である。
ロック図である。
１ クロック発生回路 ２ アドレスカウンタ回路 ３ カウンタ回路Ａ ４ クリア信号制御回路 ５ スタティックメモリ ６ セレクタ回路 ７ 表示ドライバ ８ グラフィック蛍光表示管 ９ クリア信号 １０ 表示データ １１ ブランクデータ １２ データバス １３ 行アドレス信号 １４ 列アドレス信号 １５ 最上位列アドレス信号 １６ クロック信号 １７ 制御信号 １８ リセット信号 １９ カウンタ回路Ｂ ２０ 表示部
Claims (1)
- 【請求項１】 平面型グラフィックディスプレイをダイ
ナミック駆動する表示装置において、内部回路を同期制
御するためのクロックを発生するクロック発生回路と、
通常の入力データとブランクデータとを切り換えるデー
タセレクタ回路と、データを記憶させるスタティックメ
モリと、前記スタティックメモリのデータを読み出すた
めのアドレスカウンタ回路と、スタティックメモリをク
リアさせるためのクリア信号と内部との同期をとるため
のクリア信号制御回路と、前記グラフィックディスプレ
イの行数よりも１行分多くカウントするカウンタ回路と
を備えることを特徴とする表示装置のクリア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109407A JP2792323B2 (ja) | 1992-04-28 | 1992-04-28 | 表示装置のクリア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109407A JP2792323B2 (ja) | 1992-04-28 | 1992-04-28 | 表示装置のクリア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05303347A JPH05303347A (ja) | 1993-11-16 |
| JP2792323B2 true JP2792323B2 (ja) | 1998-09-03 |
Family
ID=14509471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109407A Expired - Lifetime JP2792323B2 (ja) | 1992-04-28 | 1992-04-28 | 表示装置のクリア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792323B2 (ja) |
-
1992
- 1992-04-28 JP JP4109407A patent/JP2792323B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05303347A (ja) | 1993-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980519 |