WO2015056363A1

WO2015056363A1 - 表示装置

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Publication number: WO2015056363A1
Application number: PCT/JP2014/000934
Authority: WO
Inventors: 中西　英行; 丸山　純一; 神門　俊和
Original assignee: パナソニック液晶ディスプレイ株式会社
Priority date: 2013-10-16
Filing date: 2014-02-21
Publication date: 2015-04-23
Also published as: US9922610B2; US20160210919A1

Abstract

　表示装置は、ゲート信号線、ソース信号線及び複数の画素を有する表示部と、ゲート信号を出力するゲート駆動回路と、各画像信号に基づく電圧を出力するソース駆動回路と、フレーム画像を表示部に表示する制御部とを備える。制御部は、一定期間内にゲート駆動回路に、基本制御モードでは、Ｎ本のゲート信号線の全てを並び順に走査させ、低電力制御モードでは、Ｗ本（Ｗは２以上Ｎ未満の整数）のゲート信号線を走査させ、かつゲート信号線をＫ本（ＫはＮ／Ｗの整数）毎に飛び越し走査させ、第１移行制御モードでは、Ｚ１本（Ｚ１はＷ＜Ｚ１＜Ｎの整数）のゲート信号線を走査させる。基本制御モードから低電力制御モードに移行する際は、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する。

Description

表示装置

　本発明は、フレーム画像を表示する表示部を備える表示装置に関するものである。

　コンピュータやその他の情報機器の高精細度カラーモニター、あるいはテレビジョン受像機といった表示装置として、例えば液晶表示装置などの表示装置が使用される。液晶表示装置は、基本的には、少なくとも一方が透明なガラス等からなる２枚の基板の間に、液晶を挟持した表示部を有する。そして、液晶表示装置は、この表示部の基板に形成された画素電極に選択的に電圧を印加する駆動部を備える。この駆動部による電圧印加によって、各画素電極の画素が制御される。

　表示部は、一般に、複数のゲート信号線、複数のソース信号線及び複数の画素電極を備える。複数のゲート信号線は、それぞれ例えば横方向（主走査方向）に延びており、縦方向（副走査方向）に並んで設けられている。複数のソース信号線は、それぞれ例えば縦方向（副走査方向）に延びており、横方向（主走査方向）に並んで設けられている。複数のゲート信号線及び複数のソース信号線の交点に、マトリクス状に複数の薄膜トランジスタ（ＴＦＴ）及び画素電極が配置されている。

　ゲート駆動部は、ゲート信号線に、ＴＦＴをオンオフするための電圧（ゲート信号）を出力する。ソース駆動部は、ソース信号線に、画素電極に入力画像信号に基づく電圧（ソース信号）を出力して、画素電極に対応して設けられた液晶の透過率を、ソース信号に応じた値に制御する。

　表示装置では、例えば外部からの入力画像信号に基づき、表示部に表示するフレーム画像を次々と切り替えて、滑らかな画像を表示部に表示する。従来、表示部に表示される画像が静止画か動画かを判定し、判定結果に応じて、ゲート信号線の飛び越し走査と並び順の走査とを切り替える表示装置が知られている（例えば特許文献１参照）。この特許文献１に記載の表示装置では、表示部に表示される画像が、動画の場合にはゲート信号線を並び順に走査して画質の低下を防止し、静止画の場合にはゲート信号線を飛び越し走査して低消費電力化を図っている。

　しかしながら、上記特許文献１に記載の装置において、ゲート信号線の走査として飛び越し走査と並び順の走査とを急激に切り替えると、画素に保持された電圧のリークの影響や、負荷変動により電源電圧が変動し、輝度変動が発生する。このため、表示部に表示される画像を滑らかに切り替えることが困難となり、画質が過度に低下する可能性が生じる。

特開２００６－０６４９６４号公報

　本発明は、上述した課題を解決するためになされたもので、ゲート信号線の走査として飛び越し走査と並び順の走査とを切り替える際に、表示部に表示される画像の品位が過度に低下するのを防止することが可能な表示装置を提供することを目的とする。

　本発明の一局面に係る表示装置は、複数のソース信号線と、複数のゲート信号線と、前記複数のソース信号線及び前記複数のゲート信号線にそれぞれ接続された複数の画素電極とを有し、前記複数の画素電極の各々に対応する画像信号により表されるフレーム画像を、垂直同期信号毎に表示する表示部と、前記各画像信号に基づく電圧を前記各画像信号に対応する前記複数の画素電極に対して前記ソース信号線を介してそれぞれ印加するソース駆動部と、前記複数のゲート信号線に対してゲート信号をそれぞれ出力することにより前記複数のゲート信号線を走査するゲート駆動部と、前記フレーム画像を前記表示部に表示する制御モードとして、基本制御モードと低電力制御モードとを有し、かつ、前記制御モードにしたがって前記ソース駆動部及び前記ゲート駆動部を制御する制御部とを備え、前記表示部は、前記複数のゲート信号線として、隣接するＮ本（Ｎは３以上の整数）のゲート信号線を有し、前記制御部は、前記基本制御モードでは、一定期間内に前記ゲート駆動部に前記Ｎ本のゲート信号線の全てを並び順に走査させることにより前記フレーム画像を前記表示部に表示し、前記制御部は、前記低電力制御モードでは、前記ゲート駆動部に、前記一定期間内にＷ本（Ｗは２以上Ｎ未満の整数）のゲート信号線を走査させ、前記ゲート信号線をＫ本（ＫはＮ／Ｗの整数）毎に飛び越し走査させることによりサブフレーム画像を前記表示部に表示し、かつ、前記サブフレーム画像の表示をＫ回繰り返すことにより、前記Ｎ本のゲート信号線の全てを前記ゲート駆動部に走査させるとともに、Ｋ個の前記サブフレーム画像からなる前記フレーム画像を前記表示部に表示し、前記制御部は、前記制御モードとして、第１移行制御モードをさらに有し、前記第１移行制御モードでは、前記一定期間内に前記ゲート駆動部にＺ１本（Ｚ１はＷ＜Ｚ１＜Ｎの整数）のゲート信号線を走査させることにより、第１中間サブフレーム画像を前記表示部に表示し、前記基本制御モードから前記低電力制御モードに移行する際は、前記基本制御モードから前記第１移行制御モードを経て前記低電力制御モードに移行する。

　本発明の一局面によれば、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する場合には、基本制御モードから低電力制御モードに直接移行する場合に比べて、一定期間内に走査されるゲート信号線の本数の変化量が、低減される。このため、基本制御モードから低電力制御モードへの移行時に、表示部に表示されるフレーム画像の品位が過度に低下するのを防止することができる。

第１実施形態の表示装置の構成を示すブロック図である。図１に示される制御部及び画像メモリ部の構成を示すブロック図である。図１に示される液晶表示パネルの信号線の接続状態を示す回路図である。基本制御モードから低電力制御モードに移行し、低電力制御モードから基本制御モードに復帰した場合の、図２に示される主要な信号を概略的に表すタイミングチャートである。基本制御モードから低電力制御モードに移行し、低電力制御モードから基本制御モードに復帰する図４の動作を行った場合の、１つのソース信号線への印加電圧の極性を概略的に表す図である。（ａ）、（ｂ）は、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する際に、第１移行制御モードで使用される間引きパターンを概略的に表す図である。（ａ）～（ｈ）は、低電力制御モードから第２移行制御モードを経て基本制御モードに復帰する際に、第２移行制御モードで使用される間引きパターンを概略的に表す図である。（ａ）、（ｂ）は、低電力制御モードで使用される間引きパターンを概略的に表す図である。（ａ）、（ｂ）は、図６（ａ）、６（ｂ）に示される間引きパターンが使用される場合の１フレームの印加電圧の極性を概略的に表す図である。第１移行制御モードである図５のフレームにおけるゲート駆動回路及びソース駆動回路の動作を概略的に示すタイミングチャートである。第２実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。図１１に示されるデータ制御部の構成を示すブロック図である。図１２に示されるデータ遅延部のセレクタの真理値表を表す図である。第１移行制御モードである図５のフレームにおけるゲート駆動回路及びソース駆動回路の第２実施形態における動作を概略的に示すタイミングチャートである。第３実施形態の表示装置の構成を示すブロック図である。図１５に示される第３実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第１移行制御モードである図５のフレームにおけるゲート駆動回路及びソース駆動回路の第３実施形態における動作を概略的に示すタイミングチャートである。第４実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。基本制御モードから第２低電力制御モードを経て低電力制御モードに移行し、低電力制御モードから第２低電力制御モードを経て基本制御モードに復帰した場合の、図１８に示される主要な信号を概略的に表すタイミングチャートである。基本制御モードから第２低電力制御モードを経て低電力制御モードに移行し、低電力制御モードから第２低電力制御モードを経て基本制御モードに復帰する、図１９の動作を行った場合の、１つのソース信号線への印加電圧の極性を概略的に表す図である。基本制御モードから第２低電力制御モードを経て低電力制御モードに移行し、低電力制御モードから第２低電力制御モードを経て基本制御モードに復帰する、図１９の動作を行った場合の、１つのソース信号線への印加電圧の極性を概略的に表す図である。基本制御モードから第１移行制御モードを経て第２低電力制御モードに移行する際に、第１移行制御モードで使用される間引きパターンを概略的に表す図である。（ａ）は、第２低電力制御モードから第３移行制御モードを経て低電力制御モードに移行する際に、第３移行制御モードで使用される２個の移行フレームのうち、前の移行フレームの間引きパターンを概略的に表す図であり、（ｂ）は、第２低電力制御モードから第３移行制御モードを経て低電力制御モードに移行する際に、第３移行制御モードで使用される２個の移行フレームのうち、後の移行フレームの間引きパターンを概略的に表す図である。（ａ）は、低電力制御モードから第４移行制御モードを経て第２低電力制御モードに復帰する際に、第４移行制御モードで使用される２個の移行フレームのうち、前の移行フレームの間引きパターンを概略的に表す図であり、（ｂ）は、低電力制御モードから第４移行制御モードを経て第２低電力制御モードに復帰する際に、第４移行制御モードで使用される２個の移行フレームのうち、後の移行フレームの間引きパターンを概略的に表す図である。第２低電力制御モードから第２移行制御モードを経て基本制御モードに復帰する際に、第２移行制御モードで使用される間引きパターンを概略的に表す図である。（ａ）、（ｂ）は、第２低電力制御モードで使用される間引きパターンを概略的に表す図である。（ａ）、（ｂ）は、低電力制御モードで使用される間引きパターンを概略的に表す図である。第５実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第１移行制御モードにおけるセレクタに入力される画像信号を説明するための概略的なタイミングチャートである。

　以下、本発明の実施形態について、図面を参照しながら説明する。なお、以下の実施形態は、本発明を具体化した一例であって、本発明の技術的範囲を限定するものではない。

　（第１実施形態）
　図１は、第１実施形態の表示装置の構成を示すブロック図である。図２は、図１に示される制御部及び画像メモリ部の構成を示すブロック図である。図３は、図１に示される液晶表示パネルの信号線の接続状態を示す回路図である。

　図１に示されるように、表示装置１は、制御部１１、液晶表示パネル１２、ゲート駆動回路１３、ソース駆動回路１４、バックライト部１５、画像メモリ部１６を備える。制御部１１は、図２に示されるように、同期生成部２１、移行フレーム検出部２２、間引きパターン保存部２３、セレクタ２４、低周波フレーム生成部２５、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８、キャプチャ制御部２９、データ制御部３０を備える。画像メモリ部１６は、ライト制御部３１、リード制御部３２、アービタ３３、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）３４を備える。間引きパターン保存部２３は、間引きパターン４１，４２，４３を保存する。データ制御部３０は、セレクタ４５を備える。

　液晶表示パネル１２は、図３に示されるように、複数のソース信号線Ｓ１，Ｓ２，・・・，ＳＭ、複数のゲート信号線Ｇ１，Ｇ２，・・・，ＧＮ、複数の薄膜トランジスタＱ及び複数の画素電極Ｒ，Ｇ，Ｂ（つまり赤色副画素に対応する画素電極Ｒ、緑色副画素に対応する画素電極Ｇ及び青色副画素に対応する画素電極Ｂ）を備える。複数のソース信号線Ｓ１，Ｓ２，・・・，ＳＭは、それぞれ縦方向（副走査方向）に延びており、横方向（主走査方向）に並んで設けられている。複数のゲート信号線Ｇ１，Ｇ２，・・・，ＧＮは、それぞれ横方向（主走査方向）に延びており、縦方向（副走査方向）に並んで設けられている。複数のソース信号線Ｓ１，Ｓ２，・・・，ＳＭ及び複数のゲート信号線Ｇ１，Ｇ２，・・・，ＧＮの交点に、マトリクス状に複数の薄膜トランジスタＱ及び複数の画素電極Ｒ，Ｇ，Ｂが配置されている。

　バックライト部１５は、光源を有し、液晶表示パネル１２の背面から液晶表示パネル１２を照明する。バックライト部１５としては、エッジライト方式及び直下型方式のいずれの照明方式を適用してもよい。

　制御部１１には、外部から、同期信号ＳＧ０及び画像信号ＳＧ１を含む入力信号と、待機モード信号ＳＧ２とが入力される。同期信号ＳＧ０は、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとを含む。画像信号ＳＧ１は、フレーム画像を表す。画像信号ＳＧ１は、液晶表示パネル１２の各画素電極Ｒ，Ｇ，Ｂに対応する画像信号を含む。待機モード信号ＳＧ２は、入力される画像信号ＳＧ１により表されるフレーム画像が、動画から静止画に切り替えられた場合に、オンにされる。待機モード信号ＳＧ２がオンにされると、その後、静止画を表す画像信号ＳＧ１の入力は停止される。これによって、消費電力の低減が図られている。また、待機モード信号ＳＧ２は、入力される画像信号ＳＧ１により表されるフレーム画像が、静止画から動画に切り替えられた場合に、オフにされる。

　制御部１１は、ソース駆動回路１４を制御して、液晶表示パネル１２のマトリクス状に配置された画素電極Ｒ，Ｇ，Ｂに対して、カラム反転駆動モードで、電圧を印加する。カラム反転駆動モードは、各フレームにおいて同一のソース信号線に接続された画素電極に同一極性の電圧を印加し、互いに隣接するソース信号線に接続された画素電極に印加する電圧の極性を反転し、かつ、フレームごとに各画素電極に印加する電圧の極性を反転する駆動モードである。

　制御部１１は、制御モードにしたがって、ゲート駆動回路１３及びソース駆動回路１４を制御する。制御部１１は、制御モードとして、基本制御モードと低電力制御モードとを備える。制御部１１は、通常は、制御モードを基本制御モードとする。制御部１１は、待機モード信号ＳＧ２がオンにされると、制御モードを基本制御モードから低電力制御モードに移行させる。制御部１１は、待機モード信号ＳＧ２がオフにされると、制御モードを低電力制御モードから基本制御モードに復帰させる。

　基本制御モードでは、ゲート駆動回路１３及びソース駆動回路１４により、ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対する電圧の印加が上から下まで完了する（つまりゲート信号線Ｇ１，Ｇ２，・・・，ＧＮが並び順に走査される）ことによって、画像信号ＳＧ１に対応する画像データが１回、全ての画素電極Ｒ，Ｇ，Ｂの画素（液晶）に対して書き込まれる。全画素に対する画像データの書込みによって、１フレームの画像が生成される。液晶表示パネル１２は、その書き込まれた画像データを次の画像データの書込みまで１フレーム期間、保持するホールド型の表示部である。なお、液晶表示パネル１２としては、ＩＰＳ（Ｉｎ　Ｐｌａｎｅ　Ｓｗｉｔｃｈｉｎｇ）方式、ＶＡ（Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）方式、その他のいずれの方式を適用してもよい。

　制御部１１は、基本制御モードでは、１フレームの画像生成をフレーム周波数Ｆ１で繰り返す。この第１実施形態ではＦ１＝６０Ｈｚである。これによって、液晶表示パネル１２に表示される動画が視聴者によって視認される。制御部１１は、待機モード信号ＳＧ２がオンになると、そのときのフレーム画像を表す画像信号を画像メモリ部１６のＤＲＡＭ３４に保存して、基本制御モードから低電力制御モードに移行する。

　制御部１１は、低電力制御モードでは、ＤＲＡＭ３４に保存されている画像信号を用いて、１フレームの画像生成をフレーム周波数Ｆ２で繰り返す。この第１実施形態ではＦ２＝１５Ｈｚである。制御部１１は、低電力制御モードでは、ゲート信号線を４本毎に飛び越し走査して（つまり走査するゲート信号線を間引いて）、サブフレーム画像をフレーム周波数Ｆ１と同じ周波数で生成して液晶表示パネル１２に表示する動作を４回繰り返すことによって、１フレームの画像を液晶表示パネル１２に表示する。これによって、液晶表示パネル１２に表示される静止画が視聴者によって視認される。

　制御部１１は、制御モードとして、さらに、第１移行制御モードと第２移行制御モードとを備える。制御部１１は、基本制御モードから低電力制御モードに移行する際は、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する。制御部１１は、低電力制御モードから基本制御モードに復帰させる際は、低電力制御モードから第２移行制御モードを経て基本制御モードに移行する。第１移行制御モード及び第２移行制御モードは、後に詳述される。

　制御部１１は、バックライト部１５の点灯及び消灯を制御する。制御部１１は、フレーム周波数に関わらず、フレーム周波数Ｆ１と同じ周波数で、バックライト部１５の点灯及び消灯を繰り返させる。

　図２において、同期生成部２１は、同期信号ＳＧ０及び画像信号ＳＧ１が入力されているときは、入力される同期信号ＳＧ０を画像表示のための同期信号ＳＧ３として生成する。同期生成部２１は、同期信号ＳＧ０及び画像信号ＳＧ１が入力されていないときは、画像表示のための同期信号ＳＧ３を生成する。同期生成部２１は、生成した同期信号ＳＧ３を、移行フレーム検出部２２、低周波フレーム生成部２５、飛び越し走査制御部２６に出力する。同期信号ＳＧ３は、同期信号ＳＧ０と同様に、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとを含む。

　移行フレーム検出部２２は、予め設定された、基本制御モードから第１移行制御モードを経て低電力制御モードに移行するシーケンスと、低電力制御モードから第２移行制御モードを経て基本制御モードに復帰するシーケンスとを備える。移行フレーム検出部２２は、このシーケンスに基づき、選択信号ＳＧ４を生成する。移行フレーム検出部２２は、生成した選択信号ＳＧ４をセレクタ２４に出力する。

　選択信号ＳＧ４は、低電力制御モードにおける間引きパターンを表す信号「０」と、基本制御モードから低電力制御モードに移行する際の第１移行制御モードにおける間引きパターンを表す信号「１」と、低電力制御モードから基本制御モードに復帰する際の第２移行制御モードにおける間引きパターンを表す信号「２」とを含む。

　間引きパターン保存部２３が保存する間引きパターン４１，４２，４３は、ゲート信号線を飛び越し走査する際の間引きパターンを表す。間引きパターン４１は、第１移行制御モードにおける間引きパターンを表す。間引きパターン４２は、第２移行制御モードにおける間引きパターンを表す。間引きパターン４３は、低電力制御モードにおける間引きパターンを表す。間引きパターン４１～４３は、後に詳述される。

　セレクタ２４は、移行フレーム検出部２２から出力される選択信号ＳＧ４が「１」のときは間引きパターン４１を飛び越し走査制御部２６に出力する。セレクタ２４は、移行フレーム検出部２２から出力される選択信号ＳＧ４が「２」のときは間引きパターン４２を飛び越し走査制御部２６に出力する。セレクタ２４は、移行フレーム検出部２２から出力される選択信号ＳＧ４が「０」のときは間引きパターン４３を飛び越し走査制御部２６に出力する。

　低周波フレーム生成部２５は、待機モード信号ＳＧ２がオンにされると、待機モード信号ＳＧ２のオンから１フレーム以上遅延して同期信号ＳＧ３に同期してオンにされる切替信号ＳＧ５を出力する。切替信号ＳＧ５は、第１移行制御モード、第２移行制御モード、低電力制御モードにおいてゲート信号線の飛び越し走査を実行するための信号である。画像信号ＳＧ１の入力が停止される直前のフレーム画像をＤＲＡＭ３４に格納するために、待機モード信号ＳＧ２は、画像信号ＳＧ１の入力が停止する１フレーム前にオンにされる。このため、切替信号ＳＧ５は、待機モード信号ＳＧ２のオンから１フレーム以上遅延させることが必要になる。

　また、低周波フレーム生成部２５は、待機モード信号ＳＧ２がオフにされると、待機モード信号ＳＧ２のオフから１フレーム以上遅延して同期信号ＳＧ３に同期して、切替信号ＳＧ５をオフにする。例えば、静止画が動画に切り替えられて、入力信号の入力が再開されると、入力信号に含まれる同期信号ＳＧ０は、入力の停止中に同期生成部２１が生成していた同期信号ＳＧ３と、再開のタイミングによっては同期していない。このため、切替信号ＳＧ５が、入力が再開された同期信号ＳＧ０と同期せずにオフになるのを避けるようにしている。

　飛び越し走査制御部２６は、切替信号ＳＧ５がオフの間、つまり基本制御モードでは、同期信号ＳＧ３に同期して、フレーム周波数Ｆ１がＦ１＝６０Ｈｚで、出力イネーブル信号ＳＧ６を生成する。また、飛び越し走査制御部２６は、切替信号ＳＧ５がオンの間の低電力制御モードでは、セレクタ２４から入力される間引きパターン４３に基づき、フレーム周波数Ｆ２がＦ２＝１５Ｈｚで、出力イネーブル信号ＳＧ６を生成する。また、飛び越し走査制御部２６は、切替信号ＳＧ５がオンの間の第１移行制御モードでは、セレクタ２４から入力される間引きパターン４１に基づき、出力イネーブル信号ＳＧ６を生成する。

　また、飛び越し走査制御部２６は、切替信号ＳＧ５がオンの間の第２移行制御モードでは、セレクタ２４から入力される間引きパターン４２に基づき、出力イネーブル信号ＳＧ６を生成する。飛び越し走査制御部２６は、生成した出力イネーブル信号ＳＧ６をゲート制御部２７に出力する。また、飛び越し走査制御部２６は、出力イネーブル信号ＳＧ６と同様のデータイネーブル信号ＳＧ７を生成する。飛び越し走査制御部２６は、生成したデータイネーブル信号ＳＧ７をソース制御部２８及びリード制御部３２に出力する。出力イネーブル信号ＳＧ６及びデータイネーブル信号ＳＧ７の具体例は後述される。

　ゲート制御部２７は、ゲート駆動信号ＳＧ８を生成する。ゲート駆動信号ＳＧ８は、ゲートスタート信号、ゲートシフトクロック信号、出力イネーブル信号を含む。ゲート制御部２７は、生成したゲート駆動信号ＳＧ８をゲート駆動回路１３に出力する。

　ゲート駆動回路１３は、基本制御モードでは、ゲート駆動信号ＳＧ８に基づき、ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対して、上から下に向かって並び順に走査電圧（ゲート信号）を印加して、対応するゲート信号線Ｇ１，Ｇ２，・・・，ＧＮの薄膜トランジスタＱを順番にオンにする。

　ゲート駆動回路１３は、低電力制御モードでは、ゲート駆動信号ＳＧ８に基づき、ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対して、この第１実施形態では４本毎に走査電圧（ゲート信号）を印加する飛び越し走査を４回繰り返して、対応するゲート信号線Ｇ１，Ｇ２，・・・，ＧＮの薄膜トランジスタＱをオンにする。

　ソース制御部２８は、飛び越し走査制御部２６からのデータイネーブル信号ＳＧ７に基づき、ラッチタイミング信号ＳＧ９を生成する。ラッチタイミング信号ＳＧ９は、ソース駆動回路１４の動作タイミングを制御するためのものである。ソース制御部２８は、生成したラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。

　キャプチャ制御部２９は、待機モード信号ＳＧ２がオンにされると、範囲信号ＳＧ１０を生成する。範囲信号ＳＧ１０は、画像信号ＳＧ１のうち、画像メモリ部１６のＤＲＡＭ３４に格納するデータ範囲を表す。キャプチャ制御部２９は、生成した範囲信号ＳＧ１０を、画像メモリ部１６のライト制御部３１に出力する。

　ライト制御部３１は、ライトアドレスを生成し、アービタ３３に対して、画像信号ＳＧ１のうちの範囲信号ＳＧ１０の範囲のライト要求を行う。ライト制御部３１は、ライト要求を行う画像信号ＳＧ１１をアービタ３３に出力する。リード制御部３２は、リードアドレスを生成し、アービタ３３に対してリード要求を行う。アービタ３３は、ライト要求及びリード要求を取りまとめて調停を行い、ＤＲＡＭ３４に対するデータの書込み及びＤＲＡＭ３４に書き込まれているデータの読み出しを行う。また、リード制御部３２は、アービタ３３により読み出された画像信号ＳＧ１２をセレクタ４５に出力する。

　セレクタ４５は、切替信号ＳＧ５がオフにされている間は、入力信号に含まれる画像信号ＳＧ１を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。また、セレクタ４５は、切替信号ＳＧ５がオンにされている間は、リード制御部３２から出力される画像信号ＳＧ１２を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。

　ソース駆動回路１４は、ソース信号線Ｓ１，Ｓ２，・・・，ＳＭに対して、入力された画像信号ＳＧ１３に基づく電圧（ソース信号）を出力する。これによって、ゲート駆動回路１３により選択されている（つまり薄膜トランジスタＱがオンにされている）ゲート信号線Ｇ１，Ｇ２，・・・，ＧＮに対応する画素電極Ｒ，Ｇ，Ｂの画素（液晶）に、画像信号ＳＧ１３に基づく電圧（ソース信号）が印加されて、画素電極Ｒ，Ｇ，Ｂの画素（液晶）の透過率が制御される。本実施形態において、液晶表示パネル１２が表示部の一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、間引きパターン保存部２３がパターン保存部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当する。

　図４は、基本制御モードから低電力制御モードに移行し、低電力制御モードから基本制御モードに復帰した場合の、図２に示される主要な信号を概略的に表すタイミングチャートである。図１～図４を用いて、第１実施形態の表示装置１の動作が説明される。

　図４において、フレームＦＲ０～ＦＲ２では、外部から画像ＩＭ１～ＩＭ３を表す画像信号ＳＧ１がフレーム毎に、同期信号ＳＧ０（垂直同期信号Ｖｓｙｎｃ）に同期して入力されている。この間は、上述のように、外部から入力される同期信号ＳＧ０が、同期生成部２１から同期信号ＳＧ３として出力される。そして、画像ＩＭ１～ＩＭ３を表す画像信号ＳＧ１３が、セレクタ４５からソース駆動回路１４に出力される。フレームＦＲ０～ＦＲ２の制御モードは、基本制御モードＭＤ１になっている。

　フレームＦＲ１の途中の時刻ｔ１に、待機モード信号ＳＧ２がオンにされると、キャプチャ制御部２９は、次の同期信号ＳＧ０に同期して、範囲信号ＳＧ１０を生成する。その結果、ライト制御部３１から、画像ＩＭ３を表す画像信号ＳＧ１１が、アービタ３３を介してＤＲＡＭ３４に保存される。その後、同期信号ＳＧ０及び画像信号ＳＧ１の入力が停止する。同期信号ＳＧ０の入力停止後は、同期生成部２１は、同期信号ＳＧ３（Ｖｓｙｎｃ）を生成して出力する。

　同期生成部２１が時刻ｔ２に出力する同期信号ＳＧ３に同期して、低周波フレーム生成部２５は、切替信号ＳＧ５をオンにする。切替信号ＳＧ５がオンにされると、セレクタ４５は、画像信号ＳＧ１に代えて、ＤＲＡＭ３４から読み出された画像信号ＳＧ１２を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。

　一方、待機モード信号ＳＧ２がオンにされると、移行フレーム検出部２２は、切替信号ＳＧ５がオンにされる時刻ｔ２の同期信号ＳＧ３に同期して、第１移行制御モードにおける間引きパターンを表す信号「１」を選択信号ＳＧ４としてセレクタ２４に出力する。セレクタ２４は、選択信号ＳＧ４が「１」であるため、間引きパターン４１を飛び越し走査制御部２６に出力する。このように、サブフレームＳＦ３は、移行フレームＴＦとして機能しており、サブフレームＳＦ３の制御モードは、第１移行制御モードＭＤ２になっている。

　移行フレーム検出部２２は、次の時刻ｔ３の同期信号ＳＧ３に同期して、低電力制御モードにおける間引きパターンを表す信号「０」を、選択信号ＳＧ４としてセレクタ２４に出力する。セレクタ２４は、選択信号ＳＧ４が「０」であるため、間引きパターン４３を飛び越し走査制御部２６に出力する。時刻ｔ３以降のサブフレームＳＦ４～ＳＦ２１の制御モードは、低電力制御モードＭＤ３になっており、フレーム周波数Ｆ２は、この第１実施形態ではＦ２＝１５Ｈｚである。

　サブフレームＳＦ２１の途中の時刻ｔ４に、待機モード信号ＳＧ２がオフにされて、同期信号ＳＧ０及び画像信号ＳＧ１の入力が再開される。待機モード信号ＳＧ２のオフの次の同期信号ＳＧ３（時刻ｔ５）に同期して、移行フレーム検出部２２は、第２移行制御モードにおける間引きパターンを表す信号「２」を、選択信号ＳＧ４としてセレクタ２４に出力する。セレクタ２４は、選択信号ＳＧ４が「２」であるため、間引きパターン４２を飛び越し走査制御部２６に出力する。このように、サブフレームＳＦ２２は、移行フレームＴＦとして機能しており、サブフレームＳＦ２２の制御モードは、第２移行制御モードＭＤ４になっている。

　時刻ｔ５の同期信号ＳＧ３から１フレーム期間以上経過した後の、外部から入力される同期信号ＳＧ０（時刻ｔ６）以降は、同期生成部２１は、外部からの同期信号ＳＧ０を同期信号ＳＧ３として出力する。また、時刻ｔ６の同期信号ＳＧ３に同期して、低周波フレーム生成部２５は、切替信号ＳＧ５をオフにする。

　切替信号ＳＧ５がオフにされると、セレクタ４５は、画像信号ＳＧ１２に代えて画像信号ＳＧ１を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。これによって、時刻ｔ６の同期信号ＳＧ０（ＳＧ３）から、フレーム周波数Ｆ１がＦ１＝６０Ｈｚで、画像ＩＭ１４，ＩＭ１５が、それぞれ、フレームＦＲ２３，ＦＲ２４において液晶表示パネル１２に表示される。このように、フレームＦＲ２３，ＦＲ２４以降の制御モードは、基本制御モードＭＤ１になっている。

　図４に示されるように、基本制御モードＭＤ１の例えばフレームＦＲ２の期間と、第１移行制御モードＭＤ２のサブフレームＳＦ３の期間と、低電力制御モードＭＤ３の例えばサブフレームＳＦ４の期間とは、フレーム周波数が６０Ｈｚの場合の垂直走査期間Ｔｖと等しくなっている。また、第２移行制御モードＭＤ４のサブフレームＳＦ２２の期間Ｔｖ１は、入力が再開された同期信号ＳＧ０がずれているため、Ｔｖ１＞Ｔｖになっている。本実施形態において、垂直走査期間Ｔｖが、一定期間の一例に相当する。

　図５は、基本制御モードから低電力制御モードに移行し、低電力制御モードから基本制御モードに復帰する図４の動作を行った場合の、１つのソース信号線（例えばソース信号線Ｓ１）への印加電圧の極性を概略的に表す図である。図５では、図４と同様に、フレームＦＲ０～ＦＲ２、サブフレームＳＦ３～ＳＦ２２、フレームＦＲ２３，ＦＲ２４が示されている。また、図５では、ゲート信号線の本数Ｎが、Ｎ＝１６とされている。

　図６（ａ）、６（ｂ）は、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する際に、第１移行制御モードで使用される間引きパターン４１を概略的に表す図である。図７（ａ）～７（ｈ）は、低電力制御モードから第２移行制御モードを経て基本制御モードに復帰する際に、第２移行制御モードで使用される間引きパターン４２を概略的に表す図である。図８（ａ）、８（ｂ）は、低電力制御モードで使用される間引きパターン４３を概略的に表す図である。図９（ａ）、９（ｂ）は、図６（ａ）、６（ｂ）に示される間引きパターンが使用される場合の１フレームの印加電圧の極性を概略的に表す図である。

　図６（ａ）～９（ｂ）では、ゲート信号線Ｇ５～Ｇ８，Ｇ９～Ｇ１２，Ｇ１３～Ｇ１６は、それぞれゲート信号線Ｇ１～Ｇ４と同じパターンであるため、ゲート信号線Ｇ１～Ｇ４のみが示されている。図５～図９（ｂ）を用いて、間引きパターン保存部２３に保存されている間引きパターン４１～４３が説明される。

　図５のフレームＦＲ０～ＦＲ２では、図４を用いて説明されたように、制御モードが基本制御モードＭＤ１とされ、画像表示のフレーム周波数Ｆ１がＦ１＝６０Ｈｚとされている。図５に示されるように、フレームＦＲ０におけるソース信号線Ｓ１への印加電圧の極性は「－」とされ、フレームＦＲ１におけるソース信号線Ｓ１への印加電圧の極性は「＋」とされ、フレームＦＲ２におけるソース信号線Ｓ１への印加電圧の極性は「－」とされて、カラム反転駆動モードで画素電極が駆動されている。

　そして、図４を用いて説明されたように、サブフレームＳＦ３は、移行フレームＴＦと機能しており、制御モードが、第１移行制御モードＭＤ２とされる。また、サブフレームＳＦ４以降は、制御モードが低電力制御モードＭＤ３とされ、画像表示のフレーム周波数Ｆ２がＦ２＝１５Ｈｚとされている。第１移行制御モードＭＤ２及び低電力制御モードＭＤ３では、サブフレーム毎に、走査するゲート信号線が間引かれている。

　すなわち、低電力制御モードＭＤ３では、ゲート信号線Ｇ１～Ｇ１６が、４本のゲート信号線毎に６０Ｈｚで飛び越し走査され、その飛び越し走査が４回繰り返されて、全てのゲート信号線Ｇ１～Ｇ１６が走査されている。つまり、４つのサブフレームＳＦ３～ＳＦ６における６０Ｈｚでの４つのサブフレーム画像の表示によって、フレーム周波数Ｆ２がＦ２＝１５Ｈｚで、画像表示が行われている。

　このように、サブフレームＳＦ３～ＦＲ６は、１フレームを構成するサブフレームとして機能する。同様に、サブフレームＳＦ７～ＳＦ１０，ＳＦ１１～ＳＦ１４，ＳＦ１５～ＳＦ１８，ＳＦ１９～ＳＦ２２も、それぞれ、１フレームを構成するサブフレームとして機能する。

　ここで、サブフレームＳＦ３～ＳＦ６において、図８（ａ）に示される低電力制御モードの間引きパターン４３をそのまま使用すると、図５に○印を付したゲート信号線Ｇ３，Ｇ７，Ｇ１１，Ｇ１５では、フレームＳＦ２とサブフレームＳＦ４とにおいて、連続して「－」極性の電圧が印加される。同様に、図５に○印を付したゲート信号線Ｇ４，Ｇ８，Ｇ１２，Ｇ１６では、フレームＦＲ２とサブフレームＳＦ６とにおいて、連続して「－」極性の電圧が印加される。

　このように、カラム反転駆動モードで画素電極を駆動しているにも拘らず、制御モードの移行時に一部の画素電極に対して同一極性の電圧印加が連続すると、フリッカが生じる等によって画質が過度に低下してしまう。

　そこで、この第１実施形態では、サブフレームＳＦ３の制御モードを第１移行制御モードＭＤ２とし、図６（ａ）に示される間引きパターン４１を使用する。その結果、サブフレームＳＦ３～ＳＦ６では、図９（ａ）に示される間引きパターンでゲート信号線が走査される。これによって、ソース信号線Ｓ１に接続された画素電極に、「－」極性の電圧が連続して印加されるのを回避している。

　なお、基本制御モードＭＤ１の最後のフレームにおいて、フレームＦＲ１のように「＋」極性の電圧が印加されていた場合には、図６（ｂ）に示される間引きパターン４１を使用すればよい。その結果、サブフレームＳＦ３～ＳＦ６では、図９（ｂ）に示される間引きパターンでゲート信号線が走査される。これによって、ソース信号線Ｓ１に接続された画素電極に、「＋」極性の電圧が連続して印加されるのを回避することができる。

　そして、サブフレームＳＦ７～ＳＦ１０，ＳＦ１１～ＳＦ１４，ＳＦ１５～ＳＦ１８，ＳＦ１９～ＳＦ２２では、それぞれ、図８（ｂ）、８（ａ）に示される低電力制御モードＭＤ３の間引きパターン４３が交互に使用される。そして、図４を用いて説明されたように、フレームＦＲ２３から基本制御モードＭＤ１に復帰し、フレームＦＲ２３，ＦＲ２４では、フレーム周波数が６０Ｈｚで、ソース信号線Ｓ１に対して電圧印加が行われる。

　但し、サブフレームＳＦ２２において、図８（ａ）に示される低電力制御モードＭＤ３の間引きパターン４３をそのまま使用すると、図５に○印を付したゲート信号線Ｇ１，Ｇ５，Ｇ９，Ｇ１３では、サブフレームＳＦ１９とフレームＦＲ２３とにおいて、連続して「＋」極性の電圧が印加される。同様に、図５に○印を付したゲート信号線Ｇ２，Ｇ６，Ｇ１０，Ｇ１４では、サブフレームＳＦ２１とフレームＦＲ２３とにおいて、連続して「＋」極性の電圧が印加される。

　そこで、この第１実施形態では、サブフレームＳＦ２２の制御モードが第２移行制御モードＭＤ４とされ、サブフレームＳＦ２２が移行フレームＴＦとして機能して、サブフレームＳＦ２２では、図７（ｄ）に示される間引きパターン４２が使用される。これによって、ソース信号線Ｓ１に接続された画素電極に、「＋」極性の電圧が連続して印加されることが回避される。

　なお、待機モード信号ＳＧ２がオフになるタイミングが、図４に比べて１サブフレーム期間（垂直走査期間Ｔｖ）早くなる場合には、サブフレームＳＦ２１の制御モードが第２移行制御モードＭＤ４にされる。このため、基本制御モードＭＤ１となるサブフレームＳＦ２２では、ソース信号線Ｓ１に対し、フレームＦＲ２４のように「－」極性の電圧が印加される。そうすると、ゲート信号線Ｇ３，Ｇ７，Ｇ１１，Ｇ１５において、連続して「－」極性の電圧が印加されることになる。そこで、サブフレームＳＦ２１の制御モードが第２移行制御モードＭＤ４にされる場合には、図７（ｃ）に示される間引きパターン４２が使用される。

　また、待機モード信号ＳＧ２がオフになるタイミングが、図４に比べて２サブフレーム期間早くなる場合には、サブフレームＳＦ２０の制御モードが第２移行制御モードＭＤ４にされる。このため、基本制御モードＭＤ１となるサブフレームＳＦ２１では、ソース信号線Ｓ１に対し、フレームＦＲ２３のように「＋」極性の電圧が印加される。そうすると、ゲート信号線Ｇ１，Ｇ４，Ｇ５，Ｇ８，Ｇ９，Ｇ１２，Ｇ１３，Ｇ１６において、連続して「＋」極性の電圧が印加されることになる。そこで、サブフレームＳＦ２０の制御モードが第２移行制御モードＭＤ４にされる場合には、図７（ｂ）に示される間引きパターン４２が使用される。

　また、待機モード信号ＳＧ２がオフになるタイミングが、図４に比べて３サブフレーム期間早くなる場合には、サブフレームＳＦ１９の制御モードが第２移行制御モードＭＤ４にされる。このため、基本制御モードＭＤ１となるサブフレームＳＦ２０では、ソース信号線Ｓ１に対し、フレームＦＲ２４のように「－」極性の電圧が印加される。そうすると、ゲート信号線Ｇ２，Ｇ６，Ｇ１０，Ｇ１４において、連続して「－」極性の電圧が印加されることになる。そこで、サブフレームＳＦ１９の制御モードが第２移行制御モードＭＤ４にされる場合には、図７（ａ）に示される間引きパターン４２が使用される。

　また、同様に、待機モード信号ＳＧ２がオフになるタイミングが、図４に比べて４サブフレーム期間早くなる場合には、サブフレームＳＦ１８の制御モードが第２移行制御モードＭＤ４にされ、図７（ｈ）に示される間引きパターン４２が使用される。

　また、同様に、待機モード信号ＳＧ２がオフになるタイミングが、図４に比べて５サブフレーム期間早くなる場合には、サブフレームＳＦ１７の制御モードが第２移行制御モードＭＤ４にされ、図７（ｇ）に示される間引きパターン４２が使用される。

　また、同様に、待機モード信号ＳＧ２がオフになるタイミングが、図４に比べて６サブフレーム期間早くなる場合には、サブフレームＳＦ１６の制御モードが第２移行制御モードＭＤ４にされ、図７（ｆ）に示される間引きパターン４２が使用される。

　また、同様に、待機モード信号ＳＧ２がオフになるタイミングが、図４に比べて７サブフレーム期間早くなる場合には、サブフレームＳＦ１５の制御モードが第２移行制御モードＭＤ４にされ、図７（ｅ）に示される間引きパターン４２が使用される。

　以上の動作によって、待機モード信号ＳＧ２がオフになるタイミングに関係なく、ソース信号線Ｓ１に接続された画素電極に、同一極性の電圧が連続して印加されるのを回避することができる。

　図６（ａ）～図８（ｂ）に示されるように、間引きパターン４１～４３は、電圧が印加される（走査される）ゲート信号線を表している。ここで、図６（ａ）の間引きパターン４１と、図６（ｂ）の間引きパターン４１とは、印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。そこで、間引きパターン保存部２３は、間引きパターン４１として、一方の間引きパターンのみを保存しておいてもよい。この場合、基本制御モードＭＤ１の最後のフレームにおける印加電圧の極性と反対の極性になるように、飛び越し走査制御部２６またはソース制御部２８が、第１移行制御モードＭＤ２における印加電圧の極性を決定すればよい。

　また、図７（ａ）の間引きパターン４２及び図７（ｅ）の間引きパターン４２は、互いに印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。図７（ｂ）の間引きパターン４２及び図７（ｆ）の間引きパターン４２は、互いに印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。図７（ｃ）の間引きパターン４２及び図７（ｇ）の間引きパターン４２は、互いに印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。図７（ｄ）の間引きパターン４２及び図７（ｈ）の間引きパターン４２は、互いに印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。

　そこで、間引きパターン保存部２３は、間引きパターン４２として、例えば図７（ａ）～７（ｄ）の間引きパターンのみを保存しておいてもよい。この場合、低電力制御モードＭＤ３の最後のサブフレームにおける印加電圧の極性と反対の極性になるように、飛び越し走査制御部２６またはソース制御部２８が、第２移行制御モードＭＤ４における印加電圧の極性を決定すればよい。

　また、図８（ａ）の間引きパターン４３と、図８（ｂ）の間引きパターン４３とは、印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。そこで、間引きパターン保存部２３は、間引きパターン４３として、一方の間引きパターンのみを保存しておき、極性を交互に反転して使用するようにしてもよい。

　図５では、ゲート信号線の本数ＮがＮ＝１６とされている。そして、基本制御モードＭＤ１の例えばフレームＦＲ２では、１６本のゲート信号線Ｇ１～Ｇ１６の全てに対して並び順にゲート信号が出力されて、フレーム画像が生成されている。

　また、低電力制御モードＭＤ３の例えばサブフレームＳＦ７では、Ｗ本（図５ではＷ＝４）のゲート信号線に対してゲート信号が出力されて、サブフレーム画像が生成されている。そして、サブフレーム画像の生成がサブフレームＳＦ７～ＳＦ１０のＫ回（図５ではＫ＝４）繰り返されて、１６本のゲート信号線Ｇ１～Ｇ１６の全てに対してゲート信号が出力されている。

　また、第１移行制御モードＭＤ２のサブフレームＳＦ３では、図５、図６（ａ）から分かるように、Ｚ１本（図５ではＺ１＝１２）のゲート信号線に対してゲート信号が出力されて、サブフレーム画像が生成されている。すなわち、Ｗ＜Ｚ１＜Ｎになっている。また、第２移行制御モードＭＤ４のサブフレームＳＦ２２では、図５、図７（ｄ）から分かるように、Ｚ２本（図５ではＺ２＝１２）のゲート信号線に対してゲート信号が出力されて、サブフレーム画像が生成されている。すなわち、Ｗ＜Ｚ２＜Ｎになっている。

　図１０は、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３におけるゲート駆動回路及びソース駆動回路の動作を概略的に示すタイミングチャートである。図１０では、ゲート信号線Ｇ１３～Ｇ１６の図示が省略されている。図２、図５、図１０を用いて、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３におけるゲート駆動回路１３及びソース駆動回路１４の動作が説明される。

　まず、図１０に示される各信号が説明される。同期生成部２１は、垂直同期信号Ｖｓｙｎｃ及び水平同期信号Ｈｓｙｎｃを含む同期信号ＳＧ３を生成する。同期生成部２１は、生成した同期信号ＳＧ３を、移行フレーム検出部２２、低周波フレーム生成部２５、飛び越し走査制御部２６に出力する。

　飛び越し走査制御部２６には、図５のサブフレームＳＦ３では、第１移行制御モードの間引きパターン４１がセレクタ２４から入力される。そこで、飛び越し走査制御部２６は、ゲート信号線Ｇ２，Ｇ６，Ｇ１０，Ｇ１４に対応するタイミングでオフになるデータイネーブル信号ＳＧ７を生成する。飛び越し走査制御部２６は、生成したデータイネーブル信号ＳＧ７をリード制御部３２及びソース制御部２８に出力する。

　データイネーブル信号ＳＧ７がオフのときは、リード制御部３２は、ＤＲＡＭリードアドレスをホールドする。このため、データイネーブル信号ＳＧ７がオフのときは、リード制御部３２は、画像信号ＳＧ１２として、直前のデータイネーブル信号ＳＧ７がオンのときに出力したデータと同じデータを出力する。このため、データイネーブル信号ＳＧ７がオフになるゲート信号線Ｇ２，Ｇ６，Ｇ１０に対応するタイミングでは、リード制御部３２は、ゲート信号線Ｇ１，Ｇ５，Ｇ９に対応する画像信号Ｄ１，Ｄ５，Ｄ９を、画像信号ＳＧ１２としてセレクタ４５に出力する。セレクタ４５は、画像信号ＳＧ１２として入力されたデータを、画像信号ＳＧ１３としてソース駆動回路１４に出力する。

　ソース制御部２８は、ソース駆動回路１４にラッチタイミング信号ＳＧ９を出力する。このラッチタイミング信号ＳＧ９は、上述のように、ソース駆動回路１４の動作タイミングを制御するためのものである。ラッチタイミング信号ＳＧ９は、水平同期信号Ｈｓｙｎｃに同期して出力される。ラッチタイミング信号ＳＧ９は、ソース駆動回路１４に入力されるデータの先頭を指示する。すなわち、画像信号ＳＧ１３は、ラッチタイミング信号ＳＧ９に同期して、ソース駆動回路１４に入力される。

　また、ソース駆動回路１４は、入力された画像信号ＳＧ１３に基づく電圧を、ラッチタイミング信号ＳＧ９に同期して、ソース信号線に出力する。すなわち、ラッチタイミング信号ＳＧ９に同期して入力された画像信号ＳＧ１３に基づく電圧を、ソース駆動回路１４は、次のラッチタイミング信号ＳＧ９に同期して、ソース信号線に出力する。

　このように、あるラッチタイミング信号ＳＧ９がソース駆動回路１４に入力されると、その入力に同期して、画像信号ＳＧ１３がソース駆動回路１４に入力される。また、あるラッチタイミング信号ＳＧ９がソース駆動回路１４に入力されると、その入力に同期して、ソース駆動回路１４は、前回のラッチタイミング信号ＳＧ９に同期して入力された画像信号ＳＧ１３に基づく電圧をソース信号線に出力する。

　飛び越し走査制御部２６は、データイネーブル信号ＳＧ７と同様の内容の、出力イネーブル信号ＳＧ６を生成する。飛び越し走査制御部２６は、生成した出力イネーブル信号ＳＧ６をゲート制御部２７に出力する。

　ゲート制御部２７は、ゲートスタート信号を垂直同期信号Ｖｓｙｎｃから所定の遅延時間後に出力する。ゲート駆動回路１３は、ゲートスタート信号に同期して、ゲート信号線Ｇ１に対するゲート信号の出力を開始する。ゲート制御部２７は、ゲートシフトクロック信号を水平同期信号Ｈｓｙｎｃと同一の周期で出力する。ゲート駆動回路１３は、ゲートシフトクロック信号の入力毎に、ゲート信号を出力するゲート信号線を切り替える。

　ゲート制御部２７は、飛び越し走査制御部２６から入力された出力イネーブル信号ＳＧ６を所定時間遅延させた信号を、出力イネーブル信号として出力する。ゲート駆動信号ＳＧ８内の出力イネーブル信号は、図１０（及び後述される図１４、図１７）では、ローレベルのときにゲート駆動回路１３からのゲート信号の出力を許可し、ハイレベルのときにゲート駆動回路１３からのゲート信号の出力をマスクする。

　次に、具体的な動作が説明される。図１０において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ１に対応する画像信号Ｄ１（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４に入力される。この画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１に対応する電圧が、次の時刻ｔ２のラッチタイミング信号ＳＧ９に同期して、ソース駆動回路１４から出力される。

　一方、時刻ｔ１と時刻ｔ２との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。なお、この遅延時間は、基本制御モードＭＤ１と同じになっている。つまり、ゲート制御部２７は、基本制御モードＭＤ１においても、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する。

　時刻ｔ０では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲートスタート信号に同期して、ゲート信号線Ｇ１に対するゲート信号が出力される。したがって、ゲート信号線Ｇ１に対してゲート信号が出力されている間に、画像信号Ｄ１に対応する電圧が、ソース駆動回路１４から出力される。

　時刻ｔ２の水平同期信号Ｈｓｙｎｃに同期して、本来であれば、ゲート信号線Ｇ２に対応する画像信号Ｄ２が出力される筈である。しかし、時刻ｔ２では、データイネーブル信号ＳＧ７がオフにされている。したがって、時刻ｔ２のラッチタイミング信号ＳＧ９では、前回の時刻ｔ１と同じ、ゲート信号線Ｇ１に対応する画像信号Ｄ１（画像信号ＳＧ１３）がソース駆動回路１４に入力される。

　次の時刻ｔ３のラッチタイミング信号ＳＧ９に同期して、前回の時刻ｔ２のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号Ｄ１に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。しかし、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ２にゲート信号が出力されない。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ１に対応する電圧が、画素電極に印加されることはない。

　一方、時刻ｔ３では、データイネーブル信号ＳＧ７がオンにされている。そこで、時刻ｔ３のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ３に対応する画像信号Ｄ３（画像信号ＳＧ１３）がソース駆動回路１４に入力される。

　次の時刻ｔ４のラッチタイミング信号ＳＧ９に同期して、前回の時刻ｔ３のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号Ｄ３に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。このとき、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされ、ゲート信号線Ｇ３にゲート信号が出力されている。このため、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ３に対応する電圧が、画素電極に印加される。

　一方、時刻ｔ４では、データイネーブル信号ＳＧ７がオンにされている。このため、時刻ｔ４のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ１３）がソース駆動回路１４に入力される。

　次の時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、前回の時刻ｔ４のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号Ｄ４に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。このとき、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲート信号線Ｇ４にゲート信号が出力されている。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ４に対応する電圧が、画素電極に印加される。

　一方、時刻ｔ５では、データイネーブル信号ＳＧ７がオンにされている。このため、時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ５に対応する画像信号Ｄ５（画像信号ＳＧ１３）がソース駆動回路１４に入力される。

　次の時刻ｔ６のラッチタイミング信号ＳＧ９に同期して、前回の時刻ｔ５のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号Ｄ５に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。このとき、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲート信号線Ｇ５にゲート信号が出力されている。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ５に対応する電圧が、画素電極に印加される。

　一方、時刻ｔ６の水平同期信号Ｈｓｙｎｃに同期して、本来であれば、ゲート信号線Ｇ６に対応する画像信号Ｄ６が出力される筈である。しかし、時刻ｔ６では、データイネーブル信号ＳＧ７がオフにされている。したがって、時刻ｔ６のラッチタイミング信号ＳＧ９では、前回の時刻ｔ５と同じ、ゲート信号線Ｇ５に対応する画像信号Ｄ５（画像信号ＳＧ１３）がソース駆動回路１４に入力される。

　次の時刻ｔ７のラッチタイミング信号ＳＧ９に同期して、画像信号Ｄ５に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。しかし、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ６にゲート信号が出力されない。したがって、ソース駆動回路１４からソース信号線に出力された画像信号Ｄ５に対応する電圧が、画素電極に印加されることはない。

　以下同様に、ゲート駆動回路１３及びソース駆動回路１４が動作し、ゲート信号線Ｇ２，Ｇ６，Ｇ１０，Ｇ１４以外のゲート信号線に対応する画素電極に電圧が印加されて、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３の動作が行われることとなる。なお、図１０では、ゲート信号線Ｇ２，Ｇ３，Ｇ１０にゲート信号が出力されない。このため、ゲート信号線Ｇ２，Ｇ３，Ｇ１０は、破線で示されている。

　ここで、図１０に示される第１移行制御モードＭＤ２における、ゲート信号線の走査の間隔と、ソース駆動回路１４から出力される電圧との関係が説明される。

　図１０に示される第１移行制御モードＭＤ２において、ゲート駆動回路１３は、例えば１本目のゲート信号線Ｇ１を走査した後、次に３本目のゲート信号線Ｇ３を走査する。この場合には、データ制御部３０は、１本目のゲート信号線Ｇ１の走査に対応してソース駆動回路１４から出力された画像信号Ｄ１に対応する電圧を、期間２Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ２に対応する水平走査期間１Ｈの間は、ゲート信号線Ｇ１に対応して出力された画像信号Ｄ１に対応する電圧が、継続して出力されている。

　また、ゲート駆動回路１３は、例えば３本目のゲート信号線Ｇ３を走査した後、次に４本目のゲート信号線Ｇ４を走査する。この場合には、データ制御部３０は、３本目のゲート信号線Ｇ３の走査に対応してソース駆動回路１４から出力された画像信号Ｄ３に対応する電圧を、１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。

　また、ゲート駆動回路１３は、例えば４本目のゲート信号線Ｇ４を走査した後、次に５本目のゲート信号線Ｇ５を走査する。この場合には、データ制御部３０は、４本目のゲート信号線Ｇ４の走査に対応してソース駆動回路１４から出力された画像信号Ｄ４に対応する電圧を、期間１Ｈの間、つまり１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。

　また、ゲート駆動回路１３は、例えば５本目のゲート信号線Ｇ５を走査した後、次に７本目のゲート信号線Ｇ７を走査する。この場合には、データ制御部３０は、５本目のゲート信号線Ｇ５の走査に対応してソース駆動回路１４から出力された画像信号Ｄ５に対応する電圧を、期間２Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ６に対応する水平走査期間１Ｈの間は、ゲート信号線Ｇ５に対応して出力された画像信号Ｄ５に対応する電圧が、継続して出力されている。

　以下、７本目のゲート信号線Ｇ７以降の場合も、同様である。すなわち、データ制御部３０は、第１移行制御モードＭＤ２において、ゲート駆動回路１３が、Ｎ本のゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応してソース駆動回路１４から出力された電圧を、期間ＶＨ（水平走査期間１ＨのＶ倍）の間、ソース駆動回路１４から継続して出力させる。

　以上のように、この第１実施形態では、基本制御モードＭＤ１から第１移行制御モードＭＤ２を経て低電力制御モードＭＤ３に移行し、低電力制御モードＭＤ３から第２移行制御モードＭＤ４を経て基本制御モードＭＤ１に復帰する。これにより、画素電極に同一極性の電圧が連続して印加されるのを回避している。したがって、第１実施形態によれば、画素電極に同一極性の電圧が連続して印加されてフリッカが発生することにより画像の表示品位が過度に低下する、という事態を防止することができる。また、第１移行制御モードＭＤ２及び第２移行制御モードＭＤ４を経て移行することにより、制御モードの移行を滑らかに行うことができる。

　また、この第１実施形態では、リード制御部３２は、データイネーブル信号ＳＧ７がオフのときは、ＤＲＡＭリードアドレスをホールドする。このため、セレクタ４５からソース駆動回路１４に出力される画像信号ＳＧ１３として、直前にデータイネーブル信号ＳＧ７がオンであったときのデータと同じデータが出力される。したがって、ソース駆動回路１４は、直前に出力した電圧と同じ電圧を出力する。その結果、異なる電圧が出力される場合に比べて、ソース駆動回路１４において、余分な充放電が発生しない。このため、第１実施形態によれば、消費電力が増大するのを抑制することができる。

　また、この第１実施形態では、ラッチタイミング信号ＳＧ９の出力毎に、ソース駆動回路１４から電圧が出力されている。しかし、ゲート信号線Ｇ２，Ｇ６，Ｇ１０にゲート信号が出力されるタイミングでは、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされ、ゲート駆動回路１３からゲート信号線Ｇ２，Ｇ６，Ｇ１０にゲート信号が出力されない。したがって、水平同期信号Ｈｓｙｎｃの出力毎にラッチタイミング信号ＳＧ９が出力される構成でありながら、間引きパターン保存部２３に保存されている間引きパターン４１に対応するゲート信号線Ｇ１～Ｇ１６に対するゲート信号の出力動作を行うことができる。

　上記第１実施形態において、図６（ａ）、６（ｂ）と、図７（ｂ）、７（ｆ）とを比較すると分かるように、走査されるゲート信号線は両者とも同じになっている。したがって、待機モード信号ＳＧ２がオフになるタイミングに関わりなく、サブフレームＳＦ１６，ＳＦ２０に相当するサブフレーム（つまり連続する４個のサブフレームのうち２番目のサブフレーム）の制御モードを第２移行制御モードＭＤ４とする場合には、間引きパターン４１を共通に使用できる。したがって、この場合には、間引きパターン保存部２３は、間引きパターン４２を保存しておく必要がない。その結果、間引きパターン保存部２３に必要なメモリ容量を削減することができる。

　上記第１実施形態では、低電力制御モードから第２移行制御モードを経て基本制御モードに復帰している。代替的に、低電力制御モードから基本制御モードに復帰する際は、第２移行制御モードを経ずに、低電力制御モードから直接、基本制御モードに復帰するようにしてもよい。これによって、より早く、再開された動画を液晶表示パネル１２に表示することができる。

　上記第１実施形態では、第１移行制御モードＭＤ２を１サブフレームとしているが、代替的に、第１移行制御モードＭＤ２を複数のサブフレームとしてもよい。同様に、上記第１実施形態では、第２移行制御モードＭＤ４を１サブフレームとしているが、代替的に、第２移行制御モードＭＤ４を複数のサブフレームとしてもよい。

　（第２実施形態）
　図１１は、第２実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。図１２は、図１１に示されるデータ制御部の構成を示すブロック図である。図１３は、図１２に示されるデータ遅延部のセレクタの真理値表を表す図である。第２実施形態では、第１実施形態と同様の要素には同様の符号が付されている。

　第２実施形態の表示装置の構成は、図１に示される第１実施形態の表示装置１とほぼ同様である。第２実施形態の表示装置は、第１実施形態の表示装置１の制御部１１に代えて制御部１１ａを備え、画像メモリ部１６に代えて画像メモリ部１６ａを備える。第２実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚであり、低電力制御モードのフレーム周波数Ｆ２は、Ｆ２＝１５Ｈｚである。以下、第１実施形態との相違点を中心に、第２実施形態が説明される。

　図１１に示されるように、制御部１１ａは、同期生成部２１、移行フレーム検出部２２、間引きパターン保存部２３、セレクタ２４、低周波フレーム生成部２５、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８ａ、キャプチャ制御部２９、データ制御部３０ａを備える。画像メモリ部１６ａは、ライト制御部３１、リード制御部３２ａ、アービタ３３、ＤＲＡＭ３４を備える。

　図１２に示されるように、データ制御部３０ａは、セレクタ４５、データ遅延制御部６１、データ遅延部６２を備える。データ遅延制御部６１は、遅延回路７１～７４、セレクタ７５、選択信号生成部７６、インバータ７７を備える。データ遅延部６２は、ラインメモリ（ＬＭ）８１～８３、ダミーデータ生成部８４、セレクタ８５を備える。

　飛び越し走査制御部２６は、第１実施形態と異なり、データイネーブル信号ＳＧ７をリード制御部３２ａに出力しない。その結果、リード制御部３２ａは、ゲート信号線に対応する画像信号ＳＧ２１をデータ制御部３０ａのデータ遅延部６２に出力する。

　飛び越し走査制御部２６は、生成したデータイネーブル信号ＳＧ７を、データ遅延制御部６１の遅延回路７１、セレクタ７５、選択信号生成部７６に出力する。遅延回路７１は、データイネーブル信号ＳＧ７を１水平走査期間（１Ｈ）遅延する。遅延回路７１は、遅延したデータイネーブル信号ＳＧ７Ｄ１を遅延回路７２及び選択信号生成部７６に出力する。遅延回路７２は、データイネーブル信号ＳＧ７Ｄ１をさらに１Ｈ遅延する。遅延回路７２は、遅延したデータイネーブル信号ＳＧ７Ｄ２を遅延回路７３及び選択信号生成部７６に出力する。

　遅延回路７３は、データイネーブル信号ＳＧ７Ｄ２をさらに１Ｈ遅延する。遅延回路７３は、遅延したデータイネーブル信号ＳＧ７Ｄ３を遅延回路７４及び選択信号生成部７６に出力する。また、遅延回路７３は、インバータ７７を介してデータイネーブル信号ＳＧ７Ｄ３をゲート制御部２７に出力する。遅延回路７４は、データイネーブル信号ＳＧ７Ｄ３をさらに１Ｈ遅延する。遅延回路７４は、遅延したデータイネーブル信号ＳＧ７Ｄ４をセレクタ７５に出力する。

　セレクタ７５は、フレームの先頭、つまり垂直同期信号Ｖｓｙｎｃの直後である場合には、データイネーブル信号ＳＧ７を、データイネーブル信号ＳＧ７０として選択信号生成部７６に出力する。セレクタ７５は、フレームの先頭でない場合には、データイネーブル信号ＳＧ７Ｄ４を、データイネーブル信号ＳＧ７０として選択信号生成部７６に出力する。また、セレクタ７５は、データイネーブル信号ＳＧ７０を、ソース制御部２８ａに出力する。

　ソース制御部２８ａは、データイネーブル信号ＳＧ７０がオンのときに、水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。ソース制御部２８ａは、データイネーブル信号ＳＧ７０がオフのときは、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力しない。このように、第２実施形態のソース制御部２８ａでは、第１実施形態のソース制御部２８と異なり、ラッチタイミング信号ＳＧ９の出力間隔は、一定の１水平走査期間（１Ｈ）ではない。

　選択信号生成部７６は、入力されるデータイネーブル信号ＳＧ７，ＳＧ７Ｄ１～ＳＧ７Ｄ３，ＳＧ７０のそれぞれの有効及び無効を表す情報を、選択信号ＳＧ２２としてセレクタ８５に出力する。

　リード制御部３２ａは、読み出した画像信号ＳＧ２１を、データ遅延部６２のラインメモリ８１、セレクタ８５に出力する。ラインメモリ８１は、画像信号ＳＧ２１の１ライン分を１水平走査期間（１Ｈ）遅延する。ラインメモリ８１は、遅延した画像信号ＳＧ２１Ｄ１をラインメモリ８２及びセレクタ８５に出力する。

　ラインメモリ８２は、画像信号ＳＧ２１Ｄ１の１ライン分をさらに１Ｈ遅延する。ラインメモリ８２は、遅延した画像信号ＳＧ２１Ｄ２をラインメモリ８３及びセレクタ８５に出力する。ラインメモリ８３は、画像信号ＳＧ２１Ｄ２の１ライン分をさらに１Ｈ遅延する。ラインメモリ８３は、遅延した画像信号ＳＧ２１Ｄ３をセレクタ８５に出力する。ダミーデータ生成部８４は、ダミーデータとして、０階調の画像信号ＳＧ２１０をセレクタ８５に出力する。

　セレクタ８５は、入力される画像信号のうち、図１３に示される真理値表に基づき選択した画像信号を、画像信号ＳＧ２３としてセレクタ４５に出力する。すなわち、セレクタ８５は、データイネーブル信号ＳＧ７，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ１～ＳＧ７Ｄ３が無効の場合には、画像信号ＳＧ２１を、画像信号ＳＧ２３としてセレクタ４５に出力する。

　また、セレクタ８５は、データイネーブル信号ＳＧ７Ｄ１，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７Ｄ３が無効の場合には、画像信号ＳＧ２１Ｄ１を、画像信号ＳＧ２３としてセレクタ４５に出力する。また、セレクタ８５は、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ３が無効の場合には、画像信号ＳＧ２１Ｄ２を、画像信号ＳＧ２３としてセレクタ４５に出力する。

　また、セレクタ８５は、データイネーブル信号ＳＧ７Ｄ３，ＳＧ７０が有効の場合には、画像信号ＳＧ２１Ｄ３を、画像信号ＳＧ２３としてセレクタ４５に出力する。また、セレクタ８５は、データイネーブル信号の組合せが上記以外の場合には、画像信号ＳＧ２１０を画像信号ＳＧ２３としてセレクタ４５に出力する。

　本実施形態において、液晶表示パネル１２が表示部の一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、間引きパターン保存部２３がパターン保存部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当する。

　図１４は、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３におけるゲート駆動回路及びソース駆動回路の第２実施形態における動作を概略的に示すタイミングチャートである。図１４では、図１０と同様に、ゲート信号線Ｇ１３～Ｇ１６の図示が省略されている。図１１～図１４を用いて、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３におけるゲート駆動回路１３及びソース駆動回路１４の第２実施形態における動作が説明される。

　図１４において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１では、第１移行制御モードのフレームの先頭である。このため、セレクタ７５は、時刻ｔ１の水平同期信号Ｈｓｙｎｃに同期して、データイネーブル信号ＳＧ７をデータイネーブル信号ＳＧ７０として出力する。したがって、データイネーブル信号ＳＧ７，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ１～ＳＧ７Ｄ３が無効になる。

　このため、図１３の真理値表より、セレクタ８５は、画像信号ＳＧ２１を画像信号ＳＧ２３として出力する。その結果、時刻ｔ１のラッチタイミング信号ＳＧ９に同期して、ゲート信号線Ｇ１に対応する画像信号Ｄ１（画像信号ＳＧ２１）が、画像信号ＳＧ１３として、ソース駆動回路１４に入力される。

　次の時刻ｔ２～ｔ４の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１３の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として、それぞれ出力する。

　また、時刻ｔ２～ｔ４では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、この間は、ソース駆動回路１４に画像信号が入力されない。

　次の時刻ｔ５の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ３が無効になる。このため、図１３の真理値表より、セレクタ８５は、画像信号ＳＧ２１Ｄ２を画像信号ＳＧ２３として出力する。

　また、時刻ｔ５では、データイネーブル信号ＳＧ７０がオンであるため、ソース制御部２８ａは、水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。したがって、時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、画像信号ＳＧ２１Ｄ２が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に出力される。

　また、時刻ｔ５のラッチタイミング信号ＳＧ９では、前回の時刻ｔ１のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、時刻ｔ４と時刻ｔ５との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（４＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。上述のように、ゲート制御部２７は、基本制御モードＭＤ１では、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する。

　したがって、第２実施形態において、基本制御モードＭＤ１におけるゲートスタート信号の出力タイミングと、低周波数制御モードＭＤ２におけるゲートスタート信号の出力タイミングとの差異は、
（４＋Ｔｇ）Ｈ－（１＋Ｔｇ）Ｈ＝３Ｈ
になる。ここで、上述のように、図５ではＫ＝４である。したがって、第２実施形態では、ゲート制御部２７は、第１移行制御モードＭＤ２の際に、基本制御モードＭＤ１よりも、ゲートスタート信号の出力タイミングを期間（Ｋ－１）Ｈ遅延させている。

　このとき、ゲート駆動信号ＳＧ８内の出力イネーブル信号は、オンにされている。このため、ゲートスタート信号に同期して、ゲート信号線Ｇ１に対するゲート信号が出力される。したがって、時刻ｔ５にソース駆動回路１４からソース信号線に出力された、画像信号Ｄ１に対応する電圧が、画素電極に印加される。

　次の時刻ｔ６の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１３の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として出力する。

　また、時刻ｔ６では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、時刻ｔ６には、ソース駆動回路１４に画像信号が入力されない。また、時刻ｔ６には、ソース駆動回路１４からソース信号線に新たな電圧が出力されない。このため、前回の画像信号Ｄ１に対応する電圧の出力が続いている。

　一方、ゲートスタート信号の次の時刻ｔ２１のゲートシフトクロック信号では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフになっている。このため、ゲート信号線Ｇ２に対するゲート信号が、マスクされて出力されない。その結果、ゲート信号線Ｇ２に対応する画素電極には、ソース駆動回路１４から電圧が印加されない。

　次の時刻ｔ７の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７Ｄ３，ＳＧ７０が有効になる。このため、図１３の真理値表より、セレクタ８５は、画像信号ＳＧ２１Ｄ３、つまりゲート信号線Ｇ４に対応する画像信号Ｄ４を、画像信号ＳＧ２３として出力する。

　また、時刻ｔ７では、データイネーブル信号ＳＧ７０がオンであるため、ソース制御部２８ａは、水平同期信号Ｈｓｙｎｃに同期して、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。したがって、時刻ｔ７のラッチタイミング信号ＳＧ９に同期して、画像信号ＳＧ２１Ｄ３、つまりゲート信号線Ｇ４に対応する画像信号Ｄ４が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に出力される。

　また、時刻ｔ７のラッチタイミング信号ＳＧ９では、前回の時刻ｔ５のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ３に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、時刻ｔ２２のゲートシフトクロック信号では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンになっている。このため、ゲート信号線Ｇ３に対するゲート信号が出力される。その結果、ゲート信号線Ｇ３に対応する画素電極に、ソース駆動回路１４から出力される画像信号Ｄ３に対応する電圧が印加される。

　次の時刻ｔ８の水平同期信号Ｈｓｙｎｃでは、時刻ｔ７と同様に、データイネーブル信号ＳＧ７Ｄ３，ＳＧ７０が有効になっている。このため、図１３の真理値表より、セレクタ８５は、画像信号ＳＧ２１Ｄ３、つまりゲート信号線Ｇ５に対応する画像信号Ｄ５を、画像信号ＳＧ２３として出力する。

　また、時刻ｔ８では、データイネーブル信号ＳＧ７０がオンになっているため、ソース制御部２８ａは、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。したがって、時刻ｔ８のラッチタイミング信号ＳＧ９に同期して、画像信号ＳＧ２１Ｄ３、つまりゲート信号線Ｇ５に対応する画像信号Ｄ５が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に出力される。

　また、時刻ｔ８のラッチタイミング信号ＳＧ９では、前回の時刻ｔ７のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ４に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、時刻ｔ２３のゲートシフトクロック信号では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンになっている。このため、ゲート信号線Ｇ４に対するゲート信号が出力される。その結果、ゲート信号線Ｇ４に対応する画素電極に、ソース駆動回路１４から出力される画像信号Ｄ４に対応する電圧が印加される。

　次の時刻ｔ９の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７Ｄ２，ＳＧ７０が有効、データイネーブル信号ＳＧ７Ｄ３が無効になる。このため、図１３の真理値表より、セレクタ８５は、画像信号ＳＧ２１Ｄ２、つまりゲート信号線Ｇ７に対応する画像信号を、画像信号ＳＧ２３として出力する。

　また、時刻ｔ９では、データイネーブル信号ＳＧ７０がオンである。このため、ソース制御部２８ａは、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力する。したがって、時刻ｔ９のラッチタイミング信号ＳＧ９に同期して、画像信号ＳＧ２１Ｄ２、つまりゲート信号線Ｇ７に対応する画像信号Ｄ７が、画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に出力される。

　また、時刻ｔ９のラッチタイミング信号ＳＧ９では、前回の時刻ｔ８のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力された、画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ５に対応する電圧が、ソース駆動回路１４からソース信号線に出力される。

　一方、時刻ｔ２４のゲートシフトクロック信号では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンである。このため、ゲート信号線Ｇ５に対するゲート信号が出力される。その結果、ゲート信号線Ｇ５に対応する画素電極に、ソース駆動回路１４から出力される画像信号Ｄ５に対応する電圧が印加される。

　次の時刻ｔ１０の水平同期信号Ｈｓｙｎｃでは、データイネーブル信号ＳＧ７０が無効になる。このため、図１３の真理値表より、セレクタ８５は、０階調の画像信号ＳＧ２１０を、画像信号ＳＧ２３として出力する。

　また、時刻ｔ１０では、データイネーブル信号ＳＧ７０が無効のため、ソース制御部２８ａからラッチタイミング信号ＳＧ９が出力されない。したがって、時刻ｔ１０には、ソース駆動回路１４に画像信号が入力されない。また、時刻ｔ１０には、ソース駆動回路１４からソース信号線に新たな電圧が出力されない。このため、前回の画像信号Ｄ５に対応する電圧の出力が続いている。

　一方、時刻ｔ２５のゲートシフトクロック信号では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフになる。このため、ゲート信号線Ｇ６に対するゲート信号が、マスクされて出力されない。その結果、ゲート信号線Ｇ６に対応する画素電極には、ソース駆動回路１４から電圧が印加されない。

　以下同様に、ゲート駆動回路１３及びソース駆動回路１４が動作し、ゲート信号線Ｇ２，Ｇ６，Ｇ１０，Ｇ１４以外のゲート信号線に対応する画素電極に電圧が印加されて、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３の動作が行われることとなる。なお、図１４では、ゲート信号線Ｇ２，Ｇ３，Ｇ１０にゲート信号が出力されないため、破線で示されている。

　なお、第２実施形態でも、第１実施形態と同様に、基本制御モードＭＤ１のフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚとされ、低電力制御モードＭＤ３のフレーム周波数Ｆ２は、Ｆ２＝１５Ｈｚとされている。したがって、第２実施形態でも、第１実施形態と同様に、Ｋ＝Ｆ１／Ｆ２＝４となる。

　また、第２実施形態でも、第１実施形態と同様に、ゲート信号線の本数ＮがＮ＝１６とされている。そして、基本制御モードＭＤ１では、一定期間（第２実施形態でも、第１実施形態と同様に、垂直同期信号Ｖｓｙｎｃから次の垂直同期信号Ｖｓｙｎｃまでの垂直走査期間）内に、１６本のゲート信号線Ｇ１～Ｇ１６の全てに対して並び順にゲート信号が出力されて、フレーム画像が生成されている。

　したがって、第２実施形態でも、第１実施形態と同様に、低電力制御モードＭＤ３では、一定期間内に、Ｗ本（第２実施形態でも第１実施形態と同様にＷ＝４）のゲート信号線に対してゲート信号が出力されて、サブフレーム画像が生成されている。そして、サブフレーム画像の生成がＫ回（第２実施形態でも第１実施形態と同様にＫ＝４）繰り返されて、１６本のゲート信号線Ｇ１～Ｇ１６の全てに対してゲート信号が出力されている。

　また、第２実施形態でも、第１実施形態と同様に、第１移行制御モードＭＤ２のサブフレームＳＦ３では、一定期間内に、Ｚ１本（第２実施形態でも第１実施形態と同様にＺ１＝１２）のゲート信号線に対してゲート信号が出力されて、サブフレーム画像が生成されている。すなわち、Ｗ＜Ｚ１＜Ｎになっている。

　ここで、図１４に示される第１移行制御モードＭＤ２における、走査対象信号線の間隔と、データ遅延部６２における画像信号ＳＧ２１の遅延ライン数との関係が説明される。なお、ゲート駆動回路１３からゲート信号が出力されるゲート信号線が、走査対象信号線と定義される。

　図１４に示される第１移行制御モードにおいて、例えばゲート信号線Ｇ３を選択中の走査対象信号線とする。ここで、ゲート信号線Ｇ２は、上述のように、走査対象信号線とならない。このため、選択中の走査対象信号線であるゲート信号線Ｇ３は、１回前の走査対象信号線であるゲート信号線Ｇ１からＬライン目（図１４ではＬ＝２）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝２ライン分だけ遅延した画像信号ＳＧ２１Ｄ２（画像信号Ｄ３）が、ゲート信号線Ｇ３に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、図１４に示される第１移行制御モードにおいて、例えばゲート信号線Ｇ４を選択中の走査対象信号線とする。この場合、選択中の走査対象信号線であるゲート信号線Ｇ４は、１回前の走査対象信号線であるゲート信号線Ｇ３からＬライン目（図１４ではＬ＝１）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝３ライン分だけ遅延した画像信号ＳＧ２１Ｄ３（画像信号Ｄ４）が、ゲート信号線Ｇ４に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、図１４に示される第１移行制御モードにおいて、例えばゲート信号線Ｇ５を選択中の走査対象信号線とする。この場合、選択中の走査対象信号線であるゲート信号線Ｇ５は、１回前の走査対象信号線であるゲート信号線Ｇ４からＬライン目（図１４ではＬ＝１）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝３ライン分だけ遅延した画像信号ＳＧ２１Ｄ３（画像信号Ｄ５）が、ゲート信号線Ｇ５に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　また、図１４に示される第１移行制御モードにおいて、例えばゲート信号線Ｇ７を選択中の走査対象信号線とする。ここで、ゲート信号線Ｇ６は、上述のように、走査対象信号線とならない。このため、選択中の走査対象信号線であるゲート信号線Ｇ７は、１回前の走査対象信号線であるゲート信号線Ｇ５からＬライン目（図１４ではＬ＝２）になる。したがって、画像信号ＳＧ２１が（Ｋ－Ｌ）＝２ライン分だけ遅延した画像信号ＳＧ２１Ｄ２（画像信号Ｄ７）が、ゲート信号線Ｇ７に対応する画像信号ＳＧ１３として、セレクタ４５からソース駆動回路１４に入力される。

　以下、走査対象信号線がゲート信号線Ｇ８以降の場合も、同様である。すなわち、データ制御部３０ａは、第１移行制御モードＭＤ２において、選択中の走査対象信号線が、１回前の走査対象信号線からＬライン目（Ｌは１以上Ｋ以下の整数）の場合には、選択中の走査対象信号線に対応する画像信号を（Ｋ－Ｌ）ライン分だけ遅延させてソース駆動回路１４に入力する。

　次に、図１４に示される第１移行制御モードＭＤ２における、ラッチタイミング信号ＳＧ９の間隔と、ラッチタイミング信号と同期してソース駆動回路１４に入力される画像信号に対応するゲート信号線と、ラッチタイミング信号と同期してソース駆動回路１４から出力される電圧に対応するゲート信号線との関係が説明される。

　図１４に示される第１移行制御モードでは、ソース制御部２８ａは、ソース駆動回路１４に入力するラッチタイミング信号ＳＧ９の間隔を、ゲート信号線にゲート信号を出力する走査のライン間隔に応じて、期間（１～Ｋ）Ｈ、すなわち期間（１～４）Ｈの範囲で変更している。

　ここで、Ｉ（Ｊ）は、垂直同期信号ＶｓｙｎｃからＪ回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号に対応するゲート信号線の副走査方向順に数えた番号である。また、Ｏ（Ｊ）は、垂直同期信号ＶｓｙｎｃからＪ回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧に対応するゲート信号線の副走査方向順に数えた番号である。

　垂直同期信号Ｖｓｙｎｃから２回目のラッチタイミング信号ＳＧ９（時刻ｔ５）と３回目のラッチタイミング信号ＳＧ９（時刻ｔ７）との間隔は、期間ＰＨ（図１４ではＰ＝２）である。一方、２回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号ＳＧ１３（画像信号Ｄ３）に対応するゲート信号線Ｉ（２）は、ゲート信号線Ｇ３である。また、２回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧（画像信号Ｄ１）に対応するゲート信号線Ｏ（２）は、ゲート信号線Ｇ１である。したがって、Ｉ（２）＝Ｏ（２）＋２の関係が成立している。

　また、垂直同期信号Ｖｓｙｎｃから３回目のラッチタイミング信号ＳＧ９（時刻ｔ７）と４回目のラッチタイミング信号ＳＧ９（時刻ｔ８）との間隔は、期間ＰＨ（図１４ではＰ＝１）である。一方、３回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号ＳＧ１３（画像信号Ｄ４）に対応するゲート信号線Ｉ（３）は、ゲート信号線Ｇ４である。また、３回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧（画像信号Ｄ３）に対応するゲート信号線Ｏ（３）は、ゲート信号線Ｇ３である。したがって、Ｉ（３）＝Ｏ（３）＋１の関係が成立している。

　また、垂直同期信号Ｖｓｙｎｃから４回目のラッチタイミング信号ＳＧ９（時刻ｔ８）と５回目のラッチタイミング信号ＳＧ９（時刻ｔ９）との間隔は、期間ＰＨ（図１４ではＰ＝１）である。一方、４回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号ＳＧ１３（画像信号Ｄ５）に対応するゲート信号線Ｉ（４）は、ゲート信号線Ｇ５である。また、４回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧（画像信号Ｄ４）に対応するゲート信号線Ｏ（４）は、ゲート信号線Ｇ４である。したがって、Ｉ（４）＝Ｏ（４）＋１の関係が成立している。

　また、垂直同期信号Ｖｓｙｎｃから５回目のラッチタイミング信号ＳＧ９（時刻ｔ９）と６回目のラッチタイミング信号ＳＧ９（時刻ｔ１１）との間隔は、期間ＰＨ（図１４ではＰ＝２）である。一方、５回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４に入力される画像信号ＳＧ１３（画像信号Ｄ７）に対応するゲート信号線Ｉ（５）は、ゲート信号線Ｇ７である。また、５回目のラッチタイミング信号ＳＧ９と同期してソース駆動回路１４から出力される電圧（画像信号Ｄ５）に対応するゲート信号線Ｏ（５）は、ゲート信号線Ｇ５である。したがって、Ｉ（５）＝Ｏ（５）＋２の関係が成立している。

　以下、６回目のラッチタイミング信号ＳＧ９以降の場合も、同様である。すなわち、データ制御部３０ａは、第１移行制御モードＭＤ２において、ソース駆動回路１４に入力するラッチタイミング信号ＳＧ９の間隔を、ゲート信号線にゲート信号を出力する走査のライン間隔に応じて、期間（１～Ｋ）Ｈの範囲で変更している。そして、垂直同期信号ＶｓｙｎｃからＪ回目（Ｊは２以上の整数）のラッチタイミング信号ＳＧ９と（Ｊ＋１）回目のラッチタイミング信号ＳＧ９との間隔が期間ＰＨ（Ｐは１以上Ｋ以下の整数）である場合に、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立する。

　次に、図１４に示される第１移行制御モードＭＤ２における、ゲート信号線の走査の間隔と、ソース駆動回路１４から出力される電圧（画像信号）との関係が説明される。

　図１４に示される第１移行制御モードにおいて、ゲート駆動回路１３は、例えば１本目のゲート信号線Ｇ１を走査した後、次に３本目のゲート信号線Ｇ３を走査する。この場合には、データ制御部３０ａは、１本目のゲート信号線Ｇ１の走査に対応してソース駆動回路１４から出力された電圧（画像信号Ｄ１）を、２水平走査期間２Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ２に対応する１水平走査期間１Ｈの間は、ゲート信号線Ｇ１に対応して出力された電圧（画像信号Ｄ１）が、継続して出力されている。

　また、ゲート駆動回路１３は、例えば３本目のゲート信号線Ｇ３を走査した後、次に４本目のゲート信号線Ｇ４を走査する。この場合には、データ制御部３０ａは、３本目のゲート信号線Ｇ３の走査に対応してソース駆動回路１４から出力された電圧（画像信号Ｄ３）を、１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。

　また、ゲート駆動回路１３は、例えば４本目のゲート信号線Ｇ４を走査した後、次に５本目のゲート信号線Ｇ５を走査する。この場合には、データ制御部３０ａは、４本目のゲート信号線Ｇ４の走査に対応してソース駆動回路１４から出力された電圧（画像信号Ｄ４）を、１水平走査期間１Ｈの間、ソース駆動回路１４から継続して出力させている。

　また、ゲート駆動回路１３は、例えば５本目のゲート信号線Ｇ５を走査した後、次に７本目のゲート信号線Ｇ７を走査する。この場合には、データ制御部３０ａは、５本目のゲート信号線Ｇ５の走査に対応してソース駆動回路１４から出力された電圧（画像信号Ｄ５）を、２水平走査期間２Ｈの間、ソース駆動回路１４から継続して出力させている。すなわち、走査されないゲート信号線Ｇ６に対応する１水平走査期間１Ｈの間は、ゲート信号線Ｇ５に対応して出力された電圧（画像信号Ｄ５）が、継続して出力されている。

　以下、７本目のゲート信号線Ｇ７以降の場合も、同様である。ゲート駆動回路１３が、Ｎ本のゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合のデータ制御部３０ａの動作は、以下の通りである。すなわち、データ制御部３０ａは、第１移行制御モードＭＤ２において、第Ｕ本目のゲート信号線の走査に対応してソース駆動回路１４から出力された電圧を、Ｖ水平走査期間ＶＨ（水平走査期間１ＨのＶ倍）の間、ソース駆動回路１４から継続して出力させる。

　次に、図１４に示される第１移行制御モードＭＤ２における、ソース駆動回路１４に入力される画像信号の遅延時間が説明される。

　ゲート信号線Ｇ１に対応する画像信号Ｄ１は、遅延されずに、時刻ｔ１のラッチタイミング信号ＳＧ９に同期して、データ制御部３０ａのセレクタ４５からソース駆動回路１４に、画像信号ＳＧ１３として入力される。一方、ゲート信号線Ｇ３に対応する画像信号Ｄ３は、画像信号ＳＧ２１が２水平走査期間２Ｈ遅延された画像信号ＳＧ２１Ｄ２が、画像信号ＳＧ１３として、時刻ｔ５のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力される。また、ゲート信号線Ｇ４に対応する画像信号Ｄ４は、画像信号ＳＧ２１が３水平走査期間３Ｈ遅延された画像信号ＳＧ２１Ｄ３が、画像信号ＳＧ１３として、時刻ｔ７のラッチタイミング信号ＳＧ９に同期してソース駆動回路１４に入力される。

　このように、第２実施形態の第１移行制御モードＭＤ２では、Ｋ＝４であるので、データ制御部３０ａは、画像信号ＳＧ２１を、期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延させて、ソース駆動回路１４に入力する。なお、データ制御部３０ａは、低電力制御モードＭＤ３においても、同様に画像信号を遅延させてソース駆動回路１４に入力してもよい。

　次に、図１４に示される第１移行制御モードＭＤ２における、ゲート制御部２７から出力されるゲート駆動信号ＳＧ８内のゲートスタート信号の遅延時間と、垂直同期信号Ｖｓｙｎｃの後、最初にソース駆動回路１４に入力される画像信号の出力タイミングとの関係が説明される。

　上述のように、第２実施形態では、ゲート制御部２７は、第１移行制御モードＭＤ２の際に、基本制御モードＭＤ１よりも、ゲートスタート信号の出力タイミングを期間（Ｋ－１）Ｈ遅延させている。

　一方、垂直同期信号Ｖｓｙｎｃの後、最初にソース駆動回路１４に入力される画像信号Ｄ１は、図１４に示されるように、時刻ｔ１のラッチタイミング信号ＳＧ９に同期して、画像信号ＳＧ１３として、データ制御部３０ａのセレクタ４５からソース駆動回路１４に入力される。そして、この画像信号Ｄ１は、期間４Ｈの経過後の時刻ｔ５のラッチタイミング信号ＳＧ９に同期して、ソース駆動回路１４から出力される。

　このように、第２実施形態の第１移行制御モードＭＤ２では、Ｋ＝４であるので、ソース制御部２８ａは、垂直同期信号Ｖｓｙｎｃの後、最初にソース駆動回路１４に入力された画像信号Ｄ１が、入力時点から期間ＫＨの経過後に、ソース駆動回路１４から出力されるように、ラッチタイミング信号ＳＧ９をソース駆動回路１４に出力している。これによって、ゲート駆動回路１３からゲート信号線Ｇ１に出力されるゲート信号に合致して、最初の画像信号Ｄ１が、ソース駆動回路１４から出力されることとなる。

　なお、低電力制御モードＭＤ３においても同様に、ゲート制御部２７は、ゲートスタート信号を遅延させてもよく、ソース制御部２８ａは、垂直同期信号Ｖｓｙｎｃの後、最初にソース駆動回路１４に入力された画像信号Ｄ１を遅延させてソース駆動回路１４から出力させるようにしてもよい。

　以上説明されたように、第２実施形態では、データイネーブル信号ＳＧ７０のオンオフに応じて、ラッチタイミング信号ＳＧ９の出力の有無を制御している。よって、水平同期信号Ｈｓｙｎｃの出力毎に、ラッチタイミング信号ＳＧ９を出力する第１実施形態に比べて、消費電力を低減することができる。

　一般的なソース駆動回路では、ソース駆動回路のタイミングを制御するラッチタイミング信号が、画像信号の先頭画素を判別するアドレスリセット機能と、ソース駆動回路に取り込まれた画像信号をソース信号線に出力するラッチ出力機能とを有する。第２実施形態では、ゲート信号線における走査対象信号線の間隔が一定ではない場合であっても、このような一般的なソース駆動回路を使用して、ゲート駆動回路１３からゲート信号が出力されるゲート信号線と、ソース駆動回路１４からソース信号線に出力される画像信号に対応する電圧とを整合させることができる。その結果、第２実施形態によれば、特別なソース駆動回路を使用しなくても、入力された画像信号に基づいて所望の映像を表示させ、かつ、消費電力を低減することができる。

　（第３実施形態）
　図１５は、第３実施形態の表示装置の構成を示すブロック図である。図１６は、図１５に示される第３実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第３実施形態では、第１実施形態と同様の要素には同様の符号が付されている。

　第３実施形態の表示装置１ｂは、図１に示される第１実施形態の表示装置１の制御部１１に代えて制御部１１ｂを備え、ソース駆動回路１４に代えてソース駆動回路１４ｂを備え、画像メモリ部１６に代えて第２実施形態と同様の画像メモリ部１６ａを備える。第３実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚであり、低電力制御モードのフレーム周波数Ｆ２は、Ｆ２＝１５Ｈｚである。以下、第１実施形態との相違点を中心に、第３実施形態が説明される。

　図１６に示されるように、制御部１１ｂは、同期生成部２１、移行フレーム検出部２２、間引きパターン保存部２３、セレクタ２４、低周波フレーム生成部２５、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８ｂ、キャプチャ制御部２９、データ制御部３０を備える。

　飛び越し走査制御部２６は、第２実施形態と同様に、データイネーブル信号ＳＧ７をリード制御部３２ａに出力しない。ソース制御部２８ｂは、飛び越し走査制御部２６からのデータイネーブル信号ＳＧ７に基づき、データリセット信号ＳＧ３１を生成する。ソース制御部２８ｂは、生成したデータリセット信号ＳＧ３１を、水平同期信号Ｈｓｙｎｃに同期してソース駆動回路１４ｂに出力する。また、ソース制御部２８ｂは、データラッチ信号ＳＧ３２を生成する。ソース制御部２８ｂは、生成したデータラッチ信号ＳＧ３２を、水平同期信号Ｈｓｙｎｃに同期してソース駆動回路１４ｂに出力する。

　データリセット信号ＳＧ３１及びデータラッチ信号ＳＧ３２は、ソース駆動回路１４ｂの動作タイミングを制御するためのものである。データリセット信号ＳＧ３１は、ソース駆動回路１４ｂがデータの取り込みを開始するためのデータの先頭を示す信号である。セレクタ４５からソース駆動回路１４ｂに入力される画像信号ＳＧ１３は、データリセット信号ＳＧ３１に同期して入力される。

　データラッチ信号ＳＧ３２は、取り込んだデータに基づく電圧をソース駆動回路１４ｂが出力するタイミングを示す信号である。ソース駆動回路１４ｂは、入力された画像信号ＳＧ１３に基づく電圧を、データラッチ信号ＳＧ３２に同期して、ソース信号線に出力する。

　このように、第３実施形態では、第１～第２実施形態におけるラッチタイミング信号ＳＧ９の機能が、データリセット信号ＳＧ３１及びデータラッチ信号ＳＧ３２の２つの信号に分けられている。本実施形態において、液晶表示パネル１２が表示部の一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、間引きパターン保存部２３がパターン保存部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当する。

　図１７は、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３におけるゲート駆動回路及びソース駆動回路の第３実施形態における動作を概略的に示すタイミングチャートである。図１７では、図１０と同様に、ゲート信号線Ｇ１３～Ｇ１６の図示が省略されている。図１５～図１７を用いて、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３におけるゲート駆動回路１３及びソース駆動回路１４ｂの第３実施形態における動作が説明される。

　図１７において、最初に、垂直同期信号Ｖｓｙｎｃが出力され、かつ、垂直同期信号Ｖｓｙｎｃの立上りに同期して、水平同期信号Ｈｓｙｎｃが出力される。垂直同期信号Ｖｓｙｎｃが出力された後の、時刻ｔ１では、データイネーブル信号ＳＧ７がオンにされている。したがって、時刻ｔ１の水平同期信号Ｈｓｙｎｃに同期して、データリセット信号ＳＧ３１が出力される。この時刻ｔ１のデータリセット信号ＳＧ３１に同期して、ゲート信号線Ｇ１に対応する画像信号Ｄ１（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４ｂに入力される。

　時刻ｔ１の次の時刻ｔ２の水平同期信号Ｈｓｙｎｃに同期して、データラッチ信号ＳＧ３２が出力される。この時刻ｔ２のデータラッチ信号ＳＧ３２に同期して、画像信号ＳＧ１３に基づく電圧、つまり画像信号Ｄ１に対応する電圧が、ソース駆動回路１４ｂからソース信号線に出力される。

　一方、時刻ｔ１と時刻ｔ２との間の時刻ｔ０に、ゲートスタート信号が出力される。すなわち、ゲート制御部２７は、垂直同期信号Ｖｓｙｎｃの立上りから期間（１＋Ｔｇ）Ｈの遅延時間後にゲートスタート信号を出力する（０≦Ｔｇ＜１）。また、時刻ｔ０では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。したがって、ゲートスタート信号に同期して、ゲート信号線Ｇ１にゲート信号が出力される。ゲート信号線Ｇ１に対するゲート信号が出力されている。このため、ソース駆動回路１４ｂから出力された画像信号Ｄ１に対応する電圧が、画素電極に印加される。

　一方、時刻ｔ２では、データイネーブル信号ＳＧ７がオフにされる。このため、時刻ｔ２には、データリセット信号ＳＧ３１は出力されない。したがって、ゲート信号線Ｇ２に対応する画像信号は、ソース駆動回路１４ｂに入力されない。

　次の時刻ｔ３では、データイネーブル信号ＳＧ７がオンにされている。このため、時刻ｔ３の水平同期信号Ｈｓｙｎｃに同期して、データリセット信号ＳＧ３１が出力される。この時刻ｔ３のデータリセット信号ＳＧ３１に同期して、ゲート信号線Ｇ３に対応する画像信号Ｄ３（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４ｂに入力される。

　一方、時刻ｔ３には、データラッチ信号ＳＧ３２は出力されない。したがって、時刻ｔ３にはソース駆動回路１４ｂから電圧は出力されない。また、時刻ｔ３では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオフにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ２にゲート信号が出力されない。

　次の時刻ｔ４では、データイネーブル信号ＳＧ７がオンにされている。このため、時刻ｔ４の水平同期信号Ｈｓｙｎｃに同期して、データリセット信号ＳＧ３１が出力される。この時刻ｔ４のデータリセット信号ＳＧ３１に同期して、ゲート信号線Ｇ４に対応する画像信号Ｄ４（画像信号ＳＧ１３）が、セレクタ４５からソース駆動回路１４ｂに入力される。

　また、時刻ｔ４の水平同期信号Ｈｓｙｎｃに同期して、データラッチ信号ＳＧ３２が出力される。この時刻ｔ４のデータラッチ信号ＳＧ３２に同期して、前回の時刻ｔ３のデータリセット信号ＳＧ３１に同期してソース駆動回路１４ｂに入力された、ゲート信号線Ｇ３に対応する画像信号Ｄ３（画像信号ＳＧ１３）に基づく電圧が、ソース駆動回路１４ｂからソース信号線に出力される。

　時刻ｔ４では、ゲート駆動信号ＳＧ８内の出力イネーブル信号がオンにされている。このため、ゲート駆動回路１３からゲート信号線Ｇ３にゲート信号が出力される。したがって、ソース駆動回路１４ｂからソース信号線に出力された、ゲート信号線Ｇ３に対応する画像信号Ｄ３（画像信号ＳＧ１３）に基づく電圧が、画素電極に印加される。

　以下同様に、ゲート駆動回路１３及びソース駆動回路１４ｂが動作し、ゲート信号線Ｇ２，Ｇ６，Ｇ１０，Ｇ１４以外のゲート信号線に対応する画素電極に電圧が印加されて、第１移行制御モードＭＤ２である図５のサブフレームＳＦ３の動作が行われることとなる。なお、図１７では、ゲート信号線Ｇ２，Ｇ３，Ｇ１０にゲート信号が出力されない。このため、ゲート信号線Ｇ２，Ｇ３，Ｇ１０は、破線で示されている。

　以上説明されたように、第３実施形態では、第１～第２実施形態におけるラッチタイミング信号ＳＧ９の機能が、データリセット信号ＳＧ３１及びデータラッチ信号ＳＧ３２の２つの信号に分けられている。したがって、第３実施形態によれば、第１実施形態のようにダミーデータを出力したり、第２実施形態のようにデータを遅延させたりすることなく、第１移行制御モードＭＤ２において、間引きパターン４１のゲート信号線に対する走査を、好適に実行することができる。

　第３実施形態では、ゲート駆動回路１３からゲート信号が出力されるゲート信号線と、ソース駆動回路１４からソース信号線に出力される画像信号に対応する電圧とを容易に整合させることができる。その結果、第３実施形態によれば、入力された画像信号に基づいて所望の映像を表示させ、かつ、消費電力を低減することができる。

　（第４実施形態）
　図１８は、第４実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。第４実施形態では、第１実施形態と同様の要素には同様の符号が付されている。以下、第１実施形態との相違点を中心に、第４実施形態が説明される。

　第４実施形態の表示装置では、基本制御モードから低電力制御モードに移行する際に、第２低電力制御モードを経て移行し、低電力制御モードから基本制御モードに復帰する際に、第２低電力制御モードを経て復帰する。

　基本制御モードのフレーム周波数Ｆ１は、この第４実施形態では第１実施形態と同様にＦ１＝６０Ｈｚである。低電力制御モードのフレーム周波数Ｆ２は、この第４実施形態では第１実施形態と異なりＦ２＝１２Ｈｚである。第２低電力制御モードのフレーム周波数Ｆ３は、この第４実施形態ではＦ３＝２０Ｈｚである。このように、第２低電力制御モードのフレーム周波数Ｆ３は、Ｆ１＞Ｆ３＞Ｆ２となるように設定されている。

　第４実施形態の表示装置の構成は、図１に示される第１実施形態の表示装置１とほぼ同様である。第４実施形態の表示装置は、第１実施形態の表示装置１の制御部１１に代えて制御部１１ｃを備える。

　図１８に示されるように、第４実施形態の制御部１１ｃは、同期生成部２１、移行フレーム検出部２２ｃ、間引きパターン保存部２３ｃ、セレクタ２４ｃ、低周波フレーム生成部２５、飛び越し走査制御部２６ｃ、ゲート制御部２７、ソース制御部２８、キャプチャ制御部２９、データ制御部３０を備える。間引きパターン保存部２３ｃは、間引きパターン５１～５８を保存する。

　移行フレーム検出部２２ｃは、予め設定された、基本制御モードから第１移行制御モード、第２低電力制御モード、第３移行制御モードを経て低電力制御モードに移行するシーケンスと、低電力制御モードから第４移行制御モード、第２低電力制御モード、第２移行制御モードを経て基本制御モードに復帰するシーケンスとを備える。移行フレーム検出部２２ｃは、このシーケンスに基づき、選択信号ＳＧ４を生成する。移行フレーム検出部２２ｃは、生成した選択信号ＳＧ４をセレクタ２４ｃに出力する。

　選択信号ＳＧ４は、信号「０」、「１」、「２」、「３」、「４」、「５」、「６」、「７」を含む。信号「０」は、基本制御モードから第２低電力制御モードに移行する際の第１移行制御モードにおける間引きパターンを表す。信号「１」、「２」は、第２低電力制御モードから低電力制御モードに移行する際の第３移行制御モードにおける間引きパターンを表す。信号「３」、「４」は、低電力制御モードから第２低電力制御モードに復帰する際の第４移行制御モードにおける間引きパターンを表す。信号「５」は、第２低電力制御モードにおける間引きパターンを表す。信号「６」は、低電力制御モードにおける間引きパターンを表す。信号「７」は、第２低電力制御モードから基本制御モードに復帰する際の第２移行制御モードにおける間引きパターンを表す。

　間引きパターン保存部２３ｃが保存する間引きパターン５１～５８は、ゲート信号線を飛び越し走査する際の間引きパターンを表す。この第４実施形態では、基本制御モードから第２低電力制御モードに移行する際に、第１移行制御モードを経て移行する。間引きパターン５１は、第１移行制御モードにおける間引きパターンを表す。

　この第４実施形態では、第２低電力制御モードから低電力制御モードに移行する際に、第３移行制御モードを経て移行する。この第３移行制御モードでは、２個の移行フレームが使用される。間引きパターン５２は、第３移行制御モードで使用される２個の移行フレームのうち、前の移行フレームの間引きパターンを表す。間引きパターン５３は、第３移行制御モードで使用される２個の移行フレームのうち、後の移行フレームの間引きパターンを表す。

　この第４実施形態では、低電力制御モードから第２低電力制御モードに復帰する際に、第４移行制御モードを経て復帰する。この第４移行制御モードでは、２個の移行フレームが使用される。間引きパターン５４は、第４移行制御モードで使用される２個の移行フレームのうち、前の移行フレームの間引きパターンを表す。間引きパターン５５は、第４移行制御モードで使用される２個の移行フレームのうち、後の移行フレームの間引きパターンを表す。

　間引きパターン５６は、第２低電力制御モードの間引きパターンを表す。間引きパターン５７は、低電力制御モードの間引きパターンを表す。この第４実施形態では、第２低電力制御モードから基本制御モードに復帰する際に、第２移行制御モードを経て移行する。間引きパターン５８は、第２移行制御モードの間引きパターンを表す。間引きパターン５１～５８の具体例は後述される。

　セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「０」のときは間引きパターン５１を飛び越し走査制御部２６ｃに出力する。セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「１」のときは間引きパターン５２を飛び越し走査制御部２６ｃに出力する。セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「２」のときは間引きパターン５３を飛び越し走査制御部２６ｃに出力する。セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「３」のときは間引きパターン５４を飛び越し走査制御部２６ｃに出力する。セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「４」のときは間引きパターン５５を飛び越し走査制御部２６ｃに出力する。セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「５」のときは間引きパターン５６を飛び越し走査制御部２６ｃに出力する。セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「６」のときは間引きパターン５７を飛び越し走査制御部２６ｃに出力する。セレクタ２４ｃは、移行フレーム検出部２２ｃから出力される選択信号ＳＧ４が「７」のときは間引きパターン５８を飛び越し走査制御部２６ｃに出力する。

　飛び越し走査制御部２６ｃは、セレクタ２４ｃから出力される間引きパターン５１～５８に基づき、第１実施形態と同様に、出力イネーブル信号ＳＧ６及びデータイネーブル信号ＳＧ７を生成する。本実施形態において、液晶表示パネル１２が表示部の一例に相当し、ゲート駆動回路１３がゲート駆動部の一例に相当し、ソース駆動回路１４がソース駆動部の一例に相当し、間引きパターン保存部２３ｃがパターン保存部の一例に相当し、ＤＲＡＭ３４が画像保存部の一例に相当する。

　図１９は、基本制御モードから第２低電力制御モードを経て低電力制御モードに移行し、低電力制御モードから第２低電力制御モードを経て基本制御モードに復帰した場合の、図１８に示される主要な信号を概略的に表すタイミングチャートである。図１８、図１９を用いて、第１実施形態の図４との相違点を中心に、第４実施形態の表示装置の動作が説明される。

　図１９において、フレームＦＲ０～ＦＲ２及び時刻ｔ２までの動作は、第１実施形態の図４と同様である。すなわち、フレームＦＲ０～ＦＲ２の制御モードは、基本制御モードＭＤ１になっている。

　移行フレーム検出部２２ｃは、切替信号ＳＧ５がオンにされる時刻ｔ２の同期信号ＳＧ３に同期して、第１移行制御モードで使用される移行フレームＴＦの間引きパターンを表す信号「０」を選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、信号「０」の選択信号ＳＧ４に対応する間引きパターン５１を、飛び越し走査制御部２６ｃに出力する。このように、図４と同様に、サブフレームＳＦ３は、移行フレームＴＦとして機能しており、サブフレームＳＦ３の制御モードは、第１移行制御モードＭＤ２になっている。

　移行フレーム検出部２２ｃは、次の時刻ｔ３０の同期信号ＳＧ３に同期して、第２低電力制御モードにおける間引きパターンを表す信号「５」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「５」であるため、間引きパターン５６を飛び越し走査制御部２６ｃに出力する。時刻ｔ３０以降のサブフレームＳＦ４～ＳＦ７の制御モードは、第２低電力制御モードＭＤ５になっており、フレーム周波数Ｆ３は、この第４実施形態ではＦ３＝２０Ｈｚである。

　その後、時刻ｔ３１の同期信号ＳＧ３に同期して、移行フレーム検出部２２ｃは、第３移行制御モードで使用される前の移行フレームＴＦの間引きパターンを表す信号「１」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「１」であるため、間引きパターン５２を飛び越し走査制御部２６ｃに出力する。

　次の時刻ｔ３２の同期信号ＳＧ３に同期して、移行フレーム検出部２２ｃは、第３移行制御モードで使用される後の移行フレームＴＦの間引きパターンを表す信号「２」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「２」であるため、間引きパターン５３を飛び越し走査制御部２６ｃに出力する。このように、サブフレームＳＦ８，ＳＦ９の制御モードは、第３移行制御モードＭＤ６になっている。

　次の時刻ｔ３３の同期信号ＳＧ３に同期して、移行フレーム検出部２２ｃは、低電力制御モードにおける間引きパターンを表す信号「６」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「６」であるため、間引きパターン５７を飛び越し走査制御部２６ｃに出力する。時刻ｔ３３以降のサブフレームＳＦ１０～ＳＦ３７の制御モードは、低電力制御モードＭＤ３になっており、フレーム周波数Ｆ２は、この第４実施形態ではＦ２＝１２Ｈｚである。

　サブフレームＳＦ３７の途中の時刻ｔ４に、待機モード信号ＳＧ２がオフにされて、同期信号ＳＧ０及び画像信号ＳＧ１の入力が再開される。

　待機モード信号ＳＧ２がオフになった時刻ｔ４の次の同期信号ＳＧ３（時刻ｔ５０）に同期して、移行フレーム検出部２２ｃは、第４移行制御モードで使用される前の移行フレームＴＦの間引きパターンを表す信号「３」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「３」であるため、間引きパターン５４を飛び越し走査制御部２６ｃに出力する。

　次の時刻ｔ５１の同期信号ＳＧ３に同期して、移行フレーム検出部２２ｃは、第４移行制御モードで使用される後の移行フレームＴＦの間引きパターンを表す信号「４」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「４」であるため、間引きパターン５５を飛び越し走査制御部２６ｃに出力する。このように、サブフレームＳＦ３８，ＳＦ３９の制御モードは、第４移行制御モードＭＤ７になっている。

　次の時刻ｔ５２の同期信号ＳＧ３に同期して、移行フレーム検出部２２ｃは、第２低電力制御モードにおける間引きパターンを表す信号「５」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「５」であるため、間引きパターン５６を飛び越し走査制御部２６ｃに出力する。時刻ｔ５２以降のサブフレームＳＦ４０～ＳＦ４３の制御モードは、第２低電力制御モードＭＤ５になっており、フレーム周波数Ｆ３は、この第４実施形態ではＦ３＝２０Ｈｚである。

　時刻ｔ５３の同期信号ＳＧ３に同期して、移行フレーム検出部２２ｃは、第２移行制御モードで使用される移行フレームＴＦの間引きパターンを表す信号「７」を、選択信号ＳＧ４としてセレクタ２４ｃに出力する。セレクタ２４ｃは、選択信号ＳＧ４が「７」であるため、間引きパターン５８を飛び越し走査制御部２６ｃに出力する。

　時刻ｔ５３の同期信号ＳＧ３から１フレーム期間以上経過した後の、時刻ｔ６の同期信号ＳＧ０以降は、同期生成部２１は、外部からの同期信号ＳＧ０を同期信号ＳＧ３として出力する。また、時刻ｔ６の同期信号ＳＧ３に同期して、低周波フレーム生成部２５は、切替信号ＳＧ５をオフにする。

　切替信号ＳＧ５がオフにされると、第１実施形態と同様に、セレクタ４５は、画像信号ＳＧ１２に代えて画像信号ＳＧ１を、画像信号ＳＧ１３としてソース駆動回路１４に出力する。これによって、時刻ｔ６の同期信号ＳＧ０（ＳＧ３）から、フレーム周波数Ｆ１がＦ１＝６０Ｈｚで、画像ＩＭ２０が、フレームＦＲ４５において液晶表示パネル１２に表示される。このように、フレームＦＲ４５以降の制御モードは、基本制御モードＭＤ１になっている。

　図１９に示されるように、基本制御モードＭＤ１の例えばフレームＦＲ２の期間と、第１移行制御モードＭＤ２のサブフレームＳＦ３の期間と、第２低電力制御モードＭＤ５の例えばサブフレームＳＦ４の期間と、第３移行制御モードＭＤ６のサブフレームＳＦ８の期間と、第３移行制御モードＭＤ６のサブフレームＳＦ９の期間と、低電力制御モードＭＤ３の例えばサブフレームＳＦ１０の期間と、第４移行制御モードＭＤ７のサブフレームＳＦ３８の期間と、第４移行制御モードＭＤ７のサブフレームＳＦ３９の期間とは、フレーム周波数が６０Ｈｚの場合の垂直走査期間Ｔｖと等しくなっている。また、第２移行制御モードＭＤ４のサブフレームＳＦ４４の期間Ｔｖ２は、入力が再開された同期信号ＳＧ０がずれているため、Ｔｖ２＞Ｔｖになっている。本実施形態において、垂直走査期間Ｔｖが、一定期間の一例に相当する。

　図２０、図２１は、基本制御モードから第２低電力制御モードを経て低電力制御モードに移行し、低電力制御モードから第２低電力制御モードを経て基本制御モードに復帰する、図１９の動作を行った場合の、１つのソース信号線（例えばソース信号線Ｓ１）への印加電圧の極性を概略的に表す図である。図２０、図２１では、図１９と同様に、フレームＦＲ～ＦＲ２、サブフレームＳＦ３～ＳＦ４４、フレームＦＲ４５が表されている。

　図２２は、基本制御モードから第１移行制御モードを経て第２低電力制御モードに移行する際に、第１移行制御モードで使用される間引きパターン５１を概略的に表す図である。図２３（ａ）は、第２低電力制御モードから第３移行制御モードを経て低電力制御モードに移行する際に、第３移行制御モードで使用される２個の移行フレームのうち、前の移行フレームの間引きパターン５２を概略的に表す図である。図２３（ｂ）は、第２低電力制御モードから第３移行制御モードを経て低電力制御モードに移行する際に、第３移行制御モードで使用される２個の移行フレームのうち、後の移行フレームの間引きパターン５３を概略的に表す図である。

　図２４（ａ）は、低電力制御モードから第４移行制御モードを経て第２低電力制御モードに復帰する際に、第４移行制御モードで使用される２個の移行フレームのうち、前の移行フレームの間引きパターン５４を概略的に表す図である。図２４（ｂ）は、低電力制御モードから第４移行制御モードを経て第２低電力制御モードに復帰する際に、第４移行制御モードで使用される２個の移行フレームのうち、後の移行フレームの間引きパターン５５を概略的に表す図である。図２５は、第２低電力制御モードから第２移行制御モードを経て基本制御モードに復帰する際に、第２移行制御モードで使用される間引きパターン５８を概略的に表す図である。図２６（ａ）、２６（ｂ）は、第２低電力制御モードで使用される間引きパターン５６を概略的に表す図である。図２７（ａ）、２７（ｂ）は、低電力制御モードで使用される間引きパターン５７を概略的に表す図である。

　図２０～図２５では、ゲート信号線の本数ＮはＮ＝１５とされている。図２６（ａ）、２６（ｂ）では、ゲート信号線Ｇ４～Ｇ６，Ｇ７～Ｇ９，Ｇ１０～Ｇ１２，Ｇ１３～Ｇ１５は、それぞれゲート信号線Ｇ１～Ｇ３と同じパターンであるため、ゲート信号線Ｇ１～Ｇ３のみが示されている。図２７（ａ）、２７（ｂ）では、ゲート信号線Ｇ６～Ｇ１０，Ｇ１１～Ｇ１５は、それぞれゲート信号線Ｇ１～Ｇ５と同じパターンであるため、ゲート信号線Ｇ１～Ｇ５のみが示されている。図２０～図２７（ｂ）を用いて、間引きパターン保存部２３ｃに保存されている間引きパターン５１～５８が説明される。

　図２０のフレームＦＲ０～ＦＲ２では、図１９を用いて説明されたように、制御モードが基本制御モードＭＤ１とされ、画像表示のフレーム周波数Ｆ１がＦ１＝６０Ｈｚとされている。図２０に示されるように、フレームＦＲ０におけるソース信号線Ｓ１への印加電圧の極性は「－」とされ、フレームＦＲ１におけるソース信号線Ｓ１への印加電圧の極性は「＋」とされ、フレームＦＲ２におけるソース信号線Ｓ１への印加電圧の極性は「－」とされて、カラム反転駆動モードで画素電極が駆動されている。

　そして、図１９を用いて説明されたように、サブフレームＳＦ３が移行フレームＴＦとして機能し、サブフレームＳＦ３の制御モードが第１移行制御モードＭＤ２とされる。そして、サブフレームＳＦ４以降の制御モードは、第２低電力制御モードＭＤ５とされる。第２低電力制御モードＭＤ５では、画像表示のフレーム周波数Ｆ３がＦ３＝２０Ｈｚとされている。そこで、第２低電力制御モードＭＤ５では、サブフレーム毎に、走査するゲート信号線が間引かれて、ゲート信号線が飛び越し走査されている。

　すなわち、ゲート信号線Ｇ１～Ｇ１５が、３本毎に飛び越し走査され、その飛び越し走査が３回繰り返されて、全てのゲート信号線Ｇ１～Ｇ１５が走査されている。つまり、３つのサブフレームＳＦ３～ＳＦ５において、それぞれ６０Ｈｚで３つのサブフレーム画像が表示される。これによって、フレーム周波数Ｆ３がＦ３＝２０Ｈｚで、画像表示が行われている。

　ここで、サブフレームＳＦ３～ＳＦ５において、図２６（ａ）に示される間引きパターン５６が使用されると、図２０に○印を付したゲート信号線Ｇ２，Ｇ５，Ｇ８，Ｇ１１，Ｇ１４では、フレームＦＲ２とサブフレームＳＦ４とにおいて、連続して「－」極性の電圧が印加される。

　そこで、この第４実施形態では、サブフレームＳＦ３の制御モードが第１移行制御モードＭＤ２とされ、図２２に示される間引きパターン５１が使用される。その結果、サブフレームＳＦ３の○印に「＋」極性の電圧が印加される。これによって、ソース信号線Ｓ１に接続された画素電極に「－」極性の電圧が連続して印加されるのを回避している。

　なお、基本制御モードＭＤ１の最後のフレームにおいて、フレームＦＲ１のように「＋」極性の電圧が印加されていた場合には、第１移行制御モードＭＤ２の移行フレームＴＦにおいて、図２２に示される間引きパターン５１の極性が反転された間引きパターンを使用すればよい。これによって、ソース信号線Ｓ１に接続された画素電極に、「＋」極性の電圧が連続して印加されるのを回避することができる。

　サブフレームＳＦ４～ＳＦ７の制御モードは、第２低電力制御モードＭＤ５とされ、図２６（ａ）、２６（ｂ）に示される間引きパターン５６が使用される。そして、図１９を用いて説明されたように、サブフレームＳＦ１０以降の制御モードは、低電力制御モードＭＤ３とされる。

　低電力制御モードＭＤ３では、図２７（ａ）、２７（ｂ）に示される間引きパターン５７が使用される。この第４実施形態では、低電力制御モードＭＤ３における画像表示のフレーム周波数Ｆ２がＦ２＝１２Ｈｚとされている。そこで、低電力制御モードＭＤ３では、ゲート信号線Ｇ１～Ｇ１５が、５本毎に飛び越し走査され、その飛び越し走査が５回繰り返されて、全てのゲート信号線Ｇ１～Ｇ１５が走査されている。すなわち、例えば５つのサブフレームＳＦ１４～ＳＦ１８において、それぞれ６０Ｈｚで５つのサブフレーム画像が表示される。これによって、フレーム周波数Ｆ２がＦ２＝１２Ｈｚで、画像表示が行われている。

　ここで、サブフレームＳＦ６～ＳＦ８において、図２６（ｂ）に示される間引きパターン５６がそのまま使用され、サブフレームＳＦ９～ＳＦ１３において、図２７（ａ）に示される間引きパターン５７がそのまま使用されるとする。そうすると、図２０に○印を付したゲート信号線Ｇ４，Ｇ７，Ｇ９，Ｇ１２では、連続して「－」極性の電圧が印加される。同様に、図２０に○印を付したゲート信号線Ｇ５，Ｇ８，Ｇ１１では、連続して「＋」極性の電圧が印加される。

　このため、この第４実施形態では、サブフレームＳＦ８，ＳＦ９の制御モードが、第３移行制御モードＭＤ６とされる。すなわち、第３移行制御モードＭＤ６では、２個の移行フレームＴＦが使用される。そして、サブフレームＳＦ８では、図２３（ａ）に示される間引きパターン５２が使用される。これによって、ソース信号線Ｓ１に接続された画素電極に、「＋」極性の電圧が連続して印加されるのを回避している。また、サブフレームＳＦ９では、図２３（ｂ）に示される間引きパターン５３が使用される。これによって、ソース信号線Ｓ１に接続された画素電極に、「－」極性の電圧が連続して印加されるのを回避している。

　そして、図２０のサブフレームＳＦ１０～ＳＦ１３，ＳＦ１４～ＳＦ１８，ＳＦ１９～ＳＦ２３、図２１のサブフレームＳＦ２４～ＳＦ２８，ＳＦ２９～ＳＦ３３，ＳＦ３４～ＳＦ３７では、それぞれ、図２７（ａ）、２７（ｂ）に示される間引きパターン５７が交互に使用される。そして、図１９を用いて説明されたように、サブフレームＳＦ４０から第２低電力制御モードＭＤ５に復帰する。第２低電力制御モードＭＤ５では、上述のように、図２６（ａ）、２６（ｂ）に示される間引きパターン５６が使用される。

　ここで、サブフレームＳＦ３４～ＳＦ３８において、図２７（ｂ）に示される間引きパターン５７がそのまま使用され、サブフレームＳＦ３９～ＳＦ４１において、図２６（ａ）に示される間引きパターン５６がそのまま使用されるとする。そうすると、図２１に○印を付したゲート信号線Ｇ４，Ｇ７，Ｇ９，Ｇ１２では、連続して「＋」極性の電圧が印加され、図２１に○印を付したゲート信号線Ｇ５，Ｇ８，Ｇ１１では、連続して「－」極性の電圧が印加される。

　このため、この第４実施形態では、サブフレームＳＦ３８，ＳＦ３９の制御モードが、第４移行制御モードＭＤ７とされる。すなわち、第４移行制御モードＭＤ７では、２個の移行フレームＴＦが使用される。そして、サブフレームＳＦ３８では、図２４（ａ）に示される間引きパターン５４が使用される。これによって、ソース信号線Ｓ１に接続された画素電極に、「＋」極性の電圧が連続して印加されるのを回避している。また、サブフレームＳＦ３９では、図２４（ｂ）に示される間引きパターン５５が使用される。これによって、ソース信号線Ｓ１に接続された画素電極に、「－」極性の電圧が連続して印加されるのを回避している。

　第４移行制御モードＭＤ７に続くサブフレームＳＦ４０～ＳＦ４３の制御モードは、第２低電力制御モードＭＤ５とされ、図２６（ａ）、２６（ｂ）に示される間引きパターン５６が使用される。そして、図１９を用いて説明されたように、フレームＦＲ４５から基本制御モードＭＤ１に復帰し、フレーム周波数Ｆ１がＦ１＝６０Ｈｚで、ゲート信号線Ｇ１～Ｇ１５が並び順に走査される。

　ここで、サブフレームＳＦ４４において、図２６（ｂ）に示される間引きパターン５６がそのまま使用されると、図２１に○印を付したゲート信号線Ｇ２，Ｇ５，Ｇ８，Ｇ１１，Ｇ１４では、連続して「＋」極性の電圧が印加されることになる。

　そこで、この第４実施形態では、サブフレームＳＦ４４が移行フレームＴＦとして機能し、サブフレームＳＦ４４の制御モードが第２移行制御モードＭＤ４とされる。このサブフレームＳＦ４４では、図２５に示される間引きパターン５８が使用される。これによって、ソース信号線Ｓ１に接続された画素電極に、「＋」極性の電圧が連続して印加されるのを回避している。

　この第４実施形態では、サブフレームＳＦ３８の制御モードが第４移行制御モードＭＤ７とされ、サブフレームＳＦ３７が低電力制御モードＭＤ３の最後のサブフレームとされている。ここで、サブフレームＳＦ２８～ＳＦ３６が、それぞれ低電力制御モードＭＤ３の最後のサブフレームとされた場合の、適切な第４移行制御モードＭＤ７の間引きパターンを、間引きパターン保存部２３ｃに保存するようにしてもよい。これによって、第１実施形態と同様に、待機モード信号ＳＧ２がオフになるタイミングに関係なく、ソース信号線Ｓ１に接続された画素電極に、同一極性の電圧が連続して印加されるのを回避することができる。

　なお、図２６（ａ）の間引きパターン５６と、図２６（ｂ）の間引きパターン５６とは、印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。そこで、間引きパターン保存部２３ｃは、間引きパターン５６として、一方の間引きパターンのみを保存しておき、極性を交互に反転して使用するようにしてもよい。

　同様に、図２７（ａ）の間引きパターン５７と、図２７（ｂ）の間引きパターン５７とは、印加電圧の極性が異なるだけで、走査されるゲート信号線は同じになっている。そこで、間引きパターン保存部２３ｃは、間引きパターン５７として、一方の間引きパターンのみを保存しておき、極性を交互に反転して使用するようにしてもよい。

　以上のように、この第４実施形態では、制御モードとして、第１、第２、第３、第４移行制御モードＭＤ２，ＭＤ４，ＭＤ６，ＭＤ７を備える。これにより、基本制御モードＭＤ１と第２低電力制御モードＭＤ５との間と、第２低電力制御モードＭＤ５と低電力制御モードＭＤ３との間とで、それぞれフレーム周波数が変化する際に、画素電極に同一極性の電圧が連続して印加されるのを回避している。したがって、第４実施形態によれば、第１実施形態と同様に、画素電極に同一極性の電圧が連続して印加されてフリッカが発生することにより画像の表示品位が過度に低下する、という事態を防止することができる。

　また、この第４実施形態では、基本制御モードＭＤ１（フレーム周波数Ｆ１）から低電力制御モードＭＤ３（フレーム周波数Ｆ２）に移行する際に、第２低電力制御モードＭＤ５（フレーム周波数Ｆ３がＦ１＞Ｆ３＞Ｆ２）を経て移行し、低電力制御モードＭＤ３から基本制御モードＭＤ１に復帰する際に、第２低電力制御モードＭＤ５を経て復帰している。したがって、基本制御モードＭＤ１と低電力制御モードＭＤ３との間で直接移行または復帰する場合に比べて、フレーム周波数の差が小さい。このため、制御モードの切替え時に表示画像の品位が過度に低下するという事態を、防止することができる。

　なお、上記第４実施形態では、第１実施形態と同じデータ制御部３０を備え、第１実施形態と同様に構成された表示装置としている。代替的に、データ制御部３０に代えて、第２実施形態と同じデータ制御部３０ａを備え、第２実施形態と同様に構成された表示装置としてもよい。

　この表示装置では、Ｆ２＝１２Ｈｚであるため、Ｋ＝Ｆ１／Ｆ２＝５となる。したがって、この場合には、データ遅延制御部６１が備える遅延回路の段数を１段増やし、データ遅延部６２が備えるラインメモリの段数を１段増やせばよい。また、第４実施形態では、Ｆ３＝２０Ｈｚであるため、Ｋ＝Ｆ１／Ｆ３＝３となる。したがって、この場合には、データ遅延制御部６１が備える遅延回路の段数を１段減らし、データ遅延部６２が備えるラインメモリの段数を１段減らせばよい。

　上記第４実施形態において、さらに代替的に、ソース駆動回路１４に代えてソース駆動回路１４ｂを備え、画像メモリ部１６に代えて画像メモリ部１６ａを備え、第３実施形態と同様に構成された表示装置としてもよい。

　（第５実施形態）
　図２８は、第５実施形態の表示装置の制御部及び画像メモリ部の構成を示すブロック図である。図２９は、第１移行制御モード（この第５実施形態では図５のサブフレームＳＦ３）におけるセレクタ４５に入力される画像信号を説明するための概略的なタイミングチャートである。第５実施形態では、第１実施形態と同様の要素には同様の符号が付されている。

　この第５実施形態では、第１実施形態と同様に、基本制御モードのフレーム周波数Ｆ１は、Ｆ１＝６０Ｈｚであり、低電力制御モードのフレーム周波数Ｆ２は、Ｆ２＝１５Ｈｚである。以下、第１実施形態との相違点を中心に、第５実施形態が説明される。

　第５実施形態の表示装置の構成は、図１に示される第１実施形態の表示装置１とほぼ同様である。第５実施形態の表示装置は、第１実施形態の表示装置１の制御部１１に代えて制御部１１ｄを備える。

　図２８に示されるように、第５実施形態の制御部１１ｄは、同期生成部２１、移行フレーム検出部２２、間引きパターン保存部２３、セレクタ２４、低周波フレーム生成部２５、飛び越し走査制御部２６、ゲート制御部２７、ソース制御部２８、キャプチャ制御部２９、データ制御部３０ｂを備える。データ制御部３０ｂは、セレクタ４５と、ダミーデータ生成部３５とを備える。

　ダミーデータ生成部３５は、１水平走査期間（１Ｈ）分のデータを保持するメモリを備える。また、飛び越し走査制御部２６は、生成したデータイネーブル信号ＳＧ７を、さらにダミーデータ生成部３５に出力する。

　ダミーデータ生成部３５は、リード制御部３２から出力された画像信号ＳＧ１２を、データイネーブル信号ＳＧ７がオンのときに、水平同期信号Ｈｓｙｎｃに同期して、内蔵するメモリに書き込む。すなわち、データイネーブル信号ＳＧ７がオフのときは、画像信号ＳＧ１２は、ダミーデータ生成部３５のメモリに書き込まれない。

　図２９に示されるリードイネーブル信号は、ダミーデータ生成部３５のメモリに書き込まれているデータの読み出しを可能にする信号である。図２９に示されるように、リードイネーブル信号は、継続してオンにされている。このため、ダミーデータ生成部３５は、メモリに書き込まれているデータを、１水平走査期間（１Ｈ）毎に読み出し、画像信号ＳＧ１４として、セレクタ４５に出力する。

　ここで、上述のように、ダミーデータ生成部３５は、データイネーブル信号ＳＧ７がオフのときは、内蔵するメモリにデータを書き込まない。すなわち、図２９に示されるように、ゲート信号線Ｇ２，Ｇ６，Ｇ１０，Ｇ１４に対応する画像信号Ｄ２，Ｄ６，Ｄ１０，Ｄ１４は、ダミーデータ生成部３５のメモリに書き込まれない。このため、それぞれ直前に書き込まれた、ゲート信号線Ｇ１，Ｇ５，Ｇ９，Ｇ１３に対応する画像信号Ｄ１，Ｄ５，Ｄ９，Ｄ１３が、画像信号ＳＧ１４として、ダミーデータ生成部３５から読み出されて、セレクタ４５に出力される。このように、第５実施形態の表示装置でも、上記第１実施形態と同様に、直前の画像信号と同じ画像信号をダミーデータとしてソース駆動回路１４に出力することができる。

　（その他）
　上記第１～第３、第５実施形態では、低電力制御モードＭＤ３のフレーム周波数Ｆ２をＦ２＝１５Ｈｚとしている。代替的に、他の周波数としてもよい。例えば、Ｆ２＝１２Ｈｚとしてもよい。この場合には、Ｋ＝Ｆ１／Ｆ２＝５となる。したがって、第４実施形態で説明されたように、ゲート信号線を５本毎に飛び越し走査し、サブフレーム画像の生成を５回繰り返すことにより、フレーム周波数Ｆ２がＦ２＝１２Ｈｚで、１フレームの画像表示が行われる。

　上記第１～第３、第５実施形態において、低電力制御モードＭＤ３のフレーム周波数Ｆ２を他の周波数とする場合、Ｆ２＝２０Ｈｚ又はＦ２＝１２Ｈｚが好ましい。以下、その理由が説明される。

　Ｆ２＝１５Ｈｚの場合、図５から分かるように、例えばゲート信号線Ｇ１の印加電圧の極性は、サブフレームＳＦ７，ＳＦ１１，ＳＦ１５，ＳＦ１９で、確かに反転している。しかしながら、ソース駆動回路１４から出力される電圧の極性は、サブフレームＳＦ１０，ＳＦ１１、サブフレームＳＦ１４，ＳＦ１５、サブフレームＳＦ１８，ＳＦ１９において、それぞれ同一極性が連続している。したがって、この出力電圧の極性が同一極性で連続すると、これらのサブフレーム間でフリッカが発生する可能性が高くなる。

　これに対して、Ｆ２＝２０Ｈｚの場合、図２０、図２１から分かるように、例えばゲート信号線Ｇ２の印加電圧の極性は、サブフレームＳＦ４，ＳＦ７で反転し、サブフレームＳＦ４０，ＳＦ４３で反転している。さらに、ソース駆動回路１４から出力される電圧の極性も、サブフレームＳＦ５，ＳＦ６において反転し、サブフレームＳＦ４１，ＳＦ４２において反転している。

　同様に、Ｆ２＝１２Ｈｚの場合、図２０、図２１から分かるように、例えばゲート信号線Ｇ１の印加電圧の極性は、サブフレームＳＦ１４，ＳＦ１９，ＳＦ２４，ＳＦ２９，ＳＦ３４で反転している。さらに、ソース駆動回路１４から出力される電圧の極性も、サブフレームＳＦ１３，ＳＦ１４において反転し、サブフレームＳＦ１８，ＳＦ１９において反転し、サブフレームＳＦ２３，ＳＦ２４において反転している。

　Ｆ２＝２０Ｈｚの場合、Ｋ＝Ｆ１／Ｆ２＝６０／２０＝３であり、Ｆ２＝１２Ｈｚの場合、Ｋ＝Ｆ１／Ｆ２＝６０／１２＝５である。つまり、Ｋが奇数となるように第２周波数Ｆ２を決定すると、ソース駆動回路１４から出力される電圧の極性を、常に反転させることができる。したがって、Ｋが奇数となるように第２周波数Ｆ２を決定することが好ましい。

　上記第４実施形態では、第２低電力制御モードＭＤ５のフレーム周波数Ｆ３をＦ３＝２０Ｈｚとしている。代替的に、他の周波数としてもよい。例えば、Ｆ３＝３０Ｈｚとしてもよく、Ｆ３＝１５Ｈｚとしてもよい。

　上記第４実施形態では、基本制御モードＭＤ１から第２低電力制御モードＭＤ５を経て低電力制御モードＭＤ３に移行している。代替的に、基本制御モードから、第２低電力制御モード及び第３低電力制御モードを経て、低電力制御モードに移行してもよい。すなわち、例えば、フレーム周波数が６０Ｈｚの基本制御モードから、フレーム周波数が３０Ｈｚの第２低電力制御モード、フレーム周波数が２０Ｈｚの第３低電力制御モードを経て、フレーム周波数が１２Ｈｚの低電力制御モードに移行するようにしてもよい。

　上記各実施形態では、画素電極の駆動モードをカラム反転駆動モードとしているが、代替的に、フレーム反転駆動モード、またはドット反転駆動モードとしてもよい。

　なお、上述した具体的実施形態には以下の構成を有する発明が主に含まれている。

　この構成によれば、表示部は、複数のゲート信号線として、隣接するＮ本（Ｎは３以上の整数）のゲート信号線を有する。基本制御モードでは、一定期間内にゲート駆動部がＮ本のゲート信号線の全てを並び順に走査することにより、フレーム画像が表示部に表示される。低電力制御モードでは、一定期間内にゲート駆動部がＷ本（Ｗは２以上Ｎ未満の整数）のゲート信号線を走査し、ゲート信号線をＫ本（ＫはＮ／Ｗの整数）毎に飛び越し走査させることにより、サブフレーム画像が表示部に表示される。また、低電力制御モードでは、サブフレーム画像の表示がＫ回繰り返されることにより、Ｎ本のゲート信号線の全てがゲート駆動部により走査されるとともに、Ｋ個のサブフレーム画像からなるフレーム画像が表示部に表示される。第１移行制御モードでは、一定期間内にゲート駆動部がＺ１本（Ｚ１はＷ＜Ｚ１＜Ｎの整数）のゲート信号線を走査することにより、第１中間サブフレーム画像が表示部に表示される。基本制御モードから低電力制御モードに移行する際は、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する。

　ここで、基本制御モードから低電力制御モードに直接移行する場合には、一定期間内に走査されるゲート信号線の本数は、Ｎ本からＷ本に変化する。一方、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する場合には、一定期間内に走査されるゲート信号線の本数は、Ｎ本からＺ１本に変化した後、Ｚ１本からＷ本に変化する。このように、基本制御モードから第１移行制御モードを経て低電力制御モードに移行する場合には、基本制御モードから低電力制御モードに直接移行する場合に比べて、一定期間内に走査されるゲート信号線の本数の変化量が、低減される。その結果、基本制御モードから低電力制御モードへの移行時に、表示部に表示されるフレーム画像の品位が過度に低下するのを防止することができる。なお、「Ｎ本のゲート信号線」とは、表示に寄与するゲート信号線をＮ本備えることを意味しており、表示に寄与しないダミーのゲート信号線を含まない。

　上記表示装置において、前記制御部は、前記基本制御モードでは、前記フレーム画像の表示毎に、前記複数の画素電極に対する印加電圧の極性を反転させるように前記ソース駆動部を制御し、前記低電力制御モードでは、前記サブフレーム画像の表示毎に、前記複数の画素電極に対する印加電圧の極性を反転させるように前記ソース駆動部を制御し、かつ、前記第１移行制御モードでは、前記基本制御モードでの最後の電圧印加から前記第１移行制御モードでの電圧印加を経て前記低電力制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記ゲート駆動部に前記Ｚ１本のゲート信号線を走査させ、かつ前記ソース駆動部を制御することを特徴とするとしてもよい。

　この構成によれば、第１移行制御モードでは、基本制御モードでの最後の電圧印加から第１移行制御モードでの電圧印加を経て低電力制御モードでの最初の電圧印加まで、複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、ゲート駆動部がＺ１本のゲート信号線を走査し、かつソース駆動部が制御される。したがって、同一極性の電圧が連続して画素電極に印加されることが回避される。その結果、一部の画素電極に対して同一極性の電圧が連続して印加されることによって発生するフリッカ等を抑制することができる。

　上記表示装置において、前記基本制御モードでの最後の電圧印加から前記第１移行制御モードでの電圧印加を経て前記低電力制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記Ｗ，Ｋの数値に基づき設定された前記Ｚ１本のゲート信号線を表す第１間引きパターンを保存するパターン保存部をさらに備え、前記制御部は、前記第１移行制御モードでは、前記第１間引きパターンにより表される前記Ｚ１本のゲート信号線を前記ゲート駆動部に走査させるとしてもよい。

　この構成によれば、基本制御モードでの最後の電圧印加から第１移行制御モードでの電圧印加を経て低電力制御モードでの最初の電圧印加まで、複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、Ｗ，Ｋの数値に基づき設定されたＺ１本のゲート信号線を表す第１間引きパターンが、パターン保存部に保存されている。第１移行制御モードでは、第１間引きパターンにより表されるＺ１本のゲート信号線をゲート駆動部が走査する。したがって、基本制御モードでの最後の電圧印加から第１移行制御モードでの電圧印加を経て低電力制御モードでの最初の電圧印加まで、同一極性の電圧が連続して画素電極に印加されることを確実に回避することができる。

　上記表示装置において、前記制御部は、前記制御モードとして、第２移行制御モードをさらに有し、前記第２移行制御モードでは、前記一定期間内に前記ゲート駆動部にＺ２本（Ｚ２はＷ＜Ｚ２＜Ｎの整数）のゲート信号線を走査させることにより第２中間サブフレーム画像を前記表示部に表示し、前記基本制御モードから前記低電力制御モードに移行した後、前記低電力制御モードから前記基本制御モードに復帰する際は、前記低電力制御モードから前記第２移行制御モードを経て前記基本制御モードに復帰するとしてもよい。

　この構成によれば、第２移行制御モードでは、一定期間内にゲート駆動部がＺ２本（Ｚ２はＷ＜Ｚ２＜Ｎの整数）のゲート信号線を走査することにより、第２中間サブフレーム画像が表示部に表示される。低電力制御モードから基本制御モードに復帰する際は、低電力制御モードから第２移行制御モードを経て基本制御モードに復帰する。

　ここで、低電力制御モードから基本制御モードに直接復帰する場合には、一定期間内に走査されるゲート信号線の本数は、Ｗ本からＮ本に変化する。一方、低電力制御モードから第２移行制御モードを経て基本制御モードに復帰する場合には、一定期間内に走査されるゲート信号線の本数は、Ｗ本からＺ２本に変化した後、Ｚ２本からＮ本に変化する。このように、低電力制御モードから第２移行制御モードを経て基本制御モードに復帰する場合には、低電力制御モードから基本制御モードに直接復帰する場合に比べて、一定期間内に走査されるゲート信号線の本数の変化量が、低減される。その結果、低電力制御モードから基本制御モードへの復帰時に、表示部に表示されるフレーム画像の品位が過度に低下するのを防止することができる。

　上記表示装置において、前記制御部は、前記第２移行制御モードでは、前記低電力制御モードでの最後の電圧印加から前記第２移行制御モードでの電圧印加を経て前記基本制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記ゲート駆動部に前記Ｚ２本のゲート信号線を走査させ、かつ前記ソース駆動部を制御するとしてもよい。

　この構成によれば、第２移行制御モードでは、低電力制御モードでの最後の電圧印加から第２移行制御モードでの電圧印加を経て基本制御モードでの最初の電圧印加まで、複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、Ｚ２本のゲート信号線をゲート駆動部が走査し、かつソース駆動部が制御される。したがって、同一極性の電圧が連続して画素電極に印加されることが回避される。その結果、一部の画素電極に対して同一極性の電圧が連続して印加されることによって発生するフリッカ等を抑制することができる。

　上記表示装置において、前記パターン保存部は、前記低電力制御モードでの最後の電圧印加から前記第２移行制御モードでの電圧印加を経て前記基本制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記Ｗ，Ｋの数値と、前記低電力制御モードにおける最後の前記サブフレーム画像の表示時に走査されたＷ本のゲート信号線の組合せとに基づき設定された前記Ｚ２本のゲート信号線を表す第２間引きパターンをさらに保存し、前記制御部は、前記第２移行制御モードでは、前記第２間引きパターンにより表される前記Ｚ２本のゲート信号線を前記ゲート駆動部に走査させるとしてもよい。

　この構成によれば、低電力制御モードでの最後の電圧印加から第２移行制御モードでの電圧印加を経て低電力制御モードでの最初の電圧印加まで、複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、Ｗ，Ｋの数値と、低電力制御モードにおける最後のサブフレーム画像の表示時に走査されたＷ本のゲート信号線の組合せとに基づき設定されたＺ２本のゲート信号線を表す第２間引きパターンが、パターン保存部に保存されている。第２移行制御モードでは、第２間引きパターンにより表されるＺ２本のゲート信号線がゲート駆動部により走査される。したがって、低電力制御モードでの最後の電圧印加から第２移行制御モードでの電圧印加を経て基本制御モードでの最初の電圧印加まで、同一極性の電圧が連続して画素電極に印加されることを確実に回避することができる。

　上記表示装置において、前記制御部は、前記制御モードに関係なく、水平走査期間（１Ｈ）が一定となるように前記ゲート駆動部を制御するとしてもよい。

　この構成によれば、制御モードに関係なく、水平走査期間（１Ｈ）が一定となるようにゲート駆動部が制御される。したがって、低電力制御モードでは、基本制御モードに比べて低い電力で動作することができる。

　上記表示装置において、前記ゲート駆動部により走査されるゲート信号線が走査対象信号線と定義され、前記制御部は、前記ゲート信号線に対する走査の開始を指示するゲートスタート信号を前記ゲート駆動部に入力し、前記画像信号を前記ソース駆動部に入力し、前記移行制御モード及び前記低電力制御モードの少なくとも一方では、対応する前記画像信号が選択中の前記走査対象信号線に入力されるように、前記垂直同期信号から所定の遅延時間後に前記ゲートスタート信号を前記ゲート駆動部に入力し、かつ、前記画像信号を期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延させて前記ソース駆動部に入力するとしてもよい。

　この構成によれば、制御部によって、ゲート信号線に対する走査の開始を指示するゲートスタート信号が、ゲート駆動部に入力される。制御部によって、画像信号が、ソース駆動部に入力される。移行制御モード及び低電力制御モードの少なくとも一方では、対応する画像信号が選択中の走査対象信号線に入力されるように、制御部によって、垂直同期信号から所定の遅延時間後に、ゲートスタート信号がゲート駆動部に入力され、かつ、画像信号が、期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延されて、ソース駆動部に入力される。したがって、移行制御モード及び低電力制御モードの少なくとも一方において、ゲート信号線に対応する画像信号が、適切に入力されることとなる。

　上記表示装置において、前記制御部は、前記移行制御モード及び前記低電力制御モードの少なくとも一方では、前記ゲートスタート信号を前記ゲート駆動部に入力するタイミングを、前記基本制御モードよりも、少なくとも期間（Ｋ－１）Ｈ遅延させ、かつ、前記垂直同期信号の後、最初に前記ソース駆動部に入力された前記画像信号が、入力時点から期間ＫＨの経過後に前記ソース駆動部から出力されるように、前記ソース駆動部を制御するとしてもよい。

　この構成によれば、制御部によって、移行制御モード及び低電力制御モードの少なくとも一方では、基本制御モードよりも、少なくとも期間（Ｋ－１）Ｈ遅延されて、ゲートスタート信号がゲート駆動部に入力される。また、制御部によって、移行制御モード及び低電力制御モードの少なくとも一方では、垂直同期信号の後、最初にソース駆動部に入力された画像信号が、入力時点から期間ＫＨの経過後にソース駆動部から出力されるように、ソース駆動部が制御される。したがって、移行制御モード及び低電力制御モードの少なくとも一方において、垂直同期信号の後の最初の画像信号は、対応するゲート信号線に適切に入力されることとなる。

　上記表示装置において、前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、前記ソース駆動部は、前記制御部から前記走査対象信号線に対応する画像信号が入力されると、入力された画像信号に基づく電圧を、前記画像信号に対応する前記画素電極に前記ソース信号線を介して出力し、前記制御部は、前記第１移行制御モードでは、選択中の走査対象信号線が、１回前の走査対象信号線からＬ本目（Ｌは１以上Ｋ以下の整数）の場合には、選択中の走査対象信号線に対応する画像信号を期間（Ｋ－Ｌ）Ｈ遅延させて前記ソース駆動部に入力するとしてもよい。

　この構成によれば、制御部によって、ソース駆動部に、ソース駆動部の動作タイミングを制御するためのラッチタイミング信号が繰り返し入力され、かつ、ラッチタイミング信号の入力に同期して画像信号が入力される。ソース駆動部によって、ラッチタイミング信号の入力に同期して入力された画像信号に基づく電圧が、次のラッチタイミング信号の入力に同期して、ソース信号線を介して出力される。制御部から走査対象信号線に対応する画像信号がソース駆動部に入力されると、入力された画像信号に基づく電圧が、ソース駆動部から、画像信号に対応する画素電極にソース信号線を介して出力される。第１移行制御モードでは、選択中の走査対象信号線が、１回前の走査対象信号線からＬ本目（Ｌは１以上Ｋ以下の整数）の場合には、選択中の走査対象信号線に対応する画像信号が、期間（Ｋ－Ｌ）Ｈ遅延されてソース駆動部に入力される。したがって、走査対象信号線のライン間隔に適切なタイミングで、選択中の走査対象信号線に対応する画像信号が、ソース駆動部に入力される。その結果、入力された画像信号に基づく電圧を、適切なタイミングで、ソース駆動部から出力することができる。

　上記表示装置において、前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、前記制御部は、前記第１移行制御モードでは、前記ソース駆動部に入力する前記ラッチタイミング信号の間隔を、前記ゲート信号線に前記ゲート信号を出力する走査のライン間隔に応じて（１～Ｋ）Ｈの範囲で変更し、垂直同期信号からＪ回目（Ｊは２以上の整数）のラッチタイミング信号と（Ｊ＋１）回目のラッチタイミング信号との間隔がＰＨ（Ｐは１以上Ｋ以下の整数）である場合に、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立するとしてもよい。

　但し、Ｉ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部に入力される前記画像信号に対応するゲート信号線の副走査方向順に数えた番号であり、Ｏ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部から出力される前記電圧に対応するゲート信号線の副走査方向順に数えた番号である。

　この構成によれば、制御部によって、ソース駆動部に、ソース駆動部の動作タイミングを制御するためのラッチタイミング信号が繰り返し入力され、かつ、ラッチタイミング信号の入力に同期して画像信号が入力される。ソース駆動部によって、ラッチタイミング信号の入力に同期して入力された画像信号に基づく電圧が、次のラッチタイミング信号の入力に同期して、ソース信号線を介して出力される。制御部によって、第１移行制御モードでは、ソース駆動部に入力するラッチタイミング信号の間隔が、ゲート信号線にゲート信号を出力する走査のライン間隔に応じて（１～Ｋ）Ｈの範囲で変更される。垂直同期信号からＪ回目（Ｊは２以上の整数）のラッチタイミング信号と（Ｊ＋１）回目のラッチタイミング信号との間隔がＰＨ（Ｐは１以上Ｋ以下の整数）である場合に、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立する。但し、Ｉ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期してソース駆動部に入力される画像信号に対応するゲート信号線の副走査方向順に数えた番号であり、Ｏ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期してソース駆動部から出力される電圧に対応するゲート信号線の副走査方向順に数えた番号である。

　したがって、ゲート信号線を走査するライン間隔に適切なタイミングで、ラッチタイミング信号の間隔が制御される。その結果、ラッチタイミング信号と同期してソース駆動部に入力される画像信号に対応するゲート信号線と、ラッチタイミング信号と同期してソース駆動部から出力される電圧に対応するゲート信号線とを、適切に制御することが可能になる。

　上記表示装置において、前記制御部は、前記第１移行制御モードでは、前記ゲート駆動部が、Ｎ本の前記ゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応して前記ソース駆動部から出力された電圧を、期間ＶＨの間、前記ソース駆動部から継続して出力させるとしてもよい。

　この構成によれば、第１移行制御モードでは、ゲート駆動部が、Ｎ本のゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、制御部によって、第Ｕ本目のゲート信号線の走査に対応してソース駆動部から出力された電圧が、期間ＶＨの間、ソース駆動部から継続して出力される。

　したがって、ゲート信号線が走査されない（Ｖ－１）水平走査期間（Ｖ－１）Ｈの間、ソース駆動部から出力される電圧は変化しない。このため、ゲート信号線が走査されない水平走査期間に、ソース駆動部において不要な充放電が発生しない。その結果、消費電力が過度に増大するのを抑制することができる。

　上記表示装置において、前記制御部は、前記第１移行制御モードでは、前記ゲート駆動部により走査されない前記ゲート信号線に対応する水平走査期間の間、直前に前記ゲート駆動部により走査された前記ゲート信号線に対応する水平走査期間に前記ソース駆動部から出力された電圧を、継続して前記ソース駆動部から出力させるとしてもよい。

　この構成によれば、制御部によって、第１移行制御モードでは、ゲート駆動部により走査されないゲート信号線に対応する水平走査期間の間、直前にゲート駆動部により走査されたゲート信号線に対応する水平走査期間にソース駆動部から出力された電圧が、継続してソース駆動部から出力される。したがって、走査されないゲート信号線に対応する水平走査期間の間、ソース駆動部において、不要な充放電が発生しない。その結果、消費電力が過度に増大するのを抑制することができる。

　上記表示装置において、前記各画像信号を保存する画像保存部をさらに備え、前記制御部は、外部から入力される前記各画像信号により表されるフレーム画像が静止画を表す場合には、前記各画像信号を前記画像保存部に保存して、前記基本制御モードから前記低電力制御モードに移行し、前記低電力制御モードでは、前記画像保存部に保存された前記各画像信号を読み出し、読み出された前記各画像信号に基づき、前記静止画を表す前記フレーム画像を前記表示部に表示し、かつ、前記第１移行制御モードでは、走査されない前記ゲート信号線に対応する水平走査期間には、直前に走査された前記ゲート信号線に対応する水平走査期間に前記画像保存部から読み出した前記画像信号を再び読み出して、該再び読み出された前記画像信号に基づく電圧を前記ソース駆動部から出力させるとしてもよい。

　この構成によれば、外部から入力される各画像信号により表されるフレーム画像が静止画を表す場合には、制御部によって、各画像信号が画像保存部に保存されて、基本制御モードから低電力制御モードに移行する。低電力制御モードでは、制御部によって、画像保存部に保存された各画像信号が読み出され、読み出された各画像信号に基づき、静止画を表すフレーム画像が表示部に表示される。第１移行制御モードでは、走査されないゲート信号線に対応する水平走査期間には、制御部によって、直前に走査されたゲート信号線に対応する水平走査期間に画像保存部から読み出された画像信号が再び読み出されて、該再び読み出された画像信号に基づく電圧が、ソース駆動部から出力される。

　このため、画像保存部から画像信号を再び読み出すだけの簡易な構成で、走査されないゲート信号線に対応する水平走査期間に、直前に走査されたゲート信号線に対応する水平走査期間にソース駆動部から出力された電圧を、継続してソース駆動部から出力することができる。

　フレーム画像を表示する表示部を備える表示装置において、表示部に表示される画像の品位が過度に低下するのを防止することが可能な表示装置として有用である。

Claims

　複数のソース信号線と、複数のゲート信号線と、前記複数のソース信号線及び前記複数のゲート信号線にそれぞれ接続された複数の画素電極とを有し、前記複数の画素電極の各々に対応する画像信号により表されるフレーム画像を、垂直同期信号毎に表示する表示部と、
　前記各画像信号に基づく電圧を前記各画像信号に対応する前記複数の画素電極に対して前記ソース信号線を介してそれぞれ印加するソース駆動部と、
　前記複数のゲート信号線に対してゲート信号をそれぞれ出力することにより前記複数のゲート信号線を走査するゲート駆動部と、
　前記フレーム画像を前記表示部に表示する制御モードとして、基本制御モードと低電力制御モードとを有し、かつ、前記制御モードにしたがって前記ソース駆動部及び前記ゲート駆動部を制御する制御部と
を備え、
　前記表示部は、前記複数のゲート信号線として、隣接するＮ本（Ｎは３以上の整数）のゲート信号線を有し、
　前記制御部は、前記基本制御モードでは、
　一定期間内に前記ゲート駆動部に前記Ｎ本のゲート信号線の全てを並び順に走査させることにより前記フレーム画像を前記表示部に表示し、
　前記制御部は、前記低電力制御モードでは、
　前記ゲート駆動部に、前記一定期間内にＷ本（Ｗは２以上Ｎ未満の整数）のゲート信号線を走査させ、前記ゲート信号線をＫ本（ＫはＮ／Ｗの整数）毎に飛び越し走査させることによりサブフレーム画像を前記表示部に表示し、かつ、
　前記サブフレーム画像の表示をＫ回繰り返すことにより、前記Ｎ本のゲート信号線の全てを前記ゲート駆動部に走査させるとともに、Ｋ個の前記サブフレーム画像からなる前記フレーム画像を前記表示部に表示し、
　前記制御部は、
　前記制御モードとして、第１移行制御モードをさらに有し、
　前記第１移行制御モードでは、前記一定期間内に前記ゲート駆動部にＺ１本（Ｚ１はＷ＜Ｚ１＜Ｎの整数）のゲート信号線を走査させることにより、第１中間サブフレーム画像を前記表示部に表示し、
　前記基本制御モードから前記低電力制御モードに移行する際は、前記基本制御モードから前記第１移行制御モードを経て前記低電力制御モードに移行することを特徴とする表示装置。
　前記制御部は、
　前記基本制御モードでは、前記フレーム画像の表示毎に、前記複数の画素電極に対する印加電圧の極性を反転させるように前記ソース駆動部を制御し、
　前記低電力制御モードでは、前記サブフレーム画像の表示毎に、前記複数の画素電極に対する印加電圧の極性を反転させるように前記ソース駆動部を制御し、かつ、
　前記第１移行制御モードでは、前記基本制御モードでの最後の電圧印加から前記第１移行制御モードでの電圧印加を経て前記低電力制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記ゲート駆動部に前記Ｚ１本のゲート信号線を走査させ、かつ前記ソース駆動部を制御することを特徴とする請求項１に記載の表示装置。
　前記基本制御モードでの最後の電圧印加から前記第１移行制御モードでの電圧印加を経て前記低電力制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記Ｗ，Ｋの数値に基づき設定された前記Ｚ１本のゲート信号線を表す第１間引きパターンを保存するパターン保存部をさらに備え、
　前記制御部は、前記第１移行制御モードでは、前記第１間引きパターンにより表される前記Ｚ１本のゲート信号線を前記ゲート駆動部に走査させることを特徴とする請求項２に記載の表示装置。
　前記制御部は、
　前記制御モードとして、第２移行制御モードをさらに有し、
　前記第２移行制御モードでは、前記一定期間内に前記ゲート駆動部にＺ２本（Ｚ２はＷ＜Ｚ２＜Ｎの整数）のゲート信号線を走査させることにより第２中間サブフレーム画像を前記表示部に表示し、
　前記基本制御モードから前記低電力制御モードに移行した後、前記低電力制御モードから前記基本制御モードに復帰する際は、前記低電力制御モードから前記第２移行制御モードを経て前記基本制御モードに復帰することを特徴とする請求項３に記載の表示装置。
　前記制御部は、前記第２移行制御モードでは、前記低電力制御モードでの最後の電圧印加から前記第２移行制御モードでの電圧印加を経て前記基本制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記ゲート駆動部に前記Ｚ２本のゲート信号線を走査させ、かつ前記ソース駆動部を制御することを特徴とする請求項４に記載の表示装置。
　前記パターン保存部は、前記低電力制御モードでの最後の電圧印加から前記第２移行制御モードでの電圧印加を経て前記基本制御モードでの最初の電圧印加まで、前記複数の画素電極に対する印加電圧の極性が電圧印加毎に反転するように、前記Ｗ，Ｋの数値と、前記低電力制御モードにおける最後の前記サブフレーム画像の表示時に走査されたＷ本のゲート信号線の組合せとに基づき設定された前記Ｚ２本のゲート信号線を表す第２間引きパターンをさらに保存し、
　前記制御部は、前記第２移行制御モードでは、前記第２間引きパターンにより表される前記Ｚ２本のゲート信号線を前記ゲート駆動部に走査させることを特徴とする請求項５に記載の表示装置。
　前記制御部は、前記制御モードに関係なく、水平走査期間（１Ｈ）が一定となるように前記ゲート駆動部を制御することを特徴とする請求項１～６のいずれか１項に記載の表示装置。
　前記ゲート駆動部により走査されるゲート信号線が走査対象信号線と定義され、
　前記制御部は、
　前記ゲート信号線に対する走査の開始を指示するゲートスタート信号を前記ゲート駆動部に入力し、
　前記画像信号を前記ソース駆動部に入力し、
　前記移行制御モード及び前記低電力制御モードの少なくとも一方では、対応する前記画像信号が選択中の前記走査対象信号線に入力されるように、前記垂直同期信号から所定の遅延時間後に前記ゲートスタート信号を前記ゲート駆動部に入力し、かつ、前記画像信号を期間ＣＨ（Ｃは０≦Ｃ≦（Ｋ－１）の整数）遅延させて前記ソース駆動部に入力することを特徴とする請求項７に記載の表示装置。
　前記制御部は、前記移行制御モード及び前記低電力制御モードの少なくとも一方では、
　前記ゲートスタート信号を前記ゲート駆動部に入力するタイミングを、前記基本制御モードよりも、少なくとも期間（Ｋ－１）Ｈ遅延させ、かつ、
　前記垂直同期信号の後、最初に前記ソース駆動部に入力された前記画像信号が、入力時点から期間ＫＨの経過後に前記ソース駆動部から出力されるように、前記ソース駆動部を制御することを特徴とする請求項８に記載の表示装置。
　前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、
　前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、
　前記ソース駆動部は、前記制御部から前記走査対象信号線に対応する画像信号が入力されると、入力された画像信号に基づく電圧を、前記画像信号に対応する前記画素電極に前記ソース信号線を介して出力し、
　前記制御部は、前記第１移行制御モードでは、選択中の走査対象信号線が、１回前の走査対象信号線からＬ本目（Ｌは１以上Ｋ以下の整数）の場合には、選択中の走査対象信号線に対応する画像信号を期間（Ｋ－Ｌ）Ｈ遅延させて前記ソース駆動部に入力することを特徴とする請求項８に記載の表示装置。
　前記制御部は、前記ソース駆動部に、前記ソース駆動部の動作タイミングを制御するためのラッチタイミング信号を繰り返し入力し、かつ、前記ラッチタイミング信号の入力に同期して前記画像信号を入力し、
　前記ソース駆動部は、前記ラッチタイミング信号の入力に同期して入力された前記画像信号に基づく電圧を、次の前記ラッチタイミング信号の入力に同期して、前記ソース信号線を介して出力し、
　前記制御部は、前記第１移行制御モードでは、前記ソース駆動部に入力する前記ラッチタイミング信号の間隔を、前記ゲート信号線に前記ゲート信号を出力する走査のライン間隔に応じて（１～Ｋ）Ｈの範囲で変更し、
　垂直同期信号からＪ回目（Ｊは２以上の整数）のラッチタイミング信号と（Ｊ＋１）回目のラッチタイミング信号との間隔がＰＨ（Ｐは１以上Ｋ以下の整数）である場合に、Ｉ（Ｊ）＝Ｏ（Ｊ）＋Ｐの関係が成立することを特徴とする請求項７に記載の表示装置。
　但し、Ｉ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部に入力される前記画像信号に対応するゲート信号線の副走査方向順に数えた番号であり、Ｏ（Ｊ）は、Ｊ回目のラッチタイミング信号と同期して前記ソース駆動部から出力される前記電圧に対応するゲート信号線の副走査方向順に数えた番号である。
　前記制御部は、前記第１移行制御モードでは、前記ゲート駆動部が、Ｎ本の前記ゲート信号線のうちの第Ｕ本目（Ｕは１以上Ｎ未満の整数）のゲート信号線を走査した後、次に第（Ｕ＋Ｖ）本目（Ｖは１以上Ｋ以下の整数）のゲート信号線を走査する場合には、第Ｕ本目のゲート信号線の走査に対応して前記ソース駆動部から出力された電圧を、期間ＶＨの間、前記ソース駆動部から継続して出力させることを特徴とする請求項７に記載の表示装置。
　前記制御部は、前記第１移行制御モードでは、前記ゲート駆動部により走査されない前記ゲート信号線に対応する水平走査期間の間、直前に前記ゲート駆動部により走査された前記ゲート信号線に対応する水平走査期間に前記ソース駆動部から出力された電圧を、継続して前記ソース駆動部から出力させることを特徴とする請求項７に記載の表示装置。
　前記各画像信号を保存する画像保存部をさらに備え、
　前記制御部は、
　外部から入力される前記各画像信号により表されるフレーム画像が静止画を表す場合には、前記各画像信号を前記画像保存部に保存して、前記基本制御モードから前記低電力制御モードに移行し、
　前記低電力制御モードでは、前記画像保存部に保存された前記各画像信号を読み出し、
読み出された前記各画像信号に基づき、前記静止画を表す前記フレーム画像を前記表示部に表示し、かつ、
　前記第１移行制御モードでは、走査されない前記ゲート信号線に対応する水平走査期間には、直前に走査された前記ゲート信号線に対応する水平走査期間に前記画像保存部から読み出した前記画像信号を再び読み出して、該再び読み出された前記画像信号に基づく電圧を前記ソース駆動部から出力させることを特徴とする請求項１３に記載の表示装置。