JP2008268436A - 液晶表示装置 - Google Patents
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Abstract
【課題】 ブリンキング駆動においてフリッカの発生を抑制することのできる液晶表示装置を提供する。
【解決手段】 複数の液晶画素を有する表示パネルDPと、前記表示パネルを照明する照明光源部BLと、入力される映像信号DIの1フレーム期間よりも短い1表示フレーム期間内で、前記映像信号に対応した階調表示及び前記映像信号に対応しない非階調表示を行う液晶表示部(13、XD,DP)と、前記階調表示及び非階調表示それぞれの周期に対応して前記照明光源部を点灯、消灯させる光源制御部(14,LD)と、前記入力される映像信号を前記階調表示に対応する周期で前記液晶表示部に出力する入出力制御部17cとを有する液晶表示装置である。
【選択図】図1
【解決手段】 複数の液晶画素を有する表示パネルDPと、前記表示パネルを照明する照明光源部BLと、入力される映像信号DIの1フレーム期間よりも短い1表示フレーム期間内で、前記映像信号に対応した階調表示及び前記映像信号に対応しない非階調表示を行う液晶表示部(13、XD,DP)と、前記階調表示及び非階調表示それぞれの周期に対応して前記照明光源部を点灯、消灯させる光源制御部(14,LD)と、前記入力される映像信号を前記階調表示に対応する周期で前記液晶表示部に出力する入出力制御部17cとを有する液晶表示装置である。
【選択図】図1
Description
本発明は、例えば1表示フレーム期間毎に映像信号に対応した階調表示および映像信号に対応しない黒または特定の中間調となる非階調表示を表示パネルに行わせ、これら階調表示および非階調表示にそれぞれ対応してバックライトを点滅させる液晶表示装置に関する。
液晶表示装置は、コンピュータ、カーナビゲーションシステム、あるいはテレビ受信機等の表示装置として広く利用されている。液晶表示装置は、一般に複数の液晶画素のマトリクスアレイを含む液晶表示パネル、この液晶表示パネルを照明するバックライト、並びにこれら表示パネルおよびバックライトを制御する表示制御回路を有する。液晶表示パネルはアレイ基板および対向基板間に液晶層を挟持した構造である。
アレイ基板は略マトリクス状に配置される複数の画素電極、複数の画素電極の行に沿って配置される複数のゲート線、複数の画素電極の列に沿って配置される複数のソース線、複数のゲート線および複数のソース線の交差位置近傍に配置される複数のスイッチング素子を有する。各スイッチング素子は例えば薄膜トランジスタ(TFT)からなり、1ゲート線が駆動されたときに導通して1ソース線の電位を1画素電極に印加する。対向基板には、アレイ基板に配置された複数の画素電極に対向するように共通電極が設けられる。一対の画素電極および共通電極はこれら電極間に位置する液晶層の一部である画素領域と共に画素を構成し、画素領域において液晶分子配列を画素電極および共通電極間の電界によって制御する。表示制御回路は複数のゲート線を駆動するゲートドライバ、複数のソース線を駆動するソースドライバ、並びにこれらゲートドライバ、ソースドライバ、およびバックライトを制御するコントローラ回路等を含む。
液晶表示装置が主に動画を表示するテレビ受信機用である場合、液晶分子が良好な応答性を示すOCBモードの液晶表示パネルが用いられている(特許文献1を参照)。この液晶表示パネルでは、液晶が画素電極および共通電極上で互いに平行にラビングされた配向膜によって電源投入前においてほとんど寝ているスプレー配向になる。液晶表示パネルは、電源投入に伴う初期化処理で印加する比較的強い電界によりこれら液晶をスプレー配向からベンド配向に転移させてから表示動作を行う。
液晶が電源投入前にスプレー配向となる理由は、スプレー配向が液晶駆動電圧の無印加状態でエネルギー的にベンド配向よりも安定であるためである。このような液晶は一旦ベンド配向に転移しても、スプレー配向のエネルギーとベンド配向のエネルギーとが拮抗するレベル以下の電圧印加状態や電圧無印加状態が長期間続く場合に再びスプレー配向に逆転移してしまうという性質を有する。スプレー配向では、視野角特性がベンド配向に対して大きく異なることから表示異常となる。
従来、ベンド配向からスプレー配向への逆転移を防止するため、例えば1フレームの画像を表示するフレーム期間の一部で大きな電圧を液晶に印加する駆動方式がとられている。ノーマリホワイトの液晶表示パネルでは、この電圧が黒表示となる画素電圧に相当するため、黒挿入駆動と呼ばれる。
液晶表示パネルは画像データの更新まで表示状態を保持するホールド型表示デバイスであることから、動画表示において観察者の視覚に生じる網膜残像の影響から物体の動きを滑らかに見せることが難しい。上述の黒挿入駆動は画素輝度を擬似的に離散的な疑似インパルス応答の波形にして網膜残像をクリアすることになるため、観察者の視覚によって低下する動画視認性の改善に有効である。
特開2002−202491号公報
ところで、バックライトは階調表示期間に点灯し黒挿入期間に消灯するブリンキング(点滅)駆動とすることができる。このブリンキング駆動を行った場合において、常時点灯する通常のバックライト駆動方式と比べて、フリッカが強く認識されることが指摘されている。
フリッカは、画像が点滅等することによりチラツキを感じさせる現象であり、一般に、その点滅周波数が高くなると認識されにくくなることが知られている。しかし、ブリンキング駆動時では、バックライトの消灯期間が長いため、画像の明暗のコントラストが強くなり、この結果、高い周波数で点滅した場合においてもフリッカが認識されると考えられる。通常、60Hzのフリッカは認識されないとされているが、本発明のように明確にON−OFFする場合には60Hzでもフリッカは認識され、高周波化することが望ましい。
フリッカは、画像が点滅等することによりチラツキを感じさせる現象であり、一般に、その点滅周波数が高くなると認識されにくくなることが知られている。しかし、ブリンキング駆動時では、バックライトの消灯期間が長いため、画像の明暗のコントラストが強くなり、この結果、高い周波数で点滅した場合においてもフリッカが認識されると考えられる。通常、60Hzのフリッカは認識されないとされているが、本発明のように明確にON−OFFする場合には60Hzでもフリッカは認識され、高周波化することが望ましい。
本発明は、かかる事情に鑑みてなされたものであって、ブリンキング駆動においてフリッカの発生を抑制することのできる液晶表示装置を提供することを目的とする。
上記課題を解決するための本発明に係る液晶表示装置は、複数の液晶画素を有する表示パネルと、前記表示パネルを照明する照明光源部と、入力される映像信号の1入力フレーム期間よりも短い期間内で、前記映像信号に対応した階調表示及び前記映像信号に対応しない非階調表示を行う液晶表示部と、前記階調表示及び非階調表示それぞれの周期に対応して前記照明光源部を点灯、消灯させる光源制御部と、前記入力される映像信号を前記階調表示に対応する周期で前記液晶表示部に出力する入出力制御部とを有する。
本発明の液晶表示装置によれば、ブリンキング駆動においてフリッカの発生を抑制することができる。
以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。
図1は、この液晶表示装置の概略の回路構成を示す図である。
液晶表示装置は液晶表示パネルDP、表示パネルDPを照明するバックライトBL、表示パネルDPおよびバックライトBLを制御する表示制御回路CNTを備える。
液晶表示装置は液晶表示パネルDP、表示パネルDPを照明するバックライトBL、表示パネルDPおよびバックライトBLを制御する表示制御回路CNTを備える。
液晶表示パネルDPは一対の電極基板であるアレイ基板1および対向基板2間に液晶層3を挟持した構造である。液晶層3は、例えばノーマリホワイトの表示動作のために予めスプレー配向からベンド配向に転移されると共にベンド配向からスプレー配向への逆転移が周期的に印加され黒表示となる電圧により阻止される液晶を液晶材料として含む。
表示制御回路CNTは、アレイ基板1および対向基板2から液晶層3に印加される液晶駆動電圧により液晶表示パネルDPの透過率を制御する。スプレー配向からベンド配向への転移は電源投入時に表示制御回路CNTにより行われる所定の初期化処理で比較的大きな電界を液晶に印加することにより得られる。
アレイ基板1では、複数の画素電極PEが透明絶縁基板GL上において略マトリクス状に配置される。また、複数のゲート線Y(Y1〜Ym)が複数の画素電極PEの行に沿って配置され、複数のソース線X(X1〜Xn)が複数の画素電極PEの列に沿って配置される。
アレイ基板1では、複数の画素電極PEが透明絶縁基板GL上において略マトリクス状に配置される。また、複数のゲート線Y(Y1〜Ym)が複数の画素電極PEの行に沿って配置され、複数のソース線X(X1〜Xn)が複数の画素電極PEの列に沿って配置される。
これらゲート線Yおよびソース線Xの交差位置近傍には、複数の画素スイッチング素子Wが配置される。各画素スイッチング素子Wは例えばゲートがゲート線Yに接続され、ソース−ドレインパスがソース線Xおよび画素電極PE間に接続される薄膜トランジスタからなり、対応ゲート線Yを介して駆動されたときに対応ソース線Xおよび対応画素電極PE間で導通する。
各画素電極PEおよび共通電極CEは例えばITO等の透明電極材料からなり、それぞれ配向膜ALで覆われ、画素電極PEおよび共通電極CEからの電界に対応した液晶分子配列に制御される液晶層3の一部である画素領域と共に液晶画素PXを構成する。
複数の液晶画素PXは各々画素電極PEおよび共通電極CE間に液晶容量CLCを有する。複数の補助容量線C1〜Cmは各々対応行の液晶画素PXの画素電極PEに容量結合して補助容量Csを構成する。補助容量Csは画素スイッチング素子Wの寄生容量に対して十分大きな容量値を有する。
表示制御回路CNTは、ゲートドライバYD、ソースドライバXD、バックライト駆動部LD、駆動用電圧発生回路4、およびコントローラ回路5を備える。
ゲートドライバYDは、複数のスイッチング素子Wを行単位に導通させるように複数のゲート線Y1〜Ymを順次駆動する。ソースドライバXDは、各行のスイッチング素子Wが対応ゲート線Yの駆動によって導通する期間において画素電圧Vsを複数のソース線X1〜Xnにそれぞれ出力する。バックライト駆動部LDは、バックライトBLを駆動する。駆動用電圧発生回路4は、表示パネルDPの駆動用電圧を発生する。コントローラ回路5は、ゲートドライバYD、ソースドライバXDおよびバックライト駆動部(LEDドライバ)LDを制御する。
ゲートドライバYDは、複数のスイッチング素子Wを行単位に導通させるように複数のゲート線Y1〜Ymを順次駆動する。ソースドライバXDは、各行のスイッチング素子Wが対応ゲート線Yの駆動によって導通する期間において画素電圧Vsを複数のソース線X1〜Xnにそれぞれ出力する。バックライト駆動部LDは、バックライトBLを駆動する。駆動用電圧発生回路4は、表示パネルDPの駆動用電圧を発生する。コントローラ回路5は、ゲートドライバYD、ソースドライバXDおよびバックライト駆動部(LEDドライバ)LDを制御する。
駆動用電圧発生回路4は、補助容量線Cに印加される補償電圧Veを発生する補償電圧発生回路6を含む容量結合駆動を含んでも良い。また、ソースドライバXDによって用いられる所定数の階調基準電圧VREFを発生する階調基準電圧発生回路7、および対向電極CTに印加されるコモン電圧Vcomを発生するコモン電圧発生回路8を含む。
コントローラ回路5は、周波数変換回路10、垂直タイミング制御回路11、水平タイミング制御回路12、フレーム回路17、画像データ変換回路13、およびバックライト制御回路14を含む。
周波数変換回路10は、外部信号源SSから入力される同期信号SYNC’の周波数を所定周波数の信号に変換した新たな同期信号SYNC(VSYNC,DE)を生成する。
垂直タイミング制御回路11は、周波数変換回路10から入力される同期信号SYNC(VSYNC,DE)に基づいてゲートドライバYDなどに対する制御信号CTYを発生する。水平タイミング制御回路12は、周波数変換回路10から入力される同期信号SYNC(VSYNC,DE)に基づいてソースドライバXDに対する制御信号CTXを発生する。
垂直タイミング制御回路11は、周波数変換回路10から入力される同期信号SYNC(VSYNC,DE)に基づいてゲートドライバYDなどに対する制御信号CTYを発生する。水平タイミング制御回路12は、周波数変換回路10から入力される同期信号SYNC(VSYNC,DE)に基づいてソースドライバXDに対する制御信号CTXを発生する。
フレーム回路17は、複数の画素PXに対して外部信号源SSから入力される画像データDIを一時保存すると共に、所定タイミングで画像データ変換回路13に出力する。
画像データ変換回路13は、フレーム回路17から入力される画像データについて例えば黒挿入2倍速変換を行う。バックライト制御回路14は、垂直タイミング制御回路11から出力される制御信号CTYに基づいてバックライト駆動部(LEDドライバ)LDを制御する。
画像データ変換回路13は、フレーム回路17から入力される画像データについて例えば黒挿入2倍速変換を行う。バックライト制御回路14は、垂直タイミング制御回路11から出力される制御信号CTYに基づいてバックライト駆動部(LEDドライバ)LDを制御する。
画像データは複数の液晶画素PXに対する複数の画素データDIからなり、1表示フレーム期間(垂直走査期間V)毎に更新される。制御信号CTYはゲートドライバYDに供給され、制御信号CTXは画像データ変換回路13から変換結果として得られる画素データDOと共にソースドライバXDに供給される。制御信号CTYは上述のように順次複数のゲート線Yを駆動する動作をゲートドライバYDに行わせるために用いられ、制御信号CTXは画像データ変換回路13の変換結果として1行分の液晶画素PX単位に得られ直列に出力される画素データDOを複数のソース線Xにそれぞれ割り当てると共に出力極性を指定する動作をソースドライバXDに行わせるために用いられる。
ゲートドライバYDはゲート線Yを選択するために例えばシフトレジスタ回路を用いて構成される。ここで、ゲートパルスは、黒挿入用と階調表示用の2種を出力する。
この場合、制御信号CTYは、第1スタート信号(階調表示開始信号)STHA、第2スタート信号(黒挿入開始信号)STHB、クロック信号、および出力イネーブル信号等を含む。
第1スタート信号(階調表示開始信号)STHAは、階調表示開始タイミングを制御する。第2スタート信号(黒挿入開始信号)STHBは、黒挿入開始タイミングを制御する。クロック信号は、シフトレジスタ回路においてこれらスタート信号STHA,STHBをシフトさせる。出力イネーブル信号は、スタート信号STHA,STHBの保持位置に対応してシフトレジスタ回路によって所定数ずつ順次または一緒に選択されるゲート線Y1〜Ymへの駆動信号の出力を制御する。
他方、制御信号CTXはスタート信号、クロック信号、ロード信号、および極性信号等を含む。
ゲートドライバYDは制御信号CTYの制御により1フレーム期間において2組のゲート線Y1〜Ymを階調表示用および黒挿入用に順次選択し、各行の画素スイッチング素子Wを1水平走査期間Hだけ導通させる駆動信号としてオン電圧を選択ゲート線Yに供給する。画像データ変換回路13が黒挿入2倍速変換を行う場合、1行分の入力画素データDIが1H毎に出力画素データDOとなる1行分の黒挿入用固定画素データBおよび1行分の階調表示用可変画素データSに変換される。
ゲートドライバYDは制御信号CTYの制御により1フレーム期間において2組のゲート線Y1〜Ymを階調表示用および黒挿入用に順次選択し、各行の画素スイッチング素子Wを1水平走査期間Hだけ導通させる駆動信号としてオン電圧を選択ゲート線Yに供給する。画像データ変換回路13が黒挿入2倍速変換を行う場合、1行分の入力画素データDIが1H毎に出力画素データDOとなる1行分の黒挿入用固定画素データBおよび1行分の階調表示用可変画素データSに変換される。
階調表示用可変画素データSは画素データDIと同じ階調値であり、黒挿入用固定画素データBは黒表示の階調値である。1行分の黒挿入用固定画素データBおよび1行分の階調表示用可変画素データSの各々はそれぞれH/2期間において画像データ変換回路13から直列に出力される。ソースドライバXDは上述の階調基準電圧発生回路7から供給される所定数の階調基準電圧VREFを参照してこれら画素データB,Sをそれぞれ画素電圧Vsに変換し、複数のソース線X1〜Xnに並列的に出力する。
画素電圧Vsは共通電極CEのコモン電圧Vcomを基準として画素電極PEに印加される電圧であり、例えばフレーム反転駆動およびライン反転駆動を行うようコモン電圧Vcomに対して極性反転される。2倍速の垂直走査速度で黒挿入駆動を行う場合には、例えばライン反転駆動(1H反転駆動)およびフレーム反転駆動を行うようコモン電圧Vcomに対して極性反転される。
また、補償電圧Veは1行分のスイッチング素子Wが非導通となるときにこれらスイッチング素子Wに接続されるゲート線Yに対応した補助容量線CにゲートドライバYDを介して印加され、これらスイッチング素子Wの寄生容量によって1行分の画素PXに生じる画素電圧Vsの変動を補償する容量結合駆動であっても良い。
ゲートドライバYDが例えばゲート線Y1をオン電圧により駆動してこのゲート線Y1に接続された全ての画素スイッチング素子Wを導通させると、ソース線X1〜Xn上の画素電圧Vsがこれら画素スイッチング素子Wをそれぞれ介して対応画素電極PEおよび補助容量Csの一端に供給される。
また、ゲートドライバYDはこのゲート線Y1に対応した補助容量線C1に補償電圧発生回路6からの補償電圧Veを出力し、ゲート線Y1に接続された全ての画素スイッチング素子Wを1水平走査期間だけ導通させた直後にこれら画素スイッチング素子Wを非導通にするオフ電圧をゲート線Y1に出力する。補償電圧Veはこれら画素スイッチング素子Wが非導通になったときにこれらの寄生容量によって画素電極PEから引き抜かれる電荷を低減して画素電圧Vsの変動、すなわち突き抜け電圧ΔVpを実質的にキャンセルする。
図2は、ソースドライバXDの構成を概略的に示す図である。
ソースドライバXDは、シフトレジスタ21、サンプリング・ロードラッチ22、デジタルアナログ(D/A)変換回路23、および出力バッファ回路24を含む。
制御信号CTXには、一行分の画素データの取り込み開始タイミングを制御する水平スタート信号STH、シフトレジスタ21において水平スタート信号STXをシフトさせる水平クロック信号CKHが含まれている。
ソースドライバXDは、シフトレジスタ21、サンプリング・ロードラッチ22、デジタルアナログ(D/A)変換回路23、および出力バッファ回路24を含む。
制御信号CTXには、一行分の画素データの取り込み開始タイミングを制御する水平スタート信号STH、シフトレジスタ21において水平スタート信号STXをシフトさせる水平クロック信号CKHが含まれている。
シフトレジスタ21は、水平スタート信号STHを水平クロック信号CKHに同期してシフトし、画素データDOを順次直並列変換するタイミングを制御する。サンプリング・ロードラッチ22は、シフトレジスタ21の制御により1ライン分の画素PXに対する画素データDOを順次ラッチし、並列的に出力する。デジタルアナログ(D/A)変換回路23は、画素データDOをアナログ形式の画素電圧に変換する。出力バッファ回路24は、D/A変換回路23から得られるアナログ画素電圧をソース線X1,・・・,Xnに出力する。そして、D/A変換回路23は、階調基準電圧発生回路7から発生される複数の階調基準電圧VREFを参照するように構成される。
図3は、液晶表示パネルDPの詳細の断面構造を示す図である。
アレイ基板1は、ガラス板等からなる透明絶縁基板GL、この透明絶縁基板GL上に形成される複数の画素電極PE、およびこれら画素電極PE上に形成される配向膜ALを含む。
アレイ基板1は、ガラス板等からなる透明絶縁基板GL、この透明絶縁基板GL上に形成される複数の画素電極PE、およびこれら画素電極PE上に形成される配向膜ALを含む。
対向基板2はガラス板等からなる透明絶縁基板GL、この透明絶縁基板GL上に形成されるカラーフィルタ層CF、このカラーフィルタ層CF上に形成される共通電極CE、およびこの共通電極CE上に形成される配向膜ALを含む。
液晶層3は対向基板2とアレイ基板1の間隙に液晶を充填することにより得られる。カラーフィルタ層CFは赤画素用の赤着色層、緑画素用の緑着色層、青画素用の青着色層、およびブラックマトリクス用の黒着色(遮光)層を含む。
液晶層3は対向基板2とアレイ基板1の間隙に液晶を充填することにより得られる。カラーフィルタ層CFは赤画素用の赤着色層、緑画素用の緑着色層、青画素用の青着色層、およびブラックマトリクス用の黒着色(遮光)層を含む。
図3では、液晶分子19がスプレイ配向した状態にあるが、駆動時はベンド配向に転移させて用いる。また、液晶表示パネルDPはアレイ基板1および対向基板2の外側に配置される一対の位相差板RT、これら位相差板RTの外側に配置される一対の偏光板PL、およびアレイ基板1側の偏光板PLの外側に配置される光源用のバックライトBLを備える。
アレイ基板1側の配向膜ALおよび対向基板2側の配向膜ALは互いに平行にラビング処理される。これにより、液晶分子のプレチルト角は約10°に設定される。
アレイ基板1側の配向膜ALおよび対向基板2側の配向膜ALは互いに平行にラビング処理される。これにより、液晶分子のプレチルト角は約10°に設定される。
次に、液晶表示装置の動作について図4に示すタイムチャートを参照しつつ説明する。
第1スタート信号STHAおよび第2スタート信号STHBはいずれもゲートドライバYDに入力されるパルスである。図4では、第2スタート信号STHBが黒挿入率に従って入力され、第1スタート信号STHAが第2スタート信号STHBよりも遅れて入力されている。
黒挿入率は階調表示用である可変画素電圧の保持期間(すなわち、階調表示期間)に対する黒挿入用である固定画素電圧の保持期間(すなわち、黒挿入期間、いいかえれば非階調表示期間)の比率であるが、ここでは1表示フレーム期間(1V:垂直走査期間)における黒挿入期間の割合とする。
第1スタート信号STHAおよび第2スタート信号STHBはいずれもゲートドライバYDに入力されるパルスである。図4では、第2スタート信号STHBが黒挿入率に従って入力され、第1スタート信号STHAが第2スタート信号STHBよりも遅れて入力されている。
黒挿入率は階調表示用である可変画素電圧の保持期間(すなわち、階調表示期間)に対する黒挿入用である固定画素電圧の保持期間(すなわち、黒挿入期間、いいかえれば非階調表示期間)の比率であるが、ここでは1表示フレーム期間(1V:垂直走査期間)における黒挿入期間の割合とする。
ゲートドライバYDは第2スタート信号STHBをシフトさせて複数のゲート線Y1〜Ymを1水平走査期間H当たり1本ずつ選択し、1H期間の前半でゲート線Y1,Y2,Y3,…に駆動信号を出力する。これに対し、ソースドライバXDは黒挿入用固定画素データB,B,B,…の各々を対応1H期間の前半において画素電圧Vsに変換し、これらを1H毎に反転される極性でソース線X1〜Xnに並列出力する。これら画素電圧Vsはゲート線Y1〜Ymの各々が対応1H期間の前半で駆動される間に1行目,2行目,3行目,…の液晶画素PXに供給される。この第2スタート信号STHBに基づいてゲート線Y1,Y2,Y3,…に駆動信号を出力する期間が黒挿入期間である。
この黒挿入期間に続いて、ゲートドライバYDは第1スタート信号STHAをシフトさせて複数のゲート線Y1〜Ymを1水平走査期間H当たり1本ずつ選択し、1H期間の後半でゲート線Y1,Y2,Y3,…に駆動信号を出力する。これに対し、ソースドライバXDは階調表示用可変画素データS1,S2,S3,…の各々を対応1H期間の後半において画素電圧Vsに変換し、これらを1H毎に反転される極性でソース線X1〜Xnに並列出力する。これら画素電圧Vsは、ゲート線Y1〜Ymの各々が対応1H期間の後半で駆動される間に1行目,2行目,3行目,4行目…の液晶画素PXに供給される。この第1スタート信号STHAに基づいてゲート線Y1,Y2,Y3,…に駆動信号を出力する期間を階調表示期間の内の書込み期間という。
ここでは、1Hごとに極性を反転させるライン反転駆動の例で述べたが、これに限るものではない。画素数が多い場合には1H期間が短くなり対向電極の充電が十分に完了しない場合が発生する。この場合、1表示フレームを同一の極性で表示するフレーム反転が望ましい。
この書込み期間の後、1表示フレーム期間が終了するまでは、ゲート線Y1,Y2,Y3,…に駆動信号は出力されず、液晶画素PXは、供給された画素電圧Vsを保持する。この期間を階調表示期間の内のホールド期間という。
バックライトBLは、黒挿入期間及び書込み期間においては消灯し、ホールド期間において点灯する。本駆動方式では、このようにバックライトBLを1表示フレーム期間で点滅させるブリンキング駆動方式を採用する。この駆動方式を採用することにより、黒挿入期間での黒表示をより黒くして良好な動画視認性能を得ることができる。またこのブリンキング駆動は、バックライトBLを常時点灯させる場合よりも消費電力を低減することができる。
バックライトBLは、黒挿入期間及び書込み期間においては消灯し、ホールド期間において点灯する。本駆動方式では、このようにバックライトBLを1表示フレーム期間で点滅させるブリンキング駆動方式を採用する。この駆動方式を採用することにより、黒挿入期間での黒表示をより黒くして良好な動画視認性能を得ることができる。またこのブリンキング駆動は、バックライトBLを常時点灯させる場合よりも消費電力を低減することができる。
なお、本発明は厳密にホールド期間とバックライト点灯期間を一致させることに限るものではない。実デバイスでは、明るさを多く求めるため、調整によっては、データの書き終わるしばらく前からバックライトBLを点灯したり、非表示データを書き始めてしばらくしてからバックライトBLを消灯したりする。このようにすると面内で若干の輝度ムラが発生する場合もあるが、設計事項として明るさとのトレードオフとして調整させる。ここで発明の骨子は、ホールド期間を主にバックライトBLの点灯期間に当てることが重要である。
図5は、ブリンキング駆動を説明するためのフレーム回路17を主とした液晶表示装置の構成を示す図である。
フレーム回路17には、フレームメモリA17a、フレームメモリB17b及びフレーム制御回路17cが設けられている。フレームメモリA17aは、外部信号源SSから入力される画素データDIを一時格納するバッファである。フレームメモリB17bは、フレームA17aに格納されている画素データDIを、高速な周波数で画像データ変換回路13に受け渡すためのバッファである。フレーム制御回路17cは、フレームメモリA17a、フレームメモリB17bを用いた画素データDIの授受動作を制御する。
フレーム回路17には、フレームメモリA17a、フレームメモリB17b及びフレーム制御回路17cが設けられている。フレームメモリA17aは、外部信号源SSから入力される画素データDIを一時格納するバッファである。フレームメモリB17bは、フレームA17aに格納されている画素データDIを、高速な周波数で画像データ変換回路13に受け渡すためのバッファである。フレーム制御回路17cは、フレームメモリA17a、フレームメモリB17bを用いた画素データDIの授受動作を制御する。
ここで、液晶表示パネルDPには高速応答のOCBモード液晶を使用し、バックライトBLは高速点滅のできるLEDバックライトを使用した。そして、バックライトBLにはバックライト駆動部LDを接続して、バックライト制御回路14を介して点滅制御するように構成した。
図6は、本実施の形態のブリンキング駆動方法の一例を示すタイミング図である。
図6の(1)は、外部信号源SSからの画像データDIの出力を模式的に示すタイムチャートである。横軸は左から右に流れる時間を示している。縦軸は表示画面の縦方向に対応した位置を示している。そして、このタイムチャート中で示される斜めの線が画像データDIの出力タイミングを示している。
図6の(1)は、外部信号源SSからの画像データDIの出力を模式的に示すタイムチャートである。横軸は左から右に流れる時間を示している。縦軸は表示画面の縦方向に対応した位置を示している。そして、このタイムチャート中で示される斜めの線が画像データDIの出力タイミングを示している。
例えば、時刻t0では表示画面上端に対応する画像データDIが出力され、時間経過と共に画面の下方向に対応する画像データDIが出力されていく。そして、表示画面下端に対応する画像データDIを出力した後は、時刻t1において次の画面の画像データDIの出力を開始する。以降、同様にして時刻t2、t3、t4、・・・と次画面の画像データDIの出力が開始され、この動作が繰り返される。
図6の(2)は、画像データ変換回路13からの画素データDOの出力を模式的に示すタイムチャートである。横軸は左から右に流れる時間を示している。縦軸は表示画面の縦方向に対応した位置を示している。そして、このタイムチャート中で示される斜めの線が画素データDOの出力タイミングを示している。
図で黒く示された期間は、非階調信号(黒信号)が書き込まれ表示される状態を表し、白く示された期間は、階調信号(映像信号)が書き込まれ表示される状態を表している。枠で囲まれた期間は、バックライトBLが点灯する状態を表している。
図で黒く示された期間は、非階調信号(黒信号)が書き込まれ表示される状態を表し、白く示された期間は、階調信号(映像信号)が書き込まれ表示される状態を表している。枠で囲まれた期間は、バックライトBLが点灯する状態を表している。
図6に示されるように、外部信号源SSからの画像データDIの1入力フレーム期間Fよりも、画像データ変換回路13からの画素データDOの1表示フレーム期間fを短くしている。本実施の形態では、1入力フレーム期間Fが1/60秒、即ち入力フレーム周波数が60Hzであるに対して、1表示フレーム期間fを1/75秒、即ち表示フレーム周波数を75Hzと高周波に変換している。これは、表示フレーム周波数が75Hz以上であれば、フリッカが視認されなくなるとの実験結果に基づく。
従って、画像データ変換回路13からの画素データDOの表示フレーム周波数は、本実施例の75Hzに限られず、90Hz、120Hzであっても良い。75Hz以上であれば、フリッカを抑制することができる。
従って、画像データ変換回路13からの画素データDOの表示フレーム周波数は、本実施例の75Hzに限られず、90Hz、120Hzであっても良い。75Hz以上であれば、フリッカを抑制することができる。
なお、図6に示されるように、画像データ変換回路13が1画面の映像を出力する時間gは、外部信号源SSが1画面の画像データDIを出力する時間Gよりも大幅に短くなっている。これは、上述のフレーム周波数をアップしたことに加え、本ブリンキング駆動方法では1フレーム期間中に黒挿入期間、ホールド期間が設けられたことによる。
本実施の形態では、上述のフレーム周波数の高周波数化と、書込み時間の高速化に対応するため、2つのフレームメモリ、即ちフレームメモリA17a、フレームメモリB17bを設けている。
図7は、フレーム周波数を高周波数化しない場合の、ブリンキング駆動方法の一例を示す図である。
入力される画像データDI(以下、入力データという)はフレームメモリに蓄えられる。フレーム周波数を変更しない場合、入力データの書き込みが終わり次第、入力データを順次書きだすプロセスをスタートすれば、次に入ってくる入力データは書き出し終わったメモリに格納されるため、1バンク(1画面分)のメモリで対応できる。このように入力データを高速で書き出すように構成することで、次に入力される映像の影響を受けずに書き出すことが可能となる。
入力される画像データDI(以下、入力データという)はフレームメモリに蓄えられる。フレーム周波数を変更しない場合、入力データの書き込みが終わり次第、入力データを順次書きだすプロセスをスタートすれば、次に入ってくる入力データは書き出し終わったメモリに格納されるため、1バンク(1画面分)のメモリで対応できる。このように入力データを高速で書き出すように構成することで、次に入力される映像の影響を受けずに書き出すことが可能となる。
しかし、入力と出力で周波数を変換すると、入力データの転送タイミングとデータ書き出(出力する)タイミングとが変化するため、複数画面を記憶するメモリが必要となる。本実施の形態では、2つのメモリを設けて2画面を格納している。
まず、フレームメモリA17aに入力データを一旦バッファし、1画面の入力が完了した段階でフレームメモリB17bに高速で転送する。このとき、フレームメモリA17aは次の画面を入力している。
まず、フレームメモリA17aに入力データを一旦バッファし、1画面の入力が完了した段階でフレームメモリB17bに高速で転送する。このとき、フレームメモリA17aは次の画面を入力している。
画像データ変換回路13へは、所定の書き込みタイミングにおいて、フレームメモリB17bにバッファされている映像を書き出す。このように構成することによって、周波数を変換する場合であっても容易にデータを取り扱うことが可能となる。
なお、変換する周波数の関係から、フレームメモリB17bを読み出している最中に、フレームメモリA17aへの書き込みが終了した場合、フレームメモリB17bを読出し中に書き換えるケースも生じ得る。このように処理が複雑になる場合は、さらにフレームメモリをバッファメモリとして増設すれば良い。また、変換する周波数を適切に選定することでバッファメモリを少なくすることが可能である。従って、問題の生じないような周波数を選定することで対応することができる。
なお、変換する周波数の関係から、フレームメモリB17bを読み出している最中に、フレームメモリA17aへの書き込みが終了した場合、フレームメモリB17bを読出し中に書き換えるケースも生じ得る。このように処理が複雑になる場合は、さらにフレームメモリをバッファメモリとして増設すれば良い。また、変換する周波数を適切に選定することでバッファメモリを少なくすることが可能である。従って、問題の生じないような周波数を選定することで対応することができる。
〔バリエーション〕
図8は、バリエーションに係るブリンキング駆動方法の一例を示すタイムチャートである。
このバリエーションでは、フレームメモリA17aとフレームメモリB17bとを切り替えて使用する。フレームメモリA17aに1画面の入力データをバッファリングし、次の1画面はフレームメモリB17bにバッファリングする。このように交互に画面のバッファリングを行う。
画像データ変換回路13への書き込みは、その書き込みタイミングが来たときに、フレームメモリA17aあるいはフレームメモリB17bにバッファされている映像を書き出す。これによって、周波数を変換する場合であっても入力動作と出力動作の競合を回避して容易にデータを取り扱うことができる。
図8は、バリエーションに係るブリンキング駆動方法の一例を示すタイムチャートである。
このバリエーションでは、フレームメモリA17aとフレームメモリB17bとを切り替えて使用する。フレームメモリA17aに1画面の入力データをバッファリングし、次の1画面はフレームメモリB17bにバッファリングする。このように交互に画面のバッファリングを行う。
画像データ変換回路13への書き込みは、その書き込みタイミングが来たときに、フレームメモリA17aあるいはフレームメモリB17bにバッファされている映像を書き出す。これによって、周波数を変換する場合であっても入力動作と出力動作の競合を回避して容易にデータを取り扱うことができる。
なお、高周波数化する周波数は、75Hzに限るものではない。90Hzあるいは120Hzに変換しても良い。60Hzから75Hzに変換する場合には、元映像の4コマ分の時間に5コマの表示を行う。60Hzから90Hzに変換する場合には、2コマを3コマに、60Hzを120Hzに変換する場合、1コマを2コマに変換することで対応することができる。
出力すべき映像コマを増加する場合は、同じ映像のコマを続けて表示すれば良い。但し、この方法に限るものではない。映像間の動きをベクトル演算で検出し、補間映像を作って表示する方式や、2つの映像を合わせてその間の映像を構成する重ね合わせ手法を使っても良い。
出力すべき映像コマを増加する場合は、同じ映像のコマを続けて表示すれば良い。但し、この方法に限るものではない。映像間の動きをベクトル演算で検出し、補間映像を作って表示する方式や、2つの映像を合わせてその間の映像を構成する重ね合わせ手法を使っても良い。
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
DP…液晶表示パネル、CTL…表示制御回路、PX…液晶画素、BL…バックライト、LD…バックライト駆動部、5…周波数変換回路、14…インバータ制御回路、17…フレーム回路、17a…フレームメモリA、17b…フレームメモリB、17c…フレーム制御回路。
Claims (7)
- 複数の液晶画素を有する表示パネルと、
前記表示パネルを照明する照明光源部と、
入力される映像信号の1フレーム期間よりも短い1表示フレーム期間内で、前記映像信号に対応した階調表示及び前記映像信号に対応しない非階調表示を行う液晶表示部と、
前記階調表示及び非階調表示それぞれの周期に対応して前記照明光源部を点灯、消灯させる光源制御部と、
前記入力される映像信号を前記階調表示に対応する周期で前記液晶表示部に出力する入出力制御部と
を有することを特徴とする液晶表示装置。 - 前記光源制御部は、
全液晶画素に前記映像信号が書き込まれて保持された期間を前記照明光源部が点灯する期間とするとともに、該保持された期間中では前記照明光源部が所定の輝度で点灯するように制御することを特徴とする請求項1に記載の液晶表示装置。 - 前記液晶表示部は、前記1表示フレームを75Hz以上の周波数で更新表示することを特徴とする請求項1または2に記載の液晶表示装置。
- 前記入力される映像信号を少なくとも1画面ストックする第1のフレームメモリと、
前記液晶表示部に出力する映像信号をストックする第2のフレームメモリとを有し、
前記入出力制御部は、前記映像信号の前記第1のフレームメモリへの書込み動作、前記第1のフレームメモリから第2のフレームメモリへの転送動作、前記第2のフレームメモリからの読出し動作を制御することを特徴とする請求項3に記載の液晶表示装置。 - 前記入力される映像信号を少なくとも1画面ストックする2つのフレームメモリを有し、
前記入出力制御部は、前記2つのフレームメモリを交互に使用して前記映像信号を1画面書き込むと共に、最新の書込みが行われていないフレームメモリから映像信号を読み出して前記液晶表示部に表示することを特徴とする請求項3に記載の液晶表示装置。 - 前記液晶画素は非階調画像表示としてベンド配向からスプレイ配向への逆転移を防止する電圧を得るために黒表示を行うOCBモード液晶画素であることを特徴とする請求項3に記載の液晶表示装置。
- 前記照明光源部は、LEDバックライトであることを特徴とする請求項6に記載の液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007109573A JP2008268436A (ja) | 2007-04-18 | 2007-04-18 | 液晶表示装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
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2007
- 2007-04-18 JP JP2007109573A patent/JP2008268436A/ja active Pending
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