JP2631973B2 - ダイナミツクメモリ装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明はダイナミックメモリ装置に関するものであっ
て、特にそのリフレッシュモードに関するものである。

［従来技術］ ダイナミックRAMの蓄積電荷は漏れ電流によって徐々
に失われるので、電荷が完全になくなる前にリフレッシ
ュ（再生）してやる必要がある。このリフレッシュ動作
は読出動作を行なうことによって素子内で自動的に行な
われ、通常この操作は行アドレスストローブ信号▲
▼を基準として行なわれている。しかし、列アドレス
ストローブ信号▲▼を基準としてリフレッシュす
る▲▼before▲▼リフレッシュモードも可
能であり、そのようにリフレッシュし得るダイナミック
RAMも望まれるものである。

以下に▲▼before▲▼リフレッシュモー
ドについて簡単に説明する。

第１図はノーマル▲▼before▲▼リフレ
ッシュにおける入出力波形を示している。外部▲
▼よりも先に外部▲▼を高レベル“H"から低レベ
ル“L"にして次に外部▲▼が低レベルになると
き、チップ内部のカウンタから供給される行アドレスを
取込んでリフレッシュが行なわれる。このとき、データ
出力のDoutはインピーダンスＺが高く保たれている。

第２図はヒドン▲▼before▲▼リフレッ
シュにおける入出力波形を示している。最初のサイクル
で外部▲▼が立ち下がった後に外部行アドレスが
取込まれ、その後外部▲▼が立ち下がった後に外
部列アドレスを取込む。そして、アクセス時間の後にそ
のアドレスのデータ出力がDoutとして現われる。この後
に外部▲▼が立ち上がっても外部▲▼が立
ち上がらない限り出力がそのまま保たれ、再び外部▲
▼が立ち下がれば内部のカウンタで供給される行ア
ドレスを取込んでリフレッシュが行なわれる。この場
合、既に外部▲▼が１サイクル前に立ち下がって
いるので、１種の▲▼before▲▼リフレッ
シュと考えられる。

本発明は、上記のようなノーマル▲▼before▲
▼リフレッシュやヒドン▲▼before▲
▼リフレッシュを実現するための回路構成を提供する
ことを目的としている。

［発名の概要］ 本発明によるダイナミックメモリ装置は、メモリ行列
と、外部▲▼信号を受取って▲▼信号を送
出する▲▼バッファ回路と、外部▲▼信号
を受取って▲▼信号に応答してリセットされる▲
▼信号を送出する▲▼バッファ回路と、外
部アドレス信号を受取って行アドレス信号RAまたは列ア
ドレス信号CAを送出するアドレスバッファ回路と、▲
▼信号とRA信号を受取ってセンス（リフレッシュ）
を行なうセンス制御回路と、CA信号を受取って▲
▼信号に応答してアドレス情報を出力する出力制御回路
を備え、▲▼信号と外部▲▼信号とに応答
して▲▼バッファ回路の出力を制御するREF信号
を発生する手段と、センス制御回路が行アドレス選択信
号RXを発生してそのRX信号とREF信号とに応答して内部
カウンタの状態をデクリメントまたはインクリメントす
る内部カウンタ回路と、REF信号に応答して内部カウン
タからのアドレス信号または外部アドレス信号のいずれ
か一方を選択的に出力してアドレスバッファ回路へ与え
るアドレス選択回路をさらに備え、REF信号を発生する
手段は外部▲▼信号と同期した同相の▲▼
Ｅ信号（またはその反転信号であるCASE信号）を発生し
て出力する▲▼Ｅ回路と、外部▲▼信号と
同期した同相の▲▼信号が高レベル（またはその
反転信号であるRAS信号が低レベル）にある場合におい
て、▲▼Ｅ信号が高レベルから低レベル（または
CASE信号が低レベルから高レベル）になるときに高レベ
ルとなり、▲▼Ｅ信号が低レベルから高レベル
（またはCASE信号が高レベルから低レベル）になるとき
に低レベルとなるREF信号（またはその反転信号である
▲▼信号）を発生して出力するREF回路を含んで
いることを特徴としている。

［発明の実施例］ 第３図は本発明の一実施例の回路構成を示すブロック
図である。このうち、従来から用いられていて、ダイナ
ミックRAM本来の機能を果たす回路構成部分をまず説明
する。▲▼バッファ回路１は外部▲▼信号
に同期した同相信号▲▼（またはその反転信号で
あるRAS）を発生してセンス制御回路２へ与える。セン
ス制御回路２はさらにアドレスバッファ回路５から行ア
ドレスRAを受取ってセンス（リフレッシュ）を行なう。
▲▼バッファ回路３は、外部▲▼信号に同
期した同相信号▲▼（またはその反転信号である
CAS）を発生し、この▲▼信号（またはCAS信号）
は▲▼信号の高レベル（またはRAS信号の低レベ
ル）でリセットされる。出力制御回路４はこの▲
▼信号（またはCAS信号）を受取るとともにアドレスバ
ッファ５から列アドレスCAを受取ってそのアドレスの情
報を出力する。

次に、本発明による▲▼before▲▼リフ
レッシュの機能を果たす回路構成部分を説明する。▲
▼Ｒ回路100は▲▼信号の立ち上がり（また
はRAS信号の立ち下がり）を検出して高レベルとなって
所定時間後に再び低レベルとなるパルス信号▲▼
Ｒ（またはその反転信号であるRASR）を発生する。▲
▼Ｅ回路200は外部▲▼信号にのみ同期した
同相信号▲▼Ｅ（またはその反転信号であるCAS
E）を発生する場合と、外部▲▼信号のみならず
▲▼Ｒ信号（またはRASR信号）にも同期した信号
▲▼Ｅ（またはその反転信号であるCASE）を発生
する場合のいずれかに設定して用いるために切換可能な
スイッチを備えており、このスイッチの選択はICプロセ
スの最終工程であるアルミ工程マスクで行なわれる。RE
F回路300は▲▼信号が高レベル（またはRAS信号
が低レベル）にあるときに▲▼Ｅ信号が高レベル
から低レベル（またはCASE信号が低レベルから高レベ
ル）になるのを検出して低レベルから高レベルになる内
部リフレッシュ信号REF（またはその反転信号▲
▼）を発生し、このREF信号（または▲▼信号）
は▲▼Ｅ信号が高レベル（またはCAS信号が低レ
ベル）になれば低レベル（または高レベル）となる。内
部カウンタ回路400はセンス制御回路２から行アドレス
選択完了信号であるRX信号を受取る。この内部カウンタ
回路400はREF信号が高レベル（または▲▼信号が
低レベル）のときにRX信号が高レベルになるのを検出し
てその内部カウンタの出力Ｑをディクリメントまたはイ
ンクリメントする。アドレス選択回路500はREF信号が低
レベル（または▲▼信号が高レベル）のときには
外部アドレス信号を選択し、REF信号が高レベル（また
は▲▼信号が低レベル）のときには内部カウンタ
回路400からの出力Ｑをアドレスバッファ回路５へ送
る。

以上のように構成された装置において、まずダイナミ
ックRAM本来の動作を簡単に説明する。外部▲▼
信号が立ち下がると、これに同期した信号▲▼に
よってセンス制御回路２に伝わる。このとき同時に、ア
ドレスバッファ回路５を介して外部行アドレスRAが送ら
れており、そのアドレスに対応したＸアドレスすべての
センス（リフレッシュ）が行なわれる。この後に外部▲
▼信号が高レベルに保持されていれば、▲
▼バッファ回路３において、▲▼信号が高レベル
に保持されるので出力回路４は動作しなくてもその出力
Doutは高インピーダンス状態を保つ。しかし、この後に
外部▲▼信号が立ち下がれば、これと同期した信
号▲▼とアドレスバッファ回路５からの外部列ア
ドレスCAが出力制御回路に伝わり、前にセンスした中か
らそのアドレスに対応するＹアドレスの信号をDoutに出
力する。その後に外部▲▼信号が立ち上がればス
タンバイ状態となるので、▲▼バッファ回路にお
いて▲▼信号が入力されて▲▼信号を強制
的に高レベルにするが、Doutを高インピーダンス状態に
戻すのは出力制御回路４に直接入力されている外部▲
▼信号であるので、外部▲▼信号が低レベル
の間はDoutがそのままの状態に保持される。

次に、本発明による▲▼before▲▼リフ
レッシュの動作原理について説明するが、まずノーマル
▲▼before▲▼リフレッシュについて述べ
る。

第４図はノーマル▲▼before▲▼リフレ
ッシュモードの主な信号の波形を示している。図中の破
線は▲▼Ｅ回路200の出力▲▼Ｅを外部▲
▼信号にのみ同期するようにスイッチを選んだ場
合に相当しているが、その▲▼Ｅ信号が外部▲
▼信号のみならず▲▼Ｒ信号にも同期する場
合についてまず説明する。

外部▲▼信号より先に外部▲▼信号が立
ち下がれば、まず▲▼Ｅ回路200において外部▲
▼信号に同期して▲▼Ｅ信号が低レベル
“L"となる。このとき、REF回路300において、▲
▼信号が高レベル“H"であって▲▼Ｅ信号が低レ
ベルになるのを検出して、内部リフレッシュ信号である
REF信号を高レベルにする。このREF信号は▲▼バ
ッファ回路３に入力されて、外部▲▼信号が低レ
ベルになった後も▲▼信号が低レベルになること
を禁止する。このため、出力制御回路４のデータ出力Do
utは以前からの状態である高インピーダンス状態を保持
する。さらに、REF信号はアドレス選択回路500にも入力
され、それによってアドレス選択回路500は外部アドレ
スの入力を禁止して内部カウンタ回路400からの出力Ｑ
をアドレスバッファ回路５へ送る。この後に外部▲
▼信号が立ち下がれば、▲▼信号がそれに同期
して低レベルになる。このとき、行アドレスRAとしてカ
ウンタ回路からの出力Ｑがセンス制御回路２へ送られ
て、そのセンス制御回路は行アドレス選択完了信号RXを
高レベルにするとともにリフレッシュを行なう。さら
に、このとき内部カウンタ回路400ではREF信号が高レベ
ルであってRX信号が高レベルになったのを検出してカウ
ンタを１個ディクリメント（またはインクリメント）す
る。さらに、この後に外部▲▼信号が立ち上がれ
ば、▲▼信号が高レベルとなってRX信号もリセッ
トされる。そして、▲▼Ｒ回路100において図の
ようなパルス信号▲▼Ｒが発生する。さらに、▲
▼Ｅ信号は▲▼Ｒ信号にも同期するので同
様なパルス波形となる。一方、REF信号は、▲▼
Ｅ信号が高レベルのときに低レベルとなってリセットさ
れるが、▲▼信号が高レベルの状態で▲▼
Ｅ信号が再び低レベルとなるのでREF信号も高レベルに
復帰する。この後に外部▲▼信号が立ち下がっ
て、前にディクリメントした内部カウンタの出力Ｑが行
アドレスとして選択されてリフレッシュが同様に行なわ
れる。そして、目的とするリフレッシュが終了すれば外
部▲▼信号を立ち上げることによって▲▼
Ｅ信号が高レベルになってREF信号が低レベルとなり、
このリフレッシュモードを抜け出せることが容易にわか
る。

ところで、▲▼Ｅ信号を外部CAS信号にのみ同
期させる場合においても、第４図の破線で示すように、
リフレッシュ期間中はREF信号が常に高レベルに保たれ
るので内部カウンタのアドレスによるリフレッシュが可
能である。すなわち、本発明によれば、▲▼Ｅ信
号を外部▲▼信号にのみ同期させるようにして
も、または外部▲▼信号のみならず▲▼Ｒ
信号にも同期させるようにしても、いずれの場合にもノ
ーマル▲▼before▲▼リフレッシュが可能
であることがわかる。

次に、ヒドン▲▼before▲▼リフレッシ
ュの動作原理について説明する。後で述べるように、こ
のモードは▲▼Ｅ信号を外部▲▼信号と▲
▼Ｒ信号に同期するようにした場合にのみ可能で
あるので、それを前提として述べる。

第５図はこのモードの主な信号の波形を示している。
まず外部▲▼信号が立ち下がり、それに同期して
▲▼信号が低レベルになる。このとき、外部▲
▼信号は高レベルであるので▲▼Ｅ信号も高
レベルである。したがって、REF信号は低レベルである
ので行アドレスRAには外部アドレスが取込まれ、セス制
御回路２によって行アドレス選択完了信号が高レベルに
されるとともにセンス（リフレッシュ）が行なわれる。
この場合、REF信号は低レベルであるので、内部カウン
タ回路400のディクリメントは起きない。すなわち、ノ
ーマルリードライト中に内部カウンタのアドレスが不連
続になることはあり得ない。この後に外部▲▼信
号が立ち下がり、これに同期して▲▼Ｅ信号が低
レベルとなるが、▲▼信号が低レベルであるので
REF信号はやはり低レベルである。したがって、▲
▼Ｅ信号が低レベルになるのと同時に▲▼信号
も低レベルとなり、それが出力制御回路４に送られる。
このとき、列アドレスCAにはやはり外部アドレスが取込
まれて、そのアドレスのセンス情報を出力Doutに出力す
る。この後に外部▲▼信号が立ち上がると▲
▼信号が高レベルとなってRX信号が低レベルになる。
そして、スタンバイ状態であるので▲▼信号もリ
セットされるが、Doutを高インピーダンス状態に戻すの
は外部▲▼信号であるので、Doutはそのままの状
態で保持される。一方、▲▼Ｒ信号は図のような
パルス波形になり、▲▼Ｅ信号は▲▼Ｒ信
号にも同期するので同様なパルス波形となる。この場
合、▲▼Ｅ信号が瞬間的に高レベルとなって次に
低レベルとなるときに▲▼信号は高レベルである
ので、内部リフレッシュ信号であるREF信号が高レベル
となる。REF信号が高レベルになれば、▲▼バッ
ファ回路３において、外部▲▼信号が立ち下がっ
た後も▲▼信号が低レベルになるのを禁止される
ので、出力Doutはそのままの状態で保持される。これ以
後の動作は第４図の場合と同一であって、リフレッシュ
が可能であることは言うまでもない。

ところで、もし▲▼Ｅ信号が外部▲▼信
号にのみ同期するようにすれば、ヒドン▲▼befo
re▲▼リフレッシュモードにおいてREF信号が高
レベルになることはあり得ないので内部カウンタによる
リフレッシュは不可能である。すなわち、▲▼Ｅ
信号が外部▲▼信号のみならず▲▼Ｒ信号
にも同期する場合においてのみヒドン▲▼before
▲▼リフレッシュが可能であることがわかる。

以下に、本発明の一実施例である第３図のブロック図
における主要な構成ブロックの具体的一例を示して説明
する。

第６図は▲▼Ｒ回路100の一例を示している。
図において、101ないし104はMOSトランジスタであっ
て、105は遅延回路である。この回路の動作を第７図の
波形図を参照して説明する。▲▼信号が高レベル
であってその反転されたRAS信号が低レベルの間は、ト
ランジスタ103と104がオン状態であって101と102がオフ
状態であるので、▲▼Ｒ信号は低レベルである。
▲▼信号が低レベルとなってRAS信号が高レベル
になれば、トランジスタ101と102がオン状態となってト
ランジスタ103と104がオフ状態となるが、▲▼信
号が低レベルであるので▲▼Ｒ信号も低レベルで
ある。次に、▲▼信号が高レベルになってRAS信
号が低レベルになれば、▲▼Ｒ端子はトランジス
タ102を介して高レベルに充電される。しかし、▲
▼信号は遅延回路105を介してトランジスタ103と104
をオン状態にしようとするので、▲▼Ｒ端子の高
レベルはその遅延時間だけ経た後に放電されて低レベル
となる。以上の構成によって、▲▼信号の立ち上
がりを検出して高レベルとなるパルス信号▲▼Ｒ
を実現することができる。

第８図は▲▼Ｅ回路200の一例を示している。
図において、201ないし204はMOSトランジスタ、205はMO
S容量、206はインバータ回路、SWは切換スイッチ、GND
はアースを示す。通常、トランジスタ202のオン抵抗は
トランジスタ203と204の10倍以上に設定する。この回路
の動作原理を第９図の波形図を参照して説明する。なお
第９図中の破線はスイッチSWをアースGNDにした場合で
ある。

まずスイッチSWを▲▼Ｒに接続した場合から説
明する。外部▲▼信号が高レベルの間はトランジ
スタ203がオン状態であってトランジスタ201と202もオ
ン状態であるが、トランジスタ202のオン抵抗はトラン
ジスタ203よりも10倍以上大きいためにCASE端子には低
レベルが現われて▲▼Ｅ端子にはその反転の高レ
ベルが現われる。次に、外部▲▼信号が立ち下が
ると、トランジスタ203はオフ状態となるので、CASE端
子には容量205の効果によって電源レベルの高レベルが
現われて、逆に▲▼Ｅ信号は低レベルとなる。さ
らに、この後に▲▼Ｒパルス信号が立ち上がれば
トランジスタ204がオン状態となり、トランジスタ202の
オン抵抗はトランジスタ204の10倍以上大きいので、CAS
E端子は再び低レベルとなって▲▼Ｅ端子は高レ
ベルとなるが、▲▼Ｒ信号が低レベルになれば元
に戻ってCASE信号が高レベルとなって▲▼Ｅ信号
が低レベルとなる。そして、次に外部▲▼信号が
立ち上がることによってCASE信号が低レベルとなるとと
もに▲▼Ｅ信号が高レベルとなる。

一方、スイッチSWをアースGNDに接続した場合には、
外部▲▼信号と全く同期することが容易にわかる
であろう。

上記のような構成によって、外部▲▼信号と▲
▼Ｒ信号に同期する場合と外部▲▼信号の
みに同期する場合の信号を発生する▲▼Ｅ回路を
実現することができる。

ところで、▲▼before▲▼リフレッシュ
モードを使用するには外部リフレッシュカウンタを必要
としないが、外部▲▼信号を低レベルに保持する
必要があって、ユーザのシステムの多少の調整が必要で
ある。したがって、ノーマル▲▼before▲
▼リフレッシュモードのみであるとか、ノーマルおよび
ヒドン▲▼before▲▼リフレッシュモード
の両方とも利用したいという要求が起こるであろう。第
８図の構成によれば、上述のスイッチSWの切換を通常の
ICプロセスの最終工程であるアルミ工程マスクで切換え
ることが可能であるので、ユーザの要求に即応できると
いう利点も備えている。

第10図はREF回路300の一例を示している。図におい
て、301ないし303はMOSトラジスタ、304はMOS容量、305
はインバータ回路、306は接続点を示している。第１図
の波形図を参照してこの回路の動作原理を説明する。▲
▼信号が高レベル状態において、▲▼Ｅ信
号が高レベルでCASE信号が低レベルにあれば、トランジ
スタ301ないし303はオン状態であってCASE信号が低レベ
ルであるので、REF信号は低レベルで▲▼信号は
高レベルである。その後に、▲▼信号が低レベル
になれば、接続点306の電位も低レベルになる。この後
に▲▼Ｅ信号が低レベルでCASE信号が高レベルと
なっても、トランジスタ302はオフ状態であるのでREF信
号は依然として低レベルである。しかし、▲▼信
号が高レベルのときに、▲▼Ｅ信号が低レベルに
なってCASE信号が高レベルになれば、トランジスタ302
はオン状態であるのでREF信号が立ち上がろうとする。
ここで、容量304の効果によって接続点306がより高電位
となり、CASE信号と同じ電位の高レベルがREF信号に現
われる。この後に▲▼信号が低レベルになって
も、トランジスタ301はオフ状態であるので、接続点306
の電位は放電されずにREF信号は高レベルで▲▼
信号は低レベルのままである。さらに、この後に▲
▼Ｅ信号が高レベルでCASE信号が低レベルになれば、
▲▼信号が低レベルであるのでトランジスタ302
はオフ状態でトランジスタ303はオン状態となり、REF信
号は低レベルで▲▼信号は高レベルにリセットさ
れる。

したがって、第10図のような構成によって、▲
▼信号が高レベルのときに▲▼Ｅ信号が高レベル
から低レベルになるのを検出してREF信号を高レベルに
し、▲▼Ｅ信号が高レベルになるときにREF信号
を低レベルにするREF回路を実現することができる。

第12図は内部カウンタ回路400の一例を示す図であ
る。図において、401ないし410はMOSトランジスタ、413
はMOS容量、414は通常のカウンタ列、415ないし417は接
続点、CDはカウンタディクリメント信号を示している。
通常、トランジスタ404のオン抵抗はトランジスタ405の
10倍以上に設定している。この回路の動作原理を第13図
の波形図を参照して説明する。

REF信号が低レベルで▲▼信号が高レベルの間
は、トランジスタ407と410はオフ状態で、トランジスタ
408と412はオン状態であるので、CD信号は低レベルのま
まである。すなわち、ノーマルリードライトのときにカ
ウンタが変動するのを防止している。▲▼信号が
高レベルのときは接続点415が高レベルであるので、ト
ランジスタ405はオン状態でトランジスタ404もオン状態
であるが、前述と同じ作用によって接続点416は低レベ
ルになっている。ここで、REF信号が高レベルで▲
▼信号が低レベルになれば、トランジスタ408と412は
オフ状態でトランジスタ407はオン状態となるが、接続
点416は低レベルであるのでCD信号は低レベルである。
この後に▲▼信号が低レベルになれば、トランジ
スタ401,409,および411がオフ状態となるだけで他の状
態は変化しない。さらに、この後に行アドレス選択完了
信号RXが高レベルになれば、トランジスタ402がオン状
態でトランジスタ405がオフ状態になって接続点416と41
7を高レベルにする。この結果、トランジスタ410がオン
状態になり、CD信号が高レベルとなってカウンタを１個
ディクリメントする。そして、この後に▲▼信号
が高レベルになることによってCD信号は低レベルにリセ
ットされる。

したがって、第12図のような構成によって、REF信号
が高レベルのときにRX信号が高レベルになるのを検出し
てカウンタの出力を１個ディクリメントする内部カウン
タ回路を実現することができる。

第14図はアドレス選択回路500の一例を示しており、
それはMOSトランジスタ501と502によって構成されてい
る。ノーマルリードライトモードでは▲▼信号が
高レベルでREF信号が低レベルであるので、外部アドレ
スの情報がアドレスバッファ回路へ入力される。一方、
▲▼before▲▼リフレッシュのときには、
▲▼信号が低レベルでREF信号が高レベルである
ので、内部カウンタからの出力Ｑがアドレスバッファ回
路へ入力される。

第15図は▲▼バッファ回路３の一例を示してい
る。図において、31ないし35はMOSトランジスタ、36はM
OS容量、37はインバータ回路である。今までの回路と同
様に、トランジスタ32のオン抵抗はトランジスタ33と35
の10倍以上に設定されている。この回路の動作を第16図
の波形図を参照して説明する。

▲▼信号とREF信号が低レベルでRAS信号と外部
▲▼信号が高レベルのときには、トランジスタ32
と33がオン状態でトランジスタ34と35がオフ状態である
が、トランジスタ32のオン抵抗はトランジスタ33の10倍
以上に設定されているのでCAS信号は低レベルとなって
▲▼信号は高レベルになっている。この後に、外
部▲▼信号が低レベルになれば、トランジスタ33
がオフ状態になるのでCAS信号は高レベルで▲▼
信号は低レベルになる。さらに、この後に▲▼信
号が高レベルでRAS信号が低レベルになれば、トランジ
スタ34がオン状態でトランジスタ32がオフ状態となるの
でCAS信号が低レベルで▲▼信号が高レベルとな
ってスタンバイ状態にリセットされることになる。一
方、REF信号が高レベル状態においては、▲▼信
号が低レベルでRAS信号が高レベルであってさらに外部
▲▼信号が低レベルであっても、トランジスタ35
がオン状態であるので▲▼信号が高レベルでCAS
信号が低レベルとなって▲▼信号が低レベルにな
るのを禁止することができる。

［発明の効果］ 以上のように、本発明によれば、ノーマル▲▼
before▲▼とヒドン▲▼before▲▼
リフレッシュが可能なダイナミックメモリ装置を提供す
ることができる。

【図面の簡単な説明】

第１図はノーマル▲▼before▲▼リフレッ
シュにおける入出力の波形を示す図である。 第２図はヒドン▲▼before▲▼リフレッシ
ュにおける入出力の波形を示す図である。 第３図は本発明の一実施例であるダイナミックメモリ装
置の一例を示すブロック図である。 第４図は本発明によるノーマル▲▼before▲
▼リフレッシュモードにおける主な信号波形を示す図
である。 第５図は本発明によるヒドン▲▼before▲
▼リフレッシュモードにおける主な信号の波形を示す図
である。 第６図は本発明による▲▼Ｒ回路の一例を示す図
である。 第７図は第６図の回路における動作を示す波形図であ
る。 第８図は本発明による▲▼Ｅ回路の一例を示す図
である。 第９図は第８図の回路における動作を示す波形図であ
る。 第10図はREF回路の一例を示す図である。 第11図は第10図の回路の動作を示す波形図である。 第12図は本発明による内部カウンタ回路の一例を示す図
である。 第13図は第12図の回路の動作を示す波形図である。 第14図は本発明によるアドレス選択回路の一例を示す図
である。 第15図は本発明に用いられる▲▼バッファ回路の
一例を示す図である。 第16図は第15図の回路の動作を示す波形図である。 図において、１は▲▼バッファ回路、２はセンス
制御回路、３は▲▼バッファ回路、４は出力制御
回路、５はアドレスバッファ回路、100は▲▼Ｒ
回路、200は▲▼Ｅ回路、300はREF回路、400は内
部カウンタ回路、500はアドレス選択回路を示してい
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊野谷 正樹 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (72)発明者 堂阪 勝己 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (72)発明者 日高 秀人 伊丹市瑞原４丁目１番地 三菱電機株式 会社エル・エス・アイ研究所内 (56)参考文献 特開 昭55−150192（ＪＰ，Ａ)

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】メモリ行列と、外部▲▼（行アドレ
   スストローブ）信号を受取って▲▼信号を送出す
   る▲▼バッファ回路と、外部▲▼（列アド
   レスストローブ）信号を受取って前記▲▼信号に
   応答してリセットされる▲▼信号を送出する▲
   ▼バッファ回路と、外部アドレス信号を受取って行
   アドレス信号RAまたは列アドレス信号CAを送出するアド
   レスバッファ回路と、前記▲▼信号と前記RA信号
   を受取ってセンス（リフレッシュ）を行なうセンス制御
   回路と、前記CA信号を受取って前記▲▼信号に応
   答してアドレス情報を出力する出力制御回路を備えたダ
   イナミックメモリ装置において、 前記▲▼信号と前記外部▲▼信号とに応答
   して、前記▲▼バッファ回路の出力を制御するRE
   F信号を発生する手段と、 前記センス制御回路は行アドレス選択完了信号RXを発生
   し、そのRX信号と前記REF信号とに応答して内部カウン
   タの状態をディクリメントまたはインクリメントする内
   部カウンタ回路と、 前記REF信号に応答して、前記内部カウンタからのアド
   レス信号または前記外部アドレス信号のいずれか一方を
   選択的に出力して前記アドレスバッファ回路へ与えるア
   ドレス選択回路をさらに備え、 前記REF信号を発生する手段は、 外部▲▼信号と同期した同相の▲▼Ｅ信号
   （またはその反転信号であるCASE信号）を発生して出力
   する▲▼Ｅ回路と、 前記外部▲▼信号と同期した同相の▲▼信
   号がレベル（またはその反転信号であるRAS信号が低レ
   ベル）にある場合において、前記▲▼Ｅ信号が高
   レベルから低レベル（または前記CASE信号が低レベルか
   ら高レベル）になるときに高レベルとなり、前記▲
   ▼Ｅ信号が低レベルから高レベル（または前記CASE信
   号が高レベルから低レベル）になるときに低レベルとな
   るREF信号（またはその反転信号である▲▼信
   号）を発生して出力するREF回路を含んでいることを特
   徴とするダイナミックメモリ装置。
2. 【請求項２】前記▲▼信号が高レベル（または前
   記RAS信号が低レベル）になるときに一定長さの高レベ
   ルのパルスである▲▼Ｒ信号（またはその反転信
   号であるRASR信号）を発生して出力する▲▼Ｒ回
   路をさらに備え、 前記▲▼Ｅ回路は前記外部▲▼信号（また
   はその反転信号であるCAS信号）のみならず前記▲
   ▼Ｒ信号（または前記RASR信号）にも同期した同相の
   ▲▼Ｅ信号（またはその反転信号であるCASE信
   号）を出力することを特徴とする特許請求の範囲第１項
   記載のダイナミックメモリ装置。
3. 【請求項３】前記▲▼Ｒ回路と前記▲▼Ｅ
   回路との間の接続はICプロセスの最終工程であるアルミ
   工程マスクで形成されたものであることを特徴とする特
   許請求の範囲第２項記載のダイナミックメモリ装置。