JPH04336595A - 図形表示装置 - Google Patents
図形表示装置Info
- Publication number
- JPH04336595A JPH04336595A JP3107733A JP10773391A JPH04336595A JP H04336595 A JPH04336595 A JP H04336595A JP 3107733 A JP3107733 A JP 3107733A JP 10773391 A JP10773391 A JP 10773391A JP H04336595 A JPH04336595 A JP H04336595A
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- JP
- Japan
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- display
- display device
- color palette
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000002452 interceptive effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、図形表示装置に関する
。
。
【０００２】
【従来の技術】従来の図形表示装置は、図５に示すよう
にマイクロプロセッサ５０１は、インタフェース制御部
５０３とマイクロプロセッサバス５１２とを介し、マイ
クロプログラム及びデータを格納しているメモリ５０２
からマイクロプログラムを読み込み実行する。マイクロ
プロセッサ５０１は、メモリ５０２からドット情報とそ
れに対応したカラー情報であるパレットデータを読み出
し、表示画素情報に変換して各プレーンを１ビットに対
応づけるカラーコードの形式で構築するフレームバッフ
ァ５０４に格納する。マイクロプロセッサ５０１は、表
示同期回路５０５を制御し、フレームバッファ５０４の
読み出しを制御すると共に、ＣＲＴ表示部５０９に同期
信号を出力する。フレームバッファ５０４から読み出さ
れた表示画素情報は、ドットシフタ５０６によりビデオ
信号として画素シリアルな情報に変換されてカラーパレ
ット５０７に出力される。カラーパレット５０７は、フ
レームバッファ５０４のプレーン数に対応したエントリ
を有するテーブルメモリであり、ドットシフタ５０６の
出力をドット情報とパレットデータとに分離し、それら
をアドレス情報として色階調データを選択しＤ／Ａコン
バータ５０８に出力する。Ｄ／Ａコンバータ５０８は、
カラーパレット５０７が出力したディジタルな色階調デ
ータをアナログビデオ信号に変換してＣＲＴ表示部５０
９に出力する。ＣＲＴ表示部５０９は、表示同期回路５
０５から提供された同期信号によって偏向制御され、Ｄ
／Ａコンバータ５０８から提供されたアナログビデオ信
号を画面表示する。
にマイクロプロセッサ５０１は、インタフェース制御部
５０３とマイクロプロセッサバス５１２とを介し、マイ
クロプログラム及びデータを格納しているメモリ５０２
からマイクロプログラムを読み込み実行する。マイクロ
プロセッサ５０１は、メモリ５０２からドット情報とそ
れに対応したカラー情報であるパレットデータを読み出
し、表示画素情報に変換して各プレーンを１ビットに対
応づけるカラーコードの形式で構築するフレームバッフ
ァ５０４に格納する。マイクロプロセッサ５０１は、表
示同期回路５０５を制御し、フレームバッファ５０４の
読み出しを制御すると共に、ＣＲＴ表示部５０９に同期
信号を出力する。フレームバッファ５０４から読み出さ
れた表示画素情報は、ドットシフタ５０６によりビデオ
信号として画素シリアルな情報に変換されてカラーパレ
ット５０７に出力される。カラーパレット５０７は、フ
レームバッファ５０４のプレーン数に対応したエントリ
を有するテーブルメモリであり、ドットシフタ５０６の
出力をドット情報とパレットデータとに分離し、それら
をアドレス情報として色階調データを選択しＤ／Ａコン
バータ５０８に出力する。Ｄ／Ａコンバータ５０８は、
カラーパレット５０７が出力したディジタルな色階調デ
ータをアナログビデオ信号に変換してＣＲＴ表示部５０
９に出力する。ＣＲＴ表示部５０９は、表示同期回路５
０５から提供された同期信号によって偏向制御され、Ｄ
／Ａコンバータ５０８から提供されたアナログビデオ信
号を画面表示する。
【０００３】
【発明が解決しようとする課題】上述した従来の図形表
示装置は、表示画素情報をカラーパレット５０７でパレ
ットデータとドット情報情報とに分離しなければならな
いので、カラーパレット５０７への格納に長時間を要し
表示動作に支障を与えるという問題点がある。
示装置は、表示画素情報をカラーパレット５０７でパレ
ットデータとドット情報情報とに分離しなければならな
いので、カラーパレット５０７への格納に長時間を要し
表示動作に支障を与えるという問題点がある。
【０００４】
【課題を解決するための手段】本発明の図形表示装置は
、各プレーンを１ビットに対応づけるカラーコードの形
式で表示画所情報を格納する複数プレーン構成のフレー
ムバッファと、前記フレームバッファの出力する表示画
素情報をアドレス情報としてディジタルな色階調データ
を出力するカラーパレットと、前記カラーパレットが出
力するディジタルな色階調データをアナログビデオ信号
に変換するＤ／Ａコンバータと、前記フレームバッファ
の表示読出しを制御すると共に表示装置表示のための同
期信号を発生する表示同期回路と、前記カラーパレット
への設定データを一旦格納する書込みバッファと、前記
書込みバッファに格納されたデータを表示装置ブランキ
ング期間に前記カラーパレットに書込むように制御する
書込み制御回路とを有している。
、各プレーンを１ビットに対応づけるカラーコードの形
式で表示画所情報を格納する複数プレーン構成のフレー
ムバッファと、前記フレームバッファの出力する表示画
素情報をアドレス情報としてディジタルな色階調データ
を出力するカラーパレットと、前記カラーパレットが出
力するディジタルな色階調データをアナログビデオ信号
に変換するＤ／Ａコンバータと、前記フレームバッファ
の表示読出しを制御すると共に表示装置表示のための同
期信号を発生する表示同期回路と、前記カラーパレット
への設定データを一旦格納する書込みバッファと、前記
書込みバッファに格納されたデータを表示装置ブランキ
ング期間に前記カラーパレットに書込むように制御する
書込み制御回路とを有している。
【０００５】
【実施例】本発明について図面を参照して説明する。図
１は、本発明の第１の実施例のブロック図である。同実
施例は、マイクロプログラムの実行部であるマイクロプ
ロセッサ１０１と、マイクロプログラム及びデータを格
納しているメモリ１０２と、他装置とのインタフェース
を制御するインタフェース制御部１０３と、各プレーン
を１ビットに対応づけるカラーコードの形式で表示画素
情報を格納する複数プレーン構成のメモリであるフレー
ムバッファ１０４と、フレームバッファ１０４から読出
される表示画素情報を画素シリアルな情報に変換するド
ットシフタ１０６と、フレームバッファ１０４が出力す
る表示画素情報をアドレス情報として色階調データを出
力するテーブルメモリであるカラーパレット１０７と、
カラーパレット１０７が出力するディジタルな色階調デ
ータをアナログビデオ信号に変換する部分であるＤ／Ａ
コンバータ１０８と、フレームバッファ１０４の表示読
出しを制御するとともに表示同期のための同期信号を発
生する表示同期回路１０５と、表示同期回路１０５から
提供される同期信号によって偏向制御しＤ／Ａコンバー
タ１０８から提供されるアナログビデオ信号をＣＲＴに
画面表示するＣＲＴ表示部１０９と、マイクロプロセッ
サ１０１がカラーパレット１０７に設定するパレットデ
ータを一旦格納する書込みバッファ１１０と、書込みバ
ッファ１１０に格納されたパレットデータのカラーパレ
ット１０７への書込みを制御する書込み制御回路１１１
と、マイクロプロセッサ１０１とメモリ１０２とインタ
フェース制御部１０３とフレームバッファ１０４と表示
同期回路１０５と書込バッファ１１０とを電気的に接続
しているマイクロプロセッサバス１１２とから構成され
ている。
１は、本発明の第１の実施例のブロック図である。同実
施例は、マイクロプログラムの実行部であるマイクロプ
ロセッサ１０１と、マイクロプログラム及びデータを格
納しているメモリ１０２と、他装置とのインタフェース
を制御するインタフェース制御部１０３と、各プレーン
を１ビットに対応づけるカラーコードの形式で表示画素
情報を格納する複数プレーン構成のメモリであるフレー
ムバッファ１０４と、フレームバッファ１０４から読出
される表示画素情報を画素シリアルな情報に変換するド
ットシフタ１０６と、フレームバッファ１０４が出力す
る表示画素情報をアドレス情報として色階調データを出
力するテーブルメモリであるカラーパレット１０７と、
カラーパレット１０７が出力するディジタルな色階調デ
ータをアナログビデオ信号に変換する部分であるＤ／Ａ
コンバータ１０８と、フレームバッファ１０４の表示読
出しを制御するとともに表示同期のための同期信号を発
生する表示同期回路１０５と、表示同期回路１０５から
提供される同期信号によって偏向制御しＤ／Ａコンバー
タ１０８から提供されるアナログビデオ信号をＣＲＴに
画面表示するＣＲＴ表示部１０９と、マイクロプロセッ
サ１０１がカラーパレット１０７に設定するパレットデ
ータを一旦格納する書込みバッファ１１０と、書込みバ
ッファ１１０に格納されたパレットデータのカラーパレ
ット１０７への書込みを制御する書込み制御回路１１１
と、マイクロプロセッサ１０１とメモリ１０２とインタ
フェース制御部１０３とフレームバッファ１０４と表示
同期回路１０５と書込バッファ１１０とを電気的に接続
しているマイクロプロセッサバス１１２とから構成され
ている。
【０００６】図１を参照して第１の実施例の動作を説明
する。マイクロプロセッサ１０１は、インタフェース制
御部１０３とマイクロプロセッサバス１１２とを介し、
メモリ１０２のマイクロプログラムを実行する。マイク
ロプロセッサ１０１は、メモリ１０２から表示情報を読
み出し、表示画素情報に変換して各プレーンをフレーム
バッファ１０４に格納すると共に書き込みバッファ１１
０にパレットデータを格納する。マイクロプロセッサ１
０１は、表示同期回路１０５を制御し、フレームバッフ
ァ１０４の読み出しを制御すると共に、ＣＲＴ表示部１
０９に同期信号を出力する。書込みバッファ１１０に格
納されたパレットデータは、ＣＲＴブランキング期間に
書込み制御回路１１１の動作によりカラーパレット１０
７に書込まれ、フレームバッファ１０４から読み出され
た表示画素情報が、ドットシフタ１０６によりカラーパ
レット１０７に出力される。
する。マイクロプロセッサ１０１は、インタフェース制
御部１０３とマイクロプロセッサバス１１２とを介し、
メモリ１０２のマイクロプログラムを実行する。マイク
ロプロセッサ１０１は、メモリ１０２から表示情報を読
み出し、表示画素情報に変換して各プレーンをフレーム
バッファ１０４に格納すると共に書き込みバッファ１１
０にパレットデータを格納する。マイクロプロセッサ１
０１は、表示同期回路１０５を制御し、フレームバッフ
ァ１０４の読み出しを制御すると共に、ＣＲＴ表示部１
０９に同期信号を出力する。書込みバッファ１１０に格
納されたパレットデータは、ＣＲＴブランキング期間に
書込み制御回路１１１の動作によりカラーパレット１０
７に書込まれ、フレームバッファ１０４から読み出され
た表示画素情報が、ドットシフタ１０６によりカラーパ
レット１０７に出力される。
【０００７】図２は、本発明の第２の実施例のブロック
図である。同実施例のマイクロプロセッサ２０１，イン
タフェース制御部２０３，メモリ２０２，フレームバッ
ファ２０４，表示同期回路２０５，ドットシフタ２０６
，カラーパレット２０７，Ｄ／Ａコンバータ２０８，Ｃ
ＲＴ表示部２０９，マイクロプロセッサバス２１２は、
図１と同様の動作を行う。
図である。同実施例のマイクロプロセッサ２０１，イン
タフェース制御部２０３，メモリ２０２，フレームバッ
ファ２０４，表示同期回路２０５，ドットシフタ２０６
，カラーパレット２０７，Ｄ／Ａコンバータ２０８，Ｃ
ＲＴ表示部２０９，マイクロプロセッサバス２１２は、
図１と同様の動作を行う。
【０００８】ＤＭＡ制御回路２１０は、メモリ２０２か
らカラーパレット２０７への直接データ転送を制御する
部分であり、ＣＲＴブランキング期間にＤＭＡ動作が起
動され、メモリ２０２上に用意されたパレットデータが
カラーパレット２０７に書き込まれる。
らカラーパレット２０７への直接データ転送を制御する
部分であり、ＣＲＴブランキング期間にＤＭＡ動作が起
動され、メモリ２０２上に用意されたパレットデータが
カラーパレット２０７に書き込まれる。
【０００９】図３は、本発明の第３の実施例のブロック
図である。マイクロプロセッサ３０１，メモリ３０２，
インタフェース制御部３０３，フレームバッファ３０４
，表示同期回路３０５，ドットシフタ３０６，カラーパ
レット３０７，Ｄ／Ａコンバータ３０８，ＣＲＴ表示部
３０９，マイクロプロセッサバス３１２は、図１と同様
の動作を行う。
図である。マイクロプロセッサ３０１，メモリ３０２，
インタフェース制御部３０３，フレームバッファ３０４
，表示同期回路３０５，ドットシフタ３０６，カラーパ
レット３０７，Ｄ／Ａコンバータ３０８，ＣＲＴ表示部
３０９，マイクロプロセッサバス３１２は、図１と同様
の動作を行う。
【００１０】レジスタ３１０は、カラーパレット３０７
からの読出しデータを一旦格納した上でＤ／Ａコンバー
タ３０８にデータを引渡する。アクセスタイミング制御
回路３１１は、カラーパレット３０７のアクセスモード
を制御する部分であり、表示のための読出しサイクルと
設定データの書込サイクルとに時分割し周期的にアクセ
スモードを切替える。
からの読出しデータを一旦格納した上でＤ／Ａコンバー
タ３０８にデータを引渡する。アクセスタイミング制御
回路３１１は、カラーパレット３０７のアクセスモード
を制御する部分であり、表示のための読出しサイクルと
設定データの書込サイクルとに時分割し周期的にアクセ
スモードを切替える。
【００１１】図４は、図３のアクセスタイミング回路の
制御動作を示すタイムチャート図である。カラーパレッ
ト３０７のアクセスモードは、アクセスタイミング制御
回路３１１の制御を受けて周期的に切替える。
制御動作を示すタイムチャート図である。カラーパレッ
ト３０７のアクセスモードは、アクセスタイミング制御
回路３１１の制御を受けて周期的に切替える。
【００１２】書込みサイクル時は、マイクロプロセッサ
３０１によるパレットデータのカラーパレット３０７へ
の書込みを許容し、読出しサイクル時はドットシフタ３
０６が出力する画素シリアルな表示画素情報をアドレス
情報とし、カラーパレット３０７から読み出された色階
調データがレジスタ３１０に格納される。
３０１によるパレットデータのカラーパレット３０７へ
の書込みを許容し、読出しサイクル時はドットシフタ３
０６が出力する画素シリアルな表示画素情報をアドレス
情報とし、カラーパレット３０７から読み出された色階
調データがレジスタ３１０に格納される。
【００１３】
【発明の効果】以上説明したように本発明は、マイクロ
プロセッサにより書込みバッファに一旦格納されたパレ
ットデータを書込み制御回路の動作によりＣＲＴブラン
キング期間にカラーパレットへ書込むことにより、カラ
ーパレットへのパレットデータの格納を表示動作に支障
を与えることなくできる効果がある。
プロセッサにより書込みバッファに一旦格納されたパレ
ットデータを書込み制御回路の動作によりＣＲＴブラン
キング期間にカラーパレットへ書込むことにより、カラ
ーパレットへのパレットデータの格納を表示動作に支障
を与えることなくできる効果がある。
【００１４】また、ＤＭＡ制御回路の動作によりＣＲＴ
ブランキング期間にメモリ上に用意されたパレットデー
タをカラーパレットに直接転送し書込むことにより、カ
ラーパレットへのパレットデータの格納を表示動作に支
障を与えることなくできる効果がある。
ブランキング期間にメモリ上に用意されたパレットデー
タをカラーパレットに直接転送し書込むことにより、カ
ラーパレットへのパレットデータの格納を表示動作に支
障を与えることなくできる効果がある。
【００１５】また、アクセスタイミング制御回路の動作
により、カラーパレットへのアクセスモードを表示する
ための読出しサイクルと設定データの書込みサイクルと
に時分割し周期的にアクセスモードを切替えることによ
り、カラーパレットへのパレットデータの格納を表示動
作に支障を与えることなくできる効果がある。
により、カラーパレットへのアクセスモードを表示する
ための読出しサイクルと設定データの書込みサイクルと
に時分割し周期的にアクセスモードを切替えることによ
り、カラーパレットへのパレットデータの格納を表示動
作に支障を与えることなくできる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明の第３の実施例のブロック図である。
【図４】図３のアクセスタイミング回路の制御動作を示
すタイムチャート図である。
すタイムチャート図である。
【図５】従来例のブロック図である。
１０１，２０１，３０１ マイクロプロセッサ１
０２，２０２，３０２ メモリ１０３，２０３，
３０３ インタフェース制御部１０４，２０４，
３０４ フレームバッファ１０５，２０５，３０
５ 表示同期回路１０６，２０６，３０６
ドットシフタ１０７，２０７，３０７ カラー
パレット１０８，２０８，３０８ Ｄ／Ａコンバ
ータ１０９，２０９，３０９ ＣＲＴ表示部１１
０ 書込みバッファ １１１ 書込み制御回路 １１２，２１２，３１２ マイクロプロセッサバ
ス２１０ ＤＭＡ制御回路 ３１０ レジスタ
０２，２０２，３０２ メモリ１０３，２０３，
３０３ インタフェース制御部１０４，２０４，
３０４ フレームバッファ１０５，２０５，３０
５ 表示同期回路１０６，２０６，３０６
ドットシフタ１０７，２０７，３０７ カラー
パレット１０８，２０８，３０８ Ｄ／Ａコンバ
ータ１０９，２０９，３０９ ＣＲＴ表示部１１
０ 書込みバッファ １１１ 書込み制御回路 １１２，２１２，３１２ マイクロプロセッサバ
ス２１０ ＤＭＡ制御回路 ３１０ レジスタ
Claims (3)
- 【請求項１】 各プレーンを１ビットに対応づけるカ
ラーコードの形式で表示画所情報を格納する複数プレー
ン構成のフレームバッファと、前記フレームバッファの
出力する表示画素情報をアドレス情報としてディジタル
な色階調データを出力するカラーパレットと、前記カラ
ーパレットが出力するディジタルな色階調データをアナ
ログビデオ信号に変換するＤ／Ａコンバータと、前記フ
レームバッファの表示読出しを制御すると共に表示装置
表示のための同期信号を発生する表示同期回路と、前記
カラーパレットへの設定データを一旦格納する書込みバ
ッファと、前記書込みバッファに格納されたデータを表
示装置ブランキング期間に前記カラーパレットに書込む
ように制御する書込み制御回路とを有することを特徴と
する図形表示装置。 - 【請求項２】 前記書き込みバッファと書込み制御回
路とをメモリとＤＭＡ制御回路とに交換し、表示装置ブ
ランキング期間に前記カラーパレットへの設定データを
前記メモリより、前記ＤＭＡ制御回路によりカラーパレ
ットへ直接転送し、書込みを行うことを特徴とする請求
項１記載の図形表示装置。 - 【請求項３】 前記書き込みバッファと書込み制御回
路とを周期的にアクセスモードを切替えるアクセスタイ
ミング制御回路に交換し、前記カラーパレットへのアク
セスモードを表示のための読出しサイクルと設定データ
の書込みサイクルとに時分割することを特徴とする請求
項１記載の図形表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107733A JPH04336595A (ja) | 1991-05-14 | 1991-05-14 | 図形表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3107733A JPH04336595A (ja) | 1991-05-14 | 1991-05-14 | 図形表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336595A true JPH04336595A (ja) | 1992-11-24 |
Family
ID=14466572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3107733A Pending JPH04336595A (ja) | 1991-05-14 | 1991-05-14 | 図形表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336595A (ja) |
-
1991
- 1991-05-14 JP JP3107733A patent/JPH04336595A/ja active Pending
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